JPH09321149A - 入出力保護回路を有する半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】入出力ピンを有する半導体装置において、この
入出力ピンに接続された内部回路あるいは入力バッファ
回路を構成するＭＯＳトランジスタのゲート酸化膜に高
いサージ電圧による絶縁破壊が生じないように半導体装
置を構成することを目的とする。 【解決手段】 入出力ピンに接続された入力保護回路
１３と入力バッファ回路１５の電源端子を共通に第１の
電源ＶｃｃＱ，ＧＮＤＱに接続して内部回路１６の電源
Ｖｃｃ、ＧＮＤと別にし、内部回路１６に外部からのサ
ージ電圧が印加されないようにし、かつ入力バッファ回
路１５を構成するＭＯＳトランジスタ１５ａ，１５ｂの
ゲート電極に印加されたサージ電圧がこのＭＯＳトラン
ジスタ１５ａ，１５ｂのドレインにも前記共通の電源Ｖ
ｃｃＱ、ＧＮＤＱを介して印加されるようにして、ゲー
ト酸化膜に印加される相対電圧差が殆ど零になるように
して構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、入出力保護回路
に接続される入力回路を有する半導体装置に関する。

【０００２】

【従来の技術】半導体装置の製造工程およびユーザによ
る組み立て工程における静電気に起因する静電破壊を防
止するために保護回路を含め種々の対策が取られてい
る。図４に従来の保護回路を用いた半導体装置の入出力
回路の一例を示す。図４において、入出力ピン４１はパ
ッド４２を介して出力回路４３を構成するＭＯＳトラン
ジスタ４３ａ、４３ｂの接続点に接続される。ＭＯＳト
ランジスタ４３ａのドレイン側は出力用の電源ＶｃｃＱ
に接続され、ＭＯＳトランジスタ４３ｂのソース側は電
源ＶｃｃＱの接地側端子ＧＮＤＱに接続される。ＭＯＳ
トランジスタ４３ａ、４３ｂは夫々バックゲートがドレ
インおよびソースに接続されたいわゆるダイオード接続
となっており、ゲートには制御端子４３ｃ，４３ｄから
オン、オフ信号が与えられる。従って、制御端子４３
ｃ，４３ｄからオン信号が与えられるときはＭＯＳトラ
ンジスタ４３ａ、４３ｂは出力制御素子として動作し、
オフ信号が与えられるときはＭＯＳトランジスタ４３
ａ、４３ｂはそれぞれ保護ダイオードとして動作するよ
うに構成されている。

【０００３】出力回路４３を構成するＭＯＳトランジス
タ４３ａ、４３ｂの接続点は更に保護ダイオ−ド回路４
４を構成するダイオード４４ａ，４４ｂの接続点に共通
接続される。このダイオード４４ａのカソードはＭＯＳ
トランジスタ４３ａのドレインとともに出力用の電源Ｖ
ｃｃＱに接続され、ダイオード４４ｂのアノードはＭＯ
Ｓトランジスタ４３ｂのソースとともに電源ＶｃｃＱの
接地側端子ＧＮＤＱに共通接続される。

【０００４】出力回路４３を構成するＭＯＳトランジス
タ４３ａ、４３ｂの接続点および保護ダイオ−ド回路４
４を構成するダイオード４４ａ，４４ｂの接続点は、共
通に入力バッファ回路を構成するインバータ回路４５の
入力端子４５ｃに接続される。この入力インバータ回路
４５は互いに反対導電形の２個のＭＯＳトランジスタ４
５ａ、４５ｂを内部電源端子Ｖｃｃ−ＧＮＤの間に直列
接続して構成されている。インバータ回路４５の入力端
子４５ｃは２個のＭＯＳトランジスタ４５ａ、４５ｂの
ゲ−ト同志の接続点に形成され、出力端子はＭＯＳトラ
ンジスタ４５ａのソースとＭＯＳトランジスタ４５ｂの
ドレインとの接続点に形成される。このインバータ回路
４５の出力端子４５ｄは内部回路４６に接続され、内部
回路４６の電源端子は前記内部電源端子Ｖｃｃ−ＧＮＤ
の間に接続される。

【０００５】図４には示していないが、入力バッファ回
路４５に相当する出力バッファ回路が更に設けられる
が、この出力バッファ回路と内部回路４６とは、従来で
は同一の電源Ｖｃｃに半導体基板内部で接続されている
ため、出力バッファ回路に出力信号が現れると、この出
力信号が出力バッファ回路の電源回路および内部回路４
６の電源回路を介して内部回路４６にノイズとして伝達
されてしまい、誤動作を誘発するおそれがある。このた
め、図４に示したように、出力回路４３および保護ダイ
オード４４ａ、４４ｂで構成される保護回路４４の電源
ＶｃｃＱと入力バッファ回路４５に供給される電源Ｖｃ
ｃとを互いに分離して、出力信号が出力回路４３の電源
回路から内部回路４６の電源回路を介して内部回路４６
にノイズとして伝達されないようにしている。

【０００６】

【発明が解決しようとする課題】このような構成の従来
の半導体装置において、なんらかの原因で静電気による
例えば数百ボルトの高いサージ電圧が入出力ピン４１に
印加されると、この電圧はその極性により出力回路４３
のＭＯＳトランジスタ４３ａ，４３ｂあるいは保護回路
４４のダイオード４４ａ、４４ｂのいずれかを介して電
源ＶｃｃＱ，ＧＮＤＱにバイパスされる。しかしなが
ら、この高いサージ電圧は入力バッファ回路４５の入力
端子４５ｃを介してＭＯＳトランジスタ４５ａ、４５ｂ
のゲ−トにも印加されてしまう。ここで、このＭＯＳト
ランジスタ４５ａの電源Ｖｃｃの電圧は数ボルト程度で
ありＭＯＳトランジスタ４５ｂのソースは接地されてい
るから、これらのＭＯＳトランジスタ４５ａ、４５ｂの
ゲ−ト酸化膜には数百ボルトの電圧が印加され、このゲ
−ト酸化膜に絶縁破壊が生じてしまう。この結果、半導
体装置の製造歩留まりが低下し、信頼性も低下する。

【０００７】そこでこの発明は、入出力ピンを有し、保
護回路と内部回路に夫々異なる電源が接続される構成を
有し、静電気による例えば数百ボルトの高いサージ電圧
が入出力ピンに印加されても、入力バッファ回路を構成
するＭＯＳトランジスタなどの回路素子にこのサージ電
圧に対応する高い電圧が印加されないようにして、絶縁
破壊を防止できる構成を有する入出力保護回路を有する
半導体装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】この発明の入出力保護回
路を有する半導体装置は、入出力端子を有する入出力保
護回路と、この入出力保護回路とともに第１の電源に接
続される電源端子を有する入力回路と、前記入力回路と
独立して設けられ、前記第１の電源とは独立した第２の
電源に接続される電源端子を有する内部回路とを具備す
ることを特徴として構成されている。

【０００９】上記の構成により入出力端子に現れた高い
サージ電圧は、入力回路の電源とは別電源で駆動される
内部回路には伝達されないため、高いサージ電圧による
絶縁破壊が防止できる。

【００１０】更に、この発明の入出力保護回路を有する
半導体装置は、入出力端子と、前記入出力端子に接続さ
れた保護ダイオ−ド回路を含む入出力保護回路と、前記
保護ダイオ−ド回路と内部回路との間に接続された入力
回路と、前記保護ダイオ−ド回路と入力回路の夫々の電
源端子を第１の電源に共通に接続する手段と、前記内部
回路に設けられ前記第１の電源とは独立して設けられた
第２の電源に接続される電源端子とを具備することを特
徴として構成されている。

【００１１】上記の構成により入出力端子に現れた高い
サージ電圧は、保護ダイオ−ド回路を介して入力バッフ
ァ回路の入力端子と電源端子とに同時に印加されるか
ら、この入力バッファ回路の入力端子と電源端子との間
の相対電圧差が殆どなくなり、入力バッファ回路の入力
端子における高いサージ電圧による絶縁破壊が防止でき
る。

【００１２】

【発明の実施の形態】以下、この発明の第１の実施の形
態について図１を参照して詳細に説明する。図１におい
て、入出力ピン１１はパッド１２を介して出力回路１３
を構成する互いに反対導電形のＭＯＳトランジスタ１３
ａ，１３ｂの接続点１３ｃに接続される。ＭＯＳトラン
ジスタ１３ａ，１３ｂのバックゲートはそれぞれのドレ
インおよびソースに接続された、いわゆるダイオード接
続構成となっており、ＭＯＳトランジスタ１３ａのドレ
インは電源ＶｃｃＱに接続され、ＭＯＳトランジスタ１
３ｂのソースは電源ＶｃｃＱの接地側端子ＧＮＤＱに接
続される。ＭＯＳトランジスタ１３ａ，１３ｂのゲート
は夫々出力制御端子１４ａ，１４ｂに接続され、それぞ
れオン信号、すなわち”Ｈ”信号および”Ｌ”信号が与
えられたときに導通して出力信号が接続点１３ｃからパ
ッド１２をかいして入出力ピン１１に出力される。ま
た、オフ信号が与えられたときは、これらのＭＯＳトラ
ンジスタ１３ａ，１３ｂはそれぞれ入力サージ電圧に対
する保護ダイオードとして動作するようになる。

【００１３】ＭＯＳトランジスタ１３ａ，１３ｂの接続
点１３ｃは更に入力バッファ回路を構成するインバータ
回路１５の入力端子１５ｃに接続される。このインバー
タ回路１５は互いに反対導電形の２個のＭＯＳトランジ
スタ１５ａ、１５ｂを前記出力回路１３と共通に、電源
端子ＶｃｃＱ−ＧＮＤＱの間に直列接続して構成されて
いる。インバータ回路１５の入力端子１５ｃは２個のＭ
ＯＳトランジスタ１５ａ、１５ｂのゲ−ト同志の接続点
に形成され、出力端子１５ｄはＭＯＳトランジスタ１５
ａのソースとＭＯＳトランジスタ１５ｂのドレインとの
接続点に形成される。このインバータ回路１５の出力端
子１５ｄは内部回路１６に接続され、内部回路１６の電
源端子は前記電源端子ＶｃｃＱ−ＧＮＤＱに接続された
電源とは異なる内部電源の電源端子Ｖｃｃ−ＧＮＤの間
に接続される。

【００１４】なお、図１には入出力ピン１１に接続され
た出力回路１３のみを示したが、入出力ピン１１にはさ
らに図示しない出力バッファ回路を含む出力回路部が接
続されている。この出力バッファ回路も前記電源端子Ｖ
ｃｃＱ−ＧＮＤＱに接続されている。このため、出力バ
ッファ回路に出力信号が現れても、この出力信号が出力
バッファ回路の電源端子ＶｃｃＱ−ＧＮＤＱから内部回
路１６の電源Ｖｃｃ−ＧＮＤを介して内部回路１６にノ
イズとして伝達されることはない。したがって誤動作を
誘発するおそれもない。

【００１５】図２はこの発明の他の実施例における図１
と対応する部分の回路構成を示すブロック図である。図
２において、入出力ピン２１はパッド２２を介して保護
ダイオード回路２３を構成するダイオード２３ａ，２３
ｂの接続点２３ｃに接続される。ダイオード２３ａのカ
ソードは電源ＶｃｃＱに接続され、ダイオード２３ｂの
アノードは電源ＶｃｃＱの接地側端子ＧＮＤＱに接続さ
れる。

【００１６】ダイオード２３ａ，２３ｂの接続点２３ｃ
は更に入力バッファ回路を構成するインバータ回路２５
の入力端子２５ｃに接続される。このインバータ回路２
５は互いに反対導電形の２個のＭＯＳトランジスタ２５
ａ、２５ｂを前記保護ダイオード回路２３と共通に、電
源端子ＶｃｃＱ−ＧＮＤＱの間に直列接続して構成され
ている。インバータ回路２５の入力端子２５ｃは２個の
ＭＯＳトランジスタ２５ａ、２５ｂのゲ−ト同志の接続
点に形成され、出力端子２５ｄはＭＯＳトランジスタ２
５ａのソースとＭＯＳトランジスタ２５ｂのドレインと
の接続点に形成される。このインバータ回路２５の出力
端子２５ｄは内部回路２６に接続され、内部回路２６の
電源端子は前記電源端子ＶｃｃＱ−ＧＮＤＱに接続され
た電源とは異なる内部電源の電源端子Ｖｃｃ−ＧＮＤの
間に接続される。

【００１７】なお、図２には入出力ピン１１に接続され
た入力バッファ回路２５のみを示したが、入出力ピン１
１にはさらに図１と同様に図示しない出力バッファ回路
を含む出力回路部が接続されている。この出力バッファ
回路も前記電源端子ＶｃｃＱ−ＧＮＤＱに接続されてい
る。このため、出力バッファ回路に出力信号が現れて
も、この出力信号が出力バッファ回路の電源端子Ｖｃｃ
Ｑ−ＧＮＤＱから内部回路２６の電源Ｖｃｃ−ＧＮＤを
介して内部回路２６にノイズとして伝達されることはな
い。したがって図１の実施例同様に誤動作を誘発するお
それもない。

【００１８】図３は図２に示した実施例の回路における
入力バッファ回路２５のＭＯＳトランジスタ２５ａの部
分が形成された半導体装置の一部を切り欠いて示す断面
図である。図３において、ＭＯＳトランジスタ２５ａは
Ｎ形の半導体基板３１の表面領域に所定距離をおいて形
成された一対のＰ形領域３２、３３を有し、さらに一対
のＰ形領域３２、３３の間の基板３１の表面にはゲート
酸化膜３４を介して形成されたゲート電極３５を有す
る。このゲート電極３５は図２に示したように順方向の
保護ダイオード２３ａを介して電源ＶｃｃＱに接続され
るとともに、他方のＭＯＳトランジスタ２５ｂの図示し
ないゲート電極に接続される。なお、この実施例におけ
る半導体装置の設計パターンは２ミクロン以下に設定さ
れ、前記ゲート酸化膜３４の膜厚は数十ｎｍ以下、例え
ば３５ｎｍ以下に設定される。

【００１９】ＭＯＳトランジスタ２５ａのドレイン領域
３３とＮ形のバックゲート領域３６とはメタル配線３７
によって互いに接続されるとともに、保護ダイオード２
３ａのアノードとともに電源ＶｃｃＱに接続される。

【００２０】図２、図３に示したような実施例構成の半
導体装置において、なんらかの原因で静電気による例え
ば数百ボルトの高いサージ電圧が入出力ピン２１に印加
されると、この電圧はそのプラスあるいはマイナスの極
性により保護ダイオード２３ａ、２３ｂのいずれかを介
して電源ＶｃｃＱ，ＧＮＤＱにバイパスされる。この高
いサージ電圧は入力バッファ回路２５の入力端子２５ｃ
を介してＭＯＳトランジスタ２５ａ、２５ｂのゲ−トに
も印加される。このＭＯＳトランジスタ２５ａのドレイ
ンは保護ダイオード２３ａのカソードとともに電源Ｖｃ
ｃＱに接続され、ＭＯＳトランジスタ２５ｂのソースは
保護ダイオード２３ｂのアノードとともに接地されてい
るから、これらのＭＯＳトランジスタ２５ａ、２５ｂの
ゲ−トと半導体基板３１との間、即ちゲート酸化膜３４
に印加される相対電圧差はほぼ零である。従って、この
ゲ−ト酸化膜３４には従来のような静電気による例えば
数百ボルトの高いサージ電圧が印加されたとしても絶縁
破壊が生じない。この結果、半導体装置の製造歩留まり
が向上し、信頼性も向上する。

【００２１】以上説明したように図２、図３に示した実
施例によれば、入出力ピンを有し保護回路と内部回路に
夫々異なる電源が接続される構成を有する入出力保護回
路を有する半導体装置において、酸化膜には従来のよう
な絶縁破壊が生じることがなく、製造歩留まりが向上
し、信頼性も向上する入出力ピンを有し、保護回路と内
部回路に夫々異なる電源が接続される構成を有する入出
力保護回路を有する半導体装置を提供することができ
る。

【００２２】

【発明の効果】以上詳述したようにこの発明によれば、
半導体装置の入出力ピンに接続された初段の入力バッフ
ァの電源のみ半導体装置の内部で専用の配線を介して保
護回路の電源と共通に接続し、保護回路と内部回路に夫
々異なる電源が接続される構成としたから、静電気によ
る例えば数百ボルトの高いサージ電圧が入出力ピンに印
加されても、内部回路を構成する回路素子にサージ電圧
に対応する高い電圧が印加されることを防止できる構成
を有する入出力保護回路を有する半導体装置を提供する
ことができる。

【図面の簡単な説明】

【図１】この発明の一実施例の構成を示すブロック図。

【図２】この発明の他の実施例の構成を示すブロック
図。

【図３】図２に示した回路を半導体基板上で具体化した
一例を示す断面図。

【図４】従来の回路の一例を示すブロック図。

【符号の説明】

１１、２１、４１…入出力ピン １２、２２、４２…パッド ２３ａ、２３ｂ，４３ａ，４３ｂ…保護ダイオード １５、２５、４５…入力バッファ回路 １３ａ、１３ｂ、１５ａ，１５ｂ，２５ａ、２５ｂ…Ｍ
ＯＳトランジスタ １６、２６、４６…内部回路 ＶｃｃＱ、ＧＮＤＱ、Ｖｃｃ、ＧＮＤ…電源端子。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 入出力端子を有する入出力保護回路と、 この入出力保護回路とともに第１の電源に接続される電
   源端子を有する入力回路と、 前記入力回路と独立して設けられ、前記第１の電源とは
   独立した第２の電源に接続される電源端子を有する内部
   回路とを具備することを特徴とする、入出力保護回路を
   有する半導体装置。
2. 【請求項２】 入出力端子と、 前記入出力端子に接続された保護ダイオ−ド回路を含む
   入出力保護回路と、 前記保護ダイオ−ド回路と内部回路との間に接続された
   入力回路と、 前記保護ダイオ−ド回路と入力回路の夫々の電源端子を
   第１の電源に共通に接続する手段と、 前記内部回路に設けられ前記第１の電源とは独立して設
   けられた第２の電源に接続される電源端子とを具備する
   ことを特徴とする、入出力保護回路を有する半導体装
   置。
3. 【請求項３】 入出力端子と、 この入出力端子に接続されたアノードを有する第１のダ
   イオードと前記入出力端子に接続されたカソードを有す
   る第２のダイオードとを含む保護ダイオ−ド回路を有す
   る入出力保護回路と、 この保護ダイオ−ド回路の第１のダイオードのアノード
   と第２のダイオードのカソードとの接続点に共通に接続
   されたゲートと内部回路の入力端子に夫々共通に接続さ
   れたソース、ドレインを有する第１、第２のＭＯＳトラ
   ンジスタとを含む入力回路と、 前記保護ダイオ−ド回路の第１のダイオードのカソード
   と前記入力回路の第１のＭＯＳトランジスタのドレイン
   とを第１の電源に共通接続するとともに、前記第２のダ
   イオードのアノードと第２のＭＯＳトランジスタのソー
   スとを前記第１の電源とは独立して設けられた第２の電
   源に共通接続する手段とを具備することを特徴とする、
   入出力保護回路を有する半導体装置。
4. 【請求項４】 前記第１、第２のダイオードは夫々ダイ
   オード接続された第３、第４のＭＯＳトランジスタでな
   り、前記第３、第４のＭＯＳトランジスタのゲートの少
   なくとも一方にオン信号が与えられたときは前記保護ダ
   イオード回路は出力回路として機能し、前記第３、第４
   のＭＯＳトランジスタのゲートに夫々オフ信号が与えら
   れたときは前記保護ダイオード回路として機能すること
   を特徴とする、請求項３に記載の入出力保護回路を有す
   る半導体装置。
5. 【請求項５】 半導体基板と、 この半導体基板が収納されるパッケージと、 このパッケージの外部に形成された入出力ピンと、 前記半導体基板上に形成され、保護ダイオ−ド回路と内
   部回路とこの保護ダイオ−ド回路と内部回路との間に接
   続された入力回路とを含む半導体回路と、 前記保護ダイオ−ド回路と入力回路の夫々の電源端子を
   前記入出力回路用の第１の電源に共通に接続し、前記内
   部回路を前記第１の電源とは独立に設けられた第２の電
   源に接続する手段とを有し、 前記保護ダイオ−ド回路は、前記入出力ピンに接続され
   たアノードを有する第１のダイオードと前記入出力端子
   に接続されたカソードを有する第２のダイオードとを含
   み、 前記入力回路は、この保護ダイオ−ド回路の第１のダイ
   オードのアノードと第２のダイオードのカソードとの接
   続点に共通に接続されたゲートと前記内部回路の入力端
   子に夫々共通に接続されたソース、ドレインを有する第
   １、第２のＭＯＳトランジスタとを含み、 前記第１、第２のＭＯＳトランジスタは夫々、前記半導
   体基板上に前記ソース、ドレインとして形成された第
   １、第２の半導体領域と、この第１、第２の半導体領域
   の間の前記半導体基板上に形成されたゲート酸化膜と、
   このゲート酸化膜上に形成され前記保護ダイオ−ド回路
   の第１のダイオードのアノードおよび第２のダイオード
   のカソードに接続されたゲート電極とを有し、前記第１
   のダイオードのカソードおよび第２のダイオードのアノ
   ードが前記第１、第２のＭＯＳトランジスタのドレイン
   およびソースに夫々接続されてなることを特徴とする、
   入出力保護回路を有する半導体装置。
6. 【請求項６】 前記保護ダイオ−ド回路の第１のダイオ
   ードのカソードと入力回路の第１のＭＯＳトランジスタ
   のドレインとは前記第１の電源の第１端子に前記半導体
   基板を収納したパッケージ内部で共通接続されるととも
   に、前記第２のダイオードのアノードと第２のＭＯＳト
   ランジスタのソースとが前記半導体基板を収納したパッ
   ケージ内部で前記第１の電源の第２端子に共通接続され
   ることを特徴とする、請求項５に記載の入出力保護回路
   を有する半導体装置。
7. 【請求項７】 前記ゲート酸化膜の膜厚が数十ｎｍ以下
   であることを特徴とする、請求項５に記載の入出力保護
   回路を有する半導体装置。