JPH04271142A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04271142A JPH04271142A JP3119191A JP3119191A JPH04271142A JP H04271142 A JPH04271142 A JP H04271142A JP 3119191 A JP3119191 A JP 3119191A JP 3119191 A JP3119191 A JP 3119191A JP H04271142 A JPH04271142 A JP H04271142A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 6
- 238000009792 diffusion process Methods 0.000 claims description 46
- 239000000758 substrate Substances 0.000 abstract description 13
- 230000010354 integration Effects 0.000 abstract description 6
- 230000015556 catabolic process Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置（
以下、ＬＳＩという）のうち、特に、出力信号をオペア
ンプからなるバッファを介して出力信号用のパッドに出
力するような回路を設けて構成されるＬＳＩに関する。
以下、ＬＳＩという）のうち、特に、出力信号をオペア
ンプからなるバッファを介して出力信号用のパッドに出
力するような回路を設けて構成されるＬＳＩに関する。
【０００２】
【従来の技術】従来、この種のＬＳＩとして、図９にそ
の要部を示すようなものが知られている。図中、１はチ
ップ本体、２は出力信号用のパッド、３はオペアンプ４
からなるバッファ（ボルテージフォロア）、５は出力保
護回路であり、出力保護回路５において、６、７はダイ
オード、８、９は拡散抵抗である。
の要部を示すようなものが知られている。図中、１はチ
ップ本体、２は出力信号用のパッド、３はオペアンプ４
からなるバッファ（ボルテージフォロア）、５は出力保
護回路であり、出力保護回路５において、６、７はダイ
オード、８、９は拡散抵抗である。
【０００３】ここに、オペアンプ４は、たとえば、図１
０にその回路図を示すように、差動増幅部１０及び出力
部１１を設けて構成される。なお、１２は非反転入力端
子、１３は反転入力端子、１４、１５は差動対をなすｎ
ＭＯＳトランジスタ、１６、１７はカレントミラー回路
をなすｐＭＯＳトランジスタ、１８は定電流源、１９は
出力用のｐＭＯＳトランジスタ、２０はバイアス電圧Ｖ
Ｂが供給される定電流源用のｎＭＯＳトランジスタ、２
１は出力端子である。
０にその回路図を示すように、差動増幅部１０及び出力
部１１を設けて構成される。なお、１２は非反転入力端
子、１３は反転入力端子、１４、１５は差動対をなすｎ
ＭＯＳトランジスタ、１６、１７はカレントミラー回路
をなすｐＭＯＳトランジスタ、１８は定電流源、１９は
出力用のｐＭＯＳトランジスタ、２０はバイアス電圧Ｖ
Ｂが供給される定電流源用のｎＭＯＳトランジスタ、２
１は出力端子である。
【０００４】また、出力保護回路５は、図１１にその平
面図、図１２に図１１のＡ−Ａ線断面図を示すように構
成される。図中、２２はＮ型シリコン基板、２３はＰ＋
拡散層、２４はＰウエル、２５はＮ＋ 拡散層、２６
、２７、２８は信号線、２９は絶縁層、３０はコンタク
トホールである。
面図、図１２に図１１のＡ−Ａ線断面図を示すように構
成される。図中、２２はＮ型シリコン基板、２３はＰ＋
拡散層、２４はＰウエル、２５はＮ＋ 拡散層、２６
、２７、２８は信号線、２９は絶縁層、３０はコンタク
トホールである。
【０００５】ここに、Ｐ＋ 拡散層２３とＮ型シリコン
基板２２とのＰＮ接合でダイオード６が構成され、Ｐウ
エル２４とＮ＋ 拡散層２５とのＰＮ接合でダイオード
７が構成されている。また、Ｐ＋ 拡散層２３に信号線
２６と信号線２７とを接続する拡散抵抗８が構成され、
Ｎ＋ 拡散層２５に信号線２７と信号線２８とを接続す
る拡散抵抗９が構成されている。
基板２２とのＰＮ接合でダイオード６が構成され、Ｐウ
エル２４とＮ＋ 拡散層２５とのＰＮ接合でダイオード
７が構成されている。また、Ｐ＋ 拡散層２３に信号線
２６と信号線２７とを接続する拡散抵抗８が構成され、
Ｎ＋ 拡散層２５に信号線２７と信号線２８とを接続す
る拡散抵抗９が構成されている。
【０００６】
【発明が解決しようとする課題】近年、ＬＳＩは、その
微細化に伴い、静電破壊にきわめて弱くなっており、静
電破壊対策は、きわめて重要な課題となっている。前例
で言えば、オペアンプ４を構成するトランジスタ１５が
静電破壊に弱く、その対策が求められている。
微細化に伴い、静電破壊にきわめて弱くなっており、静
電破壊対策は、きわめて重要な課題となっている。前例
で言えば、オペアンプ４を構成するトランジスタ１５が
静電破壊に弱く、その対策が求められている。
【０００７】ここに、従来、かかる静電破壊に対する対
策として、出力保護回路５を構成するダイオード６、７
の面積を大きくする方法や、図１３に示すように、オペ
アンプ４の出力端子２１と反転入力端子１３との間に拡
散抵抗３１を設ける方法が提案されている。しかしなが
ら、これらの方法はＬＳＩの高集積化を妨げてしまうし
、特に図１３に示すように拡散抵抗３１を設ける方法は
バッファ３の特性劣化を招いてしまうという問題点があ
った。
策として、出力保護回路５を構成するダイオード６、７
の面積を大きくする方法や、図１３に示すように、オペ
アンプ４の出力端子２１と反転入力端子１３との間に拡
散抵抗３１を設ける方法が提案されている。しかしなが
ら、これらの方法はＬＳＩの高集積化を妨げてしまうし
、特に図１３に示すように拡散抵抗３１を設ける方法は
バッファ３の特性劣化を招いてしまうという問題点があ
った。
【０００８】本発明は、かかる点に鑑み、出力信号をオ
ペアンプからなるバッファを介して出力信号用のパッド
に出力するような回路を具備して構成されるＬＳＩに関
し、静電破壊に強く、かつ、高集積化を図ることができ
るようにすることを目的とする。
ペアンプからなるバッファを介して出力信号用のパッド
に出力するような回路を具備して構成されるＬＳＩに関
し、静電破壊に強く、かつ、高集積化を図ることができ
るようにすることを目的とする。
【０００９】
【課題を解決するための手段】本発明によるＬＳＩは、
出力信号をオペアンプからなるバッファを介して出力信
号用のパッドに出力させるような回路を具備して構成さ
れるＬＳＩにおいて、前記オペアンプの出力部を構成す
る出力用のＭＯＳトランジスタ及び定電流源用のＭＯＳ
トランジスタを前記パッドに近接して配置して構成され
る。
出力信号をオペアンプからなるバッファを介して出力信
号用のパッドに出力させるような回路を具備して構成さ
れるＬＳＩにおいて、前記オペアンプの出力部を構成す
る出力用のＭＯＳトランジスタ及び定電流源用のＭＯＳ
トランジスタを前記パッドに近接して配置して構成され
る。
【００１０】
【作用】本発明によれば、オペアンプの出力部を構成す
る出力用のＭＯＳトランジスタ及び定電流源用のＭＯＳ
トランジスタを出力信号用のパッドに近接して配置する
としているので、これら出力用のＭＯＳトランジスタの
ドレイン拡散層と基板との間のＰＮ接合及び定電流源用
のＭＯＳトランジスタのドレイン拡散層と基板との間の
ＰＮ接合を出力保護回路を構成するダイオードとして利
用しても、内部回路下の基板電圧を変動させる等、内部
回路に影響を与えることがない。
る出力用のＭＯＳトランジスタ及び定電流源用のＭＯＳ
トランジスタを出力信号用のパッドに近接して配置する
としているので、これら出力用のＭＯＳトランジスタの
ドレイン拡散層と基板との間のＰＮ接合及び定電流源用
のＭＯＳトランジスタのドレイン拡散層と基板との間の
ＰＮ接合を出力保護回路を構成するダイオードとして利
用しても、内部回路下の基板電圧を変動させる等、内部
回路に影響を与えることがない。
【００１１】
【実施例】以下、図１〜図８を参照して本発明の第１実
施例及び第２実施例について説明する。なお、これら図
１〜図８において、図９〜図１３に対応する部分には同
一符号を付し、その重複説明は省略する。
施例及び第２実施例について説明する。なお、これら図
１〜図８において、図９〜図１３に対応する部分には同
一符号を付し、その重複説明は省略する。
【００１２】第１実施例・・図１〜図４図１は本発明の
第１実施例の要部を示す回路図を含む平面図、図２は図
１のＢ−Ｂ線断面図、図３は図１のＣ−Ｃ線断面図であ
る。
第１実施例の要部を示す回路図を含む平面図、図２は図
１のＢ−Ｂ線断面図、図３は図１のＣ−Ｃ線断面図であ
る。
【００１３】図１〜図３において、３２〜３４はＰ＋拡
散層、３５はＮ＋拡散層、３６、３７はポリシリコンか
らなるゲート、３８はアルミニウムからなるＶＤＤ電源
線、３９はアルミニウムからなる信号線、４０はＰウエ
ル、４１〜４３はＮ＋拡散層、４４はＰ＋拡散層、４５
、４６はポリシリコンからなるゲート、４７はアルミニ
ウムからなるＶＳＳ電源線であり、ゲート３６、３７に
は差動増幅部１０から出力信号が供給され、ゲート４５
、４６にはバイアス電圧ＶＢが供給される。
散層、３５はＮ＋拡散層、３６、３７はポリシリコンか
らなるゲート、３８はアルミニウムからなるＶＤＤ電源
線、３９はアルミニウムからなる信号線、４０はＰウエ
ル、４１〜４３はＮ＋拡散層、４４はＰ＋拡散層、４５
、４６はポリシリコンからなるゲート、４７はアルミニ
ウムからなるＶＳＳ電源線であり、ゲート３６、３７に
は差動増幅部１０から出力信号が供給され、ゲート４５
、４６にはバイアス電圧ＶＢが供給される。
【００１４】なお、ＶＤＤ電源線３８はＰ＋拡散層３３
及びＮ＋拡散層３５に接続され、ＶＳＳ電源線４７はＮ
＋拡散層４２及びＰ＋拡散層４４に接続されている。ま
た、信号線３９はＰ＋拡散層３２及び３４及びＮ＋拡散
層４１及び４３に接続されている。
及びＮ＋拡散層３５に接続され、ＶＳＳ電源線４７はＮ
＋拡散層４２及びＰ＋拡散層４４に接続されている。ま
た、信号線３９はＰ＋拡散層３２及び３４及びＮ＋拡散
層４１及び４３に接続されている。
【００１５】ここに、図４は本発明の第１実施例の要部
の等価回路図であり、図１〜図３と図４とを対比させて
説明すると、Ｐ＋拡散層３２、３３とゲート３６とで出
力用のｐＭＯＳトランジスタ４７が構成され、Ｐ＋拡散
層３３、３４とゲート３７とで同じく出力用のｐＭＯＳ
トランジスタ４８が構成されている。
の等価回路図であり、図１〜図３と図４とを対比させて
説明すると、Ｐ＋拡散層３２、３３とゲート３６とで出
力用のｐＭＯＳトランジスタ４７が構成され、Ｐ＋拡散
層３３、３４とゲート３７とで同じく出力用のｐＭＯＳ
トランジスタ４８が構成されている。
【００１６】また、Ｎ＋拡散層４１、４２とゲート４５
とで定電流源用のｎＭＯＳトランジスタ４９が構成され
、Ｎ＋拡散層４２、４３とゲート４６とで同じく定電流
源用のｎＭＯＳトランジスタ５０が構成されている。
とで定電流源用のｎＭＯＳトランジスタ４９が構成され
、Ｎ＋拡散層４２、４３とゲート４６とで同じく定電流
源用のｎＭＯＳトランジスタ５０が構成されている。
【００１７】また、Ｐ＋拡散層３２とＮ型シリコン基板
２２との間のＰＮ接合でダイオード５１が構成され、Ｐ
＋拡散層３４とＮ型シリコン基板２２との間のＰＮ接合
でダイオード５２が構成されている。
２２との間のＰＮ接合でダイオード５１が構成され、Ｐ
＋拡散層３４とＮ型シリコン基板２２との間のＰＮ接合
でダイオード５２が構成されている。
【００１８】また、Ｎ＋拡散層４１とＰウエル４０との
間のＰＮ接合でダイオード５３が構成され、Ｎ＋拡散層
４３とＰウエル４０との間のＰＮ接合でダイオード５４
が構成されている。
間のＰＮ接合でダイオード５３が構成され、Ｎ＋拡散層
４３とＰウエル４０との間のＰＮ接合でダイオード５４
が構成されている。
【００１９】かかる第１実施例においては、差動増幅部
１０に対して出力用のｐＭＯＳトランジスタ４７、４８
及び定電流源用のｎＭＯＳトランジスタ４９、５０から
なる出力部５５を接続してなるオペアンプ５６が構成さ
れ、また、これに付随してダイオード５１〜５４からな
る出力保護回路５７が構成されることになるが、この第
１実施例の特徴は、図１に示すように、出力用のｐＭＯ
Ｓトランジスタ４７、４８及び定電流源用のｎＭＯＳト
ランジスタ４９、５０を出力信号用のパッド２に近接さ
せて配置した点にある。
１０に対して出力用のｐＭＯＳトランジスタ４７、４８
及び定電流源用のｎＭＯＳトランジスタ４９、５０から
なる出力部５５を接続してなるオペアンプ５６が構成さ
れ、また、これに付随してダイオード５１〜５４からな
る出力保護回路５７が構成されることになるが、この第
１実施例の特徴は、図１に示すように、出力用のｐＭＯ
Ｓトランジスタ４７、４８及び定電流源用のｎＭＯＳト
ランジスタ４９、５０を出力信号用のパッド２に近接さ
せて配置した点にある。
【００２０】このようにｐＭＯＳトランジスタ４７、４
８及びｎＭＯＳトランジスタ４９、５０を出力信号用の
パッド２に近接させて配置する場合には、これらｐＭＯ
Ｓトランジスタ４７、４８及びｎＭＯＳトランジスタ４
９、５０に付随して構成される出力保護回路５７を機能
させても内部回路下の基板電圧を変動させる等、内部回
路に影響を与えることがない。この結果、図９及び図１
１に示すような出力保護回路５を特別に設ける必要がな
い。この意味からして、ｐＭＯＳトランジスタ４７、４
８及びｎＭＯＳトランジスタ４９、５０は、パッド２の
周辺部３００〜４００μｍ以内に配置することが好適で
ある。
８及びｎＭＯＳトランジスタ４９、５０を出力信号用の
パッド２に近接させて配置する場合には、これらｐＭＯ
Ｓトランジスタ４７、４８及びｎＭＯＳトランジスタ４
９、５０に付随して構成される出力保護回路５７を機能
させても内部回路下の基板電圧を変動させる等、内部回
路に影響を与えることがない。この結果、図９及び図１
１に示すような出力保護回路５を特別に設ける必要がな
い。この意味からして、ｐＭＯＳトランジスタ４７、４
８及びｎＭＯＳトランジスタ４９、５０は、パッド２の
周辺部３００〜４００μｍ以内に配置することが好適で
ある。
【００２１】このように、この第１実施例によれば、オ
ペアンプ５６に付随して構成される出力保護回路５７を
利用することができるので、静電破壊に強くすることが
でき、かつ、特別の出力保護回路を設ける必要がないの
で、高集積化を図ることができる。
ペアンプ５６に付随して構成される出力保護回路５７を
利用することができるので、静電破壊に強くすることが
でき、かつ、特別の出力保護回路を設ける必要がないの
で、高集積化を図ることができる。
【００２２】第２実施例・・図５〜図８図５は本発明の
第１実施例の要部を示す回路図を含む平面図、図６は図
５のＤ−Ｄ線断面図、図７は図５のＥ−Ｅ線断面図であ
る。
第１実施例の要部を示す回路図を含む平面図、図６は図
５のＤ−Ｄ線断面図、図７は図５のＥ−Ｅ線断面図であ
る。
【００２３】この第２実施例は、図１における信号線３
９をＰ＋拡散層３２、３４及びＮ＋拡散層４１、４３上
で切断し、２本の信号線５８、５９とし、その他につい
ては、第１実施例と同様に構成したものである。
９をＰ＋拡散層３２、３４及びＮ＋拡散層４１、４３上
で切断し、２本の信号線５８、５９とし、その他につい
ては、第１実施例と同様に構成したものである。
【００２４】ここに、図８は本発明の第２実施例の要部
の等価回路図であり、図５〜図７と図８とを対比させて
説明すると、Ｐ＋拡散層３２、３３とゲート３６とでＶ
ＤＤ電源線３８と信号線５８との間に接続される出力用
のｐＭＯＳトランジスタ６０及びＶＤＤ電源線３８と信
号線５９との間に接続される出力用のｐＭＯＳトランジ
スタ６１が構成される。
の等価回路図であり、図５〜図７と図８とを対比させて
説明すると、Ｐ＋拡散層３２、３３とゲート３６とでＶ
ＤＤ電源線３８と信号線５８との間に接続される出力用
のｐＭＯＳトランジスタ６０及びＶＤＤ電源線３８と信
号線５９との間に接続される出力用のｐＭＯＳトランジ
スタ６１が構成される。
【００２５】また、Ｐ＋拡散層３３、３４とゲート３７
とでＶＤＤ電源線３８と信号線５８との間に接続される
出力用のｐＭＯＳトランジスタ６２及びＶＤＤ電源線３
８と信号線５９との間に接続される出力用のｐＭＯＳト
ランジスタ６３が構成されている。
とでＶＤＤ電源線３８と信号線５８との間に接続される
出力用のｐＭＯＳトランジスタ６２及びＶＤＤ電源線３
８と信号線５９との間に接続される出力用のｐＭＯＳト
ランジスタ６３が構成されている。
【００２６】また、Ｎ＋拡散層４１、４２とゲート４５
とで信号線５８とＶＳＳ電源線４７との間に接続される
定電流源用のｎＭＯＳトランジスタ６４及び信号線５９
とＶＳＳ電源線４７との間に接続される定電流源用のｎ
ＭＯＳトランジスタ６５が構成されている。
とで信号線５８とＶＳＳ電源線４７との間に接続される
定電流源用のｎＭＯＳトランジスタ６４及び信号線５９
とＶＳＳ電源線４７との間に接続される定電流源用のｎ
ＭＯＳトランジスタ６５が構成されている。
【００２７】また、Ｎ＋拡散層４２、４３とゲート４６
とで信号線５８とＶＳＳ電源線４７との間に接続される
定電流源用のｎＭＯＳトランジスタ６６及び信号線５９
とＶＳＳ電源線４７との間に接続される定電流源用のｎ
ＭＯＳトランジスタ６７が構成されている。
とで信号線５８とＶＳＳ電源線４７との間に接続される
定電流源用のｎＭＯＳトランジスタ６６及び信号線５９
とＶＳＳ電源線４７との間に接続される定電流源用のｎ
ＭＯＳトランジスタ６７が構成されている。
【００２８】また、Ｐ＋拡散層３２とＮ型シリコン基板
２２との間のＰＮ接合によってダイオード６８が構成さ
れ、Ｐ＋拡散層３４とＮ型シリコン基板２２との間のＰ
Ｎ接合によってダイオード６９が構成されている。
２２との間のＰＮ接合によってダイオード６８が構成さ
れ、Ｐ＋拡散層３４とＮ型シリコン基板２２との間のＰ
Ｎ接合によってダイオード６９が構成されている。
【００２９】また、Ｎ＋拡散層４１とＰウエル４０との
間のＰＮ接合によりダイオード７０が構成され、Ｎ＋拡
散層４３とＰウエル４０との間のＰＮ接合によってダイ
オード７１が構成されている。
間のＰＮ接合によりダイオード７０が構成され、Ｎ＋拡
散層４３とＰウエル４０との間のＰＮ接合によってダイ
オード７１が構成されている。
【００３０】また、Ｐ＋拡散層３２及び３４にそれぞれ
信号線５８及び５９を接続する拡散抵抗７２及び７３が
構成されており、また、Ｎ＋拡散層４１及び４３にそれ
ぞれ信号線５８及び５９を接続する拡散抵抗７４及び７
５が構成されていると見ることができる。
信号線５８及び５９を接続する拡散抵抗７２及び７３が
構成されており、また、Ｎ＋拡散層４１及び４３にそれ
ぞれ信号線５８及び５９を接続する拡散抵抗７４及び７
５が構成されていると見ることができる。
【００３１】かかる第２実施例においては、差動増幅部
１０に対して出力用のｐＭＯＳトランジスタ６０〜６３
及び定電流源用のｎＭＯＳトランジスタ６４〜６７から
なる出力部７６を接続してなるオペアンプ７７が構成さ
れ、また、これに付随してダイオード６８〜７１及び拡
散抵抗７２〜７５からなる出力保護回路７８が構成され
ることになる。
１０に対して出力用のｐＭＯＳトランジスタ６０〜６３
及び定電流源用のｎＭＯＳトランジスタ６４〜６７から
なる出力部７６を接続してなるオペアンプ７７が構成さ
れ、また、これに付随してダイオード６８〜７１及び拡
散抵抗７２〜７５からなる出力保護回路７８が構成され
ることになる。
【００３２】したがって、この第２実施例によれば、オ
ペアンプ７７に付随して構成される出力保護回路７８を
利用することができるので、静電破壊に強くすることが
でき、かつ、特別の出力保護回路を設ける必要がないの
で、高集積化を図ることができる。また、この第２実施
例によれば、出力保護回路７８には、拡散抵抗７２〜７
５が設けられているとみることができるので、第１実施
例よりも静電破壊に強くすることができる。
ペアンプ７７に付随して構成される出力保護回路７８を
利用することができるので、静電破壊に強くすることが
でき、かつ、特別の出力保護回路を設ける必要がないの
で、高集積化を図ることができる。また、この第２実施
例によれば、出力保護回路７８には、拡散抵抗７２〜７
５が設けられているとみることができるので、第１実施
例よりも静電破壊に強くすることができる。
【００３３】
【発明の効果】本発明によれば、オペアンプの出力部を
構成する出力用のＭＯＳトランジスタ及び定電流源用の
ＭＯＳトランジスタを出力信号用のパッドに近接して配
置するとしたことにより、これら出力用のＭＯＳトラン
ジスタのドレイン拡散層と基板との間のＰＮ接合及び定
電流源用のＭＯＳトランジスタのドレイン拡散層と基板
との間のＰＮ接合を共に出力保護回路を構成するダイオ
ードとして利用することができるので、静電破壊に強く
することができ、かつ、特別の出力保護回路を設ける必
要がないので、高集積化を図ることができる。
構成する出力用のＭＯＳトランジスタ及び定電流源用の
ＭＯＳトランジスタを出力信号用のパッドに近接して配
置するとしたことにより、これら出力用のＭＯＳトラン
ジスタのドレイン拡散層と基板との間のＰＮ接合及び定
電流源用のＭＯＳトランジスタのドレイン拡散層と基板
との間のＰＮ接合を共に出力保護回路を構成するダイオ
ードとして利用することができるので、静電破壊に強く
することができ、かつ、特別の出力保護回路を設ける必
要がないので、高集積化を図ることができる。
【図１】本発明の第１実施例の要部を示す回路図を含む
平面図である。
平面図である。
【図２】図１のＢ−Ｂ線断面図である。
【図３】図１のＣ−Ｃ線断面図である。
【図４】本発明の第１実施例の要部の等価回路図である
。
。
【図５】本発明の第２実施例の要部を示す回路図を含む
平面図である。
平面図である。
【図６】図５のＤ−Ｄ線断面図である。
【図７】図５のＥ−Ｅ線断面図である。
【図８】本発明の第２実施例の要部の等価回路図である
。
。
【図９】従来のＬＳＩの一例の要部を示す回路図である
。
。
【図１０】図９に示すオペアンプの回路図である。
【図１１】図９に示す出力保護回路の平面図である。
【図１２】図１１のＡ−Ａ線断面図である。
【図１３】従来のＬＳＩの他の例の要部を示す回路図で
ある。
ある。
２ 出力信号用のパッド
１０ 差動増幅部
５５ 出力部
５６ オペアンプ
Claims (2)
- 【請求項１】出力信号をオペアンプからなるバッファを
介して出力信号用のパッドに出力させるような回路を具
備して構成される半導体集積回路装置において、前記オ
ペアンプの出力部を構成する出力用のＭＯＳトランジス
タ及び定電流源用のＭＯＳトランジスタを前記パッドに
近接して配置していることを特徴とする半導体集積回路
装置。 - 【請求項２】前記出力用のＭＯＳトランジスタのドレイ
ン拡散層、前記定電流源用のＭＯＳトランジスタのドレ
イン拡散層及び前記パッドを第１の配線で接続し、前記
出力用のＭＯＳトランジスタのドレイン拡散層、前記定
電流源用のＭＯＳトランジスタのドレイン拡散層及び前
記オペアンプの反転入力端子を前記第１の配線とは直接
には接続されていない第２の配線で接続していることを
特徴とする請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119191A JPH04271142A (ja) | 1991-02-27 | 1991-02-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119191A JPH04271142A (ja) | 1991-02-27 | 1991-02-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04271142A true JPH04271142A (ja) | 1992-09-28 |
Family
ID=12324541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3119191A Withdrawn JPH04271142A (ja) | 1991-02-27 | 1991-02-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04271142A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249116A (ja) * | 1995-02-03 | 1996-09-27 | Tandberg Data Storage As | マウス |
-
1991
- 1991-02-27 JP JP3119191A patent/JPH04271142A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249116A (ja) * | 1995-02-03 | 1996-09-27 | Tandberg Data Storage As | マウス |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |