JPH0821632B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0821632B2 JPH0821632B2 JP62003712A JP371287A JPH0821632B2 JP H0821632 B2 JPH0821632 B2 JP H0821632B2 JP 62003712 A JP62003712 A JP 62003712A JP 371287 A JP371287 A JP 371287A JP H0821632 B2 JPH0821632 B2 JP H0821632B2
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- JP
- Japan
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- active region
- input
- region
- insulating film
- isolation insulating
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路に係り、特に保護回路を有
する半導体集積回路に関するものである。
する半導体集積回路に関するものである。
［従来の技術］ 一般のMIS型半導体回路においては、静電破壊に対しM
ISトランジスタの入力ゲートが非常に弱いことから、外
部接続端子と内部回路との間に静電破壊を防止するため
の保護回路を設けることで、内部回路を守っている。第
６図に従来の保護回路を含む回路図を示す。図において
は（１）は入力ボンディング用電極、（２）はGNDボン
ディング用電極、（３）はVDDボンディング用電極、
（４）は保護抵抗、（5a）は配線による寄生抵抗、（7
a）はNPNバイポーラトランジスタ、（8a）は保護回路、
（９）は内部回路で、例としてPMISトランジスタ（10
a）とNMISトランジスタ（10b）から成るCMISインバータ
（10）を持つとする。保護回路（8a）は、抵抗（６）を
通して内部回路（９）とつながっている。第７図には、
保護回路（8a）のパターン図を示す。（11）は入力配
線、（12）はGND配線、（13）はコンタクト、（14a），
（14b）はN+型活性領域、（15）はP+型活性領域、（1
6）はフィールド絶縁膜である。入力配線（11）は、入
力ボンディング用電極（１）とつながっている保護抵抗
（４）、N+型活性領域（14a）および内部回路（９）へ
つながっている抵抗（６）と各々コンタクト（13）を通
してつながっている。また、GND配線（12）も、コンタ
クト（13）を通してN+型活性領域（14b）およびP+型活
性領域（15）とつながっている。
ISトランジスタの入力ゲートが非常に弱いことから、外
部接続端子と内部回路との間に静電破壊を防止するため
の保護回路を設けることで、内部回路を守っている。第
６図に従来の保護回路を含む回路図を示す。図において
は（１）は入力ボンディング用電極、（２）はGNDボン
ディング用電極、（３）はVDDボンディング用電極、
（４）は保護抵抗、（5a）は配線による寄生抵抗、（7
a）はNPNバイポーラトランジスタ、（8a）は保護回路、
（９）は内部回路で、例としてPMISトランジスタ（10
a）とNMISトランジスタ（10b）から成るCMISインバータ
（10）を持つとする。保護回路（8a）は、抵抗（６）を
通して内部回路（９）とつながっている。第７図には、
保護回路（8a）のパターン図を示す。（11）は入力配
線、（12）はGND配線、（13）はコンタクト、（14a），
（14b）はN+型活性領域、（15）はP+型活性領域、（1
6）はフィールド絶縁膜である。入力配線（11）は、入
力ボンディング用電極（１）とつながっている保護抵抗
（４）、N+型活性領域（14a）および内部回路（９）へ
つながっている抵抗（６）と各々コンタクト（13）を通
してつながっている。また、GND配線（12）も、コンタ
クト（13）を通してN+型活性領域（14b）およびP+型活
性領域（15）とつながっている。
第８図は第７図のA-Bにおける断面図を示している。
ただし、配線は模式化してある。（17）はＰ型領域であ
る。N+型活性領域（14a），（14b）、P+型活性領域（1
5）およびＰ型領域（17）でNPNバイポーラトランジスタ
を成しており、（14a）がコレクタ、（14b）がエミッ
タ、（15）と（17）でベースになっている。
ただし、配線は模式化してある。（17）はＰ型領域であ
る。N+型活性領域（14a），（14b）、P+型活性領域（1
5）およびＰ型領域（17）でNPNバイポーラトランジスタ
を成しており、（14a）がコレクタ、（14b）がエミッ
タ、（15）と（17）でベースになっている。
次に保護回路（8a）の動作について説明する。保護抵
抗（４）は、電流を流して大きな電圧降下を起こす働き
をする。抵抗（６）は内部回路（９）におけるCMISイン
バータ（10）に高電圧がかかるのを遅らせる働きをす
る。NPNバイポーラトランジスタ（7a）の動作について
は第４図および第５図を用いて説明する。第４図におい
て、（７）はNPNバイポーラトランジスタ、（18）は電
流計、（19）は直流可変電源である。
抗（４）は、電流を流して大きな電圧降下を起こす働き
をする。抵抗（６）は内部回路（９）におけるCMISイン
バータ（10）に高電圧がかかるのを遅らせる働きをす
る。NPNバイポーラトランジスタ（7a）の動作について
は第４図および第５図を用いて説明する。第４図におい
て、（７）はNPNバイポーラトランジスタ、（18）は電
流計、（19）は直流可変電源である。
第４図の回路におけるNPNバイポーラトランジスタ
（７）の電圧（Ｖ）−電流（Ｉ）特性を第５図に示し
た。電圧（Ｖ）を0Vから上げて行くと12Vまでは、電流
（Ｉ）は流れないが、12Vを過ぎると急に電流が流れ
る。これはブレークダウンもしくはパンチスルー等によ
るためである。また、電圧を下げて行くと、10Vの所で
急に電流が流れなくなる。これは、順方向電流等による
ためである。さらに電圧を0Vから下げて行くと、−0.8V
以下で電流が流れる。個々のNPNバイポーラトランジス
タによって電圧の値は異なってくるが、同じような特性
を示す。以下のようにNPNバイポーラトランジスタ（7
a）は、正の低い印加電圧では電流を流さないが、ある
値以上の印加電圧では大電流を流す働きをし、負の電圧
では低電圧でも大電流を流す働きをする。このため入力
ボンディング用電極（１）に正の高電圧が入力された場
合には、第６図において入力ボンディング用電極
（１）、保護抵抗（４）、NPNバイポーラトランジスタ
（7a）、寄生抵抗（5a）を通ってGNDボンディング用電
極（２）に電流が流れる。また、入力ボンディング用電
極（１）に負の高電圧が入力された場合には、正の高電
圧の場合と逆の方向に電流が流れる。以上のように電流
が流れることにより内部回路（９）にかかる電圧の絶対
値が下がり、内部回路（９）が静電破壊から守られてい
る。
（７）の電圧（Ｖ）−電流（Ｉ）特性を第５図に示し
た。電圧（Ｖ）を0Vから上げて行くと12Vまでは、電流
（Ｉ）は流れないが、12Vを過ぎると急に電流が流れ
る。これはブレークダウンもしくはパンチスルー等によ
るためである。また、電圧を下げて行くと、10Vの所で
急に電流が流れなくなる。これは、順方向電流等による
ためである。さらに電圧を0Vから下げて行くと、−0.8V
以下で電流が流れる。個々のNPNバイポーラトランジス
タによって電圧の値は異なってくるが、同じような特性
を示す。以下のようにNPNバイポーラトランジスタ（7
a）は、正の低い印加電圧では電流を流さないが、ある
値以上の印加電圧では大電流を流す働きをし、負の電圧
では低電圧でも大電流を流す働きをする。このため入力
ボンディング用電極（１）に正の高電圧が入力された場
合には、第６図において入力ボンディング用電極
（１）、保護抵抗（４）、NPNバイポーラトランジスタ
（7a）、寄生抵抗（5a）を通ってGNDボンディング用電
極（２）に電流が流れる。また、入力ボンディング用電
極（１）に負の高電圧が入力された場合には、正の高電
圧の場合と逆の方向に電流が流れる。以上のように電流
が流れることにより内部回路（９）にかかる電圧の絶対
値が下がり、内部回路（９）が静電破壊から守られてい
る。
［発明が解決しようとする問題点］ 従来の半導体回路では、GNDボンディング用電極
（２）から遠い所に位置する保護回路（8a）において、
寄生抵抗（5a）が大きくなり保護回路（8a）の高電圧を
GNDボンディング用電極（２）に引き抜く能力が不十分
となり、内部回路（９）の静電破壊耐圧が低下するとい
った問題点があった。
（２）から遠い所に位置する保護回路（8a）において、
寄生抵抗（5a）が大きくなり保護回路（8a）の高電圧を
GNDボンディング用電極（２）に引き抜く能力が不十分
となり、内部回路（９）の静電破壊耐圧が低下するとい
った問題点があった。
この発明は、上記のような問題点を解消するためにな
されたもので、内部回路（９）の静電破壊耐圧を高くす
る、すなわち、確実かつ十分なサージ保護を行う入力保
護回路を有する半導体集積回路を得ることを目的とす
る。
されたもので、内部回路（９）の静電破壊耐圧を高くす
る、すなわち、確実かつ十分なサージ保護を行う入力保
護回路を有する半導体集積回路を得ることを目的とす
る。
［問題点を解決するための手段］ この発明に係るMIS型の半導体集積回路は、所定電位
に接続された第１導電型の半導体領域の主面に、素子分
離絶縁膜によって囲まれ、かつこの素子分離絶縁膜に半
導体領域とのPN接合の端部が接して形成され、入力ノー
ドに電気的に接続される第２導電型の第１の活性領域
と、この活性領域を囲む素子分離絶縁膜に半導体領域と
のPN接合の端部が接して形成され、接地ノードに電気的
に接続される第２導電型の第２の活性領域とを有する第
１の入力保護用素子、所定電位に接続された第１導電型
の半導体領域の主面に、素子分離絶縁膜によって囲ま
れ、かつこの素子分離絶縁膜に半導体領域とのPN接合の
端部が接して形成され、入力ノードに電気的に接続され
る第２導電型の第３の活性領域と、この活性領域を囲む
素子分離絶縁膜に半導体領域とのPN接合の端部が接する
とともに、第２の活性領域から離隔するよう形成され、
かつ電源ノードに電気的に接続される第２導電型の第４
の活性領域とを有する第２の入力保護用素子、および、
ゲートが入力ノードに電気的に接続されるMISトランジ
スタを備えるものである。
に接続された第１導電型の半導体領域の主面に、素子分
離絶縁膜によって囲まれ、かつこの素子分離絶縁膜に半
導体領域とのPN接合の端部が接して形成され、入力ノー
ドに電気的に接続される第２導電型の第１の活性領域
と、この活性領域を囲む素子分離絶縁膜に半導体領域と
のPN接合の端部が接して形成され、接地ノードに電気的
に接続される第２導電型の第２の活性領域とを有する第
１の入力保護用素子、所定電位に接続された第１導電型
の半導体領域の主面に、素子分離絶縁膜によって囲ま
れ、かつこの素子分離絶縁膜に半導体領域とのPN接合の
端部が接して形成され、入力ノードに電気的に接続され
る第２導電型の第３の活性領域と、この活性領域を囲む
素子分離絶縁膜に半導体領域とのPN接合の端部が接する
とともに、第２の活性領域から離隔するよう形成され、
かつ電源ノードに電気的に接続される第２導電型の第４
の活性領域とを有する第２の入力保護用素子、および、
ゲートが入力ノードに電気的に接続されるMISトランジ
スタを備えるものである。
［作用］ この発明においては、第１および第２の入力保護用素
子がそれぞれ入力ノードと接地ノードとの間および入力
ノードと電源ノードとの間でバイポーラトランジスタと
して動作し、入力ノードと接地ノードとの間および入力
ノードと電源ノードとの間の双方において活性領域と半
導体領域とのPN接合耐圧に基づいたブレークダウンによ
る電流の流れと、素子分離絶縁膜を挟む２つの活性領域
間におけるパンチスルーによる電流の流れとによってサ
ージに対する保護がなされることとなって、第１の入力
保護用素子と接地ノードとをつなぐ配線または第２の入
力保護用素子と電源ノードとをつなぐ配線の寄生抵抗の
影響を受けることなく、確実かつ十分なサージ保護を行
うことができる。
子がそれぞれ入力ノードと接地ノードとの間および入力
ノードと電源ノードとの間でバイポーラトランジスタと
して動作し、入力ノードと接地ノードとの間および入力
ノードと電源ノードとの間の双方において活性領域と半
導体領域とのPN接合耐圧に基づいたブレークダウンによ
る電流の流れと、素子分離絶縁膜を挟む２つの活性領域
間におけるパンチスルーによる電流の流れとによってサ
ージに対する保護がなされることとなって、第１の入力
保護用素子と接地ノードとをつなぐ配線または第２の入
力保護用素子と電源ノードとをつなぐ配線の寄生抵抗の
影響を受けることなく、確実かつ十分なサージ保護を行
うことができる。
［発明の実施例］ 以下、この発明の一実施例を図に基づいて説明する。
第１図は保護回路を含む半導体集積回路の回路図であ
る。図において、（１）は入力ボンディング用電極、
（２）はGNDボンディング用電極、（３）はVDDボンディ
ング用電極、（４）は保護抵抗、（5a），（5b）は配線
による寄生抵抗、（7a），（7b）はNPNバイポーラトラ
ンジスタ、（8b）は保護回路、（９）は内部回路で、例
としてPMISトランジスタ（10a）とNMISトランジスタ（1
0b）から成るCMISインバータ（10）を持つとする。保護
回路（8b）は、抵抗（６）を通して内部回路（９）とつ
ながっている。従来例との違いは、入力ボンディング用
電極（１）とVDDボンディング用電極（３）の間にNPNバ
イポーラトランジスタ（7b）がある点である。
第１図は保護回路を含む半導体集積回路の回路図であ
る。図において、（１）は入力ボンディング用電極、
（２）はGNDボンディング用電極、（３）はVDDボンディ
ング用電極、（４）は保護抵抗、（5a），（5b）は配線
による寄生抵抗、（7a），（7b）はNPNバイポーラトラ
ンジスタ、（8b）は保護回路、（９）は内部回路で、例
としてPMISトランジスタ（10a）とNMISトランジスタ（1
0b）から成るCMISインバータ（10）を持つとする。保護
回路（8b）は、抵抗（６）を通して内部回路（９）とつ
ながっている。従来例との違いは、入力ボンディング用
電極（１）とVDDボンディング用電極（３）の間にNPNバ
イポーラトランジスタ（7b）がある点である。
第２図は保護回路（8b）のパターン図である。図にお
いて（11）は入力配線、（12）はGND配線、（13）はコ
ンタクト、（14a），（14c），（14d）はN+型活性領
域、（15）はP+型活性領域、（16）はフィールド絶縁膜
である。（20）はVDD配線である。従来例との違いは、
従来はN+型活性領域（14b）が、GND配線（12）とつなが
っているのに対し、この実施例ではN+型活性領域（14
b）が（14c）と（14d）の２つに分かれて、（14d）はV
DD配線（20）とつながっている点である。
いて（11）は入力配線、（12）はGND配線、（13）はコ
ンタクト、（14a），（14c），（14d）はN+型活性領
域、（15）はP+型活性領域、（16）はフィールド絶縁膜
である。（20）はVDD配線である。従来例との違いは、
従来はN+型活性領域（14b）が、GND配線（12）とつなが
っているのに対し、この実施例ではN+型活性領域（14
b）が（14c）と（14d）の２つに分かれて、（14d）はV
DD配線（20）とつながっている点である。
第３図は第２図のC-Dにおける断面図である。ただし
配線は模式化してある。（17）はＰ型領域である。そし
て、N+型活性領域（14a），（14c）、P+型活性領域（1
5）およびＰ型領域（17）は（14a）をコレクタ、（14
c）をエミッタ、（15）および（17）をベースとするNPN
バイポーラトランジスタ（7a）を成し、N+型活性領域
（14a），（14d）、P+型活性領域（15）およびＰ型領域
（17）は（14a）をエミッタ、（14d）をコレクタ、（1
5）および（17）をベースとするNPNバイポーラトランジ
スタ（7b）をそれぞれ成している。また、フィールド絶
縁膜（16）を挾む２つのN+型活性領域（14a），（14c）
およびフィールド絶縁膜（16）を挟む２つのN+型活性領
域（14a），（14d）はそれぞれフィールドトランジスタ
を形成している。
配線は模式化してある。（17）はＰ型領域である。そし
て、N+型活性領域（14a），（14c）、P+型活性領域（1
5）およびＰ型領域（17）は（14a）をコレクタ、（14
c）をエミッタ、（15）および（17）をベースとするNPN
バイポーラトランジスタ（7a）を成し、N+型活性領域
（14a），（14d）、P+型活性領域（15）およびＰ型領域
（17）は（14a）をエミッタ、（14d）をコレクタ、（1
5）および（17）をベースとするNPNバイポーラトランジ
スタ（7b）をそれぞれ成している。また、フィールド絶
縁膜（16）を挾む２つのN+型活性領域（14a），（14c）
およびフィールド絶縁膜（16）を挟む２つのN+型活性領
域（14a），（14d）はそれぞれフィールドトランジスタ
を形成している。
次に保護回路（8b）の動作について説明する。まず、
入力ボンディング用電極（１）に正または負の高電圧が
入力された場合には、GNDボンディング用電極（２）と
の間で従来と同じ動作で電流が流れて入力された電圧の
絶対値が小さくなる。また、入力ボンデンィグ用電極
（１）とVDDボンディング用電極（３）との間では、NPN
バイポーラトランジスタ（7b）のブレークダウンもしく
はパンチスルー等により、入力ボンディング用電極
（１）に正の高電圧が入力された場合は入力ボンディン
グ用電極（１）、保護抵抗（４）、NPNバイポーラトラ
ンジスタ（7b）および寄生抵抗（5b）を通ってVDDボン
ディング用電極（３）に電流が流れ、負の高電圧が入力
された場合はその逆に電流が流れることにより入力され
た電圧の絶対値が小さくなる。
入力ボンディング用電極（１）に正または負の高電圧が
入力された場合には、GNDボンディング用電極（２）と
の間で従来と同じ動作で電流が流れて入力された電圧の
絶対値が小さくなる。また、入力ボンデンィグ用電極
（１）とVDDボンディング用電極（３）との間では、NPN
バイポーラトランジスタ（7b）のブレークダウンもしく
はパンチスルー等により、入力ボンディング用電極
（１）に正の高電圧が入力された場合は入力ボンディン
グ用電極（１）、保護抵抗（４）、NPNバイポーラトラ
ンジスタ（7b）および寄生抵抗（5b）を通ってVDDボン
ディング用電極（３）に電流が流れ、負の高電圧が入力
された場合はその逆に電流が流れることにより入力され
た電圧の絶対値が小さくなる。
次に保護回路（8b）の動作について従来例と異なる点
について説明する。従来例では、半導体回路上でGNDボ
ンディング用電極（２）から遠い所に位置する保護回路
（8a）において寄生抵抗（5a）が大きくなり、保護回路
（8a）の高電圧を引き抜く能力が不十分であった。本発
明では、一般にVDDボンディング用電極（３）が半導体
集積回路上でGNDボンディング用電極（２）と離してお
かれるので、GNDボンディング用電極（２）から遠い所
に位置する保護回路（8b）すなわち寄生抵抗（5a）が大
きな値を持つ保護回路（8b）では、逆にVDDボンディン
グ用電極（３）に近いことにより寄生抵抗（5b）が（5
a）に比べ小さくなり、高電圧を引き抜く能力が上が
り、内部回路（９）の静電破壊耐圧を上げられる。すな
わち、この実施例では入力ボンディング用電極（１）と
GNDボンディング用電極（２）との間で保護用素子であ
るNPNバイポーラトランジスタ（7a）が動作し、入力ボ
ンディング用電極（１）とVDDボンディング用電極
（３）との間で保護用素子であるNPNバイポーラトラン
ジスタ（7b）が動作し、これら双方の間で基板（17）と
のPN接合耐圧に基づいたブレークダウンによる電流の流
れと、分離酸化膜（16）を挟む２つのN+型活性領域（14
a）と（14c）との間および（14a）と（14d）との間にお
けるパンチスルーによる電流の流れとによってサージ保
護がなされることとなり、NPNバイポーラトランジスタ
（7a）とGNDボンディング用電極（２）とをつなぐ配線
の寄生抵抗（5a）またはNPNバイポーラトランジスタ（7
b）とVDDボンディング用電極（３）とをつなぐ配線の寄
生抵抗（5b）の影響を受けることなく、確実かつ十分な
サージ保護を行うことができる。また、NPNバイポーラ
トランジスタ（7a）および（7b）がそれぞれ素子分離膜
（16）を挟むN+型活性領域（14a），（14c）および（14
a），（14d）からなるフィールドトランジスタにより形
成されるので、MIS構造の素子からなるMIS型半導体回路
において、何ら特別な製造プロセスを追加することな
く、確実かつ十分なサージ保護を行う入力保護回路を同
時形成することができる。
について説明する。従来例では、半導体回路上でGNDボ
ンディング用電極（２）から遠い所に位置する保護回路
（8a）において寄生抵抗（5a）が大きくなり、保護回路
（8a）の高電圧を引き抜く能力が不十分であった。本発
明では、一般にVDDボンディング用電極（３）が半導体
集積回路上でGNDボンディング用電極（２）と離してお
かれるので、GNDボンディング用電極（２）から遠い所
に位置する保護回路（8b）すなわち寄生抵抗（5a）が大
きな値を持つ保護回路（8b）では、逆にVDDボンディン
グ用電極（３）に近いことにより寄生抵抗（5b）が（5
a）に比べ小さくなり、高電圧を引き抜く能力が上が
り、内部回路（９）の静電破壊耐圧を上げられる。すな
わち、この実施例では入力ボンディング用電極（１）と
GNDボンディング用電極（２）との間で保護用素子であ
るNPNバイポーラトランジスタ（7a）が動作し、入力ボ
ンディング用電極（１）とVDDボンディング用電極
（３）との間で保護用素子であるNPNバイポーラトラン
ジスタ（7b）が動作し、これら双方の間で基板（17）と
のPN接合耐圧に基づいたブレークダウンによる電流の流
れと、分離酸化膜（16）を挟む２つのN+型活性領域（14
a）と（14c）との間および（14a）と（14d）との間にお
けるパンチスルーによる電流の流れとによってサージ保
護がなされることとなり、NPNバイポーラトランジスタ
（7a）とGNDボンディング用電極（２）とをつなぐ配線
の寄生抵抗（5a）またはNPNバイポーラトランジスタ（7
b）とVDDボンディング用電極（３）とをつなぐ配線の寄
生抵抗（5b）の影響を受けることなく、確実かつ十分な
サージ保護を行うことができる。また、NPNバイポーラ
トランジスタ（7a）および（7b）がそれぞれ素子分離膜
（16）を挟むN+型活性領域（14a），（14c）および（14
a），（14d）からなるフィールドトランジスタにより形
成されるので、MIS構造の素子からなるMIS型半導体回路
において、何ら特別な製造プロセスを追加することな
く、確実かつ十分なサージ保護を行う入力保護回路を同
時形成することができる。
［発明の効果］ 以上のようにこの発明に係る半導体集積回路は、所定
電位に接続された第１導電型の半導体領域の主面に、素
子分離絶縁膜によって囲まれ、かつこの素子分離絶縁膜
に半導体領域とのPN接合の端部が接して形成され、入力
ノードに電気的に接続される第２導電型の第１の活性領
域と、この活性領域を囲む素子分離絶縁膜に半導体領域
とのPN接合の端部が接して形成され、接地ノードに電気
的に接続される第２導電型の第２の活性領域とを有する
第１の入力保護用素子、および、所定電位に接続された
第１導電型の半導体領域の主面に、素子分離絶縁膜によ
って囲まれ、かつこの素子分離絶縁膜に半導体領域との
PN接合の端部が接して形成され、入力ノードに電気的に
接続される第２導電型の第３の活性領域と、この活性領
域を囲む素子分離絶縁膜に半導体領域とのPN接合の端部
が接するとともに、第２の活性領域から離隔するよう形
成され、かつ電源ノードに電気的に接続される第２導電
型の第４の活性領域とを有する第２の入力保護用素子を
備えているので、第１および第２の入力保護用素子が、
入力ノードと接地ノードとの間および入力ノードと電源
ノードとの間でバイポーラトランジスタとして動作し、
入力ノードと接地ノードとの間および入力ノードと電源
ノードとの間の双方において、活性領域と半導体領域と
のPN接合耐圧に基づいたブレークダウンによる電流の流
れと、素子分離絶縁膜を挟む２つの活性領域間における
パンチスルーによる電流の流れとによってサージに対す
る保護がなされることになり、第１の入力保護用素子と
接地ノードとをつなぐ配線または第２の入力保護用素子
と電源ノードとをつなぐ配線の寄生抵抗の影響を受ける
ことなく、確実かつ十分なサージ保護を行うことがで
き、さらに、第１および第２の入力保護用素子を素子分
離絶縁膜を挟む活性領域で形成しているので、通常の縦
型バイポーラ素子を含まないMIS構造の素子からなるMIS
型の半導体集積回路において、特別な製造プロセスを追
加することなく、確実かつ十分なサージ保護を行える保
護回路を付加できるという効果がある。
電位に接続された第１導電型の半導体領域の主面に、素
子分離絶縁膜によって囲まれ、かつこの素子分離絶縁膜
に半導体領域とのPN接合の端部が接して形成され、入力
ノードに電気的に接続される第２導電型の第１の活性領
域と、この活性領域を囲む素子分離絶縁膜に半導体領域
とのPN接合の端部が接して形成され、接地ノードに電気
的に接続される第２導電型の第２の活性領域とを有する
第１の入力保護用素子、および、所定電位に接続された
第１導電型の半導体領域の主面に、素子分離絶縁膜によ
って囲まれ、かつこの素子分離絶縁膜に半導体領域との
PN接合の端部が接して形成され、入力ノードに電気的に
接続される第２導電型の第３の活性領域と、この活性領
域を囲む素子分離絶縁膜に半導体領域とのPN接合の端部
が接するとともに、第２の活性領域から離隔するよう形
成され、かつ電源ノードに電気的に接続される第２導電
型の第４の活性領域とを有する第２の入力保護用素子を
備えているので、第１および第２の入力保護用素子が、
入力ノードと接地ノードとの間および入力ノードと電源
ノードとの間でバイポーラトランジスタとして動作し、
入力ノードと接地ノードとの間および入力ノードと電源
ノードとの間の双方において、活性領域と半導体領域と
のPN接合耐圧に基づいたブレークダウンによる電流の流
れと、素子分離絶縁膜を挟む２つの活性領域間における
パンチスルーによる電流の流れとによってサージに対す
る保護がなされることになり、第１の入力保護用素子と
接地ノードとをつなぐ配線または第２の入力保護用素子
と電源ノードとをつなぐ配線の寄生抵抗の影響を受ける
ことなく、確実かつ十分なサージ保護を行うことがで
き、さらに、第１および第２の入力保護用素子を素子分
離絶縁膜を挟む活性領域で形成しているので、通常の縦
型バイポーラ素子を含まないMIS構造の素子からなるMIS
型の半導体集積回路において、特別な製造プロセスを追
加することなく、確実かつ十分なサージ保護を行える保
護回路を付加できるという効果がある。
第１図〜第３図はこの発明の一実施例、第６図〜第８図
は従来例で、第１図および第６図は保護回路を含む半導
体集積回路の回路図、第２図および第７図は保護回路の
パターン図、第３図は第２図のC-Dにおける断面図、第
８図は第７図のA-Bにおける断面図である。第４図はNPN
バイポーラトランジスタの電流−電圧特性を調べる回路
図、第５図はNPNバイポーラトランジスタの電流−電圧
特性図である。図中、 （１）……入力ボンディング用電極、（２）……GNDボ
ンディング用電極、（３）……VDDボンディング用電
極、（４）……保護抵抗、（5a），（5b）……寄生抵
抗、（６）……抵抗、（７），（7a），（7b）……NPN
バイポーラトランジスタ、（8a），（8b）……保護回
路、（９）……内部回路、（10）……CMISインバータ、
（10a）……PMISトランジスタ、（10b）……NMISトラン
ジスタ、（11）……入力配線、（12）……GND配線、（1
3）……コンタクト、（14a），（14b），（14c），（14
d）……N+型活性領域、（15）……P+型活性領域、（1
6）……フィールド絶縁膜、（17）……Ｐ型領域、（1
8）……電流計、（19）……直流可変電源、（20）……V
DD配線。
は従来例で、第１図および第６図は保護回路を含む半導
体集積回路の回路図、第２図および第７図は保護回路の
パターン図、第３図は第２図のC-Dにおける断面図、第
８図は第７図のA-Bにおける断面図である。第４図はNPN
バイポーラトランジスタの電流−電圧特性を調べる回路
図、第５図はNPNバイポーラトランジスタの電流−電圧
特性図である。図中、 （１）……入力ボンディング用電極、（２）……GNDボ
ンディング用電極、（３）……VDDボンディング用電
極、（４）……保護抵抗、（5a），（5b）……寄生抵
抗、（６）……抵抗、（７），（7a），（7b）……NPN
バイポーラトランジスタ、（8a），（8b）……保護回
路、（９）……内部回路、（10）……CMISインバータ、
（10a）……PMISトランジスタ、（10b）……NMISトラン
ジスタ、（11）……入力配線、（12）……GND配線、（1
3）……コンタクト、（14a），（14b），（14c），（14
d）……N+型活性領域、（15）……P+型活性領域、（1
6）……フィールド絶縁膜、（17）……Ｐ型領域、（1
8）……電流計、（19）……直流可変電源、（20）……V
DD配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｋ
Claims (3)
- 【請求項１】所定電位に接続された第１導電型の半導体
領域の主面に、素子分離絶縁膜によって囲まれ、かつこ
の素子分離絶縁膜に半導体領域とのPN接合の端部が接し
て形成され、入力ノードに電気的に接続される第２導電
型の第１の活性領域と、この活性領域を囲む上記素子分
離絶縁膜に半導体領域とのPN接合の端部が接して形成さ
れ、接地ノードに電気的に接続される第２導電型の第２
の活性領域とを有する第１の入力保護用素子、 所定電位に接続された第１導電型の半導体領域の主面
に、素子分離絶縁膜によって囲まれ、かつこの素子分離
絶縁膜に半導体領域とのPN接合の端部が接して形成さ
れ、上記入力ノードに電気的に接続される第２導電型の
第３の活性領域と、この活性領域を囲む上記素子分離絶
縁膜に半導体領域とのPN接合の端部が接するとともに、
上記第２の活性領域から離隔するよう形成され、かつ電
源ノードに電気的に接続される第２導電型の第４の活性
領域とを有する第２の入力保護用素子、および ゲートが上記入力ノードに電気的に接続されるMISトラ
ンジスタを備えるMIS型の半導体集積回路。 - 【請求項２】上記第１の入力保護用素子を構成する上記
第１の活性領域と、上記第２の入力保護用素子を構成す
る上記第３の活性領域とは同じ活性領域であることを特
徴とする特許請求の範囲第１項記載の半導体集積回路。 - 【請求項３】上記第１の入力保護用素子が形成される半
導体領域と、上記第２の入力保護用素子が形成される半
導体領域とは、同一領域であることを特徴とする特許請
求の範囲第１項または第２項記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62003712A JPH0821632B2 (ja) | 1987-01-10 | 1987-01-10 | 半導体集積回路 |
| US07/142,558 US4811155A (en) | 1987-01-10 | 1988-01-11 | Protection circuit for a semiconductor integrated circuit having bipolar transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62003712A JPH0821632B2 (ja) | 1987-01-10 | 1987-01-10 | 半導体集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7049899A Division JP2546197B2 (ja) | 1995-03-09 | 1995-03-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63172454A JPS63172454A (ja) | 1988-07-16 |
| JPH0821632B2 true JPH0821632B2 (ja) | 1996-03-04 |
Family
ID=11564939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62003712A Expired - Lifetime JPH0821632B2 (ja) | 1987-01-10 | 1987-01-10 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4811155A (ja) |
| JP (1) | JPH0821632B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0348017B1 (en) * | 1982-06-30 | 1993-12-15 | Fujitsu Limited | Semiconductor integrated-circuit apparatus |
| KR900001398B1 (ko) * | 1987-11-30 | 1990-03-09 | 삼성전자 주식회사 | 양방성 입출력 셀 |
| US4996626A (en) * | 1988-10-14 | 1991-02-26 | National Semiconductor Corp. | Resistorless electrostatic discharge protection device for high speed integrated circuits |
| JPH02119262A (ja) * | 1988-10-28 | 1990-05-07 | Toshiba Corp | 半導体装置 |
| FR2642543B1 (fr) * | 1989-01-27 | 1991-04-05 | Gemplus Card Int | Dispositif de securite pour circuit integre |
| GB8911360D0 (en) * | 1989-05-17 | 1989-07-05 | Sarnoff David Res Center | Electronic charge protection devices |
| JP2644342B2 (ja) * | 1989-09-01 | 1997-08-25 | 東芝マイクロエレクトロニクス株式会社 | 入力保護回路を備えた半導体装置 |
| US5208475A (en) * | 1991-01-30 | 1993-05-04 | National Semiconductor Corporation | Electrostatic discharge protection device and a method for simultaneously forming MOS devices with both lightly doped and non lightly doped source and drain regions |
| US5246872A (en) * | 1991-01-30 | 1993-09-21 | National Semiconductor Corporation | Electrostatic discharge protection device and a method for simultaneously forming MOS devices with both lightly doped and non lightly doped source and drain regions |
| US5359211A (en) * | 1991-07-18 | 1994-10-25 | Harris Corporation | High voltage protection using SCRs |
| JP2753191B2 (ja) * | 1992-10-05 | 1998-05-18 | 松下電器産業株式会社 | 半導体装置 |
| JP2570610B2 (ja) * | 1993-12-24 | 1997-01-08 | 日本電気株式会社 | 半導体装置 |
| JPH07122715A (ja) * | 1994-04-27 | 1995-05-12 | Toshiba Corp | 半導体装置 |
| JPH08139528A (ja) * | 1994-09-14 | 1996-05-31 | Oki Electric Ind Co Ltd | トランジスタ保護回路 |
| US5789785A (en) * | 1995-02-28 | 1998-08-04 | Sgs-Thomson Microelectronics S.R.L. | Device for the protection of an integrated circuit against electrostatic discharges |
| EP0730300B1 (en) * | 1995-02-28 | 2002-01-02 | STMicroelectronics S.r.l. | Device for the protection of an integrated circuit against electrostatic discharges |
| JPH08274184A (ja) * | 1995-03-31 | 1996-10-18 | Toshiba Microelectron Corp | 半導体集積回路の保護回路装置 |
| US5745323A (en) * | 1995-06-30 | 1998-04-28 | Analog Devices, Inc. | Electrostatic discharge protection circuit for protecting CMOS transistors on integrated circuit processes |
| US5751525A (en) * | 1996-01-05 | 1998-05-12 | Analog Devices, Inc. | EOS/ESD Protection circuit for an integrated circuit with operating/test voltages exceeding power supply rail voltages |
| US5663678A (en) * | 1996-02-02 | 1997-09-02 | Vanguard International Semiconductor Corporation | ESD protection device |
| US5663860A (en) * | 1996-06-28 | 1997-09-02 | Harris Corporation | High voltage protection circuits |
| US5917689A (en) * | 1996-09-12 | 1999-06-29 | Analog Devices, Inc. | General purpose EOS/ESD protection circuit for bipolar-CMOS and CMOS integrated circuits |
| US5838146A (en) * | 1996-11-12 | 1998-11-17 | Analog Devices, Inc. | Method and apparatus for providing ESD/EOS protection for IC power supply pins |
| JP2954153B1 (ja) * | 1998-04-07 | 1999-09-27 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| US6587320B1 (en) | 2000-01-04 | 2003-07-01 | Sarnoff Corporation | Apparatus for current ballasting ESD sensitive devices |
| JP5595751B2 (ja) * | 2009-03-11 | 2014-09-24 | ルネサスエレクトロニクス株式会社 | Ｅｓｄ保護素子 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4476476A (en) * | 1979-04-05 | 1984-10-09 | National Semiconductor Corporation | CMOS Input and output protection circuit |
| JPS59198762A (ja) * | 1983-04-25 | 1984-11-10 | Seiko Epson Corp | 保護回路 |
| JPS6066049U (ja) * | 1983-10-12 | 1985-05-10 | 日本電気株式会社 | Ｃ−ｍｏｓ型電界効果トランジスタ |
| JPS61218143A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体集積回路装置 |
| JP3129531B2 (ja) * | 1992-09-04 | 2001-01-31 | 株式会社日立製作所 | 広帯域増幅回路 |
-
1987
- 1987-01-10 JP JP62003712A patent/JPH0821632B2/ja not_active Expired - Lifetime
-
1988
- 1988-01-11 US US07/142,558 patent/US4811155A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4811155A (en) | 1989-03-07 |
| JPS63172454A (ja) | 1988-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |