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CN1494160A - 功率半导体元件 - Google Patents

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CN1494160A
CN1494160A CNA031601022A CN03160102A CN1494160A CN 1494160 A CN1494160 A CN 1494160A CN A031601022 A CNA031601022 A CN A031601022A CN 03160102 A CN03160102 A CN 03160102A CN 1494160 A CN1494160 A CN 1494160A
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Abstract

公开了一种功率半导体元件，包括：横方向上周期性地形成第1导电型的第1半导体层和第2导电型的第2半导体层的半导体层；以及包含该周期性地形成的半导体层的功率半导体元件；所述第1半导体层的纵方向的杂质量分布和所述第2半导体层的纵方向的杂质量分布有所不同。

Description

功率半导体元件
技术领域
本发明涉及用于大功率控制的功率半导体元件，特别涉及具有超级结(super junction)结构的功率半导体元件，例如纵式功率MOSFET、SBD和MPS二极管、SIT、JFET、IGBT等。
背景技术
功率半导体元件之一的纵式功率MOSFET，其导通电阻很大地依赖于传导层(漂移层)部分的电阻。决定上述漂移层的掺杂浓度对应于基极和漂移层的形成的pn结的耐压，超不过界限。因此，在元件耐压和导通电阻上存在权衡(trade off)的关系，改善该权衡相对于低消耗功率元件十分重要。该权衡具有由元件材料确定的界限，超过该限制是实现超过现有的功率元件的低导通电阻元件的途径。
作为解决该问题的MOSFET的一例，已知在漂移层中嵌入被称为超级结(superjunction)结构的RESURF(リサ-フ)结构。
图13A是模式地表示嵌入了RESURF结构的纵式功率MOSFET的结构的剖面图。
该MOSFET在n-型漂移层(以下为n-漂移层)3的一个表面上形成n+型漏极层2，在该n+型漏极层2上形成漏电极1。而在所述n-型漂移层3的另一表面上选择性形成多个p型基极层5，在各p型基极层5的表面上选择性地形成n+型源极6。
然后，通过栅极绝缘膜8形成栅电极9，以覆盖从p型基极层5的n+型源极层6至该p型基极层5、n-漂移层3、相邻的p型基极层5和其n+型源极层6的区域上的表面。
为了通过上述栅极绝缘膜8夹置栅电极9，在p型基极层5上，以接合在n+型源极层6的表面上和p型基极层5的表面上那样来形成源电极7。
然后，在p型基极层5和漏电极1之间的n-漂移层3中，形成连接到p型基极层5的p型RESURF层4和n-漂移层3成为横方向上交替重复的纵式RESURF结构，通过将该RESURF的间隔(元件宽度)变窄，可增加n-漂移层3的杂质浓度，降低导通电阻。
图13B表示图13A中纵式功率MOSFET的有关n-漂移层3和pRESURF层4的杂质的纵方向上的分布。n-漂移层3和pRESURF层4的杂质浓度相同，在各个纵方向上有固定的分布。
在制造上述那样的MOSFET时，关键点在于设计超级结结构，n-漂移层3和pRESURF层4的杂质浓度成为确定耐压和导通电阻的关键点。
在原理上，通过使n-漂移层3和pRESURF层4各自的杂质量相等，从而等价于杂质浓度为零，可获得高耐压。因此，可照样保持耐压而使n-漂移层3的杂质浓度高于现有的MOSFET的n-漂移层浓度，可实现超过材料限制的低导通电阻。
但是，在进行制造时，因工序的偏差，难以使n-漂移层3和p型RESURF层4各自的杂质量完全相等，因而耐压恶化。
因此，在进行元件设计时，需要考虑制造上的工序偏差造成的耐压恶化。这种情况下，为了降低导通电阻，提高n-漂移层3的杂质浓度是有效的，而相对于耐压的工艺余量取决于n-漂移层3和p型RESURF层4的杂质量之差(不平衡量)。即，即使提高n-漂移层3的杂质浓度，也没有改变获得工艺余量的不平衡量。
因此，如果提高n-漂移层3的杂质浓度，则容许的不平衡量和n-漂移层3的杂质量之比变小，工艺余量(margin)变小。相反，为了扩大工艺余量，需要降低n-漂移层3的浓度，但会使导通电阻增大。
再有，在文献1中，公开了以下半导体器件，可满足需要的耐压，同时可增大容许导通电流，并且可以降低输出电容和导通电阻。该半导体器件在SOI结构的n型半导体层上隔开形成n++型漏区域和p+形阱区域，在p+型阱区域内形成n++型源区域，在n++型漏区域和p+型阱区域之间形成n型漂移区域。而且，n型漂移区域的杂质浓度的浓度分布无论n型半导体层的横方向和纵方向都设定为随着离开n++型漏区域而降低。
在文献2中，公开了超级结半导体器件，可以抑制热载流子对绝缘膜的注入，不损害元件有源区域的特性和可靠性。该超结半导体器件配有并列pn结构的漏极漂移部，在p型的隔开区域中，在p型基极层区域的阱底面上形成杂质浓度高的p型的耐压限制区域。
在文献3中，公开了以下内容：在超级结结构的MOSFET中，规定漂移区域的杂质量。
在文献4中，公开了以下内容：在多RESURF结构的横式MOSFET中，兼顾低导通电阻和高耐压。
在文献5中，公开了以下内容：通过在SOI结构的半导体层上横向结构来实现具有耐压高和导通电阻低的超级结结构的功率半导体元件。
上述引用文献1、2、3、4、5是(日本)特开2001-244472号公报(图1)、特开2001-313391号公报(图1)、美国专利第6291856号说明书(图3、图4)、特开2000-286417号公报(图1)、R.Ng、外5名“Lateral Unbalanced Super Junction(USJ)/3D-RESURF for HighBreakdown Voltage on SOI”、Proceedings of 2001 internationalSymposium on Power Semiconductor Devices & ICs，Osaka，pp.395-398。
上述那样的现有的纵式功率MOSFET有降低导通电阻和要求扩大相对于耐压的杂质量的工艺余量二律相反的关系，在设计时，通过将n-漂移层3的杂质浓度设定为合适的值来处理。
发明内容
本发明的功率半导体元件，包括：
横方向上周期性地形成第1导电型的第1半导体层和第2导电型的第2半导体层的半导体层；以及
包含该周期性地形成半导体层的功率半导体元件；
其中，所述第1半导体层的纵方向的杂质量的分布和所述第2半导体层的纵方向的杂质量的分布不同。
附图说明
图1模式地表示本发明第1实施方式的纵式功率MOSFET结构的剖面图并表示有关n-漂移层和pRESURF层的杂质浓度的纵方向分布的特性图。
图2表示图1所示的MOSFET中的n-漂移层和pRESURF层的杂质量之差(不平衡量)与耐压变化的关系特性图。
图3表示相对于图1所示的MOSFET中的pRESURF层的杂质浓度的倾斜分布的梯度变化的最大耐压和耐压下降率的特性图。
图4模式地表示图1所示的MOSFET的变形例结构的剖面图和表示有关n-漂移层和pRESURF层的杂质浓度的纵方向分布的特性图。
图5模式地表示本发明第2实施方式的纵式功率MOSFET结构的剖面图并表示有关n-漂移层和pRESURF层的杂质浓度的纵方向分布的特性图。
图6模式地表示图5所示的MOSFET的变形例结构的剖面图并表示有关n-漂移层和pRESURF层的杂质浓度的纵方向分布的特性图。
图7模式地表示本发明第3实施方式的纵式功率MOSFET结构的剖面图并表示有关n-漂移层和pRESURF层的杂质浓度的纵方向分布的特性图。
图8表示图7所示的MOSFET的n-漂移层和pRESURF层的杂质量之差(不平衡量)与耐压变化的关系的特性图。
图9表示相对于图7所示的MOSFET中的pRESURF层的杂质浓度的倾斜分布的梯度变化的最大耐压和耐压下降率的特性图。
图10模式地表示本发明第4实施方式的纵式功率MOSFET结构的剖面图并表示有关n-漂移层和pRESURF层的杂质浓度的纵方向分布的特性图。
图11模式地表示图10所示的MOSFET的变形例结构的剖面图并表示有关n-漂移层和pRESURF层的杂质浓度的纵方向分布的特性图。
图12模式地表示本发明第5实施方式的纵式功率MOSFET的结构的剖面图。
图13模式地表示嵌入了RESURF结构的纵式功率MOSFET的结构剖面图并表示有关n-漂移层和pRESURF层的杂质浓度的纵方向分布的特性图。
具体实施方式
以下，参照附图详细地说明本发明的实施方式。再有，在以下的实施方式中，设第1导电型为n型，第2导电型为p型。而且，附图中的相同部分附以相同号码。
<第1实施方式>
图1A是模式地表示本发明第1实施方式的嵌入了RESURF结构的纵式功率MOSFET结构的剖面图。
该MOSFET在第1半导体层的n-漂移层3的一个表面上形成高浓度半导体层(例如n+漏极层)2，在该n+漏极层2上形成第1主电极的漏电极1。
在所述n-漂移层3的另一表面侧上，作为多个第2半导体层，将p型RESURF层4横方向周期性地配置，形成超级结结构。
在该超级结结构的表面上，形成p型基极层5作为第3半导体层，在该p型基极层5的表面上选择性地并且平面条纹形状地扩散形成n+型源极层6，作为第4半导体层。
作为一例，该p型基极层5以约1×1017cm-3的杂质浓度、约2.0μm的深度来形成，作为一例，所述n+型源极层7以约1×1020cm-3的杂质浓度、约0.2μm的深度来形成。
然后，为了覆盖从p型基极层5的n+型源极层6至该p型基极层5、n-漂移层3、相邻的p型基极层5和该n+型源极层6的区域上的表面，通过厚度约0.1μm的栅极绝缘膜(例如Si氧化膜)8，平面条纹形状地形成栅电极9，作为第1控制电极。
此外，为了通过上述栅极绝缘膜8夹置栅电极9，在各p型基极层5上，平面条纹形状地形成第2主电极的源电极7，以使n+型源极层6的表面和p型基极层5的表面接合。
换句话说，在n-漂移层3的另一表面上选择性地形成多个p型基极层5，在各p型基极层5的表面上选择性地形成n+型源极层6。然后，在p型基极层5和漏电极1之间的n-漂移层3中，形成连接到p型基极层5的p型RESURF层4。该p型RESURF层4和n-漂移层3为横方向上交替重复的纵式RESURF结构，通过使该RESURF的间隔(元件宽度)变窄，可以增加n-漂移层3的杂质浓度，降低导通电阻。
根据超级结结构的原理，最好是n-漂移层3的杂质总量和pRESURF层4的杂质总量为相同量，如果两者的杂质量不相等，则漂移层的等价的杂质量增加，耐压下降。
图1B表示有关图1A中的n-漂移层3和pRESURF层4的杂质浓度的纵方向上的分布。
n-漂移层3的杂质浓度具有在纵方向上固定的分布，而pRESURF层4的杂质浓度具有在从源电极7向漏电极1的纵方向(深度方向)上慢慢变小的分布(倾斜分布)。
图2对比表示图1A和图1B所示的第1实施方式的MOSFET中的相对于n-漂移层3和pRESURF层4的杂质量之差(不平衡量)的耐压变化特性，以及图13A和图13B所示的具有以往例的超级结结构的MOSFET的耐压变化特性。
根据该特性，第1实施方式的MOSFET与现有例的元件比，耐压下降与杂质量的不平衡小。
即，根据超级结结构的原理，如果为了低导通电阻而提高n-漂移层3的浓度，则相对于不平衡量的耐压下降增大，工艺余量变小。但是，如果使用第1实施方式的结构，与现有例的结构相比，由于工艺余量宽，所以可提高n-漂移层3的浓度，可使导通电阻低。
图3表示相对于图1A和图1B所示的第1实施方式的MOSFET中的pRESURF层4的杂质浓度的倾斜分布的梯度变化的最大耐压和耐压下降率的特性图。
在图3中，横轴表示pRESURF层4的上部杂质浓度Nt和下部杂质浓度Nb之比(杂质浓度的倾斜分布的梯度)，纵轴表示相对于最大耐压的耐压下降量和最大耐压之比(耐压下降率ΔVB)。
这里，作为n-漂移层3和pRESURF层4的杂质不平衡量，参照图2中的特性例示了不平衡量为20％的情况。倾斜分布的梯度为1的情况下的特性表示图13A和图13B所示的现有例的MOSFET特性。
根据图3的特性，如果倾斜分布的梯度增大，则可理解因倾斜分布的效果而减少耐压下降率ΔVB，但也可以理解为最大耐压VBmax缓慢地下降。而且，作为第1实施方式的MOSFET的最大耐压VBmax，可以理解如果要获得现有例的MOSFET的VBmax的90％，则pRESURF层4的杂质浓度的倾斜分布的梯度最好在1.7以下。此外，作为耐压下降率ΔVB，在要抑制到现有例的MOSFET的ΔVB一半以下时，可以理解最好使pRESURF层4的杂质浓度的倾斜分布的梯度在1.4以上。
<第1实施方式的变形例>
图4A和图4B模式地表示第1实施方式的变形例的纵式功率MOSFET的结构的剖面图并表示杂质浓度的分布。
该MOSFET与第1实施方式的MOSFET相比，不同点在于，将pRESURF层4的杂质浓度在纵方向上形成固定的分布，将n-漂移层3的杂质浓度在纵方向上形成倾斜的分布，由于其他是相同的，所以与图1A和图1B中相同的部分附以相同的标号，并省略其说明。
这样，即使变更杂质浓度的分布，也可获得基本上与第1实施方式的MOSFET同样的动作和同样的效果。
<第2实施方式>
图5A是模式地表示本发明第2实施方式的纵式功率MOSFET的结构的剖面图。
图5B表示图5A中的有关n-漂移层3和pRESURF层4的杂质浓度的纵方向上的分布。
该MOSFET使用重复进行嵌入外延生长和离子注入的方法来形成第1实施方式的MOSFET中的超级结结构。
即，如果重复进行n层的嵌入外延生长和p型掺杂的离子注入，则如图5A、图5B所示，pRESURF层4的杂质浓度分布在深度方向上形成具有波形的分布。这种情况下，通过调整各嵌入的p型掺杂的离子注入量，如果在深度方向上整体地观察，则形成p型杂质量缓慢减小(pRESURF层4的杂质浓度分布缓慢降低)的分布。其结果，可期待与第1实施方式的MOSFET基本相同的动作和同样的效果。
<第2实施方式的变形例>
图6A和图6B模式地表示第2实施方式的变形例的纵式功率MOSFET的结构剖面图并表示杂质浓度的分布。
该MOSFET与第2实施方式的MOSFET相比，不同点在于，使高电阻层结晶生长，通过重复进行离子注入p型掺杂和n型掺杂两方的处理，来形成超级结结构，由于其他是相同的，所以与图5A和图5B中相同的部分附以相同的标号，并省略其说明。
这样，即使变更超级结结构的形成方法，也可获得基本上与第2实施方式的MOSFET同样的动作和同样的效果。
再有，超级结结构的形成方法不限于上述那样的工序，通过使用其他工序在pRESURF层4的杂质浓度的分布上具有倾斜分布，可获得与上述相同的效果。
例如，在形成沟槽沟后，在沟内进行p层嵌入外延生长，并使用形成pRESURF层4的工序时，通过调节沟宽度和形状、掺杂物气体的流量等，使对于深度方向的掺杂物的取入方向变化，可具有倾斜分布。
在形成沟槽后，在使用向沟侧壁从斜方向离子注入的工序时，通过进行在沟形状上带有曲率、以及使注入角度变化并进行多次离子注入，可在深度方向上具有倾斜分布。
<第3实施方式>
图7A是模式地表示本发明第3实施方式的纵式功率MOSFET的结构的剖面图。
图7B表示图7A中的有关n-漂移层3和pRESURF层4的杂质浓度的纵方向上的分布。
该MOSFET的不同点在于，不仅将第1实施方式的MOSFET中的pRESURF层4的杂质浓度在纵方向上形成倾斜分布，而且n-漂移层3的杂质浓度也在深度方向中形成倾斜分布，由于其他是相同的，所以与图1A和图1B中相同的部分附以相同的标号，并省略其说明。
这样，即使变更杂质浓度的分布，也可获得与第1实施方式的MOSFET基本相同的动作和进一步的改善效果。
图8对比表示图7A和图7B所示的第3实施方式的MOSFET中对于n-漂移层3和pRESURF层4的杂质量之差(不平衡量)的耐压变化特性、图1A和图1B所示的第1实施方式的MOSFET中的耐压变化特性、以及图13A和图13B所示的现有例的具有超级结结构的MOSFET的耐压变化特性。
根据这样的特性，可以理解，第3实施方式的MOSFET不仅与现有例的MOSFET相比，而且即使与第1实施方式的MOSFET(仅pRESURF层4具有杂质浓度的倾斜分布的情况)相比，对于杂质量的不平衡，可进一步减小耐压下降，而且，工艺余量增大，容易进行低导通电阻化。
图9表示图7A和图7B所示的第3实施方式的MOSFET中的相对于pRESURF层4的杂质浓度的倾斜分布的梯度变化的最大耐压和耐压下降率的特性图。
在图9中，横轴表示pRESURF层4的上部杂质浓度Nt和下部杂质浓度Nb之比(杂质浓度的倾斜分布的梯度)，纵轴表示相对于最大耐压的耐压下降量与最大耐压之比(耐压下降率ΔVB)。
这里，作为n-漂移层3和pRESURF层4的杂质不平衡量，参照图8中的特性例示了不平衡量为20％的情况。倾斜分布的梯度为1情况下的特性表示图13A和图13B所示的现有例的MOSFET特性。
根据图9的特性可理解，如果倾斜分布的梯度增大，则因倾斜分布的效果而耐压下降率ΔVB减少。而且，如果第3实施方式的MOSFET的pRESURF层4的杂质浓度的倾斜分布的梯度超过1.82，则n-漂移层3的杂质浓度和pRESURF层4的杂质浓度相等的情况不会出现得到最大耐压VBmax的状态。因此，耐压下降率ΔVB为负，设计变得复杂。由此，最好是pRESURF层4的杂质浓度的倾斜分布的梯度在1.82以下。
而且，与第1实施方式的MOSFET(仅pRESURF层4具有杂质浓度的倾斜分布的情况)相比，由于n-漂移层3的上部浓度低，所以在可施加高电压时，n-漂移层3的上部迅速地耗尽。由此，MOSFET的栅-漏间电容变小，可以期待高速的开关动作。
从图9的特性可理解，作为第3实施方式的MOSFET的耐压下降率ΔVB，要抑制到现有例的MOSFET的ΔVB的一半以下时，使pRESURF层4的杂质浓度的分布梯度在1.25以上就可以。
再有，在上述第3实施方式中，示出了n-漂移层3的杂质浓度的分别倾斜与pRESURF层4的倾斜方向相反相同增大情况下的计算例，但即使与pRESURF层4的倾斜不同，也可实施。
超级结结构的形成方法不限于上述那样的工序，通过使用其他工序，在pRESURF层4的杂质浓度的分布上具有倾斜分布，从而可获得与上述同样的效果。
<第4实施方式>
图10A是模式地表示本发明第4实施方式的纵式功率MOSFET的结构剖面图。
图10B表示图10A中的有关n-漂移层3和pRESURF层4的杂质浓度的纵方向上的分布。
该MOSFET使用重复进行嵌入外延生长和离子注入的方法来形成第3实施方式的MOSFET中的超级结结构。
即，如果重复进行n层的外延生长和p型掺杂物的离子注入，则如图5A、图5B所示，pRESURF层4的杂质浓度的分布在深度方向上形成具有波形的分布(profile)。
这种情况下，通过调整各n层的杂质浓度和各嵌入的p型掺杂物的离子注入量，如果在深度方向上整体地观察，则形成n型杂质量缓慢增大(n-漂移层3的杂质浓度缓慢增大)的分布，以及p型杂质量缓慢地减小(pRESURF层4的杂质浓度缓慢地下降)的分布。
其结果，可以期待与第3实施方式的漂移层基本上同样的动作和同样的效果。
<第4实施方式的变形例>
图11A是模式地表示本发明第4实施方式的变形例的纵式功率MOSFET的结构剖面图。
图11B表示图11A中的有关n-漂移层3和pRESURF层4的杂质浓度的纵方向上的分布。
该MOSFET与第4实施方式的MOSFET相比，不同点在于，使高电阻层结晶生长，通过重复进行离子注入p型掺杂物和n型掺杂物两方的处理(调整各层的每次离子注入的离子注入量)，来形成超级结结构，由于其他是相同的，所以与图10A和图10B中相同的部分附以相同的标号，并省略其说明。
这样，即使变更超级结结构的形成方法，也可获得基本上与第2实施方式的MOSFET同样的动作和同样的效果。
再有，超级结结构的形成方法不限于上述工序，通过使用其他工序在pRESURF层4的杂质浓度分布上具有倾斜分布，可获得与上述同样的效果。
例如，在形成沟槽后，在沟内进行p层嵌入外延生长，使用形成pRESURF层4的工序情况下，通过调整沟宽度和形状、掺杂物气体的流量等改变相对于深度方向的掺杂物的取入方向，从而可具有倾斜分布。
在形成沟槽后，在使用从斜方向向沟侧壁进行离子注入的工序情况下，通过在沟形状上具有曲率，以及改变注入角度并进行多次离子注入，可在深度方向上具有倾斜分布。
<第5实施方式>
图12是模式地表示本发明第5实施方式的纵式功率MOSFET结构的剖面图。
该MOSFET通过在深度方向改变第1实施方式的MOSFET中的pRESURF层4的宽度，使其纵方向的杂质浓度固定，从而使纵方向的杂质量与n-漂移层3有所不同，对与图1A中相同的部分附以同一标号并省略其说明。
pRESURF层4内的杂质量为浓度和宽度之积，所以在pRESURF层4内的杂质浓度固定时，通过在深度方向宽度变窄来减小杂质量。相反，通过将n-漂移层3在深度方向上宽度扩大来增大杂质量。由此，可以期待与第3实施方式的MOSFET(pRESURF层4和n-漂移层3中杂质浓度的倾斜分布具有相反方向的情况)同样的动作和同样的效果。
这种情况下，pRESURF层4的上部宽度和下部宽度之比具有与第3实施方式的MOSFET中的pRESURF层4的杂质浓度的倾斜分布梯度相同的意义，所以如上述那样，最好在1.82以下、1.25以上。
再有，本实施方式的结构在形成沟槽后，可通过进行嵌入外延生长的工序来形成。这种情况下，通过干法腐蚀形成深度方向上沟宽度窄的沟后，进行pRESURF层4的结晶生长，以使杂质浓度一样就可以。
再有，本发明不限于上述各实施方式，根据这些实施方式，可应用于本领域技术人员可容易获得的所有变形。
即，超级结结构、p型基极层5、n+源极层6、栅电极9不限于所述条纹状，也可以格子状、锯齿状地配置。
而且，半导体不限于上述硅，例如可使用硅碳化物(SiC)、氮化镓(GaN)、氮化铝(AlN)等的化合物半导体或金刚石。
此外，在上述实施方式中说明了纵式元件，但即使是横式元件，如果是具有超级结结构的元件，则也可采用上述实施方式。而且，不限于具有超级结结构的功率MOSFET，在具有超级结结构的SBD和MPS二极管、SIT、JFET、IGBT等开关元件、二极管和开关元件的复合或集成元件中都可采用。
如上所述，根据本发明的功率半导体器件，可以增大相对于耐压的杂质量的工艺余量而不提高导通电阻，抑制相对于杂质量变化的耐压下降，可实现高耐压、低导通电阻的功率MOSFET等。

Claims (15)

1.一种功率半导体元件，包括：
横方向上周期性地形成第1导电型的第1半导体层和第2导电型的第2半导体层的半导体层；以及
包含该周期性地形成半导体层的功率半导体元件；
其中，所述第1半导体层的纵方向的杂质量的分布和所述第2半导体层的纵方向的杂质量的分布不同。
2.如权利要求1所述的功率半导体元件，其中：
将所述第2半导体层设置在纵向形成的沟槽的内部，以使开口端侧的面积比底面侧的面积缓慢地变宽，而且纵向的杂质浓度的分布是固定的；
所述第1半导体层纵向的杂质浓度分布是固定的；
所述第2半导体层的所述沟槽的底面侧的杂质量比开口端侧的杂质量少。
3.一种功率半导体元件，包括：
第1导电型的第1半导体层；
电连接于所述第1半导体层的第1主电极；
形成于所述第1半导体层内层，横方向上周期性地配置，纵方向的杂质量的分布不同于所述第1半导体层内纵方向的杂质量的分布的第2导电型的第2半导体层；
选择性地形成于所述第1半导体层和第2半导体层的表面上的第2导电型的第3半导体层；
选择性地形成于所述第3半导体层的表面上的第1导电型的第4半导体层；
为与所述第3半导体层和所述第4半导体层的表面接合而形成的第2主电极；以及
在所述第1半导体层、第3半导体层和第4半导体层的表面上通过栅绝缘膜形成的控制电极。
4.如权利要求3所述的功率半导体元件，其中：
所述第1半导体层在从所述第2主电极向所述第1主电极的纵方向上杂质浓度是一定的；
所述第2半导体层具有在从所述第2主电极向所述第1主电极的纵方向上杂质浓度变小的分布。
5.如权利要求3所述的功率半导体元件，其中：
所述第1半导体层具有在从所述第2主电极向所述第1主电极的纵方向上杂质浓度变大的分布；
所述第2半导体层在从所述第2主电极向所述第1主电极的纵方向上杂质浓度是一定的。
6.如权利要求3所述的功率半导体元件，其中：所述第1半导体层具有在从所述第2主电极向所述第1主电极的纵方向上杂质浓度变大的分布；
所述第2半导体层具有在从所述第2主电极向所述第1主电极的纵方向上杂质浓度变小的分布。
7.如权利要求4所述的功率半导体元件，其中：
靠近所述第2半导体层的所述第2主电极的一端侧的杂质量Nt与靠近所述第1主电极的另一端侧的杂质量Nb之比(Nt/Nb)为1.7以下。
8.如权利要求7所述的功率半导体元件，其中：
靠近所述第2半导体层的所述第2主电极的一端侧的杂质量Nt与靠近所述第1主电极的另一端侧的杂质量Nb之比(Nt/Nb)在1.4以上。
9.如权利要求7所述的功率半导体元件，其中：
靠近所述第2半导体层的所述第2主电极的一端侧的杂质量Nt与靠近所述第1主电极的另一端侧的杂质量Nb之比(Nt/Nb)在1.82以下。
10.如权利要求7所述的功率半导体元件，其中：
靠近所述第2半导体层的所述第2主电极的一端侧的杂质量Nt与靠近所述第1主电极的另一端侧的杂质量Nb之比(Nt/Nb)在1.25以上。
11.如权利要求3所述的功率半导体元件，其中，所述第2半导体层的所述纵方向的杂质浓度的分布具有杂质浓度缓慢变化的倾斜分布。
12.如权利要求3所述的功率半导体元件，其中，所述第1半导体层的所述纵方向的杂质浓度的分布具有杂质浓度缓慢变化的倾斜分布。
13.如权利要求3所述的功率半导体元件，其中，所述第2半导体层的所述纵方向的杂质浓度的分布具有杂质浓度缓慢变化的波形分布。
14.如权利要求3所述的功率半导体元件，其中，所述第1半导体层的所述纵方向的杂质浓度的分布具有杂质浓度缓慢变化的波形分布。
15.如权利要求3所述的功率半导体元件，其中，将所述第2半导体层设置在纵向形成的沟槽的内部，纵方向上的杂质浓度分布是一定的；
所述第1半导体层纵向的杂质浓度分布是一定的；
所述第2半导体层沟槽的底面侧的杂质量比开口端侧的杂质量少。
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