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JP2001119022A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Publication number
JP2001119022A
JP2001119022A JP29803799A JP29803799A JP2001119022A JP 2001119022 A JP2001119022 A JP 2001119022A JP 29803799 A JP29803799 A JP 29803799A JP 29803799 A JP29803799 A JP 29803799A JP 2001119022 A JP2001119022 A JP 2001119022A
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JP
Japan
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type
region
layer
drift
epitaxial growth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP29803799A
Other languages
English (en)
Inventor
Yasuhiko Onishi
泰彦 大西
Tatsuhiko Fujihira
龍彦 藤平
Susumu Iwamoto
進 岩本
Takahiro Sato
高広 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP29803799A priority Critical patent/JP2001119022A/ja
Priority to DE10052149.5A priority patent/DE10052149B4/de
Priority to US09/693,574 priority patent/US6611021B1/en
Publication of JP2001119022A publication Critical patent/JP2001119022A/ja
Priority to US10/376,662 priority patent/US6900109B2/en
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
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    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
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    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
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    • H—ELECTRICITY
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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 トレンチ構造を用いずに、ドリフト領域にお
ける縦方向に配向する並列ｐｎ構造を作製し易い構造に
改善した半導体装置の提供。 【解決手段】 縦形ＭＯＳＦＥＴにおける並列ｐｎ構造
のドレイン・ドリフト層３８は、ｎ+ ドレイン層１１の
サブストレートの上にエピタキシャル成長層を積み増し
た厚い積層に形成されており、その並列ｐｎ構造はｎ+
ドレイン層１１に対し縦方向に配向しており、ｎ型のド
リフト電路領域３８ａとｐ型の仕切領域３８ｂとを交互
に隣接配置した構造である。ｐ型の仕切領域３８ｂは３
段のｐ型の埋め込み拡散単位領域Ｕp を縦方向に相互連
結して成る。ｎ型のドリフト電路領域３８ａはその導電
型非反転領域となっている。かかる構造の縦形ドリフト
層３８は、例えば、ｐ型の不純物のみの導入を間挿しな
がらエピタキシャル成長層を積み増し形成した後、段違
いに仕込んだ不純物を熱処理によりエピタキシャル成長
層の中に一気に拡散させることで形成できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴ（絶
縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲ
ートバイポーラトンラジスタ）、バイポーラトランジス
タ、ダイオード等に適用可能で高耐圧化と大電流容量化
が両立する半導体装置に関し、特に、縦形ドリフト層を
持つ半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】一般に半導体装置は、片面に電極部を持
つ横形素子と、両面に電極部を持つ縦形素子とに大別で
きる。縦形素子は、オン時にドリフト電流が流れる方向
と、オフ時に逆バイアス電圧による空乏層が延びる方向
とが共に基板の厚み方向（縦方向）である。例えば、図
１３は通常のプレーナ型のｎチャネル縦形ＭＯＳＦＥＴ
の断面図である。この縦形ＭＯＳＦＥＴは、裏側のドレ
イン電極１８が導電接触した低抵抗のｎ+ ドレイン層１
１の上に形成された高抵抗のｎ- ドレイン・ドリフト層
１２と、このドリフト層１２の表面層に選択的に形成さ
れたｐベース領域（ｐウェル又はチャネル拡散領域）１
３と、そのｐベース領域１３内の表面側に選択的に形成
された高不純物濃度のｎ+ ソース領域１４及び高不純物
濃度のｐ+コンタクト領域１９と、ｐベース領域１３の
うちｎ+ ソース領域１４とドリフト層１２とに挟まれた
表面上にゲート絶縁膜１５を介して設けられたポリシリ
コン等のゲート電極層１６と、ｎ+ ソース領域１４及び
ｐ+ コンタクト領域１９の表面に共通に接触して設けら
れたソース電極１７とを有している。
【０００３】このような縦形素子において、高抵抗のｎ
- ドレイン・ドリフト層１２の部分は、ＭＯＳＦＥＴが
オン状態のときは縦方向にドリフト電流を流す領域とし
て働き、オフ状態のときは空乏化して耐圧を高める働き
をする。この高抵抗のｎ- ドレイン・ドリフト層１２の
電流経路長を短くすることは、ドリフト抵抗が低くなる
のでＭＯＳＦＥＴの実質的なオン抵抗（ドレイン−ソー
ス抵抗）を下げる効果に繋がるものの、ｐベース領域１
３とｎ- ドレイン・ドリフト層１２との間のｐｎ接合か
ら拡張するドレイン−ベース間空乏層の拡張幅が狭くな
るため、空乏電界強度がシリコンの最大（臨界）電界強
度に速く達するので、耐圧（ドレイン−ソース電圧）が
低下してしまう。逆に、ｎ- ドレイン・ドリフト層１２
を厚く形成すると、高耐圧化を図ることができるが、必
然的にオン抵抗が大きくなり、オン損失が増す。即ち、
オン抵抗（電流容量）と耐圧との間にはトレードオフ関
係がある。この関係は、ＩＧＢＴ，バイポーラトランジ
スタ、ダイオード等の半導体素子においても同様に成立
することが知られている。
【０００４】この問題に対する解決法として、縦形ドリ
フト層が不純物濃度を高めたｎ型の領域とｐ型の領域と
を交互に配置した並列ｐｎ層である半導体装置が、ＥＰ
００５３８５４、ＵＳＰ５２１６２７５、ＵＳＰ５４３
８２１５、特開平９−２６６３１１、特開平１０−２２
３８９６などにおいて知られている。
【０００５】図１４は、ＵＳＰ５２１６２７５に開示さ
れた縦形ＭＯＳＦＥＴの一例を示す部分断面図である。
図１３との構造上の違いは、ドレイン・ドリフト層２２
が単一の導電型層ではなく、ｎ型のドリフト電路領域２
２ａとｐ型の仕切領域２２ｂとを交互に配置した並列ｐ
ｎ構造である。並列ｐｎ構造の不純物濃度が高くても、
オフ状態では並列ｐｎ構造の縦方向に配向する複数のｐ
ｎ接合から空乏層が横方向に拡張して空乏化させるた
め、高耐圧化を図ることができる。
【０００６】このドリフト層２２は、ｎ+ ドレイン層１
１をサブストレートとしてエピタキシャル法によりｎ型
層を成長させ、そのｎ型エピタキシャル層においてエッ
チングによりｎ+ ドレイン層１１に達する深いトレンチ
を穿ちｎ型のドリフト電路領域２２ａを残した後、その
トレンチ内にエピタキシャル法によりｐ型層を選択成長
させてｐ型の仕切領域２２ｂを埋め込み形成したもので
ある。なお、このような並列ｐｎ構造のドレイン層を備
える半導体素子を超接合半導体素子と称することとす
る。
【０００７】ＵＳＰ５２１６２７５におけるディメンジ
ョンの具体的な記述としては、降伏電圧をＶB とすると
き、ドリフト層２２の厚さとして0.024 ＶB 1.2 〔μm
〕、ｎ型のドリフト電路領域２２ａとｐ型の仕切領域
２２ｂが同じ幅ｂを持ち、同じ不純物濃度Ｎであるとす
ると、Ｎ＝7.2 ×1016ＶB -0.2／ｂ〔cm-3〕となる。こ
こで、ＶB ＝800 Ｖ、ｂ＝５μm とすると、ドリフト層
２２の厚さは73μm 、不純物濃度Ｎは1.9 ×1016cm-3と
なる。ドレイン層が単一導電型の場合の不純物濃度は２
×1014cm-3程度であることから、並列ｐｎ構造の場合は
高濃度化を実現でき、オン抵抗の低減と高耐圧化の効果
は確かにある。
【０００８】
【発明が解決しようとする課題】しかしながら、ｐ型の
仕切領域２２ｂの形成のためのトレンチは、幅が狭く、
しかも深さが深いものであり、このようなアスペクト比
の大きなトレンチを形成する選択エッチング技術や、そ
のトレンチ内に良質の単結晶層を埋め込むエピタキシャ
ル技術は現在のところ極めて困難が伴う。高耐圧化を一
層高めるには、並列ｐｎ構造のそれぞれの領域幅の幅狭
化又は領域深さの長大化が要求されるものであるから、
畢竟、トレンチのアスペクト比が大きくならざるを得
ず、高耐圧化の限界が自明で、実用性に乏しい。
【０００９】そこで、上記問題点に鑑み、本発明の課題
は、トレンチ構造を用いずに、ドリフト領域における縦
方向に配向する並列ｐｎ構造を作製し易い構造に改善す
ることにより、更なる大電流容量化と高耐圧化を実現で
きる半導体装置及びその製造方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、オン状態でドリフト電流を縦方向に流す
と共にオフ状態で空乏化する縦形ドリフト領域が第１導
電型のドリフト電路領域と第２導電型の仕切領域とを交
互に隣接配置して成る並列ｐｎ構造となった半導体装置
において、縦形ドリフト領域はエピタキシャル成長層を
積み増した積層に形成されており、ドリフト電路領域と
仕切領域のうちいずれか一方が複数の埋め込み拡散単位
領域を縦方向に相互連結して成ることを特徴とする。
【００１１】ドリフト電路領域と仕切領域のうちいずれ
か一方が複数の埋め込み拡散単位領域を縦方向に相互連
結した作り込み構造であるため、ドリフト電路領域又は
仕切領域は、その内部において深さ方向に離散的に並ぶ
複数の拡散中心からほぼ等方的に拡散した濃度分布を持
ち、領内一様均一な濃度ではないが、ｐｎ接合面は略直
線状とすることができる。かかる構造の縦形ドリフト領
域であっても、オン状態で幅狭のドリフト電流の流れる
ドリフト電路領域を高濃度化できるため、大電流容量化
を実現でき、またオフ状態ではドリフト電路領域の両側
のｐｎ接合から横方向へ空乏層が拡張して空乏化される
ため、高耐圧化を実現できる。
【００１２】そして、かかる構造の縦形ドリフト領域と
しては、例えば、一方の導電型不純物のみの拡散中心部
へ導入工程を間挿しながらエピタキシャル成長層を幾層
も積み増し形成した後、熱処理を施してエピタキシャル
成長層の各層間に仕込まれた不純物を一気に熱拡散せし
め、それら上下の熱拡散域を相互連結して形成できるも
のである。ドリフト電路領域及び仕切領域の幅狭長尺化
を容易に実現できる。
【００１３】エッチングによりアスペクト比の大きなト
レンチを形成することなく、またトレンチ内に選択的に
エピタキシャル成長層を形成せずに済むため、製造の容
易化を実現できる。更に、両方の導電型不純物を導入す
るのではなく、一方の導電型不純物のみの導入で済むた
め、濃度バラツキを抑制でき、不純物導入工程の工数削
減にも寄与する。従って、領域幅の狭い並列ｐｎ構造の
形成が可能となり、それ故、縦形の超接合半導体素子を
実用的に提供できる。
【００１４】なお、基板の表裏にそれぞれ電極を備える
縦形素子に限らず、片面に電極部を持つ横形素子にも本
発明に係るｐｎ構造を採用できるものである。例えば、
２つの並列ｐｎ構造がＶ字状に会合したものでも良い。
【００１５】ここで別の観点からすると、本発明の並列
ｐｎ構造は、各層間に段違いに予め仕込まれた不純物を
一斉に熱拡散せしめた複数の埋め込み拡散単位領域を以
てエピタシャル層内の立体空間に描いて形成するという
いわば立体的点描像に相当するものである。ここで、請
求項に記載の「縦方向」とは主面に対して垂直方向に並
列ｐｎ構造が配向している場合に限らず、斜め方向に配
向していても差し支えない。並列ｐｎ構造を縦方向にジ
グザグ状又は螺旋状に形成しても良い。このようにする
と、エピタキシャル層の層厚よりドリフト長を長くで
き、一層の高耐圧化を実現できる。上下相互に連結する
埋め込み拡散単位領域を横方向にずらすことで斜め配向
が可能である。トレンチ構造では斜め配向の並列ｐｎ構
造を作り込むことは原理的に不可能であるが、本発明の
埋め込み拡散単位領域の相互連結の手法を用いると、そ
れが可能となる。素子の活性領域（能動部又は受動部）
に用いるには難があるが、ドリフト領域、内部縦形電流
路領域、ｐｎアイソレーション領域等の形成に用いるこ
とができ、ワンチップ内で積層素子を形成する際の縦方
向配線としても用いることができる。
【００１６】本発明の上記並列ｐｎ構造を備える具体的
な製造方法としては、並列ｐｎ構造の形成法は、半導体
基体の上に、比較的低濃度のエピタキシャル成長層を形
成する工程と選択的に第１若しくは第２導電型の不純物
のイオンを拡散中心部へ注入する工程とを交互に繰り返
して、上記エピタキシャル成長層を積み増し形成した
後、熱処理を施して第１若しくは第２導電型の不純物が
上記拡散中心部から熱拡散する拡散単位領域を上下相互
に接続させるものである。上記の繰り返し手順において
は、エピタキシャル成長層を形成してから選択的な不純
物導入を行っても良いし、逆に、選択的な不純物導入を
行ってからエピタキシャル成長層を行っても構わない。
第１導電型の低抵抗半導体基体の上に上記の繰り返し手
順を行っても良いし、繰り返し手順の後で複数のドリフ
ト電路領域の端部を横断的に接続する低抵抗層を形成し
ても差し支えない。エピタキシャル成長工程ではサブス
トレートとは逆導電型のエピタキシャル成長層を形成し
ても良い。
【００１７】イオン打ち込み法を用いると、最大濃度点
を打ち込み領域表面から平均飛程の深さに位置決めで
き、打ち込み領域表面の局部的不純物濃度を下げること
ができるので、エピタキシャル接合面の清浄性により積
み増しするエピタキシャル成長層の結晶質を均質化でき
ると共に、オートドーピング等の影響が低減し、積み増
しするエピタキシャル成長層の導電型の濃度を一様化で
きる。積み増しする程に結晶質の品質が低下する傾向に
あるので、最上層のエピタキシャル成長層の上に素子活
性領域を形成する場合は特に有益である。最上層のエピ
タキシャル成長層にはドリフト領域の端部を横断的に接
続する低抵抗層を形成し、エピタキシャル成長のサブス
トレート側に素子活性領域を形成するのが適切である場
合もある。
【００１８】ただ、打ち込み領域表面に欠陥層（非結質
化）が生じ易いが、最後の熱処理工程でのアニーリング
作用により単結晶に回復するから大きな問題はない。並
列ｐｎ構造の領域幅を幅狭化するほど高耐圧化に期する
ことができるため、打ち込み領域表面は通例選択的なピ
ンポイント（幅狭の不純物導入窓）であるから、多少の
点線状欠陥はドリフト領域では問題とならない。
【００１９】望ましくは、先行のエピタキシャル成長工
程とその後行のエピタキシャル成長工程との間に、全域
的に第２若しくは第１導電型の不純物イオンを注入する
工程を採用する。エピタキシャル成長層と同じ導電型の
不純物を全域的にイオン注入するのが適切である。エピ
タキシャル成長層の不純物濃度に加えて、若しくはこれ
を補償して、並列ｐｎ構造の高濃度化を図ることがで
き、大電流容量化に資する。この場合、エピタキシャル
成長層の成長時の導電型はいずれでも良い。なぜなら、
全域的に注入した第２若しくは第１導電型の不純物のイ
オンにより濃度が決められるからである。また、エピタ
キシャル成長層の不純物濃度は、２×1013cm-3以上で、
１×1016cm-3以下にするのが良い。濃度バラツキを抑制
でき、高耐圧化と大電流容量化を共に実現できる。
【００２０】ｐ型とｎ型のイオン注入に用いるイオン注
入機を同一メーカーの同一系統のイオン注入機とするこ
とで、濃度バラツキの更なる低減を図ることができる。
望ましくは同一型式、最も望ましくは同一のイオン注入
機を用いることが濃度バラツキの一層の低減に効果的で
ある。
【００２１】
【発明の実施の形態】次に、本発明の実施例を添付図面
に基づいて説明する。
【００２２】〔実施例１〕図１は、本発明の実施例１に
係る縦形ＭＯＳＦＥＴの構造を示す部分断面図である。
【００２３】本例のｎチャネル縦形ＭＯＳＦＥＴは、裏
側のドレイン電極１８が導電接触した低抵抗のｎ+ ドレ
イン層１１の上に形成された並列ｐｎ構造のドレイン・
ドリフト層３８と、このドリフト層３８の表面層に選択
的に形成されたｐベース領域（ｐウェル又はチャネル拡
散領域）１３と、そのｐベース領域１３内の表面側に選
択的に形成された高不純物濃度のｎ+ ソース領域１４及
び高不純物濃度のｐ+コンタクト領域１９と、ｐベース
領域１３のうちｎ+ ソース領域１４と後述のｎ- ドレイ
ン領域２１とに挟まれた表面上にゲート絶縁膜１５を介
して設けられたポリシリコン等のゲート電極層１６と、
ｎ+ ソース領域１４及びｐ+ コンタクト領域１９の表面
に共通に接触して設けられたソース電極１７とを有して
いる。ウェル状のｐベース領域の中にｎ+ ソース領域１
４が浅く形成されており、２重拡散型ＭＯＳ部を構成し
ている。２０は層間絶縁膜である。２１は、ゲート絶縁
膜１５直下でｐベース領域１３，１３間においてＭＯＳ
部のしきい値電圧を規定する（実質的にしきい値電圧Ｖ
thがドレイン−ソース間電圧に無関係とする）ための、
ｎ+ ドレイン層１１と比較して低不純物濃度のｎ- ドレ
イン領域である。ｐ+ コンタクト領域１９を介してソー
ス電極１７に導電接続したｐベース領域１３はラッチア
ップの防止に役立つ。
【００２４】並列ｐｎ構造のドレイン・ドリフト層３８
は、後述するように、ｎ+ ドレイン層１１のサブストレ
ートの上にｎ型のエピタキシャル成長層２ａ〜２ｄを積
み増した厚い積層に形成されている。並列ｐｎ構造はｎ
+ ドレイン層１１に対し縦方向に配向しており、幅狭の
ｎ型ドリフト電路領域３８ａとｐ型仕切領域３８ｂとを
交互に隣接配置した構造である。ｎ型のドリフト電路領
域３８ａは、その上端がｎ- ドレイン領域２１に接し、
その下端がｎ+ ドレイン層１１に接している。
【００２５】また、ｐ型の仕切領域３８ｂは、その上端
がｐベース領域１３に接し、その下端がｎ+ ドレイン層
１１に接している。本例のｐ型の仕切領域３８ｂは複数
（３段）のｐ型の埋め込み拡散単位領域Ｕp を縦方向に
相互連結して成る。ｎ型のドリフト電路領域３８ａは両
側一対のｐ型の仕切領域３８ｂ，３８ｂに挟まれた間に
画成されている。
【００２６】図１の縦断面ではそれぞれのｐ型の埋め込
み拡散単位領域Ｕp は拡散中心部Ｏから略等方的拡散で
形成されるため、各拡散単位領域Ｕp 内の濃度分布を示
すためにあえてｐｎ接合面を球形状に誇張して描いてあ
るが、実際のｐｎ接合面はほぼ直線状となっている。な
お、図３、図６、図８、図１２においても同等に誇張し
て示してある。
【００２７】このように、並列ｐｎ構造のうちｐ型の仕
切領域３８ｂが複数の埋め込み拡散単位領域Ｕp を縦方
向に相互接続した構造であるため、仕切領域３８ｂの内
部においては深さ方向に離散的に並ぶ複数（３箇所）の
拡散中心部（高濃度部分）Ｏからほぼ等方的に拡散した
濃度分布を持ち、領内一様均一な濃度ではない。
【００２８】かかる構造の並列ｐｎ構造においても、オ
ン状態でドリフト電流の流れるドリフト電路領域３８ａ
を高濃度化できるため、大電流容量化を実現でき、また
オフ状態ではドリフト電路領域３８ａと仕切領域３８ｂ
の左右のｐｎ接合から空乏層が横方向に拡張するため、
高耐圧化を実現できる。なお、ドリフト電路領域３８ａ
の上端がｎ- ドレイン領域２１に接続しており、このｎ
- ドレイン領域２１がｐベース１３の狭間で表面層とし
て形成されているため、ドリフト電路領域３８ａの不純
物濃度を高めても、ＭＯＳＦＥＴのしきい値電圧はドレ
インーソース間電圧の影響を受けないという利点もあ
る。
【００２９】本例のドリフト層３８の部分は、ｎ型のエ
ピタキシャル層２ａ〜２ｄにおいて、ドリフト電路領域
３８ａがｐ型の埋め込み拡散単位領域Ｕp を縦方向に列
状連結して成るものであるから、ｎ型のエピタキシャル
層の形成と、ｐ型の導電型不純物のみの導入と、熱処理
とを順次繰り返すことにより容易に形成することができ
る。ただ、熱処理の回数が増えると煩雑であり、積み増
しするエピタキシャル層の結晶品質が劣化するため、熱
処理（ドライブ）を最後一回だけに施すのが良い。最後
に熱処理を施してエピタキシャル成長層２ａ〜２ｄの中
で段違いの拡散単位領域Ｕp が相互に接続するようにす
る。従って、エッチングによりアスペクト比の大きなト
レンチを形成せず、またトレンチ内に選択的にエピタキ
シャル成長層を形成せずに済むため、製造の容易化を実
現できる。なぜなら、ドリフト電路領域３８ａ及び仕切
領域３８ｂの幅狭長尺化が容易だからである。また、一
方の導電型不純物のみの導入で済むため、不純物導入工
程の工数削減にも寄与する。
【００３０】次に、上記並列ｐｎ構造の製造方法を説明
する。まず、図２（ａ）に示す如く、ｎ型の低抵抗半導
体基体１の上に第１層目のｎ型の比較的低濃度のエピタ
キシャル成長層２ａを積層する。
【００３１】次いで、図２（ｂ）に示す如く、フォトリ
ソグラフィーにより所定間隔毎に幅狭の不純物導入窓５
ａの開けられたレジストマスク５を形成し、イオン注入
法によりｐ型の不純物であるホウ素イオン６を注入して
不純物導入窓５ａ直下のエピタキシャル成長層２ａ内に
ホウ素７を導入する。ここで、導入されたホウ素７の最
大濃度点（拡散中心Ｏ）はエピタキシャル成長層２ａの
表面より平均飛程の深さにある。
【００３２】そして、要求される耐圧クラスに応じ、上
記のエピタキシャル成長工程（図２（ａ））と選択的イ
オン注入工程（図２（ｂ））とを交互に繰り返す（図２
（ｃ）。各選択的イオン注入工程のための不純物導入窓
の位置は最初の不純物導入窓５ａの位置に合わせる。本
例では、都合３回繰り返して、エピタキシャル成長層２
ａ〜２ｃを積層した後、エピタキシャル成長層２ｃの上
に上方拡散のための最終段エピタキシャル成長層２ｄを
積層する。各エピタキシャル成長層２ａ〜２ｃの層厚は
等しくする。なお、この最終段エピタキシャル成長層２
ｄを形成せずに、エピタキシャル成長工程（図２
（ａ））と選択的イオン注入工程（図２（ｂ））との手
順を逆にし、まず、最初にｎ型の低抵抗半導体基体１の
上に選択的イオン注入工程（図２（ｂ））を行っても構
わない。
【００３３】そして、図３に示す如く、熱処理によって
各層２ａ〜２ｃに導入されて予め層違いに仕込まれたホ
ウ素７を同時に一斉熱拡散させて、図３に示すように、
上下の拡散単位領域Ｕp を相互に連結させ、ｐ型の仕切
領域３８ｂを形成する。
【００３４】この後、ｎ型のエピタキシャル成長層２ｄ
の表面にｎ- ドレイン領域２１を形成し、通常のプロセ
スにより２重拡散ＭＯＳＦＥＴを形成する。
【００３５】図４（ａ）は図３のＣ−Ｃ′線の切断面で
の不純物濃度プロファイルを示すグラフである。ｐ型の
仕切領域３８ｂは３段の拡散単位領域Ｕp が深さ方向に
相互連結して成るため、深さ方向の３箇所の拡散中心部
Ｏの間隔毎に深さ方向に周期的に増減する濃度分布が認
められる。熱処理時間を長くすると、その周期性が弱ま
り、ｎ型のドリフト電路領域３８ａとｐ型の仕切領域３
８ｂのｐｎ接合面とがストライプ状（直線状）になり、
ｐ型の仕切領域３８ｂの領域幅が大きくなる。
【００３６】図４（ｂ）は図３のＤ−Ｄ′線の切断面で
の不純物濃度プロファイルを示すグラフである。ｎ型の
ドリフト電路領域３８ａはｎ型のエピタキシャル層２ａ
〜２ｄ内において熱拡散形成されたｐ型の仕切領域３８
ｂの残余部分（導電型非反転領域）であるため、深さ方
向に略一様な濃度分布となっている。
【００３７】高耐圧化と大電流容量化を最大限とするに
は、ｎ型のドリフト電路領域３８ａとｐ型の仕切領域３
８ｂは、同幅で同濃度とすることが望ましい。これは、
イオン注入の不純物導入窓５ａの幅及びドーズ量に左右
される。また、バックグラウンドとなるエピタキシャル
成長層２ａ〜２ｄの不純物濃度のバラツキによっても左
右される。ｎ型のドリフト電路領域３８ａの高濃度化は
大電流化に必須であるため、望ましくは２×1013cm-3以
上が必要である。エピタキシャル成長層２ａ〜２ｄの不
純物濃度のバラツキが大きいと、空乏層電界が局部的に
高くなり過ぎ、シリコンの臨界電圧を越える場合がある
ため、過剰な高濃度化はバラツキの要因となるので、望
ましくは１×1016cm-3以下に抑える必要がある。
【００３８】ｎ型のドリフト電路領域３８ａはｎ型のエ
ピタキシャル層２ａ〜２ｄ内において熱拡散形成された
ｐ型の仕切領域３８ｂの残余部分（導電型非反転領域）
であるため、ｎ型のドリフト電路領域３８ａの不純物濃
度はバックグラウンドのエピタキシャル層２ａ〜２ｄの
不純物濃度に負うので、不純物濃度バラツキの制御性が
重要である。
【００３９】本例においてイオン打ち込み法を用いた訳
は、最大濃度点（不純物仕込み点）を不純物導入窓５ａ
から平均飛程の深さに位置決めでき、不純物導入窓（表
面）の局部的不純物濃度を下げることができるためであ
り、エピタキシャル接合面の清浄性により積み増しする
エピタキシャル成長層の結晶質を均質化できると共に、
オートドーピング等の影響が低減し、積み増しするエピ
タキシャル成長層２ａ〜２ｄの導電型の濃度を一様化で
きる。積み増しする程に結晶質の品質が低下するので、
最上層のエピタキシャル成長層２ｄの上に素子活性領域
（トランジスタの能動部、ダイオードの受動部）を形成
する場合は特に有益である。ただ、不純物導入窓表面に
欠陥層（非結質化）が生じ易いが、熱処理工程（ドライ
ブ）でのアニーリング作用により単結晶に回復するから
大きな問題はない。イオン注入による欠陥部が残って
も、その欠陥部はｎ型のドリフト電路領域３８ｂではな
く、空乏層を拡張するためのｐ型の仕切領域３８ｂの拡
散中心部Ｏにあり、最後に空乏化する部分であるから、
問題はない。
【００４０】前述したように、不純物導入窓５ａの幅を
狭くする程、濃度バラツキを抑えることができ、また並
列ｐｎ構造では不純物導入窓５ａの幅が選択的なピンポ
イントとなることから、多少の点線状欠陥はドリフト領
域では問題とならない。なお、本例では一筋のｐ型の仕
切領域３８ｂを拡散形成する場合、各エピタキシャル成
長層において幅方向に１つの不純物導入窓５ａを開けて
あるが、複数の離散的な狭い不純物導入窓を開けても良
い。
【００４１】このように、本例の製造方法によれば、エ
ピタキシャル成長層とイオン注入との交互繰り返し工程
と、最後の熱処理による一斉熱拡散工程とにより、図１
に示す並列ｐｎ構造のドリフト層３８を首尾良く得るこ
とができる。エッチングによりアスペクト比の大きなト
レンチを形成せず、またトレンチ内に選択的にエピタキ
シャル成長層を形成せずに済むため、製造の容易化を実
現できる。更に、両方の導電型不純物を導入するのでは
なく、ｐ型の仕切領域３８ｂのための一方の導電型不純
物のみの導入で済むため、不純物導入工程の工数削減に
も寄与する。
【００４２】〔実施例２〕図５及び図６は、本発明の実
施例２に係る縦形ＭＯＳＦＥＴの製造方法を示す工程断
面図である。
【００４３】本例に係る構造は、図１に示す構造のｎチ
ャネル縦形ＭＯＳＦＥＴに対して、図６（ｅ）に示す如
く、ドリフト層４８が異なっている。即ち、並列ｐｎ構
造のドリフト層４８において、実施例１とは逆に、ｎ型
のドリフト電路領域４８ａがｐ型のエピタキシャル層
（積層）４２ａ〜４２ｄにおいてｎ型の埋め込み拡散単
位領域Ｕn を縦方向に相互連結して成る。
【００４４】まず、図５（ａ）に示す如く、ｎ型の低抵
抗半導体基体１の上に第１層目のｐ型のエピタキシャル
成長層４２ａを積層する。
【００４５】次いで、図５（ｂ）に示す如く、フォトリ
ソグラフィーにより所定間隔毎に幅狭の不純物導入窓５
ａの開けられたレジストマスク５を形成し、イオン注入
法によりｎ型の不純物である燐イオン３を注入して不純
物導入窓５ａ直下のエピタキシャル成長層４２ａに燐４
を導入する。ここで、導入された燐４の最大濃度点は高
抵抗エピタキシャル成長層４２ａの表面より平均飛程の
深さにある。
【００４６】そして、要求される耐圧クラスに応じ、上
記のエピタキシャル成長工程（図５（ａ））と選択的イ
オン注入工程（図５（ｂ））とを交互に繰り返す（図５
（ｃ）。各選択的イオン注入工程のための不純物導入窓
の位置は最初の不純物導入窓５ａの位置に合わせる。本
例でも、都合３回繰り返して、エピタキシャル成長層４
２ａ〜４２ｃを積層した後、エピタキシャル成長層４２
ｃの上に上方拡散のための最終段エピタキシャル成長層
４２ｄを積層する。なお、この最終段エピタキシャル成
長層４２ｄを形成せずに、エピタキシャル成長工程（図
５（ａ））と選択的イオン注入工程（図５（ｂ））との
手順を逆にし、まず、最初にｎ型の低抵抗半導体基体１
の上に選択的イオン注入工程（図５（ｂ））を行っても
構わない。
【００４７】そして、図６（ｄ）に示す如く、熱処理に
よって各層４２ａ〜４２ｃに導入された燐４を同時に熱
拡散させて、上下のｎ型拡散単位球状領域Ｕn を相互に
連結させ、ｎ型のドレイン電路領域４８ａを形成する。
【００４８】この後、エピタキシャル成長層４２ｄの上
にｎ- ドレイン領域２１を形成し、通常のプロセスによ
り２重拡散ＭＯＳＦＥＴを形成する。
【００４９】本例のｎ型のドレイン電路領域４８ａも、
実施例１のｐ型仕切領域３８ｂと同様に、３段のｎ型拡
散単位領域Ｕn が深さ方向に相互連結して成るため、深
さ方向の３箇所の拡散中心の間隔毎に深さ方向に周期的
に増減する濃度分布が認められる。また、ｐ型の仕切領
域４８ａは実施例１のｎ型のドレイン電路領域３８ａと
同様に、ｐ型のエピタキシャル層４２ａ〜４２ｄ内にお
いて熱拡散形成されたｎ型のドレイン電路領域４８ａの
残余部分（導電型非反転領域）であるため、深さ方向に
略一様な濃度分布となっている。
【００５０】実施例１と比較すると、第１層目のエピタ
キシャル成長層４２ａの導電型がサブストレートのｎ型
とは逆導電型となっている。また、イオン注入する不純
物の導電型も逆導電型であり、ｎ型のドレイン電路領域
４８ａが深さ方向に周期的に増減する濃度分布を有する
点が逆となっているが、本例の製造方法でも、実施例１
と同様の効果を奏するものである。
【００５１】〔実施例３〕図７及び図８は、本発明の実
施例３に係る縦形ＭＯＳＦＥＴの製造方法を示す工程断
面図である。
【００５２】本例の縦形ＭＯＳＦＥＴの構造は図１に示
す構造のｎチャネル縦形ＭＯＳＦＥＴと同じである。異
なる点は、実施例１の並列ｐｎ構造においてはｎのエピ
タキシャル成長層２ａ〜２ｄを形成したものであるのに
対し、本例ではｎ型不純物の全面イオン注入を間挿しな
がら、ｎ- のエピタキシャル成長層を積み増ししたとこ
ろにある。
【００５３】まず、図７（ａ）に示す如く、ｎ型の低抵
抗半導体基体１の上に第１層目のｎ- エピタキシャル成
長層２ａ′を積層する。
【００５４】次いで、図７（ｂ）に示す如く、ｎ- エピ
タキシャル成長層２ａ′の全面（並列ｐｎ構造の予定形
成領域の全域）にｎ型不純物の燐イオン３をイオン注入
し、ｎ- エピタキシャル成長層２ａ′の表面下の平均飛
程の深さに燐４を導入する。
【００５５】次いで、図７（ｃ）に示す如く、フォトリ
ソグラフィーにより所定間隔毎に幅狭の不純物導入窓５
ａの開けられたレジストマスク５を形成し、イオン注入
法によりｐ型の不純物であるホウ素イオン６を注入して
不純物導入窓５ａ直下の高抵抗エピタキシャル成長層２
ａにホウ素７を導入する。ここで、導入されたホウ素７
の最大濃度点は高抵抗エピタキシャル成長層２ａ′の表
面より平均飛程の深さにある。
【００５６】そして、要求される耐圧クラスに応じ、上
記のエピタキシャル成長工程（図７（ａ））と全面イオ
ン注入工程（図７（ｂ））と選択的イオン注入工程（図
７（ｃ））とを交互に繰り返す（図７（ｄ）。各選択的
イオン注入工程のための不純物導入窓の位置は最初の不
純物導入窓５ａの位置に合わせる。本例では、都合３回
繰り返して、高抵抗エピタキシャル成長層２ａ′〜２
ｃ′を積層した後、エピタキシャル成長層２ｃ′の上に
上方拡散のための最終段エピタキシャル成長層２ｄ′を
積層する。なお、この最終段エピタキシャル成長層２
ｄ′を形成せずに、上記の手順を逆にし、まず、最初に
ｎ型の低抵抗半導体基体１の上に全面イオン流入工程
（図７（ｂ））と選択的イオン注入工程（図７（ｃ））
を行っても構わない。
【００５７】そして、図８（ｅ）に示す如く、熱処理に
よって各層２ａ′〜２ｃ′に導入された全面的導入の燐
４と選択的導入のホウ素７を同時に熱拡散させて、ｎ-
エピタキシャル成長層２ａ′〜２ｄ′の全体のｎ型濃度
を高めると共に、上下のｐ型拡散単位領域Ｕp を相互に
連結させ、ｐ型の仕切領域５８ｂを形成する。ｐ型不純
物の導電型非反転領域がｎ型のドリフト電路領域５８ａ
となる。
【００５８】この後、ドリフト層５８の上にｎ- ドレイ
ン領域２１を形成し、通常のプロセスにより２重拡散Ｍ
ＯＳＦＥＴを形成する（図８（ｆ））。
【００５９】このように、積み増しするエピタキシャル
層毎に全面イオン注入を間挿することにより、最後の熱
処理によりエピタキシャル層の高濃度化ないし均一化で
きる。なお、本例でも実施例１と同様の効果を発揮でき
る。
【００６０】図９（ａ）は図８（ｅ）のＡ−Ａ′線の切
断面での不純物濃度プロファイルを示すグラフである。
ｐ型の仕切領域５８ｂは３段の拡散単位領域Ｕp が深さ
方向に連結して成るため、深さ方向の３箇所の拡散中心
の間隔毎に深さ方向に周期的に増減する濃度分布が認め
られる。図９（ｂ）は図８（ｅ）のＢ−Ｂ′線の切断面
での不純物濃度プロファイルを示すグラフである。ｎ型
のドリフト電路領域５８ａも、全面イオン注入とその熱
拡散で形成されるため、深さ方向の３箇所の拡散中心の
間隔毎に深さ方向に周期的に増減する濃度分布が認めら
れる。後述するように、このｎ型のドリフト電路領域５
８ａの横断面上では濃度分布が実施例１と比較して一様
に近い。全面イオン注入が行われたためである。ｎ型の
ドリフト電路領域５８ａの濃度は全面イオン注入により
決めている。従って、エピタキシャル成長層２ａ′〜２
ｄ′の成長時の導電型はｐ型，ｎ型のいずれでも良い。
重要なことは、その成長時の濃度を低めに抑えることで
ある。結晶質の高品位化にも寄与する。
【００６１】例えば、ｎ型のドリフト電路領域５８ａと
ｐ型の仕切領域５８ｂの幅を同幅とし、それが８μm の
場合、両領域５８ａ，５８ｂの不純物濃度は理想的には
２×1015cm-3程度で、0.8 μm の場合、両領域５８ａ，
５８ｂの不純物濃度は理想的には３×1016cm-3程度とな
る。このとき、それぞれの領域５８ａ，５８ｂの不純物
濃度に対するエピタキシャル成長層２ａ′〜２ｄ′の不
純物濃度のバラツキの影響を１／３以下に抑制するに
は、前者の幅ではエピタキシャル成長層２ａ′〜２ｄ′
の不純物濃度を７×1014cm-3以下とし、後者の幅ではエ
ピタキシャル成長層２ａ′〜２ｄ′の不純物濃度を１×
1016cm-3以下とすれば良い。また同様に、それぞれの領
域５８ａ，５８ｂの不純物濃度に対するエピタキシャル
成長層２ａ′〜２ｄ′の不純物濃度のバラツキの影響を
１／100 以下に抑制するには、前者の幅ではエピタキシ
ャル成長層２ａ〜２ｄの不純物濃度を２×1013cm-3まで
下げ、後者の幅ではエピタキシャル成長層２ａ′〜２
ｄ′の不純物濃度を３×1014cm-3まで下げれば十分であ
る。このように、ドリフト電路領域５８ａとｐ型の仕切
領域５８ｂの幅が狭くなる程、各領域の不純物濃度を高
くしても、エピタキシャル成長層２ａ′〜２ｄ′の不純
物濃度による各領域の不純物濃度バラツキを小さくで
き、空乏層電界の電界集中等を抑制でき、高耐圧化を図
ることができるので好都合である。
【００６２】ここで、図１０はシミュレーションによる
並列ｐｎ構造のドレイン・ドリフト層の横（横断）方向
の不純物濃度プロファイルを示す。（ａ）も（ｂ）も４
層のエピタキシャル成長層２ａ′〜２ｄ′の厚さをそれ
ぞれ８μm とし、（ａ）は、ドリフト電路領域のための
燐（Phos.)と仕切領域のためのホウ素（Boron)を導入窓
幅４μm で選択イオン注入した後（それぞれドーズ量１
×1013cm-2）、熱処理（温度1150°Ｃ、20時間）を施し
たものであり、（ｂ）は、上記実施例３のように、燐
（Phos.)の全面（８μm ）イオン注入（ドーズ量：0.5
×1013cm-2）と仕切領域のためのホウ素（Boron)を選択
イオン注入（導入窓幅：２μm 、ドーズ量：2.0 ×1013
cm-2）した後、熱処理（温度1150°Ｃ、20時間）を施し
たものである。図１０（ａ）（ｂ）は２段目の拡散中心
（低抵抗層１１から16μm の位置)での横方向距離に対
する不純物濃度を示している。
【００６３】図中の破線は燐（Phos.)の濃度分布、図中
の一点鎖線はホウ素（Boron)の濃度分布であり、両者の
差がｎ型のドリフト電路領域５８ａ，５８ａ′とｐ型の
仕切領域５８ｂ，５８ｂ′となる。図１０（ａ）ではｎ
型のドリフト電路領域５８ａ′もｐ型の仕切領域５８
ｂ′もそれぞれ独自の選択イオン注入で以て形成されて
いる。これに対し、図１０（ｂ）では、エピタキシャル
成長層２ａ′〜２ｄ′は燐（Phos.)の全面（８μm ）イ
オン注入によりｎ型の濃度がほぼ一様に決定されると共
に、ｐ型の仕切領域５８ｂが選択イオン注入で形成され
る結果、その残余領域がｎ型のドリフト電路領域５８ａ
となる。このｎ型のドリフト電路領域５８ａの横断面上
では濃度分布がドリフト電路領域５８ａ′のそれに比し
一様に近い。図１０（ｂ）の破線は全面イオン注入によ
る燐（Phos.)の濃度（約７×1016cm-3）で、横方向に亘
って一様となっている。一点鎖線は選択イオン注入によ
るホウ素（Boron)の濃度分布であり、導入窓５ａの直下
（横方向距離６〜８μm ）では〜１×1016cm-3である
が、横方向拡散によりゼロ点では〜８×1014cm-3になっ
ている。
【００６４】本例の実施例によれば、実施例１，２と比
較して、全面イオン注入の回数分の工数増となるが、ｐ
型とｎ型の不純物濃度を共にイオン注入により制御する
ことができるので、ドリフト電路領域と仕切領域の一方
をイオン注入で他方をエピタキシャル成長時の不純物導
入で制御する実施例１，２と比較して、不純物濃度のバ
ラツキを大幅に低減することができ、特性バラツキの低
減、特性良品率の向上が達成される。また、ｐ型とｎ型
のイオン注入に用いるイオン注入機を同一メーカーの同
一系統のイオン注入機とすることで、濃度バラツキの更
なる低減を図ることができる。望ましくは同一型式、最
も望ましくは同一のイオン注入機を用いることが濃度バ
ラツキの一層の低減に効果的である。
【００６５】〔実施例４〕図１１及び図１２は、本発明
の実施例４に係る縦形ＭＯＳＦＥＴの製造方法を示す工
程断面図である。
【００６６】本例は、実施例２（図５及び図６）におい
て、ｐ- エピタキシャル成長層４２ａ′〜４２ｄ′を高
濃度化するためにｐ型不純物を全面イオン注入するもの
である（図１１（ｂ）。
【００６７】まず、図１１（ａ）に示す如く、ｎ+ 低抵
抗半導体基体１の上に第１層目のｐ- エピタキシャル成
長層４２ａ′を積層する。
【００６８】次いで、図１１（ｂ）に示す如く、ｐ- エ
ピタキシャル成長層４２ａ′の全面（並列ｐｎ構造の予
定形成領域の全域）にｐ型不純物のホウ素イオン６をイ
オン注入し、ｐ- エピタキシャル成長層４２ａ′の表面
下の平均飛程の深さにホウ素７を導入する。
【００６９】次いで、図１１（ｃ）に示す如く、フォト
リソグラフィーにより所定間隔毎に幅狭の不純物導入窓
５ａの開けられたレジストマスク５を形成し、イオン注
入法によりｎ型の不純物である燐イオン３を注入して不
純物導入窓５ａ直下のエピタキシャル成長層４２ａ′内
に燐４を導入する。ここで、導入された燐４の最大濃度
点はエピタキシャル成長層４２ａ′の表面より平均飛程
の深さにある。
【００７０】そして、要求される耐圧クラスに応じ、上
記のエピタキシャル成長工程（図１１（ａ））と全面イ
オン注入工程（図１１（ｂ））と選択的イオン注入工程
（図１１（ｃ））とを交互に繰り返す（図１１
（ｄ））。各選択的イオン注入工程のための不純物導入
窓の位置は最初の不純物導入窓５ａの位置に合わせる。
本例では、都合３回繰り返して、高抵抗エピタキシャル
成長層４２ａ′〜４２ｃ′を積層した後、エピタキシャ
ル成長層４２ｃ′の上に上方拡散のための最終段エピタ
キシャル成長層４２ｄ′を積層する。なお、この最終段
エピタキシャル成長層４２ｄ′を形成せずに、上記の手
順を逆にし、まず、最初にｎ型の低抵抗半導体基体１の
上に全面イオン流入工程（図１１（ｂ））と選択的イオ
ン注入工程（図１１（ｃ））を行っても構わない。
【００７１】そして、図１２（ｅ）に示す如く、熱処理
によって各層４２ａ′〜４２ｃ′に導入された全面的導
入のホウ素７と選択的導入の燐４を同時に熱拡散させ
て、ｐ- エピタキシャル成長層４２ａ′〜４２ｄ′の全
体のｐ型濃度を高めると共に、上下の拡散単位領域Ｕn
を相互に連結させ、ｎ型のドリフト電路領域６８ａを形
成する。ｎ型不純物による導電型非反転領域がｐ型の仕
切領域６８ａとなる。
【００７２】この後、ドリフト層６８の上にｎ- のエピ
タキシャル層（ｎ- ドレイン領域２１）を形成し、通常
のプロセルにより２重拡散ＭＯＳＦＥＴを形成する（図
１２（ｆ））。
【００７３】このように、積み増しするエピタキシャル
層４２ａ′〜４２ｄ′毎に全面イオン注入を間挿するこ
とにより、最後の熱処理により高濃度化ないし均一化で
きる。なお、本例でも実施例３と同様の効果を発揮でき
る。
【００７４】ｎ型のドレイン電路領域６８ａは３段の拡
散単位領域Ｕn が深さ方向に連結して成るため、深さ方
向の３箇所の拡散中心の間隔毎に深さ方向に周期的に増
減する濃度分布が認められる。また、ｐ型の仕切領域６
８ａも、全面イオン注入とその熱拡散で形成されるた
め、深さ方向の３箇所の拡散中心の間隔毎に深さ方向に
周期的に増減する濃度分布が認められる。このｐ型の仕
切領域６８ａの横断面上では濃度分布が実施例２と比較
して一様に近い。全面イオン注入が行われたためであ
る。この実施例４の場合においても、実施例３の場合と
同様に、エピタキシャル成長層の成長時の導電型はｐ
型，ｎ型のいずれでも良い。
【００７５】
【発明の効果】以上説明したように、本発明に係る半導
体装置における並列ｐｎ構造の縦形ドリフト領域はエピ
タキシャル成長層を積み増した積層に形成されており、
ドリフト電路領域と仕切領域のうちいずれか一方が複数
の埋め込み拡散単位領域を縦方向に相互連結して成るこ
とを特徴とするものであるため、次のような効果を奏す
る。
【００７６】 高耐圧化と大電流容量化を実現できる
ことは勿論のこと、例えば一方の導電型不純物のみの導
入を間挿しながらエピタキシャル成長層の積み増し形成
した後、熱処理を施してエピタキシャル成長層の中に一
気にいずれかの領域を熱拡散域の相互連結で形成できる
ため、ドリフト電路領域及び仕切領域の幅狭長尺化を実
現できる。エッチングによりアスペクト比の大きなトレ
ンチを形成せず、またトレンチ内に選択的にエピタキシ
ャル成長層を形成せずに済むので、製造の容易化を実現
でき、縦形の超接合半導体素子を実用的に提供できる。
また、両方の導電型不純物を導入するのではなく、一方
の導電型不純物のみの導入で済み、しかも最後に熱処理
工程を施すため、工数削減にも寄与し、半導体装置の低
コスト化も実現できる。そして濃度バラツキも抑制でき
る。
【００７７】 本発明における並列ｐｎ構造の形成法
は、半導体基体の上に、第１若しくは第２導電型のエピ
タキシャル成長層を形成する工程と選択的に第１若しく
は第２導電型の不純物のイオンを拡散中心部へ注入する
工程とを交互に繰り返して、上記エピタキシャル成長層
を幾層も積み増し形成した後、熱処理を施して導入不純
物が上記拡散中心部から熱拡散する拡散単位領域を上下
相互に接続させるものである。ドリフト電路領域及び仕
切領域を幅狭長尺状に作り込むことができる。イオン打
ち込み法を用いているので、エピタキシャル接合面の清
浄性により積み増しするエピタキシャル成長層の結晶質
を均質化できると共に、オートドーピング等の影響が低
減し、積み増しするエピタキシャル成長層の導電型の濃
度を一様化できる。打ち込み領域表面に欠陥層（非結質
化）が生じても、熱処理工程でのアニーリング作用によ
り単結晶に回復するから大きな問題はない。
【００７８】 望ましくは、先行のエピタキシャル成
長工程とその後行のエピタキシャル成長工程との間に、
全域的に第２若しくは第１導電型の不純物のイオンを注
入する工程を採用する。ドリフト領域の高濃度化と濃度
バラツキの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施例１に係る縦形ＭＯＳＦＥＴを示
す部分断面図である。
【図２】（ａ）乃至（ｃ）は同実施例における並列ｐｎ
構造のドリフト層の形成方法を説明するための工程断面
図である。
【図３】同実施例における並列ｐｎ構造のドリフト層の
形成方法を説明するための工程断面図である。
【図４】（ａ）は図３のＣ−Ｃ′線の切断面での不純物
濃度プロファイルを示すグラフ、（ｂ）は図３のＤ−
Ｄ′線の切断面での不純物濃度プロファイルを示すグラ
フである。
【図５】（ａ）乃至（ｃ）は本発明の実施例２に係る縦
形ＭＯＳＦＥＴにおける並列ｐｎ構造のドリフト層の形
成方法を説明するための工程断面図である。
【図６】（ｄ）及び（ｅ）は同実施例における並列ｐｎ
構造のドリフト層の形成方法を説明するための工程断面
図である。
【図７】（ａ）乃至（ｄ）は本発明の実施例３における
並列ｐｎ構造のドリフト層の形成方法を説明するための
工程断面図である。
【図８】（ｅ）及び（ｆ）は同実施例における並列ｐｎ
構造のドリフト層の形成方法を説明するための工程断面
図である。
【図９】（ａ）は図８（ｅ）のＡ−Ａ′線の切断面での
不純物濃度プロファイルを示すグラフ、（ｂ）は図８
（ｅ）のＢ−Ｂ′線の切断面での不純物濃度プロファイ
ルを示すグラフである。
【図１０】（ａ）は並列ｐｎ構造のドレイン・ドリフト
層においてｎ型のドリフト電路領域とｐ型の仕切領域と
をそれぞれ選択イオン注入を行って形成した場合のシミ
ュレーションによる横方向の不純物濃度プロファイルを
示すグラフ、（ｂ）は実施例３においてシミュレーショ
ンによる横方向の不純物濃度プロファイルを示すグラフ
である。
【図１１】（ａ）乃至（ｄ）は本発明の実施例４に係る
縦形ＭＯＳＦＥＴにおける並列ｐｎ構造のドリフト層の
形成方法を説明するための工程断面図である。
【図１２】（ｅ）及び（ｆ）は同実施例における並列ｐ
ｎ構造のドリフト層の形成方法を説明するための工程断
面図である。
【図１３】従来の単一導電型のドリフト層を持つ縦形Ｍ
ＯＳＦＥＴを示す部分断面図である。
【図１４】従来の並列ｐｎ構造のドリフト層を持つ縦形
ＭＯＳＦＥＴを示す部分断面図である。
【符号の説明】
１…ｎ型の低抵抗半導体基体 ２ａ〜２ｄ…ｎ型のエピタキシャル成長層 ２ａ〜２ｄ′…ｎ- エピタキシャル成長層 ３…燐イオン ４…燐 ５…レジストマスク ５ａ…不純物導入窓 ６…ホウ素イオン ７…ホウ素 １１…ｎ+ ドレイン層 １３…ｐベース領域（ｐウェル又はチャネル拡散領域） １４…ｎ+ ソース領域 １５…ゲート絶縁膜 １６…ゲート電極層 １７…ソース電極 １８…ドレイン電極 １９…ｐ+ コンタクト領域 ２０…層間絶縁膜 ２１…ｎ- ドレイン領域 ３８，４８，５８，６８…並列ｐｎ構造のドレイン・ド
リフト層 ３８ａ，４８ａ，５８ａ，６８…ｎ型のドリフト電路領
域 ３８ｂ，４８ｂ，５８ｂ，６８ｂ…ｐ型の仕切領域 ４２ａ〜４２ｄ…ｐ型のエピタキシャル成長層 ４２ａ′〜４２ｄ′…ｐ- エピタキシャル成長層 Ｕp …ｐ型の埋め込み拡散単位領域 Ｕn …ｎ型の埋め込み拡散単位領域 Ｏ…埋め込み拡散単位領域の拡散中心部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩本 進 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 佐藤 高広 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 オン状態でドリフト電流を縦方向に流す
    と共にオフ状態で空乏化する縦形ドリフト領域が第１導
    電型のドリフト電路領域と第２導電型の仕切領域とを交
    互に隣接配置して成る並列ｐｎ構造となった半導体装置
    において、 前記縦形ドリフト領域はエピタキシャル成長層を積み増
    した積層に形成されており、前記ドリフト電路領域と前
    記仕切領域のうちいずれか一方が複数の埋め込み拡散単
    位領域を縦方向に相互連結して成ることを特徴とする半
    導体装置。
  2. 【請求項２】 オン状態でドリフト電流を縦方向に流す
    と共にオフ状態で空乏化する縦形ドリフト領域が第１導
    電型のドリフト電路領域と第２導電型の仕切領域とを交
    互に隣接配置して成る並列ｐｎ構造となった半導体装置
    の製造方法において、 前記並列ｐｎ構造の形成法が、半導体基体の上に、比較
    的低濃度のエピタキシャル成長層を形成する工程と選択
    的に第１若しくは第２導電型の不純物のイオンを拡散中
    心部へ注入する工程とを交互に繰り返して、前記エピタ
    キシャル成長層を積み増し形成した後、熱処理を施して
    前記第１若しくは第２導電型の導入不純物が前記拡散中
    心部から熱拡散する拡散単位領域を上下相互に接続させ
    る工程を有していることを特徴とする半導体装置の製造
    方法。
  3. 【請求項３】 請求項２に記載の半導体装置の製造方法
    において、先行の前記エピタキシャル成長工程とその後
    行のエピタキシャル成長工程との間に、全域的に第２若
    しくは第１導電型の不純物イオンを注入する工程を有し
    て成ることを特徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項２又は請求項３において、前記半
    導体基体は第１導電型の低抵抗半導体基体であることを
    特徴とする半導体装置の製造方法。
  5. 【請求項５】 請求項２乃至請求項４のいずれか一項に
    おいて、前記エピタキシャル成長層の不純物濃度は、１
    ×1016cm-3以下であることを特徴とする半導体装置の製
    造方法。
  6. 【請求項６】 請求項２乃至請求項５のいずれか一項に
    おいて、前記エピタキシャル成長層の不純物濃度は、２
    ×1013cm-3以上であることを特徴とする半導体装置の製
    造方法。
  7. 【請求項７】 請求項２において、複数回繰り返す前記
    第１若しくは第２導電型の不純物のイオン注入を全て同
    一のメーカーの同一系統のイオン注入機を用いて行うこ
    とを特徴とする半導体装置の製造方法。
  8. 【請求項８】 請求項３又は請求項７において、前記第
    １導電型の不純物のイオン注入と前記第２導電型の不純
    物のイオン注入とを、同一メーカーの同一系統のイオン
    注入機を用いて行うことを特徴とする半導体装置の製造
    方法。
  9. 【請求項９】 請求項７又は請求項８において、前記イ
    オン注入機が同一メーカーの同一型式のイオン注入機で
    あることを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 請求項９において、前記イオン注入機
    は同一のイオン注入機であることを特徴とする半導体装
    置の製造方法。
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