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KR102232285B1 - 결정성 반도체막 및 판상체 및 반도체장치 - Google Patents

결정성 반도체막 및 판상체 및 반도체장치 Download PDF

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KR102232285B1
KR102232285B1 KR1020207017449A KR20207017449A KR102232285B1 KR 102232285 B1 KR102232285 B1 KR 102232285B1 KR 1020207017449 A KR1020207017449 A KR 1020207017449A KR 20207017449 A KR20207017449 A KR 20207017449A KR 102232285 B1 KR102232285 B1 KR 102232285B1
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KR
South Korea
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film
type semiconductor
semiconductor layer
electrode
layer
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토시미 히토라
마사야 오다
아키오 타카츠카
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가부시키가이샤 플로스피아
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Abstract

반도체 특성, 특히 누설전류가 억제되고 내압성 및 방열성이 뛰어난 반도체막 및 판상체 및 반도체장치를 제공한다. 코랜덤 구조를 가지는 산화물반도체를 주성분으로서 포함하는 결정성 반도체막, 특히 갈륨, 인듐 및 알루미늄으로부터 선택되는 1종 또는 2종 이상의 산화물 중에서 반도체인 성분을 주성분으로서 포함하는 결정성 반도체막에 있어서, 막두께가 1μm 이상인 것을 특징으로 하는 결정성 반도체막 또는 판상체 및 상기 결정성 반도체막 또는 상기 판상체를 포함하는 반도체 구조를 갖추는 반도체장치.

Description

결정성 반도체막 및 판상체 및 반도체장치{CRYSTALLINE SEMICONDUCTOR FILM, PLATE-LIKE BODY AND SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 유용한 결정성 반도체막 및 판상체 그리고 상기 결정성 반도체막 혹은 상기 판상체를 이용한 반도체장치에 관한 것이다.
고내압, 저손실 및 고내열을 실현할 수 있는 차세대의 스위칭 소자로서, 밴드갭이 큰 산화 갈륨(Ga2O3)을 이용한 반도체장치가 주목받고 있어 인버터 등의 전력용 반도체장치에의 적용이 기대되고 있다. 해당 산화 갈륨은 비특허문헌 1에 의하면 인듐이나 알루미늄을 각각 혹은 조합시켜 혼정으로 함으로써, 밴드갭을 제어하는 것이 가능하고 그 중에서도 InX'AlY'GaZ'O3(0≤X'≤2, 0≤Y'≤2, 0≤Z'≤2, X'+ Y'+ Z'=1.5~2.5)로 나타내는 InAlGaO계 반도체는 극히 매력적인 재료다.
특허문헌 1에는, 도펀트(4가 주석)을 첨가한 결정성이 높은 도전성α-Ga2O3 박막이 기재되어 있다. 하지만, 특허문헌 1에 기재된 박막에서는, 충분한 내압성을 유지할 수 없고 또한 탄소 불순물이 많이 포함되어 있어, 도전성을 포함한 반도체 특성도 아직 만족할 수 없고 반도체장치에 이용하는 것이 아직 곤란했다.
특허문헌 2에는 α-Al2O3 기판 상에 p형의 α-(Alx''Ga1-x'')2O3 단결정막을 형성한 Ga2O3계 반도체소자가 기재되어 있다. 하지만, 특허문헌 2에 기재된 반도체소자에서는, α-Al2O3이 절연체이거나 결정의 품질에도 문제가 있거나 하여 반도체소자에 적용하기 위해서는 제약이 많고, 또한 MBE법에서는, p형 반도체를 얻기 위해 이온 주입과 고온에서의 열처리가 필요하기 때문에 p형의 α-Al2O3 그 자체를 실현하기 곤란하여 실제로는 특허문헌 2에 기재된 반도체소자 자체를 실현하기 어려웠다.
또한, 비특허문헌 2에는 α-Ga2O3 박막이 MBE법에 의해 사파이어 상에 성막할 수 있는 것이 기재되어 있다. 하지만, 450℃ 이하의 온도에서 막두께 100nm까지 결정 성장하지만, 막두께가 그 이상으로 되면 결정의 품질이 나빠지고 더욱이 막두께 1μm 이상의 막을 얻을 수 없는 것이 기재되어 있다.
그 때문에, 막두께가 1μm 이상이며 결정의 품질도 열화시키지 않는 α-Ga2O3 박막이 기대되고 있었다.
특허문헌 3에는, 갈륨 또는 인듐의 브롬화물 또는 요오드화물을 이용하여 미스트 CVD법에 의해 산화물결정박막을 제조하는 방법이 기재되어 있다.
특허문헌 4 ~ 6에는, 코랜덤형 결정구조를 가지는 하지기판(下地基板) 상에 코랜덤형 결정구조를 가지는 반도체층과 코랜덤형 결정구조를 가지는 절연막이 적층된 다층구조체가 기재되어 있다.
한편, 특허문헌 3 ~ 6은 모두 본 출원인에 의한 특허 또는 특허출원에 관한 공보이지만, 출원시에는 막두께 1μm 이상의 결정박막을 얻을 수 없었다. 또한, 특허문헌 3 ~ 6 기재의 방법으로 얻어진 막은 모두 실제로는 기판으로부터 박리할 수 있는 것이 아니었다.
일본공개특허공보 2013-28480호 일본공개특허공보 2013-58637호 일본등록특허 제 5397794호 일본등록특허 제 5343224호 일본등록특허 제 5397795호 일본공개특허공보 2014-72533호
카나코 겐타로(金子健太郎), 「코랜덤 구조 산화갈륨계 혼정 박막의 성장과 물성」, 교토대학 박사논문, 2013년 3월 Raveen Kumaran, "New Solid State Laser Crystals Created by Epitaxial Growth", A thesis submitted for the degree of doctor of philosophy, The University of British Columbia, September 2012
본 발명은 반도체 특성, 특히 누설전류가 억제되고 내압성 및 방열성이 뛰어난 반도체막과 판상체 및 반도체장치를 제공하는 것을 목적으로 한다.
본 발명자들은 상기 목적을 달성하기 위해 예의 검토한 결과, 코랜덤 구조를 가지는 산화물반도체를 주성분으로서 포함하는 결정성 반도체막에 있어서, 막두께가 1μm 이상인 결정성 반도체막을 창제하는 데 성공했다.
또한, 본 발명자들은 더욱 검토를 거듭하여 코랜덤 구조를 가지는 산화물반도체를 주성분으로서 포함하는 판상체의 제조에도 성공했다.
또한, 본 발명자들은 상기 결정성 반도체막 또는 상기 판상체를 이용하여 반도체장치를 제조하여 얻어진 반도체장치가 누설전류가 억제되어 있고 내압성 및 방열성이 뛰어난 것을 알아내고 상술한 각종 지견을 얻은 후, 더욱 검토를 거듭하여 본 발명의 완성에 이르렀다.
본 발명의 결정성 반도체막 및 판상체는 반도체 특성이 뛰어나고, 본 발명의 반도체장치는 누설전류가 억제되고 내압성이나 방열성이 뛰어나다.
도 1은 본 발명의 쇼트키 배리어 다이오드(SBD)의 호적한 일례를 모식적으로 나타내는 도이다.
도 2는 본 발명의 쇼트키 배리어 다이오드(SBD)의 호적한 일례를 모식적으로 나타내는 도이다.
도 3은 본 발명의 쇼트키 배리어 다이오드(SBD)의 호적한 일례를 모식적으로 나타내는 도이다.
도 4는 본 발명의 금속반도체 전계효과 트랜지스터(MESFET)의 호적한 일례를 모식적으로 나타내는 도이다.
도 5는 본 발명의 고전자이동도 트랜지스터(HEMT)의 호적한 일례를 모식적으로 나타내는 도이다.
도 6은 본 발명의 금속산화막 반도체 전계효과 트랜지스터(MOSFET)의 호적한 일례를 모식적으로 나타내는 도이다.
도 7은 도 6의 금속산화막 반도체 전계효과 트랜지스터(MOSFET)의 제조 공정의 일부를 설명하기 위한 모식도이다.
도 8은 본 발명의 금속산화막 반도체 전계효과 트랜지스터(MOSFET)의 일례를 모식적으로 나타내는 도이다.
도 9는 본 발명의 정전 유도 트랜지스터(SIT)의 호적한 일례를 모식적으로 나타내는 도이다.
도 10은 본 발명의 쇼트키 배리어 다이오드(SBD)의 호적한 일례를 모식적으로 나타내는 도이다.
도 11은 본 발명의 쇼트키 배리어 다이오드(SBD)의 호적한 일례를 모식적으로 나타내는 도이다.
도 12는 본 발명의 고전자이동도 트랜지스터(HEMT)의 호적한 일례를 모식적으로 나타내는 도이다.
도 13은 본 발명의 금속산화막 반도체 전계효과 트랜지스터(MOSFET)의 호적한 일례를 모식적으로 나타내는 도이다.
도 14는 본 발명의 접합 전계효과 트랜지스터(JFET)의 호적한 일례를 모식적으로 나타내는 도이다.
도 15는 본 발명의 절연 게이트형 바이폴라트랜지스터(IGBT)의 호적한 일례를 모식적으로 나타내는 도이다.
도 16은 본 발명의 발광 소자(LED)의 호적한 일례를 모식적으로 나타내는 도이다.
도 17은 본 발명의 발광 소자(LED)의 호적한 일례를 모식적으로 나타내는 도이다.
도 18은 실시예에서 이용한 미스트 CVD장치의 구성도이다.
도 19는 실시예에서 이용한 서셉터를 설명하는 도이다.
도 20은 실시예에서 이용한 서셉터와 공급관과의 단면적의 관계를 나타내는 도이다.
도 21은 본 발명의 실시예에서의 액중 도펀트 함유율과, 막중 게르마늄 함유량의 관계를 나타내는 그래프다.
도 22는 실시예에서의 쇼트키 배리어 다이오드(SBD)의 구조를 설명하는 도이다.
도 23은 실시예에서 게르마늄을 도핑한 반도체층의 SIMS분석의 결과를 나타내는 도이다.
도 24는 실시예에서 규소를 도핑한 반도체층의 SIMS분석의 결과를 나타내는 도이다.
도 25는 실시예에서 얻어진 자립막의 X선 회절상(回折像)을 나타내는 도이다.
도 26은 실시예에서의 쇼트키 배리어 다이오드(SBD)의 구조를 설명하는 도이다.
도 27은 실시예에서 얻어진 SBD의 전류전압특성을 나타내는 도이다.
도 28은 실시예에서 제작된 MESFET의 구조를 나타내는 도이다.
도 29는 실시예에서 제작된 MESFET의 DC특성을 나타내는 도이다. 한편, 종축은 드레인 전류(A)를 나타내고 횡축은 드레인 전압(V)을 나타낸다.
도 30은 실시예에서 이용한 미스트 CVD장치의 개략구성도이다.
도 31은 실시예에서의 순방향의 전류전압특성의 평가 결과를 나타내는 도이다.
도 32는 실시예에서의 역방향의 전류전압특성의 평가 결과를 나타내는 도이다.
도 33은 실시예에서의 XRD의 결과를 나타내는 도이다.
도 34는 실시예에서의 막의 사진을 나타내는 도이다.
도 35는 실시예에서의 막의 사진을 나타내는 도이다.
본 발명의 결정성 반도체막은 코랜덤 구조를 가지는 산화물반도체를 주성분으로서 포함하는 결정성 반도체막에 있어서, 막두께가 1μm 이상이면 특별히 한정하지 않지만, 본 발명에서는 상기 막두께가 2μm 이상인 것이 바람직하고 3μm 이상인 것이 보다 바람직하고 5μm 이상인 것이 가장 바람직하다. 또한, 본 발명에서는 상기 막두께가 7.6μm 이상인 것도 바람직하고 막두께가 7.6μm 이상이 되면 결정성 반도체막이 자립할 수 있게 된다. 또한, 본 발명에서는 막두께가 10μm 이상인 것이 보다 바람직하고 막두께가 10μm 이상의 주성분이 같은 다층막(예를 들면 n-형 반도체층과 n+형 반도체층의 적층체)인 것이 반도체 특성이 보다 향상하기 때문에 가장 바람직하다. 또한, 상기 결정성 반도체막의 형상 등은 특별히 한정되지 않고 사각형상이어도, 원형상이어도, 다각형상이어도 된다. 상기 결정성 반도체막의 표면적은 특별히 한정되지 않고, 본 발명에서는 한변의 길이가 3mm 이상인 정방형(9mm2 이상)인 것이 바람직하고, 한변의 길이가 5mm 이상인 정방형(25mm2 이상)인 것이 보다 바람직하고 직경 50mm 이상인 것이 가장 바람직하다. 본 발명에서는, 특정한 조건하에서 미스트 CVD법을 이용하는 것에 의해, 종래에는 말할 수 없었던 한변의 길이가 3mm 이상의 정방형인 상기 결정성 반도체막을 용이하게 얻을 수 있다.
상기 결정성 반도체막은 단결정막이어도 되고 다결정막이어도 되지만 본 발명에서는 상기 결정성 반도체막이 다결정이 포함되어 있어도 되는 단결정막인 것이 바람직하다. 상기 산화물반도체는 코랜덤 구조를 가지는 산화물반도체라면 특별히 한정되지 않는다. 상기 산화물반도체로서는, 예를 들면 Al, Ga, In, Fe, Cr, V, Ti, Rh, Ni 및 Co 등으로부터 선택되는 1종 또는 2종 이상의 금속을 포함하는 금속산화물반도체 등을 들 수 있다. 본 발명에서는, 상기 산화물반도체가 인듐, 알루미늄 및 갈륨으로부터 선택되는 1종 또는 2종 이상의 원소를 주성분으로서 함유하는 것이 바람직하고, 적어도 인듐 또는/및 갈륨을 주성분으로서 포함하고 있는 것이 보다 바람직하고 적어도 갈륨을 주성분으로서 포함하고 있는 것이 가장 바람직하다. 한편, 본 발명에서 「주성분」이란, 상기의 코랜덤 구조를 가지는 산화물반도체가 원자비(原子比)로서, 상기 결정성 반도체막의 전 성분에 대하여 바람직하게는 50% 이상, 보다 바람직하게는 70% 이상, 더욱 바람직하게는 90% 이상 포함되는 것을 의미하고 100%이어도 되는 것을 의미한다.
또한, 본 발명에 있어서는 상기 산화물반도체가 α형 InXAlYGaZO3(0≤X≤2, 0≤Y≤2, 0≤Z≤2, X+Y+Z=1.5~2.5이며 0<X 또는 0<Z이다.)인 것이 바람직하다. 상기 산화물반도체가 α형 InXAlYGaZO3인 경우의 바람직한 조성은 본 발명의 목적을 저해하지 않는 한, 특별히 한정되지는 않으나 상기 결정성 반도체막에 포함되는 금속 원소 중의 갈륨, 인듐 및 알루미늄의 합계의 원자비가 0.5 이상인 것이 바람직하고 0.8 이상인 것이 보다 바람직하다. 또한, 상기 산화물반도체가 갈륨을 포함하는 경우의 바람직한 조성은 상기 결정성 반도체막에 포함되는 금속 원소 중의 갈륨의 원자비가 0.5 이상인 것이 바람직하고, 0.8 이상인 것이 보다 바람직하다.
상기 결정성 반도체막 중에는 도펀트가 포함되어 있어도 된다. 상기 도펀트는 본 발명의 목적을 저해하지 않는 한, 특별히 한정되지 않는다. 상기 도펀트로서는, 예를 들면 주석, 게르마늄, 규소, 티탄, 지르코늄, 바나듐 또는 니오븀 등의 n형 도펀트 또는 p형 도펀트 등을 들 수 있다. 도펀트의 농도는 통상 약 1×1016/cm3 ~ 1×1022/cm3 이어도 되고, 또한 도펀트의 농도를 예를 들면 약 1×1017/cm3 이하의 저농도로 하여 예를 들면 n형 도펀트의 경우에는 n-형 반도체 등으로 할 수 있다. 또한, 본 발명에 의하면, 도펀트를 약 1×1020/cm3 이상의 고농도로 함유시켜 예를 들면 n형 도펀트의 경우에는 n+형 반도체 등으로 할 수도 있다. 본 발명에서는, n형 도펀트가 게르마늄, 규소, 티탄, 지르코늄, 바나듐 또는 니오븀(niobium)인 것이 바람직하고 n-형 반도체층을 형성할 경우, 상기 결정성 반도체막 중의 게르마늄, 규소, 티탄, 지르코늄, 바나듐 또는 니오븀의 농도를 약 1×1013 ~ 5×1017/cm3로 하는 것이 바람직하고, 약 1×1015 ~ 1×1017/cm3로 하는 것이 보다 바람직하다. 또한, 게르마늄, 규소, 티탄, 지르코늄, 바나듐 또는 니오븀을 n형 도펀트로서 n+형 반도체층을 형성하는 경우에는, 상기 결정성 반도체막 중의 게르마늄, 규소, 티탄, 지르코늄, 바나듐 또는 니오븀의 농도를 약 1×1020/cm3 ~ 1×1023/cm3 로 하는 것이 바람직하고 약 1×1020/cm3 ~ 1×1021/cm3 로 하는 것이 보다 바람직하다. 이와 같이 상기 결정성 반도체막에 게르마늄, 규소, 티탄, 지르코늄, 바나듐 또는 니오븀을 포함시킴으로써 주석을 도펀트로서 이용했을 때보다도 전기 특성이 뛰어난 결정성 반도체막으로 할 수 있다.
상기 결정성 반도체막은 하지기판 상에 직접 형성해도 되고 다른 층을 통하여 형성해도 된다. 다른 층으로서는 별도의 조성의 코랜덤구조 결정박막, 코랜덤구조 이외의 결정박막 또는 아모퍼스 박막 등을 들 수 있다. 구조로서는, 단층 구조여도 되고 복수층 구조여도 된다. 또한, 동일한 층내에 2상 이상의 결정상이 섞여 있어도 된다. 복수층 구조의 경우, 결정성 반도체막은 예를 들면 절연성 박막과 도전성 박막이 적층되어 구성되지만, 본 발명에서는 이에 한정되는 것이 아니다. 한편, 절연성 박막과 도전성 박막이 적층되어 복수층 구조가 구성될 경우, 절연성 박막과 도전성 박막의 조성은 같아도 되고 서로 달라도 된다. 절연성 박막과 도전성 박막의 두께의 비는 특별히 한정되지 않지만 예를 들면 (도전성 박막의 두께)/(절연성 박막의 두께)의 비가 0.001 ~ 100인 것이 바람직하고 0.1 ~ 5가 더욱 바람직하다. 이 더욱 바람직한 비는 구체적으로 예를 들면 0.1, 0.2, 0.3, 0.4, 0.5, 0.6, 0.7, 0.8, 0.9, 1, 1.1, 1.2, 1.3, 1.4, 1.5, 1.6, 1.7, 1.8, 1.9, 2, 3, 4, 5이며, 여기에서 예시한 수치의 임의의 2개 사이의 범위 내이어도 된다.
본 발명에서는, 예를 들면 도 19나 도 20에 나타내지는 서셉터나 이상입자(異常粒) 억제제 등을 이용한 미스트 CVD법에 의해, 하지기판 상에 그대로 또는 다른 층을 통하여 상기 결정성 반도체막을 적층할 수 있다.
<하지기판>
하지기판은 상기의 결정성 반도체막의 지지체로 되는 것이라면 특별히 한정되지 않는다. 절연체 기판이어도 되고 반도체 기판이어도 되며 도전성 기판이어도 되지만, 상기 하지기판이 절연체 기판인 것이 바람직하고 표면에 금속막을 가지는 기판인 것도 바람직하다. 본 발명에서는, 상기 하지기판이 코랜덤 구조를 가지는 결정물을 주성분으로서 포함하는 기판 또는 β-갈리아 구조를 가지는 결정물을 주성분으로서 포함하는 기판인 것도 바람직하다. 코랜덤 구조를 가지는 결정물을 주성분으로서 포함하는 기판은 기판 중의 조성비로서 코랜덤 구조를 가지는 결정물을 50% 이상 포함하는 것이라면, 특별히 한정되지 않지만 본 발명에서는 70% 이상 포함하는 것인 것이 바람직하고 90% 이상인 것이 보다 바람직하다. 코랜덤 구조를 가지는 결정을 주성분으로 하는 기판으로서는, 예를 들면 사파이어 기판(예: c면 사파이어 기판)이나 α형 산화갈륨 기판 등을 들 수 있다. β-갈리아 구조를 가지는 결정물을 주성분으로 하는 기판은 기판 중의 조성비로서 β-갈리아 구조를 가지는 결정물을 50% 이상 포함하는 것이라면, 특별히 한정되지 않지만 본 발명에서는 70% 이상 포함하는 것인 것이 바람직하고 90% 이상인 것이 보다 바람직하다. β-갈리아 구조를 가지는 결정물을 주성분으로 하는 기판으로서는, 예를 들면 β-Ga2O3 기판 또는 Ga2O3과 Al2O3을 포함하고 Al2O3이 0wt% 보다 많고 또 60wt% 이하인 혼정체 기판 등을 들 수 있다. 기타 하지기판의 예로서는, 육방정 구조를 가지는 기판(예: SiC 기판, ZnO 기판, GaN 기판) 등을 들 수 있다.
육방정 구조를 가지는 기판 상에는 직접 또는 다른 층(예: 완충층 등)을 통하여 상기 결정성 반도체막을 형성하는 것이 바람직하다. 하지기판의 두께는 본 발명에서는 특별히 한정되지 않지만, 바람직하게는 50 ~ 2000μm이며, 보다 바람직하게는 200 ~ 800μm이다.
상기 하지기판이 표면에 금속막을 가지는 기판일 경우에는, 상기 금속막은 기판 표면의 일부 또는 전부에 설치되어 있어도 되고, 메쉬 형상이나 도트 형상의 금속막이 설치되어 있어도 된다. 또한, 상기 금속막의 두께는 특별히 한정되지 않지만, 바람직하게는 10 ~ 1000nm이며 보다 바람직하게는 10 ~ 500nm이다. 상기 금속막의 구성재료로서는, 예를 들면 백금(Pt), 금(Au), 팔라듐(Pd), 은(Ag), 크롬(Cr), 구리(Cu), 철(Fe), 텅스텐(W), 티탄(Ti), 탄탈럼(Ta), 니오븀(Nb), 망간(Mn), 몰리브덴(Mo), 알루미늄(Al) 혹은 하프늄(Hf) 등의 금속 또는 이들의 합금 등을 들 수 있다. 한편, 상기 금속은 일축(一軸)으로 배향(配向)하고 있는 것이 바람직하다. 일축으로 배향하고 있는 금속은 막두께 방향 및 막 면내 방향, 혹은 막두께 방향 등의 일정한 방향으로 단일 결정 방위를 가지는 금속이라면 그것으로 되고, 일축으로 우선 배향하고 있는 금속도 포함한다. 본 발명에서는, 막두께 방향으로 일축으로 배향하고 있는 것이 바람직하다. 배향에 대해서는, 일축으로 배향하고 있는지를 X선 회절법에 의해 확인할 수 있다. 예를 들면, 일축으로 배향하고 있는 결정면(結晶面)에서 유래하는 피크와 기타 결정면에서 유래하는 피크의 적분 강도비가 랜덤으로 배향한 동일 결정 분말의 일축으로 배향하고 있는 결정면에 유래하는 피크와 기타의 결정면에 유래하는 피크의 적분 강도비와 비교하여 큰 경우(바람직하게는 배 이상 큰 경우, 보다 바람직하게는 1 자릿수 이상 큰 경우)에 일축으로 배향하고 있다고 판단할 수 있다.
본 발명에서는 상기 하지기판이 사파이어 기판(예: c면 사파이어 기판), α형 산화 갈륨 기판, β-Ga2O3 기판 혹은 Ga2O3과 Al2O3을 포함하고 Al2O3이 0wt% 보다 많고 또 60wt% 이하인 혼정체 기판 또는 표면에 금속막이 형성되어 있는 이들의 기판인 것이 바람직하다. 이러한 바람직한 하지기판을 이용함으로써 상기 결정성 반도체막의 불순물인 카본 함유율, 캐리어 농도 및 반치폭이, 다른 하지기판을 이용했을 경우에 비하여 더욱 저감될 수 있다.
상기 미스트 CVD법은 예를 들면 초음파 진동자에 의해, 원료를 안개화하여 미스트를 발생시키는 공정(1)과, 캐리어 가스를 공급하는 공정(2)과, 상기 미스트를 캐리어 가스에 의해 서셉터에 보유되어 있는 상기 하지기판에 반송하여 성막하는 공정(3)을 포함하는 성막방법이라면 특별히 한정되지 않는다. 상기 미스트법으로서는 보다 구체적으로는 예를 들면 미스트·애피택시법이나 미스트 CVD법 등을 들 수 있다.
상기 공정(1)은 원료를 안개화하여 미스트를 발생시키면 특별히 한정되지 않는다. 공정(1)에는, 원료를 안개화하여 미스트를 발생시키는 미스트 발생기를 이용할 수 있다. 상기 미스트 발생기는, 원료를 안개화하여 미스트를 발생시킬 수 있으면 특별히 한정되지 않고 공지의 것이어도 되지만, 본 발명에서는, 초음파에 의해 원료를 안개화하여 미스트를 발생시키는 것이 바람직하다. 한편, 원료에 대해서는 후술한다.
상기 공정(2)는 캐리어 가스를 공급하면 특별히 한정되지 않는다. 상기 캐리어 가스는 원료를 안개화하여 발생한 미스트를 기판 상에 반송할 수 있는 가스 형상인 것이라면 특별히 한정되지 않는다. 상기 캐리어 가스로서는 특별히 한정되지 않지만, 예를 들면, 산소 가스, 질소 가스, 아르곤 가스, 포밍 가스 등을 들 수 있다.
상기 공정(3)은 상기 미스트를 캐리어 가스에 의해 서셉터에 보유되어 있는 상기 하지기판에 반송하여 성막할 수 있으면 특별히 한정되지 않는다. 공정(3)에는 미스트를 캐리어 가스에 의해 상기 기판에 반송하여 공급관 내에서 성막할 수 있는 관가마(管釜)를 호적하게 이용할 수 있다.
본 발명에서는, 공정(3)에서 공급관 내에서 성막할 경우, 상기 서셉터로서 예를 들면 도 19나 도 20에 나타내지는 서셉터를 이용하여 상기 결정성 반도체막을 형성하는 것이 바람직하다.
도 19는 서셉터의 1 형태를 나타내고 있다. 도 19에 나타내는 서셉터(51)는 미스트 가속부(52), 기판유지부(53) 및 지지부(54)를 갖추고 있다. 지지부(54)는 막대 형상이며, 도중에 각도를 바꾸어 지지부(54)의 공급관(55)과의 접촉각을 약 90°로 하도록 구성되어 있다. 이러한 구성으로 함으로써, 서셉터(51)의 안정성이 향상하지만, 본 발명에서는 지지부(54)의 형상에 대해서는 특별히 한정되지 않고 적당히 여러 가지 형상을 이용할 수 있다.
도 19 (a)는 미스트의 상류로부터 하류 방향을 향하여 기판에 이르기까지의 공급관 내의 단면을 나타내고 있고 공급관의 기판측 표면의 외주형상이 거의 반원형상이며, 상기 공급관의 내주를 따라 거의 동일한 형상인 것을 알 수 있다. 도 19 (b)는 미스트의 상류를 왼쪽으로 하류를 오른쪽으로 했을 때의 공급관, 기판 및 서셉터의 단면을 나타내고 있다. 미스트는 그 성질상, 공급관에서는 침강하기 쉽지만, 서셉터(51)에서는 미스트 가속부(52)가 경사지게 설치되어 있어 침강한 미스트를 가속 상승시켜 기판에 반송할 수 있도록 구성되어 있다.
도 20은 공급관(55) 내에서, 도 19에 나타나는 서셉터 및 기판의 영역을 기판·서셉터 영역(61)으로서, 미반응의 미스트를 배출하는 영역을 배출 영역(62)으로서 나타내고 있고 서셉터와 기판의 총면적과 배출 영역의 면적과의 관계를 알 수 있게 되어 있다. 본 발명에서는, 도 20에 나타낸 바와 같이, 상기 서셉터가 차지하는 서셉터 영역과, 상기 기판영역과, 미반응의 미스트를 배출하는 배출 영역으로 갈라지는 상기 공급관 내의 단면에서 상기 서셉터 영역과 상기 기판의 총면적이 상기 배출 영역의 면적보다도 큰 것이 바람직하다. 이러한 바람직한 서셉터를 이용함으로써 기판 상에서 미스트를 가속시킬 수 있고, 보다 균일하고 보다 두터운 결정성 반도체막을 얻을 수 있다.
한편, 상기 결정성 반도체막 형성시에, 도펀트를 이용하여 도핑 처리를 실시할 수 있다. 또한, 본 발명에 있어서는, 통상 도핑 처리를 상기 원료에 이상입자 억제제를 포함시켜 실시한다. 상기 원료에 이상입자 억제제를 포함시켜 도핑 처리를 함으로써 표면평활성이 뛰어난 결정성 반도체막을 얻을 수 있다. 도핑량은 본 발명의 목적을 저해하지 않는 한, 특별히 한정되지 않지만 원료 중 몰비로서 0.01 ~ 10%인 것이 바람직하고 0.1 ~ 5%인 것이 보다 바람직하다.
상기 이상입자 억제제는 성막과정에서 부생하는 입자의 발생을 억제하는 효과를 가지는 것을 말하고, 결정성 반도체막의 표면거칠기(Ra)를 예를 들면 0.1μm이하로 할 수 있으면 특별히 한정되지 않지만, 본 발명에서는 Br, I, F 및 Cl로부터 선택되는 적어도 1종으로 이루어지는 이상입자 억제제인 것이 바람직하다. 안정적으로 막형성을 하기 위하여 이상입자 억제제로서, Br이나 I를 막중에 도입하면 이상입자의 성장에 의한 표면거칠기의 악화를 억제할 수 있다. 이상입자 억제제의 첨가량은 이상입자를 억제할 수 있으면 특별히 한정되지 않지만, 원료 용액 중 부피비로 50% 이하인 것이 바람직하고 30% 이하인 것이 보다 바람직하고 1 ~ 30%의 범위 내인 것이 가장 바람직하다. 이러한 바람직한 범위에서 이상입자 억제제를 사용함으로써, 이상입자 억제제로서 기능시킬 수 있기 때문에 결정성 반도체막의 이상입자의 성장을 억제하여 표면을 평활하게 할 수 있다.
결정성 반도체막의 형성 방법은 본 발명의 목적을 저해하지 않는 한, 특별히 한정되지 않지만, 예를 들면 갈륨 화합물 및 원하는 바에 따라 인듐 화합물 또는 알루미늄 화합물 등을 결정성 반도체막의 조성에 맞춰 조합시킨 원료를 반응시키는 것에 의해 형성가능하다. 이로 인해, 하지기판 상에 하지기판측으로부터 결정성 반도체막을 결정성장시킬 수 있다. 갈륨 화합물로서는, 갈륨 금속을 출발 재료로 하여 성막 직전에 갈륨 화합물로 변화시킨 것이어도 된다. 갈륨 화합물로서는, 예를 들면, 갈륨의 유기금속착체(예: 아세틸아세토네이트 착체 등)나 할로겐화물(예: 불화, 염화, 브롬화 또는 요오드화물 등) 등을 들 수 있지만, 본 발명에서는 할로겐화물(예: 불화, 염화, 브롬화 또는 요오드화물 등)을 이용하는 것이 바람직하다. 원료 화합물에 할로겐화물을 이용하여 미스트 CVD에서 성막함으로써 상기 결정성 반도체막에 탄소를 실질적으로 포함하지 않도록 할 수 있다.
보다 구체적으로는, 결정성 반도체막은 원료 화합물이 용해된 원료 용액으로부터 생성된 원료 미립자를 성막실에 공급하고, 상기 서셉터를 이용하여 상기 성막실 내에서 상기 원료 화합물을 반응시키는 것에 의해 형성할 수 있다. 원료 용액의 용매는 특별히 한정되지 않지만 물, 과산화수소수 또는 유기용매인 것이 바람직하다. 본 발명에서는, 통상 도펀트 원료의 존재하에서 상기 원료 화합물을 반응시킨다. 한편, 도펀트 원료는 바람직하게는 원료 용액에 포함되어 원료 화합물과 함께 또는 따로 미립자화된다. 상기 결정성 반도체막에 포함되는 탄소가 도펀트보다도 적어지고, 바람직하게는 상기 결정성 반도체막에 탄소를 실질적으로 포함하지 않도록 할 수 있다. 한편, 본 발명의 결정성 반도체막이 할로겐(바람직하게는 Br)을 포함하는 것도 양호한 반도체 구조를 형성하기 때문에 바람직하다. 도펀트 원료로서는, 예를 들면 주석, 게르마늄, 규소, 티탄, 지르코늄, 바나듐 또는 니오븀의 금속단체 또는 화합물(예: 할로겐화물, 산화물 등) 등을 들 수 있다.
이렇게 하여 성막함으로써, 공업적으로 유리하게, 막두께가 1μm 이상인 결정성 반도체막을 얻을 수 있다. 한편, 본 발명에서는, 성막 시간을 적당히 조정함으로써, 막두께를 1μm 이상으로 할 수 있다.
본 발명에서는, 성막 후 어닐링 처리를 실시해도 된다. 어닐링 처리의 온도는 특별히 한정되지 않지만, 600℃ 이하가 바람직하고 550℃ 이하가 보다 바람직하다. 이러한 바람직한 온도에서 어닐링 처리를 함으로써, 보다 호적하게 상기 결정성 반도체막의 캐리어 농도를 조절할 수 있다. 어닐링 처리의 처리 시간은 본 발명의 목적을 저해하지 않는 한, 특별히 한정되지 않지만 10초 ~ 10시간인 것이 바람직하고 10초 ~ 1시간인 것이 보다 바람직하다.
상기 하지기판을 상기 결정성 반도체막으로부터 박리할 수 있다. 박리 수단은 본 발명의 목적을 저해하지 않는 한, 특별히 한정되지 않고 공지의 수단이어도 된다. 박리 수단으로서는 예를 들면, 기계적 충격을 가하여 박리하는 수단, 열을 가하여 열응력을 이용하여 박리하는 수단, 초음파 등의 진동을 가하여 박리하는 수단, 에칭해서 박리하는 수단 등을 들 수 있다. 상기 박리에 의해, 상기 결정성 반도체막을 자립막으로서 얻을 수 있다.
한편, 하지기판이 표면에 금속막이 형성되어 있는 기판일 경우에는, 기판 부분만을 박리해도 되고 금속막이 반도체층 표면에 남아있어도 된다. 금속막을 반도체층 표면에 남김으로써 반도체 표면 상의 전극 형성이 용이한 동시에 양호하게 할 수 있다.
또한, 상기 성막은 반복하여 실시해도 되고, 성막을 반복하여 함으로써 막두께를 보다 두텁게 할 수 있고 코랜덤 구조를 가지는 산화물반도체를 주성분으로서 포함하는 판상체를 얻을 수도 있다. 한편, 본 발명에서는 상기 자립막 상에 재차 결정성 반도체막을 성막해도 된다. 본 발명에 있어서는, 상기한 바와 같이 성막함으로써, 두께가 7.6μm 이상, 바람직하게는 10μm 이상, 보다 바람직하게는 15μm 이상, 가장 바람직하게는 50μm 이상의 판상체를 얻을 수 있다. 상기 판상체는, 반도체층으로서 이용할 수 있을 뿐 아니라, 기판으로서도 이용할 수 있다.
상기 결정성 반도체막 또는 상기 판상체는 반도체장치에 유용한 반도체 구조를 가지고 있어, 본 발명에서는, 상기 결정성 반도체막 또는 상기 판상체를 그대로 또는 원하는대로 재가공 등의 처리를 실시하여 반도체 구조로서 반도체장치에 이용할 수 있다. 또한, 상기 반도체 구조를 반도체장치에 이용할 경우에는, 본 발명의 반도체 구조를 그대로 반도체장치에 이용해도 되고, 또한 다른 층(예를 들면 절연체층, 반절연체층, 도체층, 반도체층, 완충층 또는 기타 중간층 등) 등을 형성해도 된다.
본 발명의 반도체 구조는 여러 가지 반도체장치에 유용하고 특별히 파워 디바이스에 유용하다. 또한, 반도체장치는 전극이 반도체층의 한쪽면측에 형성된 횡형의 소자(횡형(橫型)디바이스)와, 반도체층의 표면과 이면의 양면 측에 각각 전극을 가지는 종형의 소자(종형 장치)로 분류할 수 있고, 본 발명에 있어서는, 상기 반도체 구조를 횡형 장치에도 종형 장치에도 바람직하게 이용할 수 있지만, 그 중에서도 종형 장치에 이용하는 것이 바람직하다. 상기 반도체장치로서는, 예를 들면 쇼트키 배리어 다이오드(SBD), 금속반도체 전계효과 트랜지스터(MESFET), 고전자이동도 트랜지스터(HEMT), 금속산화막 반도체 전계효과 트랜지스터(MOSFET), 정전유도 트랜지스터(SIT), 접합 전계효과 트랜지스터(JFET), 절연게이트형 바이폴라트랜지스터(IGBT) 또는 발광 다이오드 등을 들 수 있다. 본 발명에서는, 상기 반도체장치가 SBD, MOSFET, SIT, JFET 또는 IGBT인 것이 바람직하고, SBD, MOSFET 또는 SIT인 것이 보다 바람직하다. 또한, 본 발명에서는, 상기 반도체장치가 p형 반도체층을 포함하지 않는 것이어도 된다.
이하, 상기 반도체 구조의 결정성 반도체막을 n형 반도체층(n+형 반도체나 n-형 반도체 등)에 적용했을 경우의 호적한 예를 도면을 이용하여 설명하지만, 본 발명은 이들의 예에 한정되는 것이 아니다. 한편, 이하에 예시하는 반도체장치에서 본 발명의 목적을 저해하지 않는 한, 또 다른 층(예를 들면 절연체층, 반절연체층, 도체층, 반도체층, 완충층 또는 기타 중간층 등) 등이 포함되어 있어도 되고 또한 완충층(버퍼(buffer)층) 등도 적당히 생략해도 된다.
(SBD)
도 1은 본 발명에 따른 쇼트키 배리어 다이오드(SBD)의 일례를 나타내고 있다. 도 1의 SBD는 n-형 반도체층(101a), n+형 반도체층(10lb), 쇼트키 전극(105a) 및 오믹 전극(105b)을 갖추고 있다.
쇼트키 전극 및 오믹 전극의 재료는 공지의 전극 재료이어도 되고 상기 전극 재료로서는, 예를 들면 Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd 혹은 Ag 등의 금속 또는 이들의 합금, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐 주석(ITO), 산화 아연 인듐(IZO) 등의 금속산화물 도전막, 폴리아닐린, 폴리티오펜 또는 폴리피롤 등의 유기도전성 화합물 또는 이들의 혼합물 등을 들 수 있다.
쇼트키 전극 및 오믹 전극의 형성은 예를 들면, 진공증착법 또는 스퍼터링(sputtering)법 등의 공지의 수단에 의해 실시할 수 있다. 보다 구체적으로 예를 들면, 쇼트키 전극을 형성할 경우, Mo로부터 이루어지는 층과 Al로부터 이루어지는 층을 적층시켜, Mo로 이루어지는 층 및 Al로 이루어지는 층에 대하여 포토리소그래피 수법을 이용한 패터닝을 실시함으로써 진행할 수 있다.
도 1의 SBD에 역방향 바이어스가 인가되었을 경우에는, 공핍층(도시하지 않음)이 n형 반도체층(101a) 중에 넓어지기 때문에 고내압의 SBD가 된다. 또한, 순 바이어스가 인가되었을 경우에는 오믹 전극(105b)으로부터 쇼트키 전극(105a)으로 전자가 흐른다. 이렇게 하여 상기 반도체 구조를 이용한 SBD는 고내압·대전류용으로 뛰어나고 스위칭 속도도 빠르며 내압성·신뢰성도 뛰어나다.
도 2는 본 발명에 따른 쇼트키 배리어 다이오드(SBD)의 일례를 나타내고 있다. 도 2의 SBD는 도 1의 SBD의 구성 이외에 절연체층(104)을 더 갖추고 있다. 보다 구체적으로는, n-형 반도체층(101a), n+형 반도체층(10lb), 쇼트키 전극(105a), 오믹 전극(105b) 및 절연체층(104)을 갖추고 있다.
절연체층(104)의 재료로서는, 예를 들면 GaO, AlGaO, InAlGaO, AlInZnGaO4, AlN, Hf2O3, SiN, SiON, Al2O3, MgO, GdO, SiO2 또는 Si3N4 등을 들 수 있지만, 본 발명에 있어서는, 코랜덤 구조를 가지는 것인 것이 바람직하다. 코랜덤 구조를 가지는 절연체를 절연체층에 이용함으로써 계면에서의 반도체 특성의 기능을 양호하게 발현시킬 수 있다. 절연체층(104)은 n-형 반도체층(101)과 쇼트키 전극(105a)의 사이에 설치되어 있다. 절연체층의 형성은 예를 들면, 스퍼터링법, 진공증착법 또는 CVD법 등의 공지의 수단에 의해 실시할 수 있다.
쇼트키 전극이나 오믹 전극의 형성이나 재료 등에 대해서는, 상기 도 1의 SBD의 경우와 같이 예를 들면 스퍼터링법, 진공증착법, 압착법, CVD법 등의 공지의 수단을 이용하고 예를 들면 Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd 혹은 Ag 등의 금속 또는 이들의 합금, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐 주석(ITO), 산화 아연 인듐(IZO) 등의 금속산화물 도전막, 폴리 아닐린, 폴리 티오펜 또는 폴리피롤 등의 유기도전성 화합물 또는 이들의 혼합물 등으로 이루어지는 전극을 형성할 수 있다.
도 2의 SBD는 도 1의 SBD에 비해, 절연 특성이 더욱 뛰어나고 보다 높은 전류 제어성을 가진다.
도 3의 SBD는 본 발명에 따른 쇼트키 배리어 다이오드(SBD)의 일례를 나타내고 있다. 도 3의 SBD는 도 1이나 도 2의 SBD의 구성에 비하여, 트렌치 구조를 가지고 있고 반절연체층(103)을 갖추고 있는 점에서 크게 다르다. 도 3의 SBD는 n-형 반도체층(101a), n+형 반도체층(10lb), 쇼트키 전극(105a), 오믹 전극(105b) 및 반절연체층(103)을 갖추고 있으며, 내압성을 유지한 채 누설전류를 대폭으로 저감할 수 있고 대폭적으로 낮은 온저항(On抵抗)화도 가능해진다.
반절연체층(103)은 반절연체로 구성되어 있으면 되고, 상기 반절연체로서는, 예를 들면 마그네슘(Mg), 루테늄(Ru), 철(Fe), 베릴륨(Be), 세슘(Cs), 스트론튬, 바륨 등의 반절연체 도펀트를 포함하는 것이나 도핑 처리가 실시되지 않은 것 등을 들 수 있다.
(MESFET)
도 4는 본 발명에 따른 금속반도체 전계효과 트랜지스터(MESFET)의 일례를 제시하고 있다. 도 4의 MESFET는 n-형반도체층(111a), n+형반도체층(11lb), 완충층(버퍼층)(118), 반절연체층(114), 게이트 전극(115a), 소스 전극(115b) 및 드레인 전극(115c)을 갖추고 있다.
게이트 전극, 드레인 전극 및 소스 전극의 재료는 공지의 전극 재료이어도 되고, 상기 전극 재료로서는, 예를 들면, Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd 혹은 Ag 등의 금속 또는 이들의 합금, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐 주석(ITO), 산화 아연 인듐(IZO) 등의 금속산화물도전막, 폴리 아닐린, 폴리 티오펜 또는 폴리피롤 등의 유기도전성 화합물 또는 이들의 혼합물 등을 들 수 있다. 게이트 전극, 드레인 전극 및 소스 전극의 형성은 예를 들어, 진공증착법 또는 스퍼터링법 등의 공지의 수단에 의해 할 수 있다.
반절연체층(114)은 반절연체로 구성되어 있으면 그것으로 되고 상기 반절연체로서는, 예를 들면 마그네슘(Mg), 루테늄(Ru), 철(Fe), 베릴륨(Be), 세슘(Cs), 스트론튬, 바륨 등의 반절연체 도펀트를 포함하는 것이나 도핑 처리가 실시되지 않은 것 등을 들 수 있다.
도 4의 MESFET에서는, 게이트 전극 아래에 양호한 공핍층이 형성되기 때문에 드레인 전극으로부터 소스 전극에 흐르는 전류를 효율적으로 제어할 수 있다.
(HEMT)
도 5는 본 발명에 따른 광전자이동도 트랜지스터(HEMT)의 일례를 제시하고 있다. 도 5의 HEMT는 밴드갭이 넓은 n형 반도체층(121a), 밴드갭이 좁은 n형 반도체층(12lb), n+형 반도체층(121c), 반절연체층(124), 완충층(128), 게이트 전극(125a), 소스 전극(125b) 및 드레인 전극(125c)을 갖추고 있다.
게이트 전극, 드레인 전극 및 소스 전극의 재료는 각각 공지의 전극 재료이어도 되고 상기 전극 재료로서는, 예를 들면 Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd 혹은 Ag 등의 금속 또는 이들의 합금, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐 주석(ITO), 산화 아연 인듐(IZO) 등의 금속산화물도전막, 폴리 아닐린, 폴리 티오펜 또는 폴리피롤 등의 유기도전성 화합물, 또는 이들의 혼합물 등을 들 수 있다. 게이트 전극, 드레인 전극 및 소스 전극의 형성은 예를 들면 진공증착법 또는 스퍼터링법 등의 공지의 수단에 의해 실시할 수 있다.
한편, 게이트 전극 아래의 n형 반도체층은 적어도 밴드갭이 넓은 층(121a)과 좁은 층(12lb)으로 구성되어 있고 반절연체층(124)은 반절연체로 구성되어 있으면 그것으로 되고, 상기 반절연체로서는, 예를 들면 루테늄(Ru)이나 철(Fe) 등의 반절연체 도펀트를 포함하는 것이나 도핑 처리가 실시되지 않은 것 등을 들 수 있다.
도 5의 HEMT에서는, 게이트 전극 아래에 양호한 공핍층이 형성되기 때문에 드레인 전극으로부터 소스 전극으로 흐르는 전류를 효율적으로 제어할 수 있다. 또한, 본 발명에서는 추가로 리세스 구조로 함으로써, 노멀리 오프(Normally off)가 발현될 수 있다.
(MOSFET)
본 발명의 반도체장치가 MOSFET일 경우의 일례를 도 6에 나타낸다. 도 6의 MOSFET는 트렌치형의 MOSFET이며, n-형 반도체층(131a), n+형 반도체층(131b) 및 (131c), 게이트 절연막(134), 게이트 전극(135a), 소스 전극(135b) 및 드레인 전극(135c)을 갖추고 있다.
드레인 전극(135c)상에는 예를 들면 두께 100nm ~ 100μm의 n+형 반도체층(13lb)이 형성되어 있고 상기 n+형 반도체층(13lb) 상에는 예를 들면 두께 100nm ~ 100μm의 n-형 반도체층(131a)이 형성되어 있다. 그리고, 또한 상기 n-형 반도체층(131a) 상에는 n+형 반도체층(131c)이 형성되어 있고 상기 n+형 반도체층(131c) 상에는 소스 전극(135b)이 형성되어 있다.
또한, 상기 n-형 반도체층(131a) 및 상기 n+형 반도체층(131c) 내에는, 상기 n+형 반도체층(131c)을 관통하여 상기 n-형 반도체층(131a)의 도중까지 달하는 깊이의 복수의 트렌치 홈이 형성되어 있다. 상기 트렌치 홈 내에는 예를 들면 10nm ~ 1μm의 두께의 게이트 절연막(134)을 통하여 게이트 전극(135a)이 끼워넣어져 형성되어 있다.
도 6의 MOSFET의 온(ON) 상태에서는, 상기 소스 전극(135b)과 상기 드레인 전극(135c)의 사이에 전압을 인가하여 상기 게이트 전극(135a)에 상기 소스 전극(135b)에 대하여 정의 전압을 주면, 상기 n-형 반도체층(131a)의 측면에 채널층이 형성되어 전자가 상기 n-형 반도체층(131a)에 주입되어 턴온(turn on)된다. 오프 상태는 상기 게이트 전극의 전압을 0V로 함으로써, 채널층이 생기지 않게 되어 n-형 반도체층(131a)이 공핍층으로 채워진 상태가 되어 턴 오프가 된다.
도 7은 도 6의 MOSFET의 제조 공정의 일부를 나타내고 있다. 예를 들면 도 7 (a)에 나타낸 바와 같은 반도체 구조를 이용하여 n-형 반도체층(131a) 및 n+형 반도체층(131c)의 소정영역에 에칭 마스크를 설치하고 상기 에칭 마스크를 마스크로 하고 또한 반응성 이온 에칭법 등에 의해 이방성(異方性) 에칭을 실시하고, 도 7 (b)에 도시된 바와 같이, 상기 n+형 반도체층(131c) 표면으로부터 상기 n-형 반도체층(131a)의 도중까지 달하는 깊이의 트렌치 홈을 형성한다. 이어서, 도 7 (c)에 도시된 바와 같이 열산화법, 진공증착법, 스퍼터링법, CVD법 등의 공지의 수단을 이용하여 상기 트렌치 홈의 측면 및 바닥면에 예를 들면 50nm ~ 1μm 두께의 게이트 절연막(134)을 형성한 후, CVD법, 진공증착법, 스퍼터링법 등을 이용하여 상기 트렌치 홈에 예를 들면 폴리실리콘 등의 게이트 전극 재료(135a)를 n-형 반도체층의 두께 이하로 형성한다.
그리고 진공증착법, 스퍼터링법, CVD법 등의 공지의 수단을 이용하여 n+형 반도체층(131c) 상에 소스 전극(135b)을 n+형 반도체층(13lb) 상에 드레인 전극(135c)을 각각 형성함으로써 파워 MOSFET를 제조할 수 있다. 한편, 소스 전극 및 드레인 전극의 전극 재료는 각각 공지의 전극 재료이어도 되고, 상기 전극 재료로서는, 예를 들면 Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd 혹은 Ag 등의 금속 또는 이들의 합금, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐 주석(ITO), 산화 아연 인듐(IZO) 등의 금속산화물도전막, 폴리 아닐린, 폴리 티오펜 또는 폴리피롤 등의 유기도전성 화합물 또는 이들의 혼합물 등을 들 수 있다.
이렇게 하여 얻어진 MOSFET는 종래의 트렌치형 MOSFET에 비하여 내압성이 더욱 뛰어나게 된다. 한편, 도 6에서는 트렌치형의 종형 MOSFET의 예를 나타냈지만 본 발명에 있어서는 이에 한정되지 않고 여러 가지 MOSFET의 형태에 적용 가능하다. 예를 들면, 도 6의 트렌치 홈의 깊이를 n-형 반도체층(131a)의 바닥면까지 달하는 깊이까지 파고들어 시리즈 저항을 저감시키도록 해도 된다. 한편, 횡형의 MOSFET의 경우의 일례를 도 8에 나타낸다. 도 8의 MOSFET는 n-형 반도체층(131a), 제1의 n+형 반도체층(13lb), 제2의 n+형 반도체층(131c), 게이트 절연막(134), 게이트 전극(135a), 소스 전극(135b), 드레인 전극(135c), 완충층(138) 및 반절연체층(139)을 갖추고 있다. 도 8에 도시된 바와 같이, n+형 반도체층을 n-형 반도체층에 끼워넣음으로써 다른 횡형의 MOSFET에 비해 보다 양호하게 전류를 흐르게 할 수 있다.
(SIT)
도 9는 본 발명의 반도체장치가 SIT일 경우의 일례를 나타낸다. 도 9의 SIT는 n-형 반도체층(141a), n+형 반도체층(141b) 및 (141c), 게이트 전극(145a), 소스 전극(145b) 및 드레인 전극(145c)을 갖추고 있다.
드레인 전극(145c)상에는 예를 들면 두께 100nm ~ 100μm의 n+형 반도체층(14lb)이 형성되어 있고 상기 n+형 반도체층(14lb) 상에는 예를 들면 두께 100nm ~ 100μm의 n-형 반도체층(141a)이 형성되어 있다. 그리고, 또한 상기 n-형 반도체층(141a) 상에는 n+형 반도체층(141c)이 형성되어 있고 상기 n+형 반도체층(141c)상에는 소스 전극(145b)이 형성되어 있다.
또한, 상기 n-형 반도체층(141a) 내에는 상기 n+형 반도체층(141c)을 관통하여 상기 n-형 반도체층(141a)의 도중의 깊이까지 달하는 깊이의 복수의 트렌치 홈이 형성되어 있다. 상기 트렌치 홈 내의 n-형 반도체층 상에는 게이트 전극(145a)이 형성되어 있다. 도 9의 SIT의 온 상태에서는, 상기 소스 전극(145b)과 상기 드레인 전극(145c)의 사이에 전압을 인가하여 상기 게이트 전극(145a)에 상기 소스 전극(145b)에 대하여 정의 전압을 주면 상기 n-형 반도체층(141a) 내에 채널층이 형성되어 전자가 상기 n-형 반도체층(141a)에 주입되어 턴온된다. 오프 상태는 상기 게이트 전극의 전압을 0V로 함으로써 채널층이 생기지 않게 되어 n-형 반도체층(141a)이 공핍층으로 채워진 상태가 되어 턴오프가 된다.
도 9에 나타내는 SIT의 제조에는 공지의 수단을 이용할 수 있다. 예를 들면, 도 7 (a)에 나타내는 반도체 구조를 이용하여 상기의 도 7의 MOSFET의 제조 공정과 같게 하여 n-형 반도체층(141a) 및 n+형 반도체층(141c)의 소정 영역에 에칭 마스크를 설치하여 상기 에칭 마스크를 마스크로 하여 예를 들면 반응성 이온 에칭법 등에 의해 이방성 에칭을 실시하고 상기 n+형 반도체층(141c) 표면에서 상기 n-형 반도체층(141a)의 도중까지 달하는 깊이의 트렌치 홈을 형성한다. 다음, CVD법, 진공증착법, 스퍼터링법 등으로 상기 트렌치 홈에 예를 들면 폴리실리콘 등의 게이트 전극 재료를 n-형 반도체층의 두께 이하로 형성한다. 그리고, 진공증착법, 스퍼터링법, CVD법 등의 공지의 수단을 이용하여 n+형 반도체층(141c)상에 소스 전극(145b)을， n+형 반도체층(14lb) 상에 드레인 전극(145c)을 각각 형성함으로써 도 9에 나타내는 SIT를 제조할 수 있다.
한편, 소스 전극 및 드레인 전극의 전극 재료는 각각 공지의 전극 재료이어도 되고, 상기 전극 재료로서는 예를 들면 Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd 혹은 Ag 등의 금속 또는 이들의 합금, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐 주석(ITO), 산화 아연 인듐(IZO) 등의 금속산화물도전막, 폴리 아닐린, 폴리 티오펜 또는 폴리피롤 등의 유기도전성 화합물 또는 이들의 혼합물 등을 들 수 있다.
상기의 예에서는 p형 반도체를 사용하지 않은 예를 제시했지만 본 발명에서는 이것에 한정되지 않고 p형 반도체를 이용해도 된다. p형 반도체를 이용한 예를 도 10 ~ 16에 나타낸다. 이들 반도체장치는 상기 예와 같이 제조할 수 있다. 한편, p형 반도체는 n형 반도체와 같은 재료이고 p형 도펀트를 포함하는 것이어도 되고 다른 p형 반도체이어도 된다.
도 10은, n-형 반도체층(101a), n+형 반도체층(10lb), p형 반도체층(102), 절연체층(104), 쇼트키 전극(105a) 및 오믹 전극(105b)을 갖추고 있는 쇼트키 배리어 다이오드(SBD)의 호적한 일례를 제시한다.
도 11은 n-형 반도체층(101a), n+형 반도체층(10lb), p형 반도체층(102), 쇼트키 전극(105a) 및 오믹 전극(105b)을 갖추고 있는 트렌치형의 쇼트키 배리어 다이오드(SBD)의 호적한 일례를 나타낸다. 트렌치형의 SBD에 의하면, 내압성을 유지한 채 누설전류를 대폭 저감할 수 있고 대폭적으로 낮은 온저항화도 가능해진다.
도 12는 밴드갭이 넓은 n형 반도체층(121a), 밴드갭이 좁은 n형 반도체층(12lb), n+형 반도체층(121c), p형 반도체층(123), 게이트 전극(125a), 소스 전극(125b), 드레인 전극(125c) 및 기판(129)을 갖추고 있는 고전자이동도 트랜지스터(HEMT)의 호적한 일례를 제시한다.
도 13은 n-형 반도체층(131a), 제1의 n+형 반도체층(13lb), 제2의 n+형 반도체층(131c), p형 반도체층(132), p+형 반도체층(132a), 게이트 절연막(134), 게이트 전극(135a), 소스 전극(135b) 및 드레인 전극(135c)을 갖추고 있는 금속산화막 반도체 전계효과 트랜지스터(MOSFET)의 호적한 일례를 제시한다. 한편, p+형 반도체층(132a)은 p형 반도체층이어도 되고 p형 반도체층(132)과 같아도 된다.
도 14는 n-형 반도체층(141a), 제1의 n+형 반도체층(14lb), 제2의 n+형 반도체층(141c), p형 반도체층(142), 게이트 전극(145a), 소스 전극(145b) 및 드레인 전극(145c)을 갖추고 있는 접합 전계효과 트랜지스터(JFET)의 호적한 일례를 나타낸다.
도 15는 n형 반도체층(151), n-형 반도체층(151a), n+형 반도체층(15lb), p형 반도체층(152), 게이트 절연막(154), 게이트 전극(155a), 이미터 전극(155b) 및 콜렉터 전극(155c)을 갖추고 있는 절연 게이트형 바이폴라트랜지스터(IGBT)의 호적한 일례를 제시한다.
(LED)
본 발명의 반도체장치가 발광 다이오드(LED)일 경우의 일례를 도 16에 나타낸다. 도 16의 반도체 발광 소자는 제2의 전극(165b) 상에 n형 반도체층(161)을 갖추고 있고 n형 반도체층(161) 상에는 발광층(163)이 적층되어 있다. 그리고, 발광층(163) 상에는, p형 반도체층(162)이 적층되어 있다. p형 반도체층(162) 상에는, 발광층(163)이 발생시키는 빛을 투과하는 투광성 전극(167)을 갖추고 있고 투광성 전극(167) 상에는 제1의 전극(165a)이 적층되어 있다. 한편, 도 16의 반도체 발광 소자는 전극 부분을 제외하고 보호층으로 씌워져 있어도 된다.
투광성 전극의 재료로서는 인듐(In) 또는 티탄(Ti)을 포함하는 산화물의 도전성 재료 등을 들 수 있다. 보다 구체적으로는, 예를 들면, In2O3, ZnO, SnO2, Ga2O3, TiO2, CeO2 또는 이들의 2 이상의 혼정 또는 이들로 도핑된 것 등을 들 수 있다. 이들 재료를 스퍼터링 등의 공지의 수단으로 설치하는 것에 의해 투광성 전극을 형성할 수 있다. 또한, 투광성 전극을 형성한 후에, 투광성 전극의 투명화를 목적으로 한 열어닐링을 실시해도 된다.
도 16의 반도체 발광 소자에 의하면, 제1의 전극(165a)을 정극, 제2의 전극(165b)을 부극으로 하고 양자(者)를 통하여 p형 반도체층(162), 발광층(163) 및 n형 반도체층(161)에 전류를 흐르게 함으로써 발광층(163)이 발광하도록 되어 있다.
제1의 전극(165a) 및 제2의 전극(165b)의 재료로서는, 예를 들면 Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd 혹은 Ag 등의 금속 또는 이들의 합금, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐 주석(ITO), 산화 아연 인듐(IZO) 등의 금속산화물도전막, 폴리 아닐린, 폴리 티오펜 또는 폴리피롤 등의 유기도전성 화합물 또는 이 혼합물 등을 들 수 있다. 전극의 형성법은 특별히 한정되지 않고 인쇄 방식, 스프레이법, 코팅방식 등의 습식방식, 진공증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD법 등의 화학적 방식 등에서 상기 재료와의 적성을 고려하여 적당히 선택한 방법에 따라 상기 기판 상에 형성할 수 있다.
한편, 발광 소자의 다른 형태를 도 17에 나타낸다. 도 17의 발광 소자에서는, 기판(169) 상에 n형 반도체층(161)이 적층되어 있고 p형 반도체층(162), 발광층(163) 및 n형 반도체층(161)의 일부를 잘라내는 것에 의해 노출시킨 n형 반도체층(161)의 반도체층 노출면 상의 일부에 제2의 전극(165b)이 적층되어 있다.
[실시예]
이하, 본 발명의 실시예를 설명한다.
<실시예 1>
1. 성막장치
도 18을 이용하여 본 실시예에서 이용한 미스트 CVD장치(19)를 설명한다. 미스트 CVD장치(19)는 기판(20)을 재치하는 서셉터(21)와 캐리어 가스를 공급하는 캐리어 가스 공급 수단(22)과 캐리어 가스 공급 수단(22)으로부터 송출되는 캐리어 가스의 유량을 조절하기 위한 유량 조절 밸브(23)와 원료 용액(24a)이 수용되는 미스트 발생원(24)과 물(25a)을 담을 수 있는 용기(25)와, 용기(25)의 바닥면에 설치된 초음파 진동자(26)와, 내경 40mm의 석영관으로 이루어지는 공급관(27)과, 공급관(27)의 주변부에 설치된 히터(28)를 갖추고 있다. 서셉터(21)는 석영으로 이루어지고 기판(20)을 재치하는 면이 수평면으로부터 경사지게 되어있다. 공급관(27)과 서셉터(21)를 모두 석영으로 제작함으로써, 기판(20) 상에 형성되는 막 내에 장치유래의 불순물이 혼입하는 것을 억제하고 있다.
한편, 서셉터(21)로서 도 19에 나타내는 서셉터(51)를 이용했다. 한편, 서셉터의 경사각을 45°로 하고, 공급관 내의 기판·서셉터의 총면적을 도 19에 나타낸 바와 같이, 서셉터 영역을 서서히 커지도록 하고 배출 영역은 서서히 좁아지도록 해 도 20에 나타낸 바와 같이, 서셉터 영역을 배출 영역보다도 커지도록 구성했다.
2. 원료 용액의 조정
브롬화 갈륨과 산화 게르마늄을 갈륨에 대한 게르마늄의 원자비가 1:0.05가 되도록 수용액을 조정했다. 이 경우, 48% 브롬화수소산용액을 부피비로 10%를 함유시켰다. 조건 1에서는, 산화 게르마늄의 농도는 5.0×10-3mol/L로 했다.
이 원료 용액(24a)을 미스트 발생원(24) 내에 수용했다.
3. 성막준비
다음, 기판(20)으로서, 1변이 10mm인 정방형인 두께 600μm의 c면 사파이어 기판을 서셉터(21) 상에 설치시키고 히터(28)를 작동시켜 공급관(27) 내의 온도를 500℃까지 승온시켰다. 다음, 유량 조절 밸브(23)를 열고 캐리어 가스 공급 수단(22)으로부터 캐리어 가스를 공급관(27) 내에 공급하고 공급관(27)의 분위기를 캐리어 가스로 충분히 치환한 후, 캐리어 가스의 유량을 5L/min로 조절했다. 캐리어 가스로서는, 산소 가스를 이용했다.
4. 막 형성
다음, 초음파 진동자(26)를 2.4MHz로 진동시키고 그 진동을 물(25a)을 통하여 원료 용액(24a)에 전파시키는 것에 의해, 원료 용액(24a)을 미립자화시켜 원료 미립자를 생성했다.
이 원료 미립자가 캐리어 가스에 의해 공급관(27) 내에 도입되어 공급관(27) 내에서 반응하고 기판(20)의 성막면에서의 CVD반응에 의해 기판(20) 상에 막을 형성했다.
5. 평가
얻어진 막의 상의 동정(同定)을 했다. 동정은 XRD회절장치를 이용하여 15도로부터 95도의 각도로 2θ/ω스캔을 실시함으로써 진행했다. 측정은 CuKα선을 이용하여 실시했다. 그 결과, 얻어진 막은 α-Ga2O3이었다. 또한, 얻어진 결정성 반도체막의 막두께는 3.5μm이었다.
얻어진 막의 전기 특성의 평가로서는 van der pauw법에 의해, 홀 효과(Hall effect) 측정을 실시했다. 측정 환경으로서는, 실온에서 인가자장(印加磁場)의 주파수는 50mHz로 했다. 그 결과, 캐리어 밀도는 4.33×1018(1/cm2)이며 이동도는 19(cm2/V·s)이었다.
<실시예 2>
브롬화 갈륨과 산화 게르마늄을 갈륨에 대한 게르마늄의 원자비가 1E-7, 1E-6, 8E-5, 4E-4, 2E-3, 1E-2, 2E-1, 8E-1이 되도록 각각 원료 용액을 조정했다. 이 경우, 48% 브롬화수소산용액을 부피비로 10%를 함유시켰다. 실시예 1과 같은 성막조건으로 성막을 하고 SIMS를 이용하여 입사 이온종은 산소, 출력 3kV, 200nA로 불순물 농도의 정량 분석을 실시했다. 그 결과를 도 21에 나타낸다. 도 21에 도시한 바와 같이, 액중 도펀트 함유 비율과 결정막 중의 도핑량이 상관관계를 가지며, 액중 도펀트 함유 비율을 조정함으로써, 형성되는 막 중의 도핑 농도를 용이하게 제어할 수 있는 것을 알아냈다.
<실시예 3>
산화 게르마늄의 농도를 5.0×10-3mol/L 대신에 1.0×10-3mol/L로 한 것 이외에는 조건 1과 동일하게 하여 n+형 반도체층으로서 게르마늄을 도핑한 α-Ga2O3막을 c면 사파이어 기판 상에 성막하고, 이어서, 막 상에 n-형 반도체층으로서, 도핑하지 않은 α-Ga2O3막을 성막했다. n-형 반도체층의 형성에 대해서는, 아무것도 도핑하지 않은 것 이외에는, 상기와 동일하게 하여 성막함으로써 진행했다. 얻어진 결정성 반도체막의 막두께는 7.6μm이며 성막 시간은 180분이었다. 그리고, 도 22에 도시한 바와 같이, n-형 반도체층(101a)의 일부를 에칭한 후, 스퍼터링으로 n+형 반도체층(10lb) 상에 Ti로 이루어지는 오믹 전극(105b)을, n-형 반도체층(101a) 상에 Pt로 이루어지는 쇼트키 전극(105a)을 각각 설치하여 SBD를 제작했다. 얻어진 SBD에 대하여 SIMS분석(Cs 3kV 200nA Ap16% Raster400)을 진행했다. 결과를 도 23에 나타낸다. 도 23에 나타낸 바와 같이, 횡축의 스퍼터링 시간으로 1500초를 지난 부근까지는 게르마늄이 포함되어 있지 않고, 또한 1500초를 지난 부근으로부터 4000초 부근까지는 게르마늄이 균일하게 포함되어 있고, n+형 반도체층 및 n-형 반도체층이 양호하게 형성되어 있는 것을 알 수 있다.
<실시예 4>
브롬화 갈륨, 오르토규산 테트라 에틸을 각각 물질량비로 100:1이 되도록 수용액을 조정했다. 이 경우, 48% 브롬화수소산 용액을 부피비로 10%를 함유시켰다. 브롬화 규소의 농도는 1.0×10-3mol/L로 했다. 성막온도 500℃, 캐리어 가스는 질소, 유량은 5L/min의 조건으로 90분간 성막을 실시했다. 한편, 기타의 성막조건은 실시예 1과 동일하게 하여 성막했다. 얻어진 막에 대하여 XRD회절장치를 이용하여 15도로부터 95도의 각도로 2θ/ω스캔을 함으로써, 상의 동정을 실시했다. 한편, 측정에는 CuKα선을 이용했다. 그 결과, 얻어진 막은 α-Ga2O3이었다. 막두께는 2.5μm이었다.
또한, 얻어진 막에 대하여 SIMS분석(Cs 3kV 200nA Ap16% Raster400)을 실시했다. 결과를 도 24에 나타낸다. 규소가 양호하게 도핑되어 있는 것을 알 수 있다. 한편, 전기 특성 등도 게르마늄 함유의 실시예 1과 동등한 성능을 나타냈다.
<실시예 5>
실시예 3과 동일하게 하여 결정성 반도체막을 성막했다. 성막 후, 초음파진동에 의해 결정성 반도체막을 기판으로부터 박리했다. 얻어진 막에 대하여 XRD회절장치를 이용하여 15도로부터 95도의 각도로 2θ/ω스캔을 함으로써 상의 동정을 실시했다. 한편, 측정에는, CuKα선을 이용했다. 그 결과, 얻어진 α-Ga2O3이었다. 막두께는 7.6μm이며 성막 시간은 180분이었다.
또한, 얻어진 자립막에 대하여 X선회절장치를 이용하여 구조평가했다. X선회절결과로서, X선회절상을 도 25에 나타냈다. 도 25에 나타낸 바와 같이, 기판의 회절반점이 존재하지 않고 자립막인 것을 알 수 있다.
<실시예 6>
도 26에 도시한 바와 같이, 실시예 5에서 얻어진 자립막(171)에, 쇼트키 전극(175a)으로서 텅스텐을, 오믹 전극(175b)으로서 인듐을 각각 이용하여 SBD를 제작했다. 얻어진 SBD에 대하여 전류전압특성을 평가했다. 결과를 도 27에 나타낸다.
<실시예 7>
실시예 1과 동일하게 하여 결정성 반도체막을 장시간 성막했다. 얻어진 막에 대하여 XRD회절장치를 이용하여 15도로부터 95도의 각도로 2θ/ω스캔함으로써, 상의 동정을 실시했다. 한편, 측정에는 CuKα선을 이용했다. 그 결과, 얻어진 막은 α-Ga2O3이었다. 또한, 막두께는 50μm이며 막두께가 50μm이 되면 이미 막이 아니고 판상이 된다.
<실시예 8>
실시예 1과 동일하게 하여 결정성 반도체막을 성막했다. 얻어진 막에 대하여 XRD회절장치를 이용하여 15도로부터 95도의 각도로 2θ/ω스캔을 함으로써, 상의 동정을 실시했다. 한편, 측정에는 CuKα선을 이용했다. 그 결과, 얻어진 막은 α-Ga2O3이었다. 또한, 막두께는 1.9μm이었다. 얻어진 막을 그대로 이용하여 도 28에 나타낸 바와 같이 MESFET를 제작했다. 도 28의 MESFET는 게이트 전극(185a), 소스 전극(185b), 드레인 전극(185c), n형 반도체층(181) 및 기판(189)을 갖추고 있다. n형 반도체층(181)은 α-Ga2O3이며 게이트 전극(185a)은 백금(Pt)으로 이루어지고 소스 전극(185b) 및 드레인 전극(185c)은 각각 티탄(Ti) 금(Au)합금으로 형성되어 있다. 제작한 MESFET의 DC특성을 도 29에 나타낸다. 도 29에 나타낸 바와 같이, 누설전류가 거의 없고 특히 게이트 전압-25V에서 0.5nA 정도라는 결과를 얻었다. 또한, 게이트 전압 1V에서 519μA에 도달했기 때문에 온오프비도 106이라는 비교적 높은 값이었다.
<실시예 9>
9-1. 성막장치
도 30을 이용하여 본 실시예에서 이용한 미스트 CVD장치(1)를 설명한다. 미스트 CVD장치(1)는 캐리어 가스를 공급하는 캐리어 가스원(2a)과 캐리어 가스원(2a)으로부터 송출되는 캐리어 가스의 유량을 조절하기 위한 유량 조절 밸브(3a)와, 캐리어 가스(희석)을 공급하는 캐리어 가스(희석)원(2b)과, 캐리어 가스(희석)원(2b)으로부터 송출되는 캐리어 가스(희석)의 유량을 조절하기 위한 유량 조절 밸브(3b)와, 원료 용액(4a)이 수용되는 미스트 발생원(4)과, 물(5a)을 담을 수 있는 용기(5)와, 용기(5)의 바닥면에 설치된 초음파 진동자(6)와, 성막실(7)과, 미스트 발생원(4)으로부터 성막실(7)까지를 연결하는 공급관(9)과, 성막실(7) 내에 설치된 핫 플레이트(8)와, 열반응 후의 미스트, 액적 및 배기가스를 배출하는 배기구(11)를 갖추고 있다. 한편, 핫 플레이트(8) 상에는 기판(10)이 설치되어 있다.
9-2. 원료 용액의 제작
브롬화 갈륨과 산화 게르마늄을 물에 혼합하여 갈륨에 대한 게르마늄의 원자비가 1:0.01이 되도록 수용액을 조정하고, 이 경우 브롬화수소산을 부피비로 10%를 함유시켜 이것을 원료 용액으로 했다.
9-3. 성막준비
상기 2.에서 얻어진 원료 용액(4a)을 미스트 발생원(4) 내에 수용했다. 다음, 기판(10)으로서, 4인치의 사파이어 기판을 핫 플레이트(8) 상에 설치하고 핫 플레이트(8)를 작동시켜 성막실(7) 내의 온도를 550℃에까지 승온시켰다. 다음, 유량 조절 밸브(3a), (3b)를 열고 캐리어 가스원인 캐리어 가스 공급 수단(2a), (2b)로부터 캐리어 가스를 성막실(7) 내에 공급하여 성막실(7)의 분위기를 캐리어 가스로 충분히 치환한 후, 캐리어 가스의 유량을 5.0L/분으로，캐리어 가스(희석)의 유량을 0.5L/분으로 각각 조절했다. 한편, 캐리어 가스로서 산소를 이용했다.
9-4. 막형성
다음, 초음파 진동자(6)를 2.4MHz로 진동시키고, 그 진동을 물(5a)을 통하여 원료 용액(4a)에 전파시키는 것에 의해, 원료 용액(4a)을 안개화시켜 미스트(4b)를 생성시켰다. 이 미스트(4b)가 캐리어 가스에 의해, 공급관(9) 내를 통하여 성막실(7) 내로 도입되어 대기압하, 550℃에서, 성막실(7) 내에서 미스트가 열반응하여 기판(10)상에 n+층이 형성되었다. 또한, 2번째 층으로서, 산화 게르마늄을 이용하지 않는 것 이외에는 1번째 층과 같은 원료 용액을 이용하여 n+층 상에 1번째 층과 같은 조건에서 2번째 층으로서 n-층을 형성했다. 한편, 성막 시간은 4시간 30분간이었다.
또한, 도 18의 미스트 CVD장치를 이용하여 2번째 층을 상기와 동등한 조건에서 재성장시켰다. 성막 시간은 120분이었다. 결정성 반도체막의 막두께는 합계 11.9μm이며, 그중 n+층의 막두께는 3.8μm이며 n-층의 막두께는, 8.1μm이었다. 한편, XRD회절장치를 이용하여 얻어진 막의 상의 동정을 실시한바, 얻어진 막은 모두 α-Ga2O3이었다.
9-5. 전극 형성
사파이어 기판을 α-Ga2O3막으로부터 박리한 후, n-층 상에 쇼트키 전극으로서 금을, n+층 상에 오믹 전극으로서 Ti/Au를 각각 증착에 의해 형성하여 SBD를 제작했다.
9-6. 평가
또한, 얻어진 SBD에 대하여 전류전압특성을 평가했다. 순방향에서의 결과를 도 31에 나타내고 역방향에서의 결과를 도 32에 나타낸다. 결과에서 나타낸 바와 같이, 반도체의 전기 특성이 뛰어나고 특히 역방향 바이어스 때의 내압은 300V를 넘어 본 발명품은 양호한 다이오드 특성을 가지고 있는 것을 알 수 있다.
<실시예 10>
10-1. 성막장치
실시예 9와 동일하게 도 30에 나타내는 성막장치를 이용했다.
10-2. 원료 용액(버퍼층용)의 제작
0.05M의 철 아세틸아세토네이트 수용액에 염산을 부피비로 1.5% 함유시켜 이것을 버퍼층용 원료 용액으로 했다.
10-3. 성막준비
상기 10-2.에서 얻어진 버퍼층용 원료 용액(4a)을 미스트 발생원(4) 내에 수용했다. 다음, 기판(10)으로서, 사파이어 기판을 핫 플레이트(8) 상에 설치하고 핫 플레이트(8)를 작동시켜 히터의 온도를 550℃까지 승온시켰다. 다음, 유량 조절 밸브(3a), (3b)를 열고 캐리어 가스원인 캐리어 가스 공급 수단(2a), (2b)로부터 캐리어 가스를 성막실(7) 내에 공급하여 성막실(7)의 분위기를 캐리어 가스로 충분히 치환한 후, 캐리어 가스의 유량을 2.0L/분으로, 캐리어 가스(희석)의 유량을 0.5L/분으로 각각 조절했다. 한편, 캐리어 가스로서 질소를 이용했다.
10-4. 버퍼층의 형성
다음, 초음파 진동자(6)를 2.4MHz로 진동시키고 그 진동을 물(5a)을 통하여 원료 용액(4a)에 전파시키는 것에 의해 원료 용액(4a)을 안개화시켜 미스트(4b)를 생성시켰다. 이 미스트(4b)가 캐리어 가스에 의해, 공급관(9) 내를 통하여 성막실(7) 내에 도입되어 대기압하, 550℃에서, 성막실(7) 내에서 미스트가 열반응하여 기판(10) 상에 버퍼층이 형성되었다. 한편, 성막 시간은 30분간이었다.
10-5. 원료 용액의 제작
0.05M의 브롬화 갈륨 수용액을 준비하고 이 때 브롬화수소산을 부피비로 20%를 함유시키고 또한 갈륨에 대하여 주석이 8원자%가 되도록 브롬화 주석을 가하여, 이것을 원료 용액으로 했다.
10-6. 성막준비
상기 10-5.에서 얻어진 원료 용액(4a)을 미스트 발생원(4) 내에 수용했다. 다음, 기판(10)으로서, 버퍼층 부착의 사파이어 기판을 핫 플레이트(8) 상에 설치하고 핫 플레이트(8)를 작동시켜 히터의 온도를 500℃까지 승온시켰다. 다음, 유량 조절 밸브(3a), (3b)를 열고 캐리어 가스원인 캐리어 가스 공급 수단(2a), (2b)로부터 캐리어 가스를 성막실(7) 내에 공급하여 성막실(7)의 분위기를 캐리어 가스로 충분히 치환한 후, 캐리어 가스의 유량을 1.0L/분으로, 캐리어 가스(희석)의 유량을 0.5L/분으로 각각 조절했다. 한편, 캐리어 가스로서 포밍 가스(H2:N2=5:95)를 이용했다.
10-7. 막형성
다음, 초음파 진동자(6)를 2.4MHz로 진동시키고 그 진동을 물(5a)을 통하여 원료 용액(4a)에 전파시키는 것에 의해, 원료 용액(4a)을 안개화시켜 미스트(4b)를 생성시켰다. 이 미스트(4b)가 캐리어 가스에 의해 공급관(9) 내를 통하여 성막실(7) 내에 도입되고 대기압하, 500℃에서, 성막실(7) 내에서 미스트가 열반응하여 기판(10) 상에 버퍼층이 형성되었다. 한편, 성막 시간은 300분간이었다.
10-8. 박리막
진한 염산으로 버퍼층을 녹이고 상기 10-4.에서 얻은 막을 기판으로부터 박리했다. 얻어진 막의 막두께는 4μm이었다. 또한, X선회절장치를 이용하여 막의 동정을 실시한 바, α-Ga2O3이었다. XRD의 결과를 도 33에 나타낸다. 도 33에 나타낸 바와 같이, 사파이어 기판의 피크도 버퍼층의 피크도 없고 α-Ga2O3이 말끔한 박리막인 것을 알 수 있다. 또한, 얻어진 α-Ga2O3막을 레이저로 한변의 길이가 1mm인 정방형으로 잘라냈다. 잘라내기 전의 α-Ga2O3막의 사진을 도 34에 나타내고 잘라낸 후의 α-Ga2O3막을 도 35에 나타낸다. 도 34에 나타낸 바와 같이, 얻어진 박리막은, 한변의 길이가 5mm 이상인 정방형의 대면적을 가지고 있었다. 또한, 도 35에 나타낸 바와 같이, 한변의 길이가 1mm인 정방형의 양질인 α-Ga2O3막을 잘라낼 수 있다.
본 발명의 결정성 반도체막 및 판상체는 반도체(예를 들면 화합물반도체전자 디바이스 등), 전자 부품·전기기기부품, 광학·전자사진관련 장치, 공업부재 등 모든 분야에 이용할 수 있지만, 반도체 특성이 뛰어나기 때문에 특별히 반도체장치에 유용하다.
1 미스트 CVD장치
2a 캐리어 가스원
2b 캐리어 가스(희석)원
3a 유량 조절 밸브
3b 유량 조절 밸브
4 미스트 발생원
4a 원료 용액
4b 미스트
5 용기
5a 물
6 초음파 진동자
7 성막실
8 핫 플레이트(hot plate)
9 공급관
10 기판
11 배기구
19 미스트 CVD장치
20 기판
21 서셉터
22 캐리어 가스 공급 수단
23 유량 조절 밸브
24 미스트 발생원
24a 원료 용액
25 용기
25a 물
26 초음파 진동자
27 성막실
28 히터
51 서셉터
52 미스트 가속 수단
53 기판유지부
54 지지부
55 공급관
61 기판·서셉터 영역
62 배출 영역
101a n-형 반도체층
10lb n+형 반도체층
102 p형 반도체층
103 반절연체층
104 절연체층
105a 쇼트키 전극
105b 오믹 전극
109 기판
111a n-형 반도체층
11lb n+형 반도체층
114 반절연체층
115a 게이트 전극
115b 소스 전극
115c 드레인 전극
118 완충층
121a 밴드갭이 넓은 n형 반도체층
12lb 밴드갭이 좁은 n형 반도체층
121c n+형 반도체층
123 p형 반도체층
124 반절연체층
125a 게이트 전극
125b 소스 전극
125c 드레인 전극
128 완충층
129 기판
131a n-형 반도체층
13lb 제1의 n+형 반도체층
131c 제2의 n+형 반도체층
132 p형 반도체층
134 게이트 절연막
135a 게이트 전극
135b 소스 전극
135c 드레인 전극
138 완충층
139 반절연체층
141a n-형 반도체층
14lb 제1의 n+형 반도체층
141c 제2의 n+형 반도체층
142 p형 반도체층
145a 게이트 전극
145b 소스 전극
145c 드레인 전극
151 n형 반도체층
151a n-형 반도체층
15lb n+형 반도체층
152 p형 반도체층
154 게이트 절연막
155a 게이트 전극
155b 이미터 전극
155c 콜렉터 전극
161 n형 반도체층
162 p형 반도체층
163 발광층
165a 제1의 전극
165b 제2의 전극
167 투광성 전극
169 기판
171 α-Ga2O3층
175a 텅스텐 전극
175b 인듐 전극
181 n형 반도체층
185a 게이트 전극
185b 소스 전극
185c 드레인 전극
189 기판

Claims (11)

  1. 코랜덤 구조를 가지는 산화물반도체가 결정성 반도체막의 전체 성분에 대하여 원자비로 50% 이상 포함되어 있는, 상기 결정성 반도체막으로 이루어지는 반도체층과 전극을 적어도 구비하는 반도체장치로서, 상기 결정성 반도체막의 막두께가 1μm 이상이고, 또한, 상기 반도체층이, 트렌치 홈으로 이루어지는 트렌치 구조를 갖는 것을 특징으로 하는, 반도체장치.
  2. 제 1 항에 있어서,
    상기 트렌치 구조가, 복수의 트렌치 홈으로 이루어지는, 반도체장치.
  3. 제 1 항에 있어서,
    상기 전극이, 상기 트렌치 홈 내에 형성되어 있는, 반도체장치.
  4. 제 1 항에 있어서,
    상기 전극이, 절연막을 통하여 상기 트렌치 홈 내에 형성되어 있는, 반도체장치.
  5. 제 1 항에 있어서,
    상기 산화물반도체가, 갈륨, 인듐 및 알루미늄으로부터 선택되는 1종 또는 2종 이상의 산화물을, 상기 산화물반도체의 전체 성분에 대하여 원자비로 50% 이상 포함하는, 반도체장치.
  6. 제 1 항에 있어서,
    상기 산화물반도체가, 적어도 갈륨을 포함하는, 반도체장치.
  7. 제 1 항에 있어서,
    상기 결정성 반도체막이, n-형 반도체층 및 n+형 반도체층을 포함하는 다층막인, 반도체장치.
  8. 제 1 항에 있어서,
    종형 장치인, 반도체장치.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    다이오드인, 반도체장치.
  10. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    트랜지스터인, 반도체장치.
  11. 제 1 항에 있어서,
    파워 디바이스인, 반도체장치.
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