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KR101041866B1 - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

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KR101041866B1
KR101041866B1 KR1020090069032A KR20090069032A KR101041866B1 KR 101041866 B1 KR101041866 B1 KR 101041866B1 KR 1020090069032 A KR1020090069032 A KR 1020090069032A KR 20090069032 A KR20090069032 A KR 20090069032A KR 101041866 B1 KR101041866 B1 KR 101041866B1
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재단법인대구경북과학기술원
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Abstract

본 개시는 다이오드 및 전계효과 트랜지스터와 같은 반도체 소자의 제조 방법에 관한 것으로, 활성화 영역을 위한 산화물 반도체층의 형성 시, 적어도 가스 분위기를 포함한 공정 조건을 조절하여 상기 산화물 반도체층의 전기적 특성을 조절하는 단계를 포함할 수 있고, 상기 가스 분위기는 캐리어 가스에서 산소의 비율을 조절하는 것일 수 있으며, 상기 산화물 반도체층 상에 쇼트키 접합 특성 또는 오믹 접합 특성을 갖는 금속층을 형성하는 단계를 더 포함하여, 반도체 소자의 특성을 향상하고, 기존의 공정을 통하여 금속 전극의 선택 사용을 용이하게 하며, 소자의 소형화에 따른 단채널 등의 문제를 해결하고, 기존의 실리콘 기반 전자소자를 탈피할 수 있다.
산화물 반도체, 활성화 영역, 쇼트키 접합, 오믹 접합, 가스 분위기

Description

반도체 소자 제조 방법{Method of fabricating Semiconductor Device}
본 개시는 다이오드 및 전계효과 트랜지스터와 같은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 산화물 반도체를 활성화 영역으로 사용하고, 저온 공정을 통하여 유연한 기판위에 제작할 수 있도록 하며, 소자의 고 직접화와 소형화에 따른 단 채널(short channel) 현상을 방지하기 위해 쇼트키 장벽(Schottky barrier) 구조를 적용하여 소자의 특성을 향상시킨, 반도체 소자 제조 방법에 관한 것이다.
일반적으로, 반도체 소자는 기존의 실리콘 기반으로 많은 발전을 이룩해 왔으며, 이를 이용한 디스플레이 분야의 소자 중 하나인 박막 트랜지스터(Thin film transistor)가 최근 몇 년간 구동소자로 활용되고 있고, 다양한 응용 분야에서 두각을 나타내고 있다.
현재 디스플레이용 구동 및 스위칭 소자로는 수소화된 비정질 실리콘 박막트랜지스터(a-Si-TFT:H) 및 많은 곳에서 연구 되고 있는 다결정 실리콘 박막 트랜지스터(poly-Si-TFT)가 있다.
비정질 실리콘 박막트랜지스터는 유리 기판위에 넓은 면적과 낮은 기판온도 에서 집적하는 공정이 가능할 뿐만 아니라 높은 안정성과 제작비가 저렴하다는 장점을 가지고 있으나, 낮은 이동도(mobility)를 가지고 있어 빠른 속도를 요구하는 구동회로를 구성하기에는 장벽이 높은 현실이다. 이와 달리 다결정 실리콘은 저온 공정 기술의 발달과 함께 높은 이동도를 가지는 특성 등의 장점으로 인하여 많은 연구가 진행되고 있지만, 균일도(uniformity)가 떨어지는 등의 단점으로 인하여 아직까지는 해결해야 할 문제점이 존재하고 있다.
위에서 언급한 비정질 및 결정형 실리콘 기술의 문제점을 극복하기 위하여 산화물 반도체의 기술 연구가 활발히 진행되고 있다.
　최근 몇 년간 차세대 디스플레이의 구동소자로써 산화물 반도체인 ZnO 계열의 n형 산화물 반도체의 연구가 여러 곳에서 진행되고 있는데, ZnO 계열의 박막 및 소자들은 높은 이동도를 가지고 있어 구동회로에 내장이 가능할 뿐만 아니라 구동 소자로써도 활용이 가능하지만, 전기적으로나 광학적으로 불안정한 특성 때문에 B, Al, Ga, In과 같은 3족의 원소를 도핑 하여 안정적인 전기적 및 광학적인 특성을 가지게 되어 디스플레이, 태양전지, 메모리,　광학-전자 등 다양한 분야에서 활용되기 시작했다.　
하지만 위와 같은 장점을 가지고 있음에도 불구하고, 전자 소자 분야에서 ZnO 기반의 소자들은 대부분 n 형의 물질의 특성을 보이고 있고, p형의 특성을 띠고 있는 ZnO 계열은 공정에 있어서 안정성과 정공의 농도 조절이 필수적이기 때문에 제작이 쉽지 않아 p-n 접합 소자와 실리콘 기반에서 가능한 CMOS구조의 제작이 어려운 현실이다. 이로 인하여 p-n 다이오드형의 소자를 대신하여 금속-반도체 접 합 구조의 쇼트키 다이오드 구조의 연구가 진행되고 있는 현실이다.
하지만 쇼트키 접합의 구조를 하고 있는 대부분의 공정 제작에는 일함수가 일정한 ZnO 계열 박막 상에 일함수가 일정할 뿐만 아니라 큰 금속을 증착하여 다이오드 특성을 얻었을 뿐이다. 또한 ZnO를 활성화 영역으로 하며 고속 스위칭 및 가스(gas) 센서로 쓰이는 MESFET 소자의 공정 재료 선택 역시 쇼트키 접합의 금속과 산화물 접합의 일함수 차가 큰 재료를　게이트로 이용하였고 오믹(ohmic) 접합용 금속을 소스 및 드레인 전극을　선택함으로써 제작하였을 뿐이다.
현재 ZnO 기반의 산화물 반도체에 있어서의 발전은 n-형 물질이 대부분이고, p형 물질의 기술 개발은 이루어졌으나 그 공정이 까다롭고, 재현성이 없어 실리콘 기반의 p-n 접합 다이오드형 등의 소자 기술 개발이 어렵다. 이에 따라 기존의 p-형 실리콘과 n-형의 물질을 가지는 ZnO 기반의 산화물 접합으로 이루어진 소자 개발이 주가 되고 있는 현실이다. 반면 다이오드 제작에 있어서 금속 물질 과 산화물 반도체 접합을 시켜 제작한 쇼트키 다이오드 연구는 여러 곳에서 진행되었지만, 일함수가 높은 금속의 물질을 제작한다거나 활성화 영역의 극면을 바꿔 제작 하였을 뿐이다.
본 발명의 일 측면은 위에서 언급한 기존의 방법에서 벗어나 금속과 산화물 반도체간의 계면의 일함수 차를 인위적으로 제어할 수 있는 공정 기술을 제공하여 보다 쉽게 반도체 소자를 제작할 수 있도록 하는 것이다.
본 발명의 다른 측면은 산화물 반도체를 이용한 활성화 영역의 형성 시 그 활성화 표면(surface)의 전자 친화도(electron affinity)나 일함수(work function)를 조절할 수 있도록 하여 일함수가 일정한 금속과 쇼트키 장벽을 쉽게 만들 수 있도록 하는, 반도체 소자로서의 다이오드의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 측면은 위와 같은 쇼트키 장벽 형성 기술을 이용하여 소스 및 드레인과 활성화 영역인 채널영역 사이에 쇼트키 장벽을 만듦으로써 소자의 소형화에 따른 산화물 반도체에서의 단채널 효과를 억제 할 수 있도록 하는, 반도체 소자로서의 전계효과 트랜지스터의 제조 방법 또는 이를 이용한　금속과 산화물 반도체 접합 전계 효과 트랜지스터 구조인 MESFET(Metal semiconductor field-effect transistor) 제조 방법을 제공하는 것이다.
본 발명의 일 측면에 따른 반도체 소자 제조 방법은, 활성화 영역을 위한 산화물 반도체층의 형성 시, 적어도 가스 분위기를 포함한 공정 조건을 조절하여 상기 산화물 반도체층의 전기적 특성을 조절하는 단계를 포함할 수 있고, 상기 가스 분위기는 캐리어 가스에서 산소의 비율을 조절하는 것일 수 있으며, 상기 산화물 반도체층 상에 쇼트키 접합 특성 또는 오믹 접합 특성을 갖는 금속층을 형성하는 단계를 더 포함할 수 있다. 상기 쇼트키 접합 특성을 갖는 상기 금속층은 일 예로 일함수 5eV 이상을 갖는 금속으로 이루어진 것일 수 있고, 이와 같은 금속은 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 팔라듐(Pd), 이리듐(Ir), 및 코발트(Co) 중 하나 이상을 포함할 수 있다. 또한, 상기 산화물 반도체층은 인듐(In) 산화물, 갈 륨(Ga) 산화물, 아연(Zn) 산화물, 알루미늄(Al) 및 주석(Sn) 산화물 중 하나 이상의 금속 산화물을 포함하는 n형 또는 p형 산화물 반도체로 형성할 수 있다.
본 발명의 다른 측면에 따른 반도체 소자 제조 방법은, 기판상에 제 1 활성화 영역층을 형성하되, 적어도 가스 분위기를 포함한 제 1 공정 조건을 조절하여 상기 제 1 활성화 영역층의 전기적 특성을 조절하는 단계; 상기 제 1 활성화 영역층에 정의된 소오스 영역 및 드레인 영역 상에 제 2 활성화 영역층을 형성하되, 적어도 가스 분위기를 포함한 제 2 공정 조건을 조절하여 상기 제 2 활성화 영역층의 전기적 특성을 상기 제 1 활성화 영역층과 다르게 조절하는 단계; 및 상기 제 2 활성화 영역층 상에 소오스 전극 및 드레인 전극을 형성하고, 상기 제 1 활성화 영역층에 정의된 게이트 영역상에 게이트 전극을 형성하는 단계를 포함할 수 있다. 상기 제 1 공정 조건은 20 mTorr 이하의 압력에서 O2/(Ar+O2) 비율이 5% 이하인 상기 가스 분위기를 포함할 수 있고, 상기 제 2 공정 조건은 20 mTorr 이하의 압력에서 O2/(Ar+O2) 비율이 5% 이상인 상기 가스 분위기를 포함할 수 있다. 또한, 상기 제 1 및 제 2 활성화 영역층은 인듐(In) 산화물, 갈륨(Ga) 산화물, 아연(Zn) 산화물, 알루미늄(Al) 및 주석(Sn) 산화물 중 하나 이상의 금속 산화물을 포함하는 n형 또는 p형 산화물 반도체로 형성할 수 있다.
본 발명의 또 다른 측면에 따른 반도체 소자 제조 방법은, 기판상에 제 1 활성화 영역층을 형성하되, 적어도 가스 분위기를 포함한 제 1 공정 조건을 조절하여 상기 제 1 활성화 영역층의 전기적 특성을 조절하는 단계; 상기 제 1 활성화 영역 층에 정의된 게이트 영역 상에 제 2 활성화 영역층을 형성하되, 적어도 가스 분위기를 포함한 제 2 공정 조건을 조절하여 상기 제 2 활성화 영역층의 전기적 특성을 상기 제 1 활성화 영역층과 다르게 조절하는 단계; 및 상기 제 1 활성화 영역층에 정의된 소오스 영역 및 드레인 영역 상에 소오스 전극 및 드레인 전극을 형성함과 아울러, 상기 제 2 활성화 영역층 상에 게이트 전극을 형성하는 단계를 포함할 수 있다. 상기 제 1 공정 조건에서 상기 가스 분위기는 O2/(Ar+O2)의 비율이 5% 이상이 되도록 조절하는 것일 수 있고, 상기 제 2 공정 조건에서 상기 가스 분위기는 O2/(Ar+O2)의 비율이 5% 이하로 조절하는 것일 수 있다. 또한, 상기 제 1 및 제 2 활성화 영역층은 인듐(In) 산화물, 갈륨(Ga) 산화물, 아연(Zn) 산화물, 알루미늄(Al) 및 주석(Sn) 산화물 중 하나 이상의 금속 산화물을 포함하는 n형 또는 p형 산화물 반도체로 형성하는 것일 수 있다. 또한, 상기 소오스 전극, 상기 드레인 전극, 및 상기 게이트 전극은 동일 금속층에 의해 형성될 수 있다.
본 발명의 또 다른 측면에 따른 반도체 소자 제조 방법은, 기판상에 활성화 영역층을 형성하되, 적어도 가스 분위기를 포함한 공정 조건을 조절하여 상기 활성화 영역층에 정의된 적어도 소오스 영역 및 드레인 영역의 전기적 특성을 조절하는 단계; 상기 소오스 영역 및 상기 드레인 영역 상에 소오스 전극 및 드레인 전극을 각각 형성하는 단계; 상기 활성화 영역층 상에 정의된 게이트 영역 상에 게이트 절연층을 형성하는 단계; 및 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계를 포함할 수 있다. 상기 공정 조건에서 상기 가스 분위기는 O2/(Ar+O2)의 비율을 5% 이하가 되도록 조절하는 것일 수 있고, 상기 활성화 영역층은 인듐(In) 산화물, 갈륨(Ga) 산화물, 아연(Zn) 산화물, 알루미늄(Al) 및 주석(Sn) 산화물 중 하나 이상의 금속 산화물로 이루어진 것일 수 있다. 또한, 상기 활성화 영역층은 5nm~200nm의 두께로 이루어질 수 있고, 상기 게이트 절연층은 SiO2보다 유전 상수가 큰 고유전물질로 이루어질 수 있다.
이상에서 설명한 바와 같이 본 발명의 다양한 측면에 따른 반도체 소자 제조 방법에 따르면, 저온 공정을 통하여 다양한 기판 상에 제작할 수 있고 투명하거나 유연한 기판도 활용할 수 있다. 또한, 활성화 층을 증착할 때 케리어 가스를 조절하여 활성화 층의 전자 친화도 및 일함수를 조절하고, 그 활성화 층 상에 비교적 일함수가 큰 금속을 증착하여 후 열처리 공정 없이 다이오드를 제작할 수 있다. 또한, 상기 다이오드 제작과 동일한 방법으로 활성화 층을 제작한 후 일함수 가 작은 금속을 사용하여 오믹 소스 및 드레인을 형성하고, 일함수가 큰 게이트 금속 전극을 형성하여 MESFET 구조를 제작할 수 있다. 또한, 기판상에 위와 같은 방법의 활성화 층을 형성 후 유전율이 높은 게이트 절연막을 형성하고, 금속 게이트 전극을 증착하고, 소스 및 드레인을 형성하기 위하여 패터닝 및 식각하며, 활성화 영역과 소스 및 드레인 간의 접합 형성 시 전자에 대하여 낮은 장벽을 형성하여 MOSFET 구조를 제작할 수 있다.
이상에서 설명한 바와 같이 본 발명의 다양한 측면에 따르면, 금속과 접촉하 는 활성화 면의 전기적 특성을 변화 시켜 쇼트키 접합 또는 오믹 접합을 구성하므로, 쇼트키 접합 다이오드 및 이를 응용한 트랜지스터 등과 같은 반도체 소자의 특성을 좋게 할 뿐만 아니라 기존의 공정을 통하여 금속 전극의 선택 사용을 용이하게 하며, 소자의 소형화에 따른 단채널 등의 문제를 해결하며, 기존의 실리콘 기반 전자소자를 탈피할 수 있는 효과가 창출된다.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하는 도 면으로, 반도체 다이오드 소자의 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 다이오드 소자는 기판(101), 기판(101)상의 음극 전극(102), 음극 전극(102)상의 활성화 층(103), 및 활성화 층(또는 활성화 영역층이라 칭함) (103) 위의 금속 양극 전극(104)을 포함한다.
기판(101)은 유연하고 투명한 ITO 기판을 사용할 수 있으며, 활성화 층(103)은 ZnO 계열에 In, Ga, Sn, Zr, Ti, Hf, Li, Al 등의 물질 중 적어도 하나가 일정하게 도핑 물질로 포함되거나 ZnO와 같은 비율로 형성된 산화물 반도체 물질로 이루어 질 수 있다.
활성화 층(103)의 형성 방법은 예를 들어 저온 공정이 가능한 PVD(Physical vapor deposition), PLD (Pulsed Laser Deposition), MOCVD(Metal organic CVD) 방법 등이 이용 될 수 있으며, 졸-겔 및 Metal-halide 전구체(precursor) 등을 이용하여 박막을 형성하는 방법 또한 사용할 수 있다.
또한, 본 발명의 실시예에 따른 활성화 층(103)의 형성 시, 비교적 일정한 일함수의 금속 즉, 본 실시예에서는 금속 양극 전극(104)에 대해 적합한 반도체 특성인 활성화 층(103)의 전자 친화도를 조절하여 비교적 차이가 큰 장벽(qΦn=qΦm-qχ: qΦm=금속 일함수, qχ=활성화 층(산화물 반도체)의 전자 친화도)을 형성함으로써 비교적 낮은 일함수를 가지는 금속에서도 쇼트키 접합을 형성하도록 한다. 금속의 일함수는 진공 준위와 페르미 준위 사이의 차, 전자 친화도는 전도대 바닥서 진 공 준위까지의 차를 말한다. ZnO 계열의 물질은 반도체 물질이기에 도핑을 통해 전도대 근처의 도너 준위(Doner level)를 변화 시킬 수 있을 뿐만 아니라, ZnO 계열을 형성 도중이나 그 이후에 도너 준위를 변화시켜 전자 친화도를 변화 시킬수 있어 금속과의 접합을 용이하게 선택 할 수 있다. 　
즉, 본 발명의 실시예에 따르면 활성화 층(103)의 형성 시 적어도 가스 분위기를 포함한 공정 조건을 조절하여 해당 활성화 층(103)의 전기적 특성으로서의 전자 친화도를 조절할 수 있고, 본 실시예에서 가스 분위기는 캐리어 가스에서 산소의 비율을 달리하여 조절할 수 있는데, 예를 들어 본 실시예에 따른 활성화 층(103)은 아르곤과 산소의 비율을 조절하여 형성된 InGaZnO 산화물 반도체로 형성할 수 있다.
본 실시예에서, 금속 양극 전극(104)은 일함수 5eV 이상을 갖는 금속으로서, 예를 들어, 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 팔라듐(Pd), 이리듐(Ir), 및 코발트(Co) 중 하나 이상을 포함할 수 있다.
본 실시예에서, 활성화 층(103)은 ZnO 물질에 상기에서 제시한 In, Ga, Sn, Zr, Ti, Hf, Li, Al 등의 물질을 조절함에 따라 형성될 수 있는 p형 또는 n형 타입 모두 다 쓸 수 있다. 　n형의 경우 활성화 영역층(103)이 형성 되었을 경우 활성화 영역층(103)의 전자 친화도가 비교적 작게 형성함으로써 금속 전극(104)과 활성화 영역층(103) 사이의 쇼트키 장벽 높이가 비교적 높게 형성되어 한쪽 방향으로 전류가 흐르는 정류(rectification)특성을 향상 시키는 것이 가능하다. 쇼트키 접합 다이오드는 pn 접합 다이오드와 같이 정류 특성을 보이지만 그 메커니즘은 다수 케리 어(majority carrier)를 이용하는 점에서 다르고, 좀 더 빠른 스위칭 특성을 보여 주는 장점을 가지고 있다.
본 실시예에서 기판(101)은 ITO 전극이 형성되어 있는 유리 기판을 사용하였으며, 진공공정으로 많이 사용하고 있는 PVD(physical vapor deposition) 방식인 스퍼터링을 이용하여 유리 기판(101)위에 아르곤과 산소의 비율을 조절함으로써 형성된 InGaZnO 산화물 반도체를 증착하여 활성화 층(103)을 형성하였다.　 각기 다른 가스 분위기에서 활성화 층(103)을 형성하였으며, 그 특성을 비교한 결과가 도 2에 나타나 있다. 쇼트키 금속 접합을 위한 금속 전극(104)으로는 Au를 사용하였는데, Pt와 같이 Au 보다 일함수가 비교적 높은 금속 등을 사용하여 정류 특성을 더 좋게 변화 시킬 수 있다. 또한, 도 2(a)와 도 2(b)에 도시된 바와 같이 활성화 층(103)의 형성 시 가스 분위기의 비율을 조절함으로써 그 전기적 특성이　오믹 접촉성 특성이 나타나거나 쇼트키 접촉 특성을 보일 수 있다. 또한, 활성화 층(103)을 형성한 후 수소 가스나 플라즈마 처리를 통하여 표면의 전기적 특성을 변화 시켜 줄 수 있다.
활성화 영역의 증착 조건을 다르게 함에 따라 각기 다른 특성을 나타내는 이유는 일정한 일함수를 가지는 금속에 접하는 활성화 영역의 특성이 달라짐으로써 보여 지는 현상에서 기인한다.　 ZnO 계열은 금속과 접합하는 면의 극에 따라 접촉 특성이 달라 질 수도있고, 증착 조건의 가스 분위기에 따라 활성화 면의 특성이 변화하여 원하는 접촉을 형성할 수 있다는 것을 보여 준다. 도 2(a)의 쇼트키 접촉을 보여주는 I-V 특성 곡선은 음극 전극(102)을 ITO 전극을 사용하였고, 양극 전 극(104)을 Au를 형성하여 측정한 데이터이다. 측정은 -1V에서 1.5V까지 0.005V 간격으로 측정하였으며, 도 2(a)에서와 같이 한쪽 방향의 전류가 다른 한쪽 보다 비교적 높은 정류특성을 보여주었다. 이는 금속 과 산화물 반도체 접합이 쇼트키 전극이 형성되었음을 보여 주는 특성이다. 음의 방향의 전류에서 나타나는 전류는 음의 전압이 인가되었을 때 금속과 산화물 반도체 계면의 트랩에서 관통하여 생기는 전류로 열처리 등으로 계면특성을 좀 더 나아지게 할 수 있을 것이다.
한편, 활성화 영역의 채널의 전도성의 증가인 도너 준위 변화 즉, 전자 친화도 변화의 다른 예가 도 3에 나타나 있다. 도 3의 데이터는 IGZO를 활성화 영역으로 제작한 TFT 소자의 게이트 전압에 따른 드레인 전류의 변화를 나타낸 데이터이다. 도 3에 도시된 TFT 소자는 TFT_vac은 진공 열처리 TFT_H2는 수소 열처리를 통하여 얻은 특성이다. 도시된 바와 같이 수소 열처리한 데이터의 전류특성은 진공열처리 특성보다도 높게 나타난 것을 알 수 있는데, 이는 수소 열처리를 통하여 채널에 도너 준위가 높아져 컨덕턴스가 증가되어 전자 친화도가 변화 되었다는 것을 알 수 있다. 이는 열처리를 통하여 박막의 특성을 변화 시킬 수 있다는 것을 보여주며, 열처리뿐만 아니라 공정 중 가스 분위기를 조절함으로써 박막이라던 지 박막의 표면의 전기적 특성을 변화 할 수 있다는 것을 보여준다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면으로, 금속과 산화물 반도체 접합 전계 효과 트랜지스터 구조인 MESFET(Metal semiconductor field-effect transistor)의 단면도이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 MESFET는 기판(401), 기판(401)상에 적어도 가스 분위기를 포함한 제 1 공정 조건을 조절하여 제 1 전기적 특성을 갖도록 형성된 제 1 활성화 영역층(402), 제 1 활성화 영역층(402)에 정의된 소오스 영역 및 드레인 영역 상에 적어도 가스 분위기를 포함한 제 2 공정 조건을 조절하여 제 1 전기적 특성과 다른 제 2 전기적 특성을 갖도록 형성된 제 2 활성화 영역층(403), 제 2 활성화 영역층(403) 상에 형성된 소오스 전극(404)과 드레인 전극(405), 제 1 활성화 영역층(402)에 정의된 게이트 영역상에 형성된 게이트 전극(406), 소자를 보호하기 위해 상기 구조 전체위에 형성된 보호막(407), 및 보호막(407)을 통해 소오스/드레인 전극(404,405)과 접속되는 접속 전극(408)을 포함한다.
본 실시예에서, 제 1 공정 조건은 20 mTorr 이하의 압력에서 O2/(Ar+O2)의 비율이 5% 이하인 가스 분위기를 포함하고, 제 2 공정 조건은 20 mTorr 이하의 압력에서 O2/(Ar+O2)의 비율이 5% 이상인 가스 분위기를 포함하여, 제 1 활성화 영역층(402)은 게이트 전극(406)과 쇼트키 접합 특성을 나타내도록 하고, 제 2 활성화 영역층(403)은 소오스/드레인 전극(404,405)과 오믹 접합 특성을 나타내도록 할 수 있다.
제 1 및 제 2 활성화 영역층(402,403)은 인듐(In) 산화물, 갈륨(Ga) 산화물, 아연(Zn) 산화물, 알루미늄(Al) 및 주석(Sn) 산화물 중 하나 이상의 금속 산화물을 포함하는 n형 또는 p형 산화물 반도체로 형성할 수 있다.
도 4를 참조하면, 소스 전극(404) 및 드레인 전극(405)은 오믹 특성을 보이 는 금속 전극을 별도로 사용할 수 있지만, 소스 전극(404) 및 드레인 전극(405)을 게이트 전극(406)과 동일한 금속을 사용하되, 상술된 제 1 및 제 2 공정 조건과 같이 가스 분위기를 조절하여 게이트 영역 부분에는 쇼트키 접합을 형성하기 위한 전기적 특성을 갖는 제 1 활성화 영역층(402)을, 소스 및 드레인 영역 부분에는 오믹 접합의 전기적 특성을 보이는 제 2 활성화 영역층(403)을 형성한다.
도 5 내지 도 7은 도 4의 MESFET의 제조 공정을 설명하는 단면도이다.
도 5 내지 도 7을 참조하면, 기판(401) 상에 게이트 전극(406)과 쇼트키 접합을 이룰 수 있도록 제 1 전기적 특성을 갖는 제 1 활성화 영역층(402))을 형성하고, 제 1 할성화 영역층(402) 상의 게이트 영역 위에 포토 공정을 통해 포토레지스트(409)를 형성한 후, 소스 및 드레인 전극(404,405)을 위하여 제 1 활성화 영역층(402)의 소오스/드레인 영역 부분을 식각한다.
제 1활성화 영역층(402)의 게이트 영역을 제외한 소오스/드레인 영역 상에 소스 및 드레인 전극(404,405)과 오믹 전극 접합이 될 수 있는 제 2 활성화 영역층(403)을 형성하고, 제 2 활성화 영역층(403) 위에 소스 및 드레인 전극(404,405)을 증착시킨 후, 위 공정에 의해 게이트 영역 위에 차례로 형성된 포토레지스트(409), 제 2 활성화 영역층(403), 소오스/드레인 전극(404,405)의 형성시 형성된 금속층(403,404)을 리프트 오프(lift-off) 공정을 거쳐 제거하여 채널 부분을 노출한다.
또 한 번의 포토 공정을 통하여 쇼트키 게이트 형성을 위하여 게이트 (금속) 전극(406)을 증착하여 그 게이트 전극(406) 아래에 공핍영역을 형성토록 한다. 이 후, 소자의 보호막(407) 형성 후 컨택 홀을 통하여 컨택 전극(408)을 형성하는 과정을 통해 최종적으로 MESFET 소자를 제작한다.
본 실시예에 따른 MESFET 소자는 소스 드레인 활성화 영역 즉 제 2 활성화 영역층(403)과 소오스/드레인 전극(404,405)간의 접합 및 게이트 아래에 존재하는 채널영역의 제 1 할성화 영역층(402)과 게이트 전극(406간의 접합이 동종 접합(homo junction)구조를 하고 있는 특징을 갖는다.
도 8 내지 도 9는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면으로, 도 4와는 다른 공정으로 제조된 MESFET의 공정 단면도이다.
도 9에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 MESFET는 기판(801), 기판(801)상에 적어도 가스 분위기를 포함한 제 1 공정 조건을 조절하여 제 1 전기적 특성을 갖도록 형성된 제 1 활성화 영역층(802), 제 1 활성화 영역층(802)에 정의된 게이트 영역 상에 적어도 가스 분위기를 포함한 제 2 공정 조건을 조절하여 제 1 전기적 특성과 다른 제 2 전기적 특성을 갖도록 형성된 제 2 활성화 영역층(803), 제 1 활성화 영역층(802)에 정의된 소오스 영역과 드레인 영역상의 소오스 전극(804a) 및 드레인 전극(804b), 및 제 2 활성화 영역층(803) 상의 게이트 전극(804c)를 포함한다.
본 실시예에서, 제 1 공정 조건은 O2/(Ar+O2)의 비율이 5% 이상인 가스 분위기를 포함하고, 제 2 공정 조건은 O2/(Ar+O2)의 비율이 5% 이하인 가스 분위기를 포 함하여, 제 1 활성화 영역층(802)은 소오스/드레인 전극(804a,804b)과 오믹 접합 특성을 나타내고, 제 2 활성화 영역층(803)은 게이트 전극(804c)과 쇼트키 접합 특성을 나타내도록 할 수 있다.
본 실시예에서, 상기 제 1 및 제 2 활성화 영역층은 인듐(In) 산화물, 갈륨(Ga) 산화물, 아연(Zn) 산화물, 알루미늄(Al) 및 주석(Sn) 산화물 중 하나 이상의 금속 산화물을 포함하는 n형 또는 p형 산화물 반도체로 형성할 수 있고, 소오스 전극(804a), 드레인 전극(804b) 및 게이트 전극(804c)은 동종의 동일 금속층에 의해 형성될 수 있다.
또한 본 실시예에서, 제 1 및 제 2 활성화 영역층(402,403)은 인듐(In) 산화물, 갈륨(Ga) 산화물, 아연(Zn) 산화물, 알루미늄(Al) 및 주석(Sn) 산화물 중 하나 이상의 금속 산화물을 포함하는 n형 또는 p형 산화물 반도체로 형성할 수 있다.
도 8을 참조하면, 기판(801) 상에 활성화 영역을 증착할 때 선 증착 조건(제 1 공정 조건)은 소스 및 드레인 접합을 위한 제 1 활성화 영역층(802)으로 증착하고, 후 증착 조건(제 2 공정 조건)은 게이트 전극과 쇼트키 접합을 이룰 수 있는 제 2 활성화 영역층(803)으로 증착한다. 선 증착 조건(제 1 공정 조건)의 경우 소스 및 드레인 전극(804a,804b)에 오믹 접합이 형성 될 수 있는 조건, 즉, 진공 공정 시 O2/(Ar+O2) 비율이 5%이상의 가스 분위기에서 10~200nm의 두께로 제 1 활성화 영역층(802)을 증착한다. 이후 후 증착 조건(제 2 공정 조건)의 경우 선 증착 시와 동일한 진공 용기 안에서 증착 조건을 달리하여 게이트 전극과 쇼트키 접합을 이룰 수 있도록 제 2 공정 조건으로 제2 활성화 영역층(803)을 증착한다. 그 이후 전극을 형성하기 위하여 패턴 공정을 진행하여 포토레지스트(804)를 게이트 영역위에 형성한 후, 건식이나 습식 식각 방법을 통하여 선 증착한 제 1 활성화 영역층(802)이 드러날 때까지 제 2 활성화 영역층(803)을 식각한다. 이후 동일한 금속을 증착시켜 소스 및 드레인 전극(804a,804b)에는 오믹 접합을, 게이트 전극(804c)의 접합 부분에는 쇼트키 접합을 형성시켜 최종적으로 소자를 제작하게 된다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면으로, MOSFET의 단면도이다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 MOSFET는 기판(1001), 기판(1001) 상에 적어도 가스 분위기를 포함한 공정 조건을 조절하여 형성된 활성화 영역층(1002), 활성화 영역층(1002)의 소오스 영역 및 드레인 영역 상에 각각 형성된 소오스 및 드레인 전극(1003), 상기 활성화 영역층(1002) 상에 정의된 게이트 영역 상에 형성된 게이트 절연층(1004), 및 게이트 절연층(1004) 상의 게이트 전극(1005)을 포함한다.
본 실시예에서, 활성화 영역층(1002)의 공정 조건의 가스 분위기는 O2/(Ar+O2)의 비율을 5% 이하로 조절하는 것이고, 상기 활성화 영역층(1002)은 인듐(In) 산화물, 갈륨(Ga) 산화물, 아연(Zn) 산화물, 알루미늄(Al) 및 주석(Sn) 산화물 중 하나 이상의 금속 산화물로 이루어질 수 있으며, 활성화 영역층(1002)은 5nm~200nm의 두께로 이루어질 수 있다. 또한, 게이트 절연층(1004)은 SiO2보다 유전 상수가 큰 고유전물질로 이루어질 수 있다.
도 10을 참조하면, 기판(1001) 상에 ZnO 계열의 활성화 영역층(1002)을 증착할 때 소스 및 드레인 영역에 쇼트키 접합 구조를 하기에 알맞은 조건뿐만 아니라 기본적으로 트랜지스터로 동작하기에 알맞은 조건으로 증착하거나, 소스 및 드레인 전극 접합의 활성화 부분만 쇼트키 접합이 이루어질 수 있도록 증착한다. 또한 활성화 영역층(1002)의 두께는 공정상에서 소스 드레인(1003) 부분에 쇼트키 접합부분이 형성될 수 있는 두께로 형성한다. 상기 활성화 영역층(1002)이 형성된 기판(1001) 상에 소스 및 드레인(1003)을 형성하기 위해 패턴 공정 후 활성화 영역을 식각하고, 그 다음으로 금속을 증착하여 소스 및 드레인(1003)을 형성 한다. 소스 및 드레인 전극(1003)의 금속은 n 형의 트랜지스터를 제작하기위에 전자에 대하여 쇼트키 장벽이 형성될 수 있는 금속을 증착시킨다. 상기 제작된 금속 소스 드레인(1003)과 아닌 부분의 접합면에 쇼트키 장벽이 형성 되는 것이며, 이 접합 장벽을 관통하며 트랜지스터는 온오프 동작을 하게 된다. 활성화 영역층(1002)의 게이트 영역 상에 절연층을 형성하기 위하여 패턴 공정을 진행한 후 게이트 절연층(1004)을 형성하는데, 저온 공정이 가능하기 때문에 고온에서 결정화됨으로써 게이트 누설 전류를 유발하는 고유전율 물질인 HfO2, AlO2, Zr2O3로 형성할 수 있으며, 그 위에 게이트 전극(1005)를 형성하여 최종 MOSFET 구조의 쇼트키 관통 트랜지스터를 제작한다.
또한, 이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥 상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
이상 설명한 바와 같이, 본 발명의 다양한 실시예에 따른 반도체 소자 제조 방법은 다이오드 및 전계효과 트랜지스터와 같은 반도체 소자의 제조 기술 분야에 적용되어, 금속과 접촉하는 활성화 면의 전기적 특성을 변화 시켜 쇼트키 접합 또 는 오믹 접합을 구성하므로, 쇼트키 접합 다이오드 및 이를 응용한 트랜지스터 등과 같은 반도체 소자의 특성을 좋게 할 뿐만 아니라 기존의 공정을 통하여 금속 전극의 선택 사용을 용이하게 하며, 소자의 소형화에 따른 단채널 등의 문제를 해결하며, 기존의 실리콘 기반 전자소자를 탈피할 수 있는 매우 유용한 발명이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면으로, 반도체 다이오드 소자의 단면도
도 2(a) 및 도 2(b)는 본 발명의 실시예에 따른 반도체 다이오드 소자의 전기적 특성을 나타낸 도면,
도 3은 열처리 특성을 통한 활성화 영역의 특성 변화를 나타내는 도면,
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면으로, 금속과 산화물 반도체 접합 전계 효과 트랜지스터 구조인 MESFET(Metal semiconductor field-effect transistor)의 단면도,
도 5 내지 도 7은 도 4의 MESFET의 제조 공정을 설명하는 단면도,
도 8 내지 도 9는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면으로, 도 4와는 다른 공정으로 제조된 MESFET의 공정 단면도,
도 10은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면으로, MOSFET의 단면도이다.
< 도면의 주요 장면에 대한 부호의 설명 >
101,401,801,1001: 기판
102: 음극 전극
103,402,403,802,803,1002: 활성화 영역층(또는 산화물 반도체층)
104: 금속 양극 전극
404,405,804a,804b,1003: 소오스/드레인 전극
406,804c,1005: 게이트 전극
407: 보호막
408: 컨택 전극
409,804: 포토레지스트
1004: 게이트 절연층

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  7. 기판상에 제 1 활성화 영역층을 형성하되, 적어도 가스 분위기를 포함한 제 1 공정 조건을 조절하여 상기 제 1 활성화 영역층의 전기적 특성을 조절하는 단계;
    상기 제 1 활성화 영역층에 정의된 소오스 영역 및 드레인 영역 상에 제 2 활성화 영역층을 형성하되, 적어도 가스 분위기를 포함한 제 2 공정 조건을 조절하여 상기 제 2 활성화 영역층의 전기적 특성을 상기 제 1 활성화 영역층과 다르게 조절하는 단계; 및
    상기 제 2 활성화 영역층 상에 소오스 전극 및 드레인 전극을 형성하고, 상기 제 1 활성화 영역층에 정의된 게이트 영역상에 게이트 전극을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 공정 조건은 20 mTorr 이하의 압력에서 O2/(Ar+O2)의 비율이 5% 이하인 상기 가스 분위기를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 7 항에 있어서,
    상기 제 2 공정 조건은 20 mTorr 이하의 압력에서 O2/(Ar+O2)의 비율이 5% 이상인 상기 가스 분위기를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 7 항에 있어서,
    상기 제 1 및 제 2 활성화 영역층은 인듐(In) 산화물, 갈륨(Ga) 산화물, 아연(Zn) 산화물, 알루미늄(Al) 및 주석(Sn) 산화물 중 하나 이상의 금속 산화물을 포함하는 n형 또는 p형 산화물 반도체로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 기판상에 제 1 활성화 영역층을 형성하되, 적어도 가스 분위기를 포함한 제 1 공정 조건을 조절하여 상기 제 1 활성화 영역층의 전기적 특성을 조절하는 단계;
    상기 제 1 활성화 영역층에 정의된 게이트 영역 상에 제 2 활성화 영역층을 형성하되, 적어도 가스 분위기를 포함한 제 2 공정 조건을 조절하여 상기 제 2 활 성화 영역층의 전기적 특성을 상기 제 1 활성화 영역층과 다르게 조절하는 단계; 및
    상기 제 1 활성화 영역층에 정의된 소오스 영역 및 드레인 영역 상에 소오스 전극 및 드레인 전극을 형성함과 아울러, 상기 제 2 활성화 영역층 상에 게이트 전극을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1 공정 조건의 상기 가스 분위기는 O2/(Ar+O2)의 비율을 5% 이상으로 조절하는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 제 11 항에 있어서,
    상기 제 2 공정 조건의 상기 가스 분위기는 O2/(Ar+O2)의 비율을 5% 이하로 조절하는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 제 11 항에 있어서,
    상기 제 1 및 제 2 활성화 영역층은 인듐(In) 산화물, 갈륨(Ga) 산화물, 아연(Zn) 산화물, 알루미늄(Al) 및 주석(Sn) 산화물 중 하나 이상의 금속 산화물을 포함하는 n형 또는 p형 산화물 반도체로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  15. 제 11 항에 있어서,
    상기 소오스 전극, 상기 드레인 전극, 및 상기 게이트 전극은 동일 금속층에 의해 형성된 것을 특징으로 하는 반도체 소자 제조 방법.
  16. 기판상에 활성화 영역층을 형성하되, 적어도 가스 분위기를 포함한 공정 조건을 조절하여 상기 활성화 영역층에 정의된 적어도 소오스 영역 및 드레인 영역의 전기적 특성을 조절하는 단계;
    상기 소오스 영역 및 상기 드레인 영역 상에 소오스 전극 및 드레인 전극을 각각 형성하는 단계;
    상기 활성화 영역층 상에 정의된 게이트 영역 상에 게이트 절연층을 형성하는 단계; 및
    상기 게이트 절연층 상에 게이트 전극을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  17. 제 16 항에 있어서,
    상기 공정 조건에서 상기 가스 분위기는 O2/(Ar+O2)의 비율을 5% 이하로 조 절하는 것을 특징으로 하는 반도체 소자 제조 방법.
  18. 제 16 항에 있어서,
    상기 활성화 영역층은 인듐(In) 산화물, 갈륨(Ga) 산화물, 아연(Zn) 산화물, 알루미늄(Al) 및 주석(Sn) 산화물 중 하나 이상의 금속 산화물로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
  19. 제 16 항에 있어서,
    상기 활성화 영역층은 5nm~200nm의 두께로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
  20. 제 16 항에 있어서,
    상기 게이트 절연층은 SiO2보다 유전 상수가 큰 고유전물질로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
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