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JP6967238B2 - ショットキーバリアダイオード - Google Patents

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Description

本発明は、ショットキーバリアダイオードに関する。
従来、Ｇａ２Ｏ３単結晶にＰｔからなるショットキー電極が接続されたショットキーバリアダイオードが知られている（例えば、非特許文献１参照）。非特許文献１に記載されたショットキーバリアダイオードの立ち上がり電圧（順方向電圧）は１．２３Ｖである。
また、従来、Ｇａ２Ｏ３単結晶上にＮｉ／Ａｕ積層構造を有するショットキー電極が接続されたショットキーバリアダイオードが知られている（例えば、非特許文献２参照）。
また、Ｓｉを半導体層に用いたトレンチＭＯＳ型ショットキーバリアダイオード、及びＳｉＣを半導体層に用いたトレンチＭＯＳ型ショットキーバリアダイオードが知られている（例えば、非特許文献３、４）。
Kohei Sasaki et al., "Ga2O3 Schottky Barrier Diodes Fabricated by Using Single-Crystal β-Ga2O3 (010) Substrates", IEEE Electron Device Letters, April 2013, Vol. 34, No. 4, pp. 493-495. Toshiyuki Oishi et al., "Conduction mechanism in highly doped β-Ga2O3 (-201) single crystals grown by edge-defined film-fed growth method and their Schottky barrier diodes", Japanese Journal of Applied Physics, 2016, 55, 030305. T. Shimizu et al., Proceedings of 2001 International Symposium on Power Semiconductor Devices & ICs, Osaka, pp.243-246 (2001). V. Khemka, et al., IEEE ELECTRON DEVICE LETTERS, VOL. 21, NO. 5, MAY 2000, pp.286-288
一般的に、ショットキーバリアダイオードは、その用途に応じて立ち上がり電圧を変更する必要がある。このため、Ｇａ２Ｏ３系の半導体層を有するショットキーバリアダイオードについても、従来と異なる範囲の立ち上がり電圧を有するもの、特に順方向損失を低く抑えることができる低い立ち上がり電圧を有するものが求められている。
このため、本発明の目的は、Ｇａ２Ｏ３系半導体から構成されるショットキーバリアダイオードであって、従来のものよりも低い立ち上がり電圧を有するショットキーバリアダイオードを提供することにある。
本発明の一態様は、上記目的を達成するために、下記［１］、［２］のショットキーバリアダイオードを提供する。
［１］β型のＧａ２Ｏ３系単結晶からなるｎ型の第１の半導体層と、前記第１の半導体層とショットキー接合を形成し、前記第１の半導体層と接触する部分がＦｅ又はＣｕからなるアノード電極と、カソード電極と、を有し、前記第１の半導体層のドナー濃度が１×１０ １７ ｃｍ −３ 以下であり、前記アノード電極の前記第１の半導体層と接触する部分がＦｅからなる場合に、立ち上がり電圧が０．４Ｖ以上かつ０．５Ｖ以下であり、前記アノード電極の前記第１の半導体層と接触する部分がＣｕからなる場合に、立ち上がり電圧が０．６Ｖ以上かつ０．７Ｖ以下である、ショットキーバリアダイオード。
［２］β型のＧａ ２ Ｏ ３ 系単結晶からなるｎ型の第１の半導体層と、前記第１の半導体層とショットキー接合を形成し、前記第１の半導体層と接触する部分がＦｅ又はＣｕからなるアノード電極と、カソード電極と、前記第１の半導体層に積層された、β型のＧａ２Ｏ３系単結晶からなる第２の半導体層と、を有し、前記第１の半導体層が、前記第２の半導体層の反対側の面に開口するトレンチを有し、前記トレンチの内面が絶縁膜に覆われ、前記トレンチ内に前記絶縁膜に覆われるようにトレンチＭＯＳバリアが埋め込まれ、前記アノード電極が前記トレンチＭＯＳバリアに接触し、前記カソード電極が前記第２の半導体層に接続され、前記第１の半導体層のドナー濃度が１×１０ １７ ｃｍ −３ 以下であり、前記アノード電極の前記第１の半導体層と接触する部分がＦｅからなる場合に、立ち上がり電圧が０．４Ｖ以上かつ０．７Ｖ以下であり、前記アノード電極の前記第１の半導体層と接触する部分がＣｕからなる場合に、立ち上がり電圧が０．６Ｖ以上かつ０．９Ｖ以下である、ショットキーバリアダイオード。
本発明によれば、Ｇａ２Ｏ３系半導体から構成されるショットキーバリアダイオードであって、従来のものよりも低い立ち上がり電圧を有するショットキーバリアダイオードを提供することができる。
図１は、第１の実施の形態に係るショットキーバリアダイオード１の垂直断面図である。 図２（ａ）は、第２の実施の形態に係るトレンチＭＯＳ型ショットキーバリアダイオードの垂直断面図である。図２（ｂ）は、トレンチＭＯＳバリアとアノード電極が一体に形成される場合のトレンチの周辺を拡大した図である。 図３（ａ）〜（ｃ）は、第２の実施の形態に係るトレンチＭＯＳ型ショットキーバリアダイオードの製造工程を示す垂直断面図である。 図４（ａ）〜（ｃ）は、第２の実施の形態に係るトレンチＭＯＳ型ショットキーバリアダイオードの製造工程を示す垂直断面図である。 図５は、実施例１に係る、アノード電極の材料とショットキーバリアダイオードの立ち上がり電圧との関係を示すグラフである。 図６（ａ）は、実施例２に係る、アノード電極の材料とトレンチＭＯＳ型ショットキーバリアダイオードの立ち上がり電圧との関係を示すグラフである。図６（ｂ）は、実施例２に係る、前処理の処理液の種類と立ち上がり電圧との関係を示すグラフである。 図７（ａ）、（ｂ）は、実施例４に係るトレンチＭＯＳ型ショットキーバリアダイオード及び比較例に係る通常のショットキーバリアダイオードの順方向特性、逆方向特性を示す。 図８（ａ）、（ｂ）は、比較例としてのトレンチＭＯＳ型ショットキーバリアダイオード及び通常のショットキーバリアダイオードの順方向特性、逆方向特性を示す。 図９は、実施例４に係るフィールドプレート構造を有するトレンチＭＯＳ型ショットキーバリアダイオードの垂直断面図である。 図１０（ａ）、（ｂ）は、実施例４に係るトレンチＭＯＳ型ショットキーバリアダイオード及び比較例に係る通常のショットキーバリアダイオードの順方向特性、逆方向特性を示す。
〔第１の実施の形態〕
（ショットキーバリアダイオードの構成）
図１は、第１の実施の形態に係るショットキーバリアダイオード１の垂直断面図である。ショットキーバリアダイオード１は、縦型のショットキーバリアダイオードであり、半導体層１０と、半導体層１０の一方の面上に形成されたアノード電極１１と、半導体層１０の他方の面上に形成されたカソード電極１２と、を有する。
半導体層１０は、Ｇａ２Ｏ３系単結晶からなる平板状の部材であり、典型的にはＧａ２Ｏ３系基板である。半導体層１０は、アンドープ（意図的にドーピングされていない）でもよいし、Ｓｉ、Ｓｎ等のドーパントを含んでもよい。半導体層１０のキャリア濃度は、例えば、１×１０１５ｃｍ−３以上かつ１×１０１８ｃｍ−３以下であることが好ましい。
ここで、Ｇａ２Ｏ３系単結晶とは、Ｇａ２Ｏ３単結晶、又は、Ａｌ、Ｉｎ等の元素が添加されたＧａ２Ｏ３単結晶をいう。例えば、Ａｌ及びＩｎが添加されたＧａ２Ｏ３単結晶である（ＧａｘＡｌｙＩｎ（１−ｘ−ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）単結晶であってもよい。Ａｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。なお、上記のＧａ２Ｏ３単結晶は、例えば、β型の結晶構造を有する。
半導体層１０の厚さは、ショットキーバリアダイオード１の十分な耐圧特性を確保するために、１００ｎｍ以上であることが好ましい。ショットキーバリアダイオード１の耐圧は、半導体層１０の厚さ及びキャリア濃度によって決定される。なお、半導体層１０の厚さの上限は特に限定されないが、厚さの増加に伴って厚さ方向の電気抵抗が増加するため、要求される耐圧特性が得られる範囲でなるべく薄くすることが好ましい。
また、半導体層１０は、２層以上のＧａ２Ｏ３系単結晶層からなる多層構造を有してもよい。この場合、例えば、半導体層１０は、Ｇａ２Ｏ３系単結晶基板と、その上にエピタキシャル成長するＧａ２Ｏ３系単結晶膜から構成される。Ｇａ２Ｏ３系単結晶膜にアノード電極１１が接続され、Ｇａ２Ｏ３系単結晶基板にカソード電極１２が接続される場合、例えば、Ｇａ２Ｏ３系単結晶膜のキャリア濃度が１×１０１５ｃｍ−３以上かつ１×１０１７ｃｍ−３以下に設定され、Ｇａ２Ｏ３系単結晶基板のキャリア濃度が１×１０１７ｃｍ−３以上かつ４×１０１９ｃｍ−３以下に設定される。
アノード電極１１は、半導体層１０と接触する部分がＦｅ又はＣｕからなる。すなわち、アノード電極１１が単層構造を有する場合はその全体がＦｅ又はＣｕからなり、多層構造を有する場合は半導体層１０と接触する層がＦｅ又はＣｕからなる。いずれの場合も、アノード電極１１のＦｅ又はＣｕからなる部分と半導体層１０の界面にショットキー障壁が形成され、アノード電極１１と半導体層１０との間にショットキー接合が形成される。
アノード電極１１の半導体層１０と接触する部分がＦｅからなる場合、ショットキーバリアダイオード１の立ち上がり電圧は０．４Ｖ以上かつ０．５Ｖ以下となる。また、アノード電極１１の半導体層１０と接触する部分がＣｕからなる場合、ショットキーバリアダイオード１の立ち上がり電圧が０．６Ｖ以上かつ０．７Ｖ以下となる。
アノード電極１１のＦｅ又はＣｕからなる部分の厚さは、１０ｎｍ以上であることが好ましい。厚さが１０ｎｍに満たない場合、ピンホールが発生して良好な整流性が得られなくなるおそれがある。アノード電極１１のＦｅ又はＣｕからなる部分の厚さが１０ｎｍ以上であれば、良好な整流性が得られ、電流値が立ち上がった後の微分オン抵抗が小さくなる。
また、アノード電極１１のＦｅ又はＣｕからなる部分の厚さの上限については、素子の性能面からの制約はない。
アノード電極１１が積層構造を有する場合、例えば、Ｆｅ又はＣｕからなる層の上にＡｕ層が積層される。このＡｕ層は、電極自体の配線抵抗を低減するために用いられる。Ａｕ層の厚さは、配線抵抗を下げるためには厚いほどよいが、製造コストの点から５０００ｎｍ以下であることが好ましい。
カソード電極１２は、半導体層１０と接触する部分がＧａ２Ｏ３系単結晶とオーミック接合を形成するＴｉ等の金属からなり、半導体層１０とオーミック接合を形成する。すなわち、カソード電極１２が単層構造を有する場合はその全体がＴｉ等からなり、多層構造を有する場合は半導体層１０と接触する層がＴｉ等からなる。カソード電極１２の多層構造としては、例えば、Ｔｉ／Ａｕ又はＴｉ／Ａｌが挙げられる。
ショットキーバリアダイオード１においては、アノード電極１１とカソード電極１２との間に順方向の電圧（アノード電極１１側が正電位）を印加することにより、半導体層１０から見たアノード電極１１と半導体層１０との界面のエネルギー障壁が低下し、アノード電極１１からカソード電極１２へ電流が流れる。一方、アノード電極１１とカソード電極１２との間に逆方向の電圧（アノード電極１１側が負電位）を印加したときは、ショットキー障壁により、電流は流れない。
（ショットキーバリアダイオードの製造方法）
以下に、ショットキーバリアダイオード１の製造方法の一例について説明する。
まず、ＦＺ（Floating Zone）法やＥＦＧ（Edge Defined Film Fed Growth）法等の融液成長法により育成したＧａ２Ｏ３系単結晶のバルク結晶をスライスし、表面を研磨することにより、半導体層１０としてのＧａ２Ｏ３系基板を形成する。
次に、半導体層１０の表面と裏面に、硫酸過水（例えば、体積比が硫酸：過酸化水素：水＝４：１：１）を用いた前処理を施す。また、塩酸、硝酸、硫酸、フッ酸、バッファードフッ酸等の硫酸過水以外の処理液を用いる場合は、それらの処理液による処理の後に硫酸過水を用いた処理を行う。前処理の最後に硫酸過水を用いた処理を行わない場合、アノード電極１１の材料に依存せずにショットキーバリアダイオード１の立ち上がり電圧が０．８〜１．０Ｖ程度に固定されてしまうおそれがある。
次に、真空蒸着等により、半導体層１０の表面と裏面に、それぞれアノード電極１１とカソード電極１２を形成する。アノード電極１１は、フォトエッチング等により円形等の所定の形状にパターニングされてもよい。
〔第２の実施の形態〕
（トレンチＭＯＳ型ショットキーバリアダイオードの構成）
図２（ａ）は、第２の実施の形態に係るトレンチＭＯＳ型ショットキーバリアダイオード２の垂直断面図である。トレンチＭＯＳ型ショットキーバリアダイオード２は、トレンチＭＯＳ領域を有する縦型のショットキーバリアダイオードである。
トレンチＭＯＳ型ショットキーバリアダイオード２は、積層された第１の半導体層２０と第２の半導体層２１を有し、第１の半導体層２０にはアノード電極２３が接続され、第２の半導体層２１にはカソード電極２４が接続される。
第１の半導体層２０は、第２の半導体層２１の反対側の面２７に開口するトレンチ２２を有する。トレンチ２２の内面は絶縁膜２５に覆われ、トレンチ２２内に絶縁膜２５に覆われるようにトレンチＭＯＳバリア２６が埋め込まれている。アノード電極２３は、トレンチＭＯＳバリア２６に接触する。
トレンチＭＯＳ型ショットキーバリアダイオード２においては、アノード電極２３とカソード電極２４との間に順方向電圧（アノード電極２３側が正電位）を印加することにより、第１の半導体層２０から見たアノード電極２３と第１の半導体層２０との界面のエネルギー障壁が低下し、アノード電極２３からカソード電極２４へ電流が流れる。
一方、アノード電極２３とカソード電極２４との間に逆方向電圧（アノード電極２３側が負電位）を印加したときは、ショットキー障壁により、電流は流れない。アノード電極２３とカソード電極２４との間に逆方向電圧を印加すると、アノード電極２３と第１の半導体層２０との界面及び絶縁膜２５と第１の半導体層２０との界面から空乏層が拡がる。
一般的に、ショットキーバリアダイオードの逆方向リーク電流の上限は１μＡとされている。本実施の形態では、１μＡのリーク電流が流れるときの逆方向電圧を耐圧と定義する。
例えば、“松波弘之、大谷昇、木本恒暢、中村孝著、「半導体ＳｉＣ技術と応用」、第２版、日刊工業新聞社、２０１１年９月３０日、ｐ．３５５”に記載された、ＳｉＣを半導体層とするショットキーバリアダイオードにおける逆方向リーク電流のショットキー界面電界強度依存性のデータによれば、逆方向リーク電流の電流密度が０．０００１Ａ／ｃｍ２のときのショットキー電極直下の電界強度は、およそ０．８ＭＶ／ｃｍである。ここで、０．０００１Ａ／ｃｍ２は、サイズが１ｍｍ×１ｍｍであるショットキー電極に１μＡの電流が流れたときのショットキー電極直下の電流密度である。
このため、半導体材料自体の絶縁破壊電界強度が数ＭＶ／ｃｍあったとしても、ショットキー電極直下の電界強度が０．８ＭＶ／ｃｍを超えると、１μＡを超えるリーク電流が流れることになる。
例えば、ショットキー電極直下の電界強度を抑制するための特別な構造を有さない従来のショットキーバリアダイオードにおいて１２００Ｖの耐圧を得るためには、ショットキー電極直下の電界強度を０．８ＭＶ／ｃｍ以下に抑えるために、半導体層のドナー濃度を１０１５ｃｍ−３台にまで下げ、かつ半導体層を非常に厚くする必要がある。そのため、導通損失が非常に大きくなり、高耐圧かつ低損失のショットキーバリアダイオードを作製することは困難である。
本実施の形態に係るトレンチＭＯＳ型ショットキーバリアダイオード２は、トレンチＭＯＳ構造を有するため、半導体層の抵抗を増加することなく、高い耐圧を得ることができる。すなわち、トレンチＭＯＳ型ショットキーバリアダイオード２は、高耐圧かつ低損失のショットキーバリアダイオードである。
なお、高耐圧かつ低損失のショットキーバリアダイオードとして、ジャンクションバリアショットキー（ＪＢＳ）ダイオードが知られているが、ｐ型のＧａ２Ｏ３は製造が困難であるため、Ｇａ２Ｏ３はｐ型領域が必要なＪＢＳダイオードの材料に向いていない。
第２の半導体層２１は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。第２の半導体層２１のドナー濃度は、例えば、１．０×１０１８以上かつ１．０×１０２０ｃｍ−３以下である。第２の半導体層２１の厚さＴｓは、例えば、１０〜６００μｍである。第２の半導体層２１は、例えば、Ｇａ２Ｏ３系単結晶基板である。
第１の半導体層２０は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。第１の半導体層２０のドナー濃度は、第２の半導体層２１のドナー濃度よりも低い。第１の半導体層２０は、例えば、Ｇａ２Ｏ３系単結晶基板である第２の半導体層２１上にエピタキシャル成長したエピタキシャル層である。
なお、第１の半導体層２０と第２の半導体層２１との間に、高濃度のドナーを含む高ドナー濃度層を形成してもよい。すなわち、第１の半導体層２０と第２の半導体層２１を、高ドナー濃度層を介して積層してもよい。この高ドナー濃度層は、例えば、基板である第２の半導体層２１上に第１の半導体層２０をエピタキシャル成長させる場合に用いられる。第１の半導体層２０の成長初期は、ドーパントの取り込み量が不安定であったり、基板である第２の半導体層２１からのアクセプタ不純物の拡散があったりするため、第２の半導体層２１上に第１の半導体層２０を直接成長させると、第１の半導体層２０の第２の半導体層２１との界面に近い領域が高抵抗化する場合がある。このような問題を避けるため、高ドナー濃度層が用いられる。高ドナー濃度層の濃度は、例えば、第１の半導体層２０よりも高い濃度に設定され、より好ましくは、第２の半導体層２１よりも高い濃度に設定される。
第１の半導体層２０のドナー濃度が増加するほど、トレンチＭＯＳ型ショットキーバリアダイオード２の各部の電界強度が増加する。第１の半導体層２０中のアノード電極２３直下の領域中の最大電界強度、第１の半導体層２０中の最大電界強度、及び絶縁膜２５中の最大電界強度を低く抑えるためには、第１の半導体層２０のドナー濃度がおよそ１．０×１０１７ｃｍ−３以下であることが好ましい。一方、ドナー濃度が小さくなるほど第１の半導体層２０の抵抗が大きくなり、順方向損失が増加してしまうため、例えば１２００Ｖ以下の耐圧を確保する場合には、３．０×１０１６ｃｍ−３以上であることが好ましい。また、より高い耐圧を得るためには、ドナー濃度を例えば１．０×１０１６ｃｍ−３程度まで下げてもよい。
第１の半導体層２０の厚さＴｅが増加するほど、第１の半導体層２０中の最大電界強度及び絶縁膜２５中の最大電界強度が低減する。第１の半導体層２０の厚さＴｅをおよそ３μｍ以上にすることにより、第１の半導体層２０中の最大電界強度及び絶縁膜２５中の最大電界強度を効果的に低減することができる。これらの電界強度の低減と、トレンチＭＯＳ型ショットキーバリアダイオード２の小型化の観点から、第１の半導体層２０の厚さＴｅはおよそ３μｍ以上かつ９μｍ以下であることが好ましい。
トレンチ２２の深さＤｔによってトレンチＭＯＳ型ショットキーバリアダイオード２の各部の電界強度が変化する。第１の半導体層２０中のアノード電極２３直下の領域中の最大電界強度、第１の半導体層２０中の最大電界強度、及び絶縁膜２５中の最大電界強度を低く抑えるためには、トレンチ２２の深さＤｔがおよそ１．５μｍ以上かつ６μｍ以下であることが好ましい。
トレンチ２２の幅Ｗｔは、狭いほど導通損失を低減できるが、狭いほど製造難易度が上がり、それに起因して製造歩留まりが低下するため、０．３μｍ以上かつ５μｍ以下であることが好ましい。
第１の半導体層２０の隣接するトレンチ２２の間のメサ形状部分の幅Ｗｍが低減するほど、第１の半導体層２０中のアノード電極２３直下の領域中の最大電界強度が低減する。第１の半導体層２０中のアノード電極２３直下の領域中の最大電界強度を低く抑えるためには、メサ形状部分の幅Ｗｍが４μｍ以下であることが好ましい。一方、メサ形状部分の幅が小さいほどトレンチ２２の製造難度が上がるため、メサ形状部分の幅Ｗｍが０．２５μｍ以上であることが好ましい。
絶縁膜２５の誘電率が増加するほど、絶縁膜２５中の最大電界強度が低減するため、絶縁膜２５は誘電率が高い材料からなることが好ましい。例えば、絶縁膜２５の材料としてＡｌ２Ｏ３（比誘電率がおよそ９．３）、ＨｆＯ２（比誘電率がおよそ２２）を用いることができるが、誘電率の高いＨｆＯ２を用いることが特に好ましい。
また、絶縁膜２５の厚さＴｉが増加するほど、第１の半導体層２０中の最大電界強度が低減するが、絶縁膜２５中の最大電界強度およびアノード電極２３直下の領域中の最大電界強度が増加する。製造容易性の観点からは、絶縁膜２５の厚さは小さい方が好ましく、３００ｎｍ以下であることがより好ましい。ただし、当然ながら、トレンチＭＯＳバリア２６と第１の半導体層２０の間に直接電流がほとんど流れない程度の厚さは必要である。
アノード電極２３は、アノード電極２３の第１の半導体層２０と接触する部分がＦｅ又はＣｕからなり、第１の半導体層２０とショットキー接触する。
トレンチＭＯＳバリア２６の材料は、導電性を有するものであれば特に限定されず、例えば、高濃度でドーピングされた多結晶Ｓｉや、Ｎｉ、Ａｕ等の金属を用いることができる。ただし、図２（ａ）に示されるように、トレンチＭＯＳバリア２６とアノード電極２３が一体に形成される場合は、アノード電極２３の第１の半導体層２０と接触する部分がＦｅ又はＣｕからなるため、トレンチＭＯＳバリア２６の表層もＦｅ又はＣｕからなる。
図２（ｂ）は、トレンチＭＯＳバリア２６とアノード電極２３が一体に形成される場合のトレンチ２２の周辺を拡大した図である。アノード電極２３は第１の半導体層２０と接触する第１の層２３ａとその上に形成される第２の層２３ｂを有する。トレンチＭＯＳバリア２６は、絶縁膜２５に接触する第１の層２６ａとその上に形成される第２の層２６ｂを有する。
アノード電極２３の第１の層２３ａとトレンチＭＯＳバリア２６の第１の層２６ａは連続した一枚のＦｅ又はＣｕからなる膜である。また、アノード電極２３の第２の層２３ｂとトレンチＭＯＳバリア２６の第２の層２６ｂも、連続した一枚のＡｕ等の導体からなる膜である。
ここで、トレンチＭＯＳバリア２６の第１の層２６ａがＣｕからなる場合、第１の層２６ａだけでトレンチＭＯＳバリア２６が構成されるほど厚いと、Ｃｕが収縮して絶縁膜２５との間に隙間が生じてしまう。このため、トレンチＭＯＳ型ショットキーバリアダイオード２の信頼性の低下を抑えるために、トレンチＭＯＳバリア２６が第１の層２６ａと第２の層２６ｂで構成されること、すなわち、第１の層２６ａと第２の層２６ｂがトレンチ２２内に埋め込まれることが好ましい。
アノード電極２３の第１の半導体層２０と接触する部分（第１の層２３ａ）がＦｅからなる場合、トレンチＭＯＳ型ショットキーバリアダイオード２の立ち上がり電圧は０．４Ｖ以上かつ０．７Ｖ以下となる。また、アノード電極２３の第１の半導体層２０と接触する部分（第１の層２３ａ）がＣｕからなる場合、トレンチＭＯＳ型ショットキーバリアダイオード２の立ち上がり電圧は０．６Ｖ以上かつ０．９Ｖ以下となる。アノード電極の材料が同じであっても第１の実施の形態に係るショットキーバリアダイオード１のよりも立ち上がり電圧が少し高くなるのは、トレンチＭＯＳ構造を設けることによって、メサ形状部分にポテンシャルバリアが形成されるためである。これは、メサ形状部分の幅Ｗｍに依存し、幅Ｗｍが小さくなるほど立ち上がり電圧が大きくなる。
トレンチＭＯＳ型ショットキーバリアダイオード２中の電界強度は、上述のように、隣接する２つのトレンチ２２の間のメサ形状部分の幅、トレンチ２２の深さＤｔ、絶縁膜２５の厚さＴｉ等の影響を受けるが、トレンチ２２の平面パターンにはほとんど影響を受けない。このため、第１の半導体層２０のトレンチ２２の平面パターンは特に限定されない。
カソード電極２４は、第２の半導体層２１とオーミック接触する。カソード電極２４は、Ｔｉ等の金属からなる。カソード電極２４は、異なる金属膜を積層した多層構造、例えば、Ｔｉ／Ａｕ又はＴｉ／Ａｌ、を有してもよい。カソード電極２４と第２の半導体層２１を確実にオーミック接触させるため、カソード電極２４の第２の半導体層２１と接触する層がＴｉからなることが好ましい。
（トレンチＭＯＳ型ショットキーバリアダイオードの製造方法）
以下に、トレンチＭＯＳ型ショットキーバリアダイオード２の製造方法の一例を示す。
図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）は、第２の実施の形態に係るトレンチＭＯＳ型ショットキーバリアダイオード２の製造工程を示す垂直断面図である。
まず、図３（ａ）に示されるように、Ｇａ２Ｏ３系単結晶基板等の第２の半導体層２１上に、ＨＶＰＥ（Hydride Vapor Phase Epitaxy）法等によりＧａ２Ｏ３系単結晶をエピタキシャル成長させ、第１の半導体層２０を形成する。
次に、図３（ｂ）に示されるように、フォトエッチング等により第１の半導体層２０の上面にトレンチ２２を形成する。
トレンチ２２の形成にドライエッチングを用いる場合の好ましい条件は、例えば、エッチングガスがＢＣｌ３（３０ｓｃｃｍ）、圧力が１．０Ｐａ、アンテナ出力が１６０Ｗ、バイアス出力が１７Ｗ、時間が９０分である。
また、トレンチ２２の形成後、トレンチの内面の荒れを除去するため、リン酸での処理を行うことが好ましい。典型的には、１３０〜１４０℃に加熱したリン酸へ５〜３０分浸漬することが好ましい。
次に、図３（ｃ）に示されるように、ＡＬＤ（Atomic Layer Deposition）法等により、トレンチ２２の内面を覆うように第１の半導体層２０の上面にＨｆＯ２等からなる絶縁膜２５を形成する。ＨｆＯ２の成膜条件は特に限定されないが、例えば、Ｈｆの原料としてＴＤＭＡＨを、酸化剤としてＯ３を用い、ＴＤＭＡＨを０．２５秒間、Ｏ３を０．１５秒間ずつ交互に供給して成膜する。そのときの基板温度は２５０℃とする。
次に、図４（ａ）に示されるように、ＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理により、絶縁膜２５のトレンチ２２の外側の部分（トレンチ２２の間のメサ形状部分上の部分）を除去する。
次に、図４（ｂ）に示されるように、電子ビーム蒸着等により、Ｃｕ／Ａｕ／Ｎｉ積層構造等を有するトレンチＭＯＳバリア２６とアノード電極２３を連続的、一体的に形成する。
トレンチＭＯＳバリア２６とアノード電極２３の蒸着の前に、ＣＭＰの研磨剤などを除去する目的で硫酸過水による処理を行う。塩酸、硝酸、硫酸、フッ酸、バッファードフッ酸等の硫酸過水以外の処理液を用いる場合は、立ち上がり電圧が０．８〜１．０Ｖ程度で固定されることを防ぐため、それらの処理液による処理の後に硫酸過水を用いた処理を行う。
次に、図４（ｃ）に示されるように、フォトエッチング等により、アノード電極２３を円形等の所定の形状にパターニングする。
その後、電子ビーム蒸着等により、第２の半導体層２１の底面にＴｉ／Ａｕ積層構造等を有するカソード電極２４を形成し、トレンチＭＯＳ型ショットキーバリアダイオード２を得る。
（実施の形態の効果）
上記第１、２の実施の形態によれば、ショットキー電極としてのアノード電極の材料にＦｅ又はＣｕを用いることにより、Ｇａ２Ｏ３系単結晶からなる半導体層を有するショットキーバリアダイオードにおいて、従来よりも低い立ち上がり電圧を得ることができる。
第１の実施の形態に係るショットキーバリアダイオード１と同様の構造を有するショットキーバリアダイオードにおいて、ショットキー電極であるアノード電極の材料を変えて立ち上がり電圧の変化を調べた。
本実施例においては、半導体層として、ドナー濃度が１×１０１７ｃｍ−３以下、厚さが６５０μｍのアンドープ（ドナーを意図的に添加していない）のＧａ２Ｏ３基板を用いた。
また、アノード電極として、直径が２００μｍの円形の電極を電子ビーム蒸着により形成した。アノード電極の蒸着前には、半導体層の表面を硫酸過水で処理した。アノード電極の材料としては、Ａｌ、Ａｇ、Ｆｅ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄを用いた。
また、カソード電極として、Ｔｉ／Ａｕ積層構造を有する電極を電子ビーム蒸着により半導体層の裏面の全面に形成した。
まず、アノード電極の材料が異なるそれぞれのショットキーバリアダイオードについて立ち上がり電圧を測定した。
図５は、実施例１に係る、アノード電極の材料とショットキーバリアダイオードの立ち上がり電圧との関係を示すグラフである。
図５は、アノード電極の材料がＡｌ、Ａｇ、Ｆｅ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄのときのショットキーバリアダイオードの立ち上がり電圧がそれぞれおよそ０．０Ｖ、０．３Ｖ、０．５Ｖ、０．６Ｖ、０．８Ｖ、０．９５Ｖ、０．９５Ｖであることを示している。
これらの材料のうち、Ｎｉ、ＰｔはＧａ２Ｏ３系単結晶からなる半導体層に接合されるショットキー電極の材料としては公知であるので、これらを用いる場合とは異なる立ち上がり電圧が得られるＦｅ、Ｃｕが新しいショットキー電極の材料として有用である。
アノード電極がＦｅからなる場合、ショットキーバリアダイオードの立ち上がり電圧はばらつきを含めて０．４Ｖ以上かつ０．５Ｖ以下となる。また、アノード電極がＣｕからなる場合、ショットキーバリアダイオードの立ち上がり電圧はばらつきを含めて０．６Ｖ以上かつ０．７Ｖ以下となる。
第２の実施の形態に係るトレンチＭＯＳ型ショットキーバリアダイオード２のようなトレンチＭＯＳ型ショットキーバリアダイオードにおいては、立ち上がり電圧が０．４Ｖ以上であれば逆方向リークを効果的に抑えられるため、Ｆｅ又はＣｕをアノード電極の材料に用いることにより、逆方向リークを効果的に抑えつつ、立ち上がり電圧を小さくすることができる。
次に、アノード電極がＡｌ、Ａｇ、Ｆｅ、Ｃｕ、Ｎｉ、Ｐｄからなるショットキーバリアダイオードにアニール処理を施して、アノード電極の耐熱性を評価した。アニール温度は２００℃、３００℃、４００℃の順に増加させ、アニール時間はそれぞれ１０分、アニール雰囲気は窒素とした。
アノード電極の材料がＡｌである場合、２００℃のアニール処理で導通抵抗が１００倍以上に上昇し、３００℃のアニール処理で立ち上がり電圧が０．５Ｖ程度に上昇するものの導通損失は堆積直後と同じ値に回復した。そして、４００℃のアニール処理では立ち上がり電圧が０．４Ｖ程度に低下し、導通損失がさらに２倍程度上昇した。
アノード電極の材料がＡｇである場合、２００℃のアニール処理で電極の表面が荒れ始め、立ち上がり電圧が０．５Ｖ程度まで上昇した。３００℃のアニール処理では立ち上がり電圧が１．０〜１．１Ｖまで上昇し、導通抵抗が１００倍以上に上昇した。そして４００℃のアニール処理ではショットキー障壁がなくなり、オーミックライクな特性へと変化した。
アノード電極の材料がＦｅである場合、１００℃のアニール処理で導通抵抗が１００倍以上に増加し、２００℃のアニール処理ではさらに抵抗が少し上昇し、３００℃のアニール処理で電極形成直後の特性に戻った。４００℃のアニール処理では、３００℃でのアニール処理時の特性から変化がなかった。これらのことから、Ｆｅからなるアノード電極を形成した後に３００℃又は４００℃でアニール処理を行うことで、特性を安定化させることができると考えられる。
アノード電極の材料がＣｕである場合、蒸着直後に０．６Ｖ程度だった立ち上がり電圧が２００℃のアニール処理で０．７Ｖ程度に上昇し、３００℃のアニール処理で０．９Ｖ程度まで上昇し、４００℃のアニール処理ではさらに１．１Ｖ程度まで高くなった。
アノード電極の材料がＮｉである場合、２００℃、３００℃のアニール処理では特別な変化が見られなかったが、４００℃のアニール処理で導通損失が１０００倍程度に急激に上昇した。
アノード電極の材料がＰｄである場合、Ｆｅと類似の特性を示し、１００℃のアニール処理で導通抵抗が急激に増加し、２００℃のアニール処理ではさらに抵抗が少し上昇し、３００℃のアニール処理で電極形成直後の特性に戻った。４００℃のアニール処理では、３００℃でのアニール処理時の特性から変化がなかった。これらのことから、Ｆｅからなるアノード電極と同様にＰｄからなるアノード電極も、形成した後に３００℃又は４００℃でアニール処理を行うことで、特性を安定化させることができると考えられる。
以上の結果から、Ｎｉからなるアノード電極の温度の上昇に対する変化が比較的小さく、耐熱性に優れていることがわかった。一方で、Ａｌ、Ａｇ、又はＣｕからなるアノード電極は、温度の上昇に対して不安定な挙動を示すため、耐熱性に劣ることがわかった。Ｆｅ及びＰｄからなるアノード電極は温度に対して変化を示したものの、蒸着後に３００〜４００℃のアニール処理を行うことで特性が安定したことから、蒸着後のアニール処理によって、そのアニール温度まで耐熱性を向上させられると考えられる。
第２の実施の形態に係るトレンチＭＯＳ型ショットキーバリアダイオード２と同様の構造を有するトレンチＭＯＳ型ショットキーバリアダイオードにおいて、ショットキー電極であるアノード電極の材料を変えて立ち上がり電圧の変化を調べた。
本実施例においては、アノード電極の蒸着前に、半導体層の表面をバッファードフッ酸で処理した。
図６（ａ）は、実施例２に係る、アノード電極の材料とトレンチＭＯＳ型ショットキーバリアダイオードの立ち上がり電圧との関係を示すグラフである。
図６（ａ）は、アノード電極の材料がＣｕ、Ｎｉ、Ｐｔのときのショットキーバリアダイオードの立ち上がり電圧がいずれも０．９〜１．１Ｖの範囲内にあることを示している。
図６（ａ）に示される結果は、実施例１の測定結果と明らかに異なるが、アノード電極の蒸着の前処理にバッファードフッ酸を用いたことが原因であることが判明した。このことから、アノード電極の蒸着の前処理の最後にバッファードフッ酸を用いてはいけないということがわかった。
次に、前処理の処理液の種類と立ち上がり電圧との関係を調べた。まず、酸化ガリウム基板を複数用意して、それぞれを塩酸、硝酸、硫酸、フッ酸、硫酸過水、バッファードフッ酸に５分間浸漬し、流水洗浄した。その後、Ｃｕからなる直径２００μｍ、厚さ２００ｎｍの円形のアノード電極、及び厚さ５０ｎｍのＴｉ膜上に厚さ２００ｎｍのＡｕ膜を積層したカソード電極を蒸着により形成した。
図６（ｂ）は、実施例２に係る、前処理の処理液の種類と立ち上がり電圧との関係を示すグラフである。
図６（ｂ）は、前処理に硫酸過水を用いた場合にのみ立ち上がり電圧が０．６〜０．７Ｖ程度と低くなり、硫酸過水以外の処理液である塩酸、硝酸、硫酸、フッ酸、及びバッファードフッ酸（ＢＨＦ）を用いた場合は、立ち上がり電圧が高い範囲で固定されてしまうことを示している。
これらの結果から、アノード電極形成の前処理には硫酸過水を用いるか、硫酸過水以外の処理液を用いた場合にはそれらの処理液による処理の後に硫酸過水を用いた処理を行うことにより、立ち上がり電圧が高い範囲で固定されてしまうことを避けられることがわかった。
トレンチＭＯＳ型ショットキーバリアダイオードのトレンチ構造を形成する際には、Ｇａ２Ｏ３系単結晶からなる半導体層のエッチングしたくない部分をマスク材料で保護する必要がある。
ドライエッチング用のマスク材料としては、ＳｉＯ２やフォトレジスト、Ｎｉが多く用いられる。これらの中で、最もエッチングされにくく、マスク材料として強固なのはＮｉである。しかしながら、Ｇａ２Ｏ３系単結晶は比較的エッチングの困難な材料であるため、Ｎｉをマスク材料に用いた場合でも、選択比が取りにくいという課題があった。
そこで、Ｇａ２Ｏ３のドライエッチングにおけるエッチング条件と選択比の関係を調査した。まず、Ｇａ２Ｏ３基板上にフォトリソグラフィ技術を用いてＮｉからなるマスクをパターニングした。その試料を、次の表１の４つの条件でドライエッチングし、ＮｉとＧａ２Ｏ３の選択比を評価した。
Figure 0006967238
評価の結果、条件４では選択比が１(ＮｉとＧａ２Ｏ３のエッチング速度が同一)で、Ｎｉのマスクとしての機能が最も低く、条件３では選択比が５．８（ＮｉのエッチングレートがＧａ２Ｏ３の１／５．８）であり、条件２では選択比が１４．７であった。また、条件１ではＮｉがほとんど削れなかったため、選択比を定量することができなかったが、非常に大きいことは確認された。それぞれの条件におけるＧａ２Ｏ３のエッチング速度を次の表２にまとめる。
Figure 0006967238
エッチング速度と出力には明確な相関があり、出力が低いほどエッチング速度は低下する傾向となった。Ｎｉとの選択比が良好だった条件１ではエッチング速度が２８．２ｎｍ／ｍｉｎと低いものの、数μｍの深さのトレンチを形成することは可能な程度の速度が得られているため、選択比、エッチング速度の両面から、条件１が最も優れたエッチング条件であることがわかった。
また、ドライエッチングにより形成したトレンチ内部を観察したところ、トレンチの底や側面に針状の荒れが生じていることが確認された。トレンチＭＯＳ型ショットキーバリアダイオードの場合、トレンチの底付近に最も高い電界が加わるため、形状が不均一だと電界集中が生じ、設計耐圧よりも低い電圧で破壊するおそれがある。そのため、トレンチの底付近は電界強度が均一になるよう平滑であることが好ましい。
そこで、針状の生成物を除去するため、リン酸によるエッチングを試みた。ホットプレート上のガラスビーカーにリン酸を入れ、液温が１４０℃になるまで加熱し、そこへ試料を１０分間浸漬した。その結果、リン酸処理により、Ｇａ２Ｏ３基板のトレンチ内面の針状の荒れを完全に除去できることがわかった。
第２の実施の形態に係るトレンチＭＯＳ型ショットキーバリアダイオード２を製造した。
まず、厚さ６５０μｍ、ドナー濃度２．５×１０１８ｃｍ−３のＳｎドープＧａ２Ｏ３基板を第２の半導体層２１として用意した。このＳｎドープＧａ２Ｏ３基板は、ＥＦＧ（Edge-defined. Film-fed Growth）法により作製した。
次に、厚さ７．５μｍ、ドナー濃度６×１０１６ｃｍ−３のＳｉドープＧａ２Ｏ３膜を第１の半導体層２０としてＳｎドープＧａ２Ｏ３基板上にＨＶＰＥ法によりホモエピタキシャル成長させた。
次に、ＳｉドープＧａ２Ｏ３膜の全面に厚さ３００ｎｍのＳｉＯ２膜をスパッタにより形成し、その上に、厚さ２００ｎｍのＮｉ膜を電子ビーム蒸着により形成した。そしてフォトリソグラフィ技術を用いて、Ｎｉ／ＳｉＯ２積層膜をパターニングした。
次に、そのＮｉ／ＳｉＯ２積層膜をマスクに用いて、ＩＣＰ−ＲＩＥ装置でＳｉドープＧａ２Ｏ３膜の表面にＳｉドープＧａ２Ｏ３膜の［０１０］方向に平行な直線状のトレンチをトレンチ２２として形成した。ドライエッチング条件は、エッチングガスがＢＣｌ３（３０ｓｃｃｍ）、圧力が０．５Ｐａ、アンテナ出力が１６０Ｗ、バイアス出力が１７Ｗとした。トレンチの深さＤｔはおよそ３．０μｍ、幅Ｗｔは４．８μｍ、メサ形状部分の幅Ｗｍは１．２μｍとした。
ドライエッチング後、１４０℃のリン酸で１５分間処理した後、ＳｉＯ２膜を取り除くためにＨＦ（４６％）へ５分間浸漬した。そして、最後に有機物残渣などを取り除くために硫酸過水で５分間処理し、流水洗浄を１５分間行った後、窒素ブローで乾燥させた。
次に、ＡＬＤにより、厚さ５０ｎｍのＨｆＯ２膜を絶縁膜２５として形成した。このとき、Ｏ３ガスを酸化剤に用いた。
次に、ＣＭＰによりＳｉドープＧａ２Ｏ３膜の表面を０．５μｍ程度削り、トレンチ間のメサ形状部分上のＨｆＯ２膜を除去した。これにより、ＳｉドープＧａ２Ｏ３膜の厚さはおよそ７．０μｍ、トレンチの深さＤｔはおよそ２．５μｍとなった。
次に、ＳｎドープＧａ２Ｏ３基板の裏面をダイヤモンドラッピングとＣＭＰにより鏡面化した。これにより、ＳｎドープＧａ２Ｏ３基板の厚さを３５０μｍとした。
次に、試料をアセトンに浸漬し、超音波を印加しながらアセトンで１０分間処理した。そして硫酸過水に５分間、次いでバッファードフッ酸に１分間浸漬し、流水洗浄を１５分間行った。アセトンによって、大まかな洗浄残渣や研磨時に試料固定に用いていたワックスを除去し、硫酸過水によって有機物を除去し、バッファードフッ酸によってＣＭＰスラリー中に含まれているコロイダルシリカを取り除くことができる。最後に、硫酸過水への５分間の浸漬と流水洗浄を再度行い、窒素ブローで乾燥させた。
次に、電子ビーム蒸着により、厚さ２００ｎｍのＣｕ膜と厚さ３．０μｍのＡｕ膜と厚さ５０ｎｍのＮｉ膜を積層させ、トレンチＭＯＳバリア２６及びアノード電極２３としてのＣｕ／Ａｕ／Ｎｉ積層膜を形成した。蒸着の速度は０．３〜０．４ｎｍ／ｓとした。トレンチ内には、Ｃｕ膜とＡｕ膜が埋め込まれた。最上層のＮｉ膜は、次の工程で用いるフォトレジストの密着性を上げるために形成した。
Ｃｕ膜の厚さは、薄すぎるとＡｕによって浸食させるおそれがあり、厚すぎるとＡｕとの熱膨張差で剥がれなどが起こることが懸念される。そこで、いくつか条件を振って検討を行った結果、１０〜４００ｎｍ程度が好ましいとわかった。このため、本実施例でのＣｕ膜の厚さは１０〜４００ｎｍの中間の２００ｎｍとした。
次に、Ｃｕ／Ａｕ／Ｎｉ積層膜上にフォトレジストをパターニングし、これをマスクに用いてＣｕ／Ａｕ／Ｎｉ積層膜のウェットエッチングを施した。最初にＮｉ膜を除去するため、硝酸と塩酸と水の混合液（体積比が硝酸：塩酸：水＝２：２：１）で６秒間処理した。その後、ＡｕのエッチャントであるＡＵＲＵＭ３０２（関東化学製）へ２時間程度浸漬させた。そしてフォトレジストを除去するためにアセトンの超音波洗浄を５分間行った。これによって、Ｃｕ／Ａｕ／Ｎｉ積層膜のアノード電極部分を直径４００μｍの円形にパターニングした。
最後に、電子ビーム蒸着により、ＳｎドープＧａ２Ｏ３基板の裏面全面に厚さ５０ｎｍのＴｉ膜と厚さ２００ｎｍのＡｕ膜を形成し、Ｔｉ／Ａｕ積層膜をカソード電極２４として形成した。なお、比較のために、トレンチが形成されていない試料（通常のショットキーバリアダイオード）も同じエピウェハ上に作製した。
図７（ａ）は、実施例４に係るトレンチＭＯＳ型ショットキーバリアダイオード２及び比較例に係る通常のショットキーバリアダイオードの順方向特性を示す。図中の「トレンチＳＢＤ」はトレンチＭＯＳ型ショットキーバリアダイオード２を意味し、「ＳＢＤ」は比較例としてのトレンチが形成されていない通常のショットキーバリアダイオードを意味する。
図７（ａ）は、トレンチＭＯＳ型ショットキーバリアダイオード２の方が通常のショットキーバリアダイオードよりもオン抵抗が高いことを示している。これには、トレンチＭＯＳ構造を設けることで電流経路が狭くなったことが影響しており、合理的な結果と言える。
図７（ｂ）は、実施例４に係るトレンチＭＯＳ型ショットキーバリアダイオード２及び比較例に係る通常のショットキーバリアダイオードの逆方向特性を示す。トレンチが形成されていない通常のショットキーバリアダイオードが熱電子電界放出理論にほぼ従うリーク特性を示しているのに対して、トレンチＭＯＳ型ショットキーバリアダイオード２は通常のショットキーバリアダイオードよりもリーク電流が数桁小さい。これは、トレンチＭＯＳ構造を設けることによってショットキー接合部の電界強度が下がり、熱電子電界放出（ＴＦＥ）によるリーク電流を抑制できたためである。
次に、トレンチＭＯＳバリア２６及びアノード電極２３としてのＣｕ／Ａｕ／Ｎｉ積層膜の蒸着の前処理から、最後の硫酸過水への浸漬と流水洗浄を省略し、その他の工程は変えずにトレンチＭＯＳ型ショットキーバリアダイオードを新たに作製した。なお、トレンチの幅Ｗｔは５μｍ、メサ形状部分の幅Ｗｍは１μｍとした。また、ＳｉドープＧａ２Ｏ３膜のドナー濃度を５×１０１６ｃｍ−３、最終的な厚さを８．０μｍとした。また、比較のために、トレンチが形成されていない試料（通常のショットキーバリアダイオード）も同じエピウェハ上に同様の前処理を行って作製した。
図８（ａ）、（ｂ）は、この比較例としての新たなトレンチＭＯＳ型ショットキーバリアダイオード及び通常のショットキーバリアダイオードの順方向特性、逆方向特性を示す。図８（ａ）を図７（ａ）と比較すると、トレンチＭＯＳ型ショットキーバリアダイオードの立ち上がり電圧が大きくなっていることがわかる。これは、Ｃｕ／Ａｕ／Ｎｉ積層膜の蒸着の前処理においてバッファードフッ酸による処理後の硫酸過水による処理を省いたことによると考えられる。
図８（ｂ）を図７（ｂ）と比較すると、トレンチＭＯＳ型ショットキーバリアダイオードのリーク電流が通常のショットキーバリアダイオードのリーク電流よりも数桁小さいのは同様だが、耐圧に着目すると、トレンチＭＯＳ型ショットキーバリアダイオードが１７５Ｖ程度、通常のショットキーバリアダイオードが９０Ｖ程度で電極が破壊されている。破壊された電極を観察したところ、通常のショットキーバリアダイオードとトレンチＭＯＳ型ショットキーバリアダイオードのいずれも、電極の端部で絶縁破壊していることが確認された。
次に、電極端部での絶縁破壊を抑制し、耐圧を向上させるためにフィールドプレート構造を有するトレンチＭＯＳ型ショットキーバリアダイオードを作製した。なお、比較のために、フィールドプレート構造を有するトレンチが形成されていない試料（通常のショットキーバリアダイオード）も同じエピウェハ上に作製した。
図９は、実施例４に係るフィールドプレート構造を有するトレンチＭＯＳ型ショットキーバリアダイオード３の垂直断面図である。トレンチＭＯＳ型ショットキーバリアダイオード３においては、第１の半導体層２０の面２７上のアノード電極３２の周りに、ＳｉＯ２からなる誘電体膜３１が設けられ、その誘電体膜３１の上にアノード電極３２の縁が乗り上げている。
図１０（ａ）、（ｂ）は、実施例４に係るトレンチＭＯＳ型ショットキーバリアダイオード３及び比較例に係る通常のショットキーバリアダイオードの順方向特性、逆方向特性を示す。
図１０（ｂ）は、フィールドプレート構造を設けることにより、トレンチＭＯＳ型ショットキーバリアダイオードの耐圧が４５０Ｖ程度まで上昇することを示している。
実施例４の図７に係るトレンチＭＯＳ型ショットキーバリアダイオード２のトレンチ２２を第１の半導体層２０としてのＳｉドープＧａ２Ｏ３膜の［０１０］方向に平行な直線状のトレンチにした場合と、［１００］方向に平行な直線状のトレンチにした場合の比較を行った。
ドライエッチングにより、トレンチ間のメサ形状部分の幅Ｗｍが２．５μｍとなるようにトレンチを形成した後、リン酸での処理を施すと、［０１０］方向に平行な直線状のトレンチの間のメサ形状部分の幅Ｗｍは１〜１．５μｍ、［１００］方向に平行な直線状のトレンチの間のメサ形状部分の幅Ｗｍはおよそ２μｍとなった。これは、リン酸エッチングのレートがＧａ２Ｏ３の方位によって異なることによると考えられる。
その後、完成したトレンチＭＯＳ型ショットキーバリアダイオード２の順方向特性を評価したところ、メサ形状部分の幅Ｗｍが広くて電流パスが広いはずの［１００］方向に平行な直線状のトレンチを有するダイオードの方が、［０１０］方向に平行な直線状のトレンチを有するダイオードよりもオン抵抗が１．５〜２倍程度高いという結果が得られた。
これは、［１００］方向に平行な直線状のトレンチ間のメサ形状部分は、上述のようにほとんどリン酸でエッチングされないため、ドライエッチングのダメージが残留し、そのダメージが残留する層が持っている電荷の影響で実効的な電流パスが狭くなったことによると考えられる。
この結果から、直線状のトレンチの方位は第１の半導体層２０を構成するＧａ２Ｏ３系単結晶の［０１０］方向に平行であることが好ましいことがわかった。また、トレンチ２２の形成のためのドライエッチングによるトレンチ２２の内面（メサ形状部分の表面）のダメージ層の厚さが０．５μｍ前後であり、このダメージ層をリン酸による処理で除去するのが好ましいことがわかった。
以上、本発明の実施の形態、実施例を説明したが、本発明は、上記実施の形態、実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
また、上記に記載した実施の形態、実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態、実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
１…ショットキーバリアダイオード、 ２、３…トレンチＭＯＳ型ショットキーバリアダイオード、 １０…半導体層、 １１、２３…アノード電極、 １２、２４…カソード電極、 ２０…第１の半導体層、 ２１…第２の半導体層、 ２２…トレンチ、 ２５…絶縁膜、 ２６…トレンチＭＯＳバリア

Claims (2)

  1. β型のＧａ２Ｏ３系単結晶からなるｎ型の第１の半導体層と、
    前記第１の半導体層とショットキー接合を形成し、前記第１の半導体層と接触する部分がＦｅ又はＣｕからなるアノード電極と、
    カソード電極と、
    を有し、
    前記第１の半導体層のドナー濃度が１×１０ １７ ｃｍ −３ 以下であり、
    前記アノード電極の前記第１の半導体層と接触する部分がＦｅからなる場合に、立ち上がり電圧が０．４Ｖ以上かつ０．５Ｖ以下であり、
    前記アノード電極の前記第１の半導体層と接触する部分がＣｕからなる場合に、立ち上がり電圧が０．６Ｖ以上かつ０．７Ｖ以下である、
    ショットキーバリアダイオード。
  2. β型のＧａ ２ Ｏ ３ 系単結晶からなるｎ型の第１の半導体層と、
    前記第１の半導体層とショットキー接合を形成し、前記第１の半導体層と接触する部分がＦｅ又はＣｕからなるアノード電極と、
    カソード電極と、
    前記第１の半導体層に積層された、β型のＧａ２Ｏ３系単結晶からなる第２の半導体層と、
    を有し、
    前記第１の半導体層が、前記第２の半導体層の反対側の面に開口するトレンチを有し、
    前記トレンチの内面が絶縁膜に覆われ、
    前記トレンチ内に前記絶縁膜に覆われるようにトレンチＭＯＳバリアが埋め込まれ、
    前記アノード電極が前記トレンチＭＯＳバリアに接触し、
    前記カソード電極が前記第２の半導体層に接続され、
    前記第１の半導体層のドナー濃度が１×１０ １７ ｃｍ −３ 以下であり、
    前記アノード電極の前記第１の半導体層と接触する部分がＦｅからなる場合に、立ち上がり電圧が０．４Ｖ以上かつ０．７Ｖ以下であり、
    前記アノード電極の前記第１の半導体層と接触する部分がＣｕからなる場合に、立ち上がり電圧が０．６Ｖ以上かつ０．９Ｖ以下である、
    ショットキーバリアダイオード。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019003861A1 (ja) * 2017-06-29 2019-01-03 三菱電機株式会社 酸化物半導体装置、および、酸化物半導体装置の製造方法
EP3654387A4 (en) * 2017-07-08 2021-03-31 Flosfia Inc. SEMICONDUCTOR COMPONENT
JP7012306B2 (ja) * 2018-03-01 2022-01-28 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード及びその製造方法
JP6966739B2 (ja) * 2018-10-23 2021-11-17 Tdk株式会社 ショットキーバリアダイオード
JP2020155530A (ja) * 2019-03-19 2020-09-24 トヨタ自動車株式会社 半導体装置の製造方法
US11476340B2 (en) * 2019-10-25 2022-10-18 Ohio State Innovation Foundation Dielectric heterojunction device
EP3823045A1 (en) * 2019-11-14 2021-05-19 Flosfia Inc. Semiconductor device and system including semiconductor
JP2021082711A (ja) * 2019-11-19 2021-05-27 株式会社デンソー 半導体装置の製造方法
JP7415537B2 (ja) * 2019-12-18 2024-01-17 Tdk株式会社 ショットキーバリアダイオード
US11848389B2 (en) 2020-03-19 2023-12-19 Ohio State Innovation Foundation Low turn on and high breakdown voltage lateral diode
CN115842060B (zh) * 2022-11-28 2024-11-29 西安电子科技大学 热电优化设计的沟槽mos型氧化镓功率二极管及制作方法
CN116435343B (zh) * 2023-04-17 2024-02-09 西安电子科技大学 一种侧壁刻蚀修复的Mos-Type沟槽型功率器件及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004056663A1 (de) * 2004-11-24 2006-06-01 Robert Bosch Gmbh Halbleitereinrichtung und Gleichrichteranordnung
JP2006352006A (ja) * 2005-06-20 2006-12-28 Sumitomo Electric Ind Ltd 整流素子およびその製造方法
JP2007036052A (ja) * 2005-07-28 2007-02-08 Toshiba Corp 半導体整流素子
JP2009017702A (ja) * 2007-07-05 2009-01-22 Toshiba Consumer Electronics Holdings Corp 電力変換装置
JP2009177028A (ja) * 2008-01-25 2009-08-06 Toshiba Corp 半導体装置
JP5612216B2 (ja) 2011-09-08 2014-10-22 株式会社タムラ製作所 結晶積層構造体及びその製造方法
US9570631B2 (en) * 2013-08-19 2017-02-14 Idemitsu Kosan Co., Ltd. Oxide semiconductor substrate and schottky barrier diode
EP2942804B1 (en) 2014-05-08 2017-07-12 Flosfia Inc. Crystalline multilayer structure and semiconductor device
EP2942803B1 (en) * 2014-05-08 2019-08-21 Flosfia Inc. Crystalline multilayer structure and semiconductor device
CN110828552B (zh) * 2014-07-22 2024-04-12 株式会社Flosfia 结晶性半导体膜和板状体以及半导体装置
TWI667792B (zh) * 2015-12-18 2019-08-01 日商Ｆｌｏｓｆｉａ股份有限公司 Semiconductor device
JP7116409B2 (ja) * 2017-02-27 2022-08-10 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード

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