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JP6879177B2 - 窒化物半導体素子の製造方法 - Google Patents

窒化物半導体素子の製造方法 Download PDF

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Description

本発明は、窒化物半導体素子の製造方法に関する。
特許文献１には、窒化物半導体素子の製造方法に関する技術が記載されている。この文献に記載された方法では、ソース電極及びドレイン電極とそれぞれオーミック接触する一対のｎ＋コンタクト領域を選択成長法により形成した後、これらのｎ＋コンタクト領域に生じた凸部を化学機械研磨（ＣＭＰ）法により平坦化する。
特開２００８−２２７４３２号公報
窒化物半導体素子において、窒化物半導体層に凹部を形成したのち窒化物半導体を選択的に再成長して該凹部を埋め込む場合がある。例えば、窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）においては、チャネル層のバリア層（電子供給層）との界面付近に生じるチャネル領域とソース電極及びドレイン電極との間の抵抗を低減するために、チャネル層に達する深さの凹部（リセス）を形成し、高濃度の窒化物半導体領域（例えばｎ＋ＧａＮ領域）を該凹部内に再成長し、この領域上にソース電極またはドレイン電極を形成することがある。
このように窒化物半導体を選択的に再成長して窒化物半導体層の凹部を埋め込む場合、凹部の側面付近（すなわち再成長した窒化物半導体領域の縁部付近）において窒化物半導体領域の表面にバリ（突起）が生じる傾向がある。凹部の側面付近では、選択成長に用いるマスクの上から窒化物半導体の原料が流れ込み、凹部内の他の部分と比較して原料の供給が多くなり易いからである。このようにして生じる盛り上がり部分は、窒化物半導体素子に対して様々な影響を及ぼす。例えば、窒化物半導体領域上に絶縁性の保護膜が形成される場合、窒化物半導体領域の表面に存在する凹凸によって保護膜の密着性が低下する懸念が生じる。また、ＨＥＭＴにおいてソース電極とドレイン電極との間にＴ型ゲート電極が設けられる場合、ソース電極下の高濃度窒化物半導体領域、或いはドレイン電極下の高濃度窒化物半導体領域に上記の盛り上がりが生じていると、該高濃度窒化物半導体領域とＴ型ゲート電極との接触による短絡の懸念が生じる。或いは、接触にまでは至らなくても、高濃度窒化物半導体領域とＴ型ゲート電極の縁部との距離が近くなると、窒化物半導体素子の耐圧性能が低下する懸念が生じる。
本発明は、このような問題点に鑑みてなされたものであり、窒化物半導体層の凹部内に選択的に再成長する窒化物半導体領域の縁にバリが生じることを抑制できる窒化物半導体素子の製造方法を提供することを目的とする。
上述した課題を解決するために、一実施形態に係る窒化物半導体素子の製造方法は、第１のＳｉＮ層、ＳｉＯ2層、及び第２のＳｉＮ層を窒化物半導体層上に順に形成する工程と、ドライエッチングにより第１のＳｉＮ層、ＳｉＯ2層、及び第２のＳｉＮ層に開口を形成する第１のエッチング工程と、ウェットエッチングにより開口におけるＳｉＯ2層の側面を第１及び第２のＳｉＮ層の側面に対して後退させる第２のエッチング工程と、第１のエッチング工程と第２のエッチング工程との間、若しくは第２のエッチング工程の後に、開口を通じて窒化物半導体層をエッチングすることにより窒化物半導体層に凹部を形成する工程と、窒化物半導体領域を凹部内に成長させる成長工程と、第２のＳｉＮ層及び第２のＳｉＮ層上の堆積物をＳｉＯ2層とともに除去する除去工程とを含む。
本発明に係る窒化物半導体素子の製造方法によれば、窒化物半導体層の凹部内に選択的に再成長する窒化物半導体領域の縁にバリが生じることを抑制できる。
図１は、一実施形態に係る製造方法によって製造される窒化物半導体素子の一例として、高電子移動度トランジスタ（ＨＥＭＴ）１Ａを示す断面図である。 図２の（ａ）〜（ｃ）は、一実施形態に係る製造方法の各工程を示す断面図である。 図３の（ａ）〜（ｃ）は、一実施形態に係る製造方法の各工程を示す断面図である。 図４の（ａ）〜（ｃ）は、一実施形態に係る製造方法の各工程を示す断面図である。 図５の（ａ）及び（ｂ）は、一実施形態に係る製造方法の各工程を示す断面図である。
本発明の実施形態に係る窒化物半導体素子の製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
図１は、本実施形態に係る製造方法によって製造される窒化物半導体素子の一例として、高電子移動度トランジスタ（ＨＥＭＴ）１Ａを示す断面図である。図１に示されるように、ＨＥＭＴ１Ａは、基板１０、窒化物半導体層１８、窒化シリコン（ＳｉＮ）層２１、ソース電極３１、ドレイン電極３２、及びゲート電極３３を備える。窒化物半導体層１８は、基板１０側から順に、バッファ層１１、チャネル層１２、バリア層（電子供給層）１３、及びキャップ層１４を有する。ＨＥＭＴ１Ａは高電子移動度トランジスタ（ＨＥＭＴ）である。チャネル層１２とバリア層１３との界面に２次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）が生じることにより、チャネル層１２内にチャネル領域が形成される。
基板１０は、結晶成長用の基板である。基板１０として、例えばＧａＮ基板、ＳｉＣ基板、サファイア（Ａｌ２Ｏ３）基板、又はダイヤモンド基板が挙げられる。基板１０は、平坦な主面及び裏面を有する。バッファ層１１は、基板１０上にエピタキシャル成長した層である。バッファ層１１は、基板１０が例えばＳｉＣ基板或いはサファイア基板といった異種基板である場合に、窒化物半導体層であるチャネル層１２及びバリア層１３の結晶性を向上するために設けられる。バッファ層１１は、窒化物半導体を有しており、例えばＡｌＮ層である。
チャネル層１２は、バッファ層１１上にエピタキシャル成長した層であり、上述した２次元電子ガスが生じ、ドレイン電流が流れるチャネル領域を有する層である。チャネル層１２は、窒化物半導体を有しており、例えばＧａＮ層である。チャネル層１２の厚さは、例えば２００ｎｍ以上２０００ｎｍ以下である。
バリア層１３は、チャネル層１２上にエピタキシャル成長した層である。バリア層１３は、チャネル層１２よりもバンドギャップが大きい（電子親和力が大きい）窒化物半導体を有しており、例えばＡｌＧａＮ層、ＩｎＡｌＮ層およびＩｎＡｌＧａＮ層のいずれかである。バリア層１３には不純物が含まれてもよい。一例では、バリア層１３はｎ型のＡｌＧａＮ層である。バリア層１３の厚さは、例えば５ｎｍ以上３０ｎｍ以下である。
キャップ層１４は、バリア層１３上にエピタキシャル成長した層である。キャップ層１４は、窒化物半導体を有しており、例えばＧａＮ層である。一例では、キャップ層１４はｎ型ＧａＮ層である。キャップ層１４の厚さの下限値は、例えば１ｎｍである。キャップ層１４の厚さの上限値は、例えば５ｎｍである。なお、キャップ層１４は省かれてもよい。
ＨＥＭＴ１Ａは、高濃度領域１５，１６を更に備える。高濃度領域１５，１６は、窒化物半導体層１８に埋め込まれ、基板１０の主面に沿った或る方向に並んで設けられている。具体的には、高濃度領域１５，１６は、窒化物半導体層１８に形成された凹部（リセス）１８ａ，１８ｂを埋め込んでいる。凹部１８ａ，１８ｂは、窒化物半導体層１８の表面（すなわちキャップ層１４の表面）からキャップ層１４及びバリア層１３を貫通してチャネル層１２に達している。従って、凹部１８ａ，１８ｂの底面はチャネル層１２により構成され、高濃度領域１５，１６はチャネル層１２に接している。これにより、高濃度領域１５，１６はチャネル層１２とバリア層１３との界面付近のチャネル領域に接する。
高濃度領域１５，１６は、それぞれソース電極３１及びドレイン電極３２とチャネル領域との間の抵抗値の低減のために設けられた窒化物半導体領域である。高濃度領域１５，１６は、例えば１×１０18ｃｍ-3〜１×１０20ｃｍ-3といった高い濃度にドープされたｎ型の窒化物半導体を有する。高濃度領域１５，１６の不純物濃度は、チャネル層１２及びバリア層１３の不純物濃度よりも高い。高濃度領域１５，１６の窒化物半導体は、例えばＧａＮ、ＡｌＧａＮ等である。高濃度領域１５，１６の表面は窒化物半導体層１８から露出しており、高濃度領域１５の表面上にはソース電極３１が設けられ、高濃度領域１６の表面上にはドレイン電極３２が設けられている。ソース電極３１は高濃度領域１５とオーミック接触を成し、ドレイン電極３２は高濃度領域１６とオーミック接触を成す。ソース電極３１及びドレイン電極３２がそれぞれ高濃度領域１５，１６と接触することにより、ソース電極３１及びドレイン電極３２がバリア層１３またはチャネル層１２と直に接触する場合と比較して、コンタクト抵抗を低減できる。キャップ層１４とバリア層１３との界面にはヘテロ接合が形成され、このヘテロ接合及びバリア層１３は、ソース電極３１及びドレイン電極３２のそれぞれから見た場合に、チャネル領域に向けて移動するキャリアに対してバリアとして作用するからである。高濃度領域１５と高濃度領域１６との間隔は、０．５μｍよりも大きく、３μｍよりも小さい。この間隔は例えば１μｍである。高濃度領域１５と高濃度領域１６との間隔を短くすることによって、電子の移動距離が短くなり、アクセス抵抗を低減して更なる高速化に寄与できる。
オーミック電極であるソース電極３１及びドレイン電極３２は、例えばチタン（Ｔｉ）層もしくはタンタル（Ｔａ）とアルミニウム（Ａｌ）層との積層構造を合金化して成る。ソース電極３１及びドレイン電極３２は、Ａｌ層の上に他のＴｉ層（もしくはＴａ層）をさらに積層化した上で合金化してもよい。本実施形態ではソース電極３１及びドレイン電極３２はそれぞれ高濃度領域１５，１６上に設けられているが、ソース電極３１及びドレイン電極３２はそれぞれ高濃度領域１５，１６を覆ってもよい。
ＳｉＮ層２１は、窒化物半導体層１８上（本実施形態ではキャップ層１４上）に設けられ、窒化物半導体層１８の表面に接しており、該表面を覆っている。ＳｉＮ層２１には開口２１ａ〜２１ｃが設けられている。開口２１ａ内には、上述した高濃度領域１５が設けられている。開口２１ｂ内には、上述した高濃度領域１６が設けられている。本実施形態では、基板１０の主面を基準とする高濃度領域１５，１６の表面の高さは、ＳｉＮ層２１の表面の高さよりも高い。従って、高濃度領域１５，１６は、ＳｉＮ層２１を貫通して、ＳｉＮ層２１の表面から突出している。そして、高濃度領域１５，１６の周縁部は、ＳｉＮ層２１上に乗り上げている。開口２１ｃは、開口２１ａと開口２１ｂとの間に形成されている。開口２１ｃは、後述するゲート電極３３が設けられるゲート開口である。開口２１ａ〜２１ｃの並び方向における開口２１ｃの幅は、ゲート長を規定する。
ゲート電極３３は、ソース電極３１とドレイン電極３２との間に設けられている。ゲート電極３３は、いわゆるＴ型ゲート電極であり、ソース電極３１及びドレイン電極３２の並び方向に沿ったゲート電極３３の断面は略Ｔ字状となっている。ゲート電極３３は、ＳｉＮ層２１に形成された開口２１ｃを介して、窒化物半導体層１８と接触している。本実施形態のゲート電極３３はキャップ層１４と接触しているが、ゲート電極３３はバリア層１３と接触してもよい。ゲート電極３３は窒化物半導体層１８とショットキ接触する材料を含み、例えばニッケル（Ｎｉ）層とパラジウム（Ｐｄ）層と金（Ａｕ）層との積層構造を有する。この場合、Ｎｉ層が窒化物半導体層１８にショットキ接触する。なお、窒化物半導体層１８とショットキ接触できる材料としては、Ｎｉの他にＰｔ（白金）がある。
以上の構成を備える本実施形態のＨＥＭＴ１Ａを製造する方法について説明する。図２の（ａ）〜（ｃ）、図３の（ａ）〜（ｃ）、図４の（ａ）〜（ｃ）、及び図５の（ａ），（ｂ）は、本実施形態に係る製造方法の各工程を示す断面図である。
まず、図２の（ａ）に示されるように、バッファ層１１、チャネル層１２、バリア層１３、及びキャップ層１４を含む窒化物半導体層１８を基板１０上に形成する。例えば、有機金属気相成長法（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）によって、バッファ層１１として機能するＡｌＮ層、チャネル層１２として機能するＧａＮ層、バリア層１３として機能するＡｌＧａＮ層またはＩｎＧａＮ層、及びキャップ層１４として機能するｎ型のＧａＮ層を、基板１０上に順にエピタキシャル成長する。Ａｌの原料ガスとしては、例えばトリメチルアルミニウム（ＴＭＡ）が用いられる。Ｇａの原料ガスとしては、例えばトリメチルガリウム（ＴＭＧ）が用いられる。Ｉｎの原料ガスとしては、例えばトリメチルインジウム（ＴＭＩ）が用いられる。Ｎの原料ガスとしては、例えばアンモニア（ＮＨ３）が用いられる。
次に、図２の（ｂ）に示されるように、窒化物半導体層１８の表面を覆うＳｉＮ層２１（第１のＳｉＮ層）、酸化シリコン（ＳｉＯ2）層２２、及びＳｉＮ層２３（第２のＳｉＮ層）を窒化物半導体層１８上（本実施形態ではキャップ層１４上）に順に成膜する。ＳｉＮ層２１は、後の工程において高濃度領域１５，１６を再成長する際の高温から窒化物半導体層１８の表面を保護するために、緻密な膜質を有することが望まれる。このため、本工程では、ＳｉＮ層２１を、ＭＯＣＶＤにより窒化物半導体層１８から連続して（ｉｎ−ｓｉｔｕにて）成膜するか、若しくは、減圧ＣＶＤにより成膜する。ＳｉＮ層２１の原料ガスとしては、例えばシランガス及びアンモニアガスが用いられる。減圧ＣＶＤを用いる場合、成長温度は例えば８００℃〜９００℃の範囲内である。
ＳｉＯ2層２２は、熱ＣＶＤ、プラズマＣＶＤ、或いはスパッタといった、成膜効率の良い様々な方法により形成されることができる。成膜後のＳｉＯ2層２２の厚さは、ＳｉＮ層２１よりも格段に厚く、例えば１００ｎｍ〜４００ｎｍの範囲内であり、一例では２００ｎｍである。また、ＳｉＮ層２３は、熱ＣＶＤ、プラズマＣＶＤ、或いはスパッタといった、成膜効率の良い様々な方法により形成されることができる。成膜後のＳｉＮ層２３の厚さは、例えば４０ｎｍ〜５０ｎｍの範囲内であり、一例では４０ｎｍである。
続いて、図２の（ｃ）に示されるように、開口Ｒａ及びＲｂを有するレジストマスクＲをＳｉＮ層２３上に形成する。具体的には、まずＳｉＮ層２３上にレジストを塗布し、フォトリソグラフィによって該レジストに開口Ｒａ及びＲｂを形成する。このとき、図１に示された凹部１８ａに対応する領域に開口Ｒａを形成し、凹部１８ｂに対応する領域に開口Ｒｂを形成する。すなわち、開口Ｒａの平面形状は凹部１８ａの平面形状と略一致し、開口Ｒｂの平面形状は凹部１８ｂの平面形状と略一致する。
続いて、図３の（ａ）に示されるように、レジストマスクＲを介するドライエッチングによって、ＳｉＮ層２３、ＳｉＯ2層２２、及びＳｉＮ層２１にわたって貫通する開口２０ａ，２０ｂを形成する（第１のエッチング工程）。この開口２０ａ，２０ｂそれぞれには、ＳｉＮ層２１の開口２１ａ，２１ｂそれぞれが含まれる。このドライエッチングは例えば反応性イオンエッチング（ＲＩＥ）であり、エッチングガスは例えばフッ素（Ｆ）系ガスである。フッ素系ガスとして、ＳＦ６、ＣＦ４、ＣＨＦ３、Ｃ３Ｆ６、Ｃ２Ｆ６からなる群から１つ以上が選択される。フッ素系ガスはシリコン系化合物と窒化物半導体との間にエッチング選択性を有しており、ＳｉＮ層２３、ＳｉＯ2層２２、及びＳｉＮ層２１は十分にエッチングされるが、窒化物半導体層１８のエッチングは抑制される。また、このドライエッチングにより形成される開口２０ａ，２０ｂの内側面は、基板１０の主面に対してほぼ垂直となる。この工程によって、窒化物半導体層１８の表面（本実施形態ではキャップ層１４の表面）が開口２０ａ，２０ｂから露出する。
続いて、図３の（ｂ）に示されるように、ＳｉＮ層２３、ＳｉＯ2層２２、及びＳｉＮ層２１の開口２０ａ，２０ｂを通じて窒化物半導体層１８をエッチングすることにより、窒化物半導体層１８に凹部１８ａ，１８ｂを形成する。このエッチングは例えばドライエッチングであり、一例ではＲＩＥである。エッチングガスは例えば塩素（Ｃｌ）系のガスである。塩素（Ｃｌ）系のガスは窒化物半導体とシリコン系化合物との間にエッチング選択性を有しており、窒化物半導体層１８は十分にエッチングされるが、ＳｉＮ層２３、ＳｉＯ2層２２、及びＳｉＮ層２１のエッチングは抑制される。本工程では、開口２０ａ，２０ｂ内のキャップ層１４及びバリア層１３を完全に除去し、更に、チャネル層１２の一部を除去する。これにより、凹部１８ａ，１８ｂの深さはチャネル層１２に達し、凹部１８ａ，１８ｂの底面はチャネル層１２により構成される。チャネル層１２の除去される部分の厚さは、２ＤＥＧの深さ方向の広がりよりも深いと良い。これにより、この後に形成される高濃度領域１５，１６とチャネル領域との間のコンタクト抵抗を更に低減することができる。
続いて、図３の（ｃ）に示されるように、ＳｉＯ2層２２に対してウェットエッチングを施すことにより、開口２０ａにおけるＳｉＯ2層２２の側面２２ａをＳｉＮ層２１，２３の側面に対して後退させるとともに、開口２０ｂにおけるＳｉＯ2層２２の側面２２ｂをＳｉＮ層２１，２３の側面に対して後退させる（第２のエッチング工程）。このとき、エッチャントとしては例えばバッファードフッ酸（ＢＨＦ）を用いる。ＢＨＦは、ＳｉＮとＳｉＯ2との間にエッチング選択性を有しており、ＳｉＯ2は十分にエッチングされるが、ＳｉＮのエッチングは抑制される。このとき、ＳｉＮ層２１，２３の側面に対するＳｉＯ2層２２の側面２２ａ，２２ｂの後退量は、例えば１００ｎｍ〜２００ｎｍの範囲内である。本工程により、庇状のＳｉＮ層２３がＳｉＯ2層２２の側面２２ａ，２２ｂの上方からせり出すこととなる。なお、開口２０ａと開口２０ｂとの間のＳｉＯ2層２２が全て失われ、その結果、開口２０ａと開口２０ｂとの間のＳｉＮ層２３が失われることを防ぐために、開口２０ａと開口２０ｂとの間隔（言い換えると高濃度領域１５，１６の間隔）は、０．５μｍより大きいことが好ましい。
本実施形態では、窒化物半導体層１８のエッチングを、開口２０ａ，２０ｂの形成（第１のエッチング工程）とＳｉＯ2層２２に対するエッチング（第２のエッチング工程）との間に行っているが、窒化物半導体層１８のエッチングをＳｉＯ2層２２に対するエッチングの後に行ってもよい。その場合であっても、図３の（ｃ）に示された構成を得ることができる。
続いて、図４の（ａ）に示されるように、ＳｉＮ層２３上からレジストマスクＲを除去する。レジストマスクＲは熱に弱いので、本工程により、後の高濃度領域１５，１６を再成長する工程における高温の影響を回避することができる。なお、レジストマスクＲの除去は、開口２０ａ，２０ｂを形成する工程（図３の（ａ）を参照）の後であれば、何れのタイミングで行ってもよい。
続いて、図４の（ｂ）に示されるように、高濃度領域１５，１６をそれぞれ凹部１８ａ，１８ｂ内に再成長する（成長工程）。この工程では、例えば、スパッタ、ＭＯＣＶＤ、或いはＭＢＥ等の方法を用いて、高濃度領域１５，１６としてのｎ＋型ＧａＮ層（若しくはｎ型ＡｌＧａＮ層）を凹部１８ａ，１８ｂの底面上にエピタキシャル成長する。ｎ型ドーパントは例えばＳｉであり、その場合、ドーピング源はＳｉＨ４（シラン）とする。この成長工程の際（例えば再成長終了時点で）、ＳｉＮ層２１は少なくとも５ｎｍ（例えば５ｎｍ〜２０ｎｍ）の厚さを有し、ＳｉＯ2層２２は再成長する高濃度領域１５，１６よりも厚い（少なくとも１００ｎｍ）とよい。ＳｉＯ2層２２の側面２２ａ，２２ｂがＳｉＮ層２１，２３の側面から後退しているため、高濃度領域１５，１６は、凹部１８ａ，１８ｂ内だけでなく凹部１８ａ，１８ｂ周辺のＳｉＮ層２１上にも成長する。
この再成長工程は高温プロセスであるため、窒化物半導体層１８にＳｉＯ２が接していると窒化物半導体表面の酸化が懸念される。これに対し、本実施形態では窒化物半導体層１８とＳｉＯ2層２２との間にＳｉＮ層２１が介在しているので、再成長時における窒化物半導体表面の酸化が抑制される。なお、前述したように、ＳｉＮ層２１をＭＯＣＶＤにより窒化物半導体層１８から連続して（ｉｎ−ｓｉｔｕにて）成膜するか、若しくは、減圧ＣＶＤにより成膜することによって、再成長時の高温によるＳｉＮ層２１の膜質の劣化を抑制し、ＨＥＭＴ１Ａの動作特性への影響を低減できる。この点に鑑み、ＳｉＮ層２１の成膜温度は高濃度領域１５，１６の成長温度より高くてもよい。また、この再成長工程においてＳｉＯ2層２２のＯ原子が窒化物半導体層１８に拡散することを十分に抑制するために、成長工程の際、ＳｉＮ層２１は少なくとも５ｎｍの厚さを有するとよい。これにより、再成長時における窒化物半導体表面の酸化がより効果的に抑制される。
続いて、ＳｉＮ層２３及びＳｉＮ層２３上の堆積物（例えば非晶質の窒化物）１７を、図４の（ｃ）に示されるようにＳｉＯ2層２２とともに除去する（除去工程）。この工程では、例えばＢＨＦといったエッチャントを用いてＳｉＯ2層２２を選択的に除去することにより、その上のＳｉＮ層２３及び堆積物１７を除去（リフトオフ）する。ＢＨＦに対するＳｉＯ2及びＳｉＮのエッチングレートは次のとおりである。
ＳｉＯ２のエッチングレート：２００〜３００（ｎｍ／分）
ＳｉＮのエッチングレート：〜０．３（ｎｍ／分）
ＢＨＦの条件（濃度）にも左右されるが、ＳｉＯ２を選択的に除去可能なエッチングレートの差を確保することは容易である。また、ＳｉＮ層２３の膜質は、先の再成長工程において成膜温度以上の高温に晒されることにより硬化しているので、ＢＨＦに対するＳｉＮ層２３のエッチングレートは低下している。しかしながらこの工程では、ＳｉＯ2層２２を選択的にエッチングすることによりＳｉＮ層２３を浮かせて剥離することができるので、ＳｉＮ層２３の硬化は問題とならない。なお、この工程において、ＳｉＮ層２１を同時に除去し、新たなＳｉＮ層２１をその直後に成膜してもよい。
ＳｉＮ層２３においてＳｉＯ2層２２の側面２２ａ，２２ｂからせり出している部分は、ＳｉＮ層２３上に堆積する堆積物１７と高濃度領域１５，１６とが互いに接触する（連続する）ことを防ぐための庇として機能する。堆積物１７と高濃度領域１５，１６とが互いに分離することによって、エッチャントをＳｉＯ2層２２に十分に供給することができ、再成長の高温プロセスを経た後であってもＳｉＮ層２３ごと簡単に（ＳｉＮ層２１に実質的な影響を与えずに）堆積物１７を除去することが可能となる。また、ＳｉＮ層２３の庇によって、凹部１８ａ，１８ｂの側面付近（すなわち再成長した高濃度領域１５，１６の縁部付近）における原料供給の偏りを抑制し、バリの発生を抑えることができる。
図２の（ｂ）に示された工程において、ＳｉＮ層２３を成膜する際の膜厚は、ＳｉＯ2層２２に対するエッチング（図３の（ｃ）を参照）の後に少なくとも２０ｎｍ残る程度に設定されるとよい。これにより、高濃度領域１５，１６を再成長する工程においてＳｉＮ層２３による庇の形状を維持し、ＳｉＮ層２３上の堆積物１７と高濃度領域１５，１６とを好適に分離させることができる。
また、ＳｉＮ層２３上に堆積する堆積物１７と高濃度領域１５，１６とが連続することを十分に防ぐために、図４の（ｂ）に示された工程において、高濃度領域１５，１６の厚さを、ＳｉＯ2層２２の厚さと同じか、それよりも薄く（例えば１００ｎｍ以下）形成してもよい。これにより、高濃度領域１５，１６の最上面がＳｉＯ2層２２とＳｉＮ層２３との界面（すなわち庇の下面）よりも低くなるので、堆積物１７と高濃度領域１５，１６とを確実に分離することができる。
続いて、図５の（ａ）に示されるように、オーミック電極であるソース電極３１及びドレイン電極３２を、それぞれ高濃度領域１５及び１６上に形成する（第１の電極形成工程）。この工程では、まず、ソース電極３１及びドレイン電極３２を構成する複数の金属層（例えば、Ｔａ／Ａｌ／ＴａもしくはＴｉ／Ａｌ／Ｔｉ）を順に蒸着して積層構造を形成する。その後、この積層構造を熱処理して合金化（アロイ）を行う。熱処理の温度は例えば５００℃〜６００℃の範囲内である。
続いて、図５の（ｂ）に示されるように、ソース電極３１とドレイン電極３２との間の窒化物半導体層１８上にゲート電極３３を形成する（第２の電極形成工程）。この工程では、まず、フォトリソグラフィ若しくは電子線露光によるレジストマスクをＳｉＮ層２１上に形成し、該レジストマスクを介してＳｉＮ層２１をエッチングすることにより、ＳｉＮ層２１にゲート開口２１ｃを形成する。次に、ゲート電極３３を構成する複数の金属層（例えば、Ｎｉ／Ｐａ／Ａｕ）を順に蒸着して積層構造を形成し、リフトオフによるパターニングを行う。このとき、窒化物半導体層１８の厚さ方向から見て、ゲート電極３３の縁部（Ｔ型の庇の部分）と高濃度領域１５，１６とが互いに重なってもよい。これにより、高濃度領域１５と高濃度領域１６とをより近づけることができるので、電子の移動距離が短くなり、アクセス抵抗を低減して更なる高速化に寄与できる。
以上の工程を経て、本実施形態のＨＥＭＴ１Ａが作製される。この後、必要に応じて、図示しない絶縁性の保護膜（例えばＳｉＯ2膜）を基板１０上に形成し、この保護膜によって各電極３１〜３３及びＳｉＮ層２１を覆う。その後、ソース電極３１上及びドレイン電極３２上の保護膜に開口を形成し、Ａｕめっきによるソース配線及びドレイン配線を形成する。
以上に説明したように、本実施形態に係るＨＥＭＴ１Ａの製造方法によれば、ＳｉＯ2層２２の後退エッチングにより形成されるＳｉＮ層２３の庇によって、ＳｉＮ層２３上の堆積物１７と高濃度領域１５，１６とを確実に分離することができる。従って、高濃度領域１５，１６の縁におけるバリの発生を抑制し、高濃度領域１５，１６とゲート電極３３との接触による短絡を低減することができる。また、高濃度領域１５，１６とゲート電極３３の縁部との距離を広くして、ＨＥＭＴ１Ａの耐圧性能の低下を抑制することができる。
また、本実施形態の製造方法によれば、高濃度領域１５，１６の縁におけるバリの発生が抑制されるので、高濃度領域１５，１６上に形成される絶縁性の保護膜の密着性を向上することができる。これにより、ＨＥＭＴ１Ａの信頼性を向上することができる。
なお、前述した特許文献１に記載された技術では、再成長後でもウェットエッチングが可能なＳｉＯ2膜のみを再成長マスクとして使用している。しかしながら、その場合、高温プロセスである再成長の際にＳｉＯ2のＯ原子が窒化物半導体の表面を酸化させる懸念がある。そこで、ＳｉＮ膜を再成長マスクとして使用することが考えられるが、ＳｉＮ膜は高温になると硬化し、ウェットエッチングによる除去が困難になる。本実施形態の製造方法は、これらの問題を解決し、窒化物半導体の表面の酸化を抑制しつつ、ウェットエッチングによる再成長マスクの除去を可能とするものである。
本発明による窒化物半導体素子の製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では、ＨＥＭＴに本発明を適用した例について説明しているが、本発明は、再成長工程を含む種々のトランジスタの製造方法、或いは再成長工程を含む種々の窒化物半導体素子の製造方法に適用可能である。
ＨＥＭＴ…１Ａ、１０…基板、１１…バッファ層、１２…チャネル層、１３…バリア層、１４…キャップ層、１５，１６…高濃度領域、１７…堆積物、１８…窒化物半導体層、１８ａ，１８ｂ…凹部、２０ａ，２０ｂ…開口、２１，２３…ＳｉＮ層、２１ａ〜２１ｃ…開口、２２…ＳｉＯ２層、２２ａ，２２ｂ…側面、３１…ソース電極、３２…ドレイン電極、３３…ゲート電極、Ｒ…レジストマスク、Ｒａ…開口、Ｒｂ…開口。

Claims (5)

  1. 窒化物半導体素子の製造方法であって、
    第１のＳｉＮ層、ＳｉＯ2層、及び第２のＳｉＮ層を窒化物半導体層上に順に形成する工程と、
    ドライエッチングにより前記第１のＳｉＮ層、前記ＳｉＯ2層、及び前記第２のＳｉＮ層に開口を形成する第１のエッチング工程と、
    ウェットエッチングにより前記開口における前記ＳｉＯ2層の側面を前記第１及び第２のＳｉＮ層の側面に対して後退させる第２のエッチング工程と、
    前記第１のエッチング工程と前記第２のエッチング工程との間、若しくは前記第２のエッチング工程の後に、前記開口を通じて前記窒化物半導体層をエッチングすることにより前記窒化物半導体層に凹部を形成する工程と、
    窒化物半導体領域を前記凹部内に成長させる成長工程と、
    前記第２のＳｉＮ層及び前記第２のＳｉＮ層上の堆積物を前記ＳｉＯ2層とともに除去する除去工程と、
    を含む、窒化物半導体素子の製造方法。
  2. 前記成長工程の際、前記第１のＳｉＮ層は少なくとも５ｎｍの厚さを有し、前記ＳｉＯ2層は少なくとも１００ｎｍの厚さを有する、請求項１に記載の窒化物半導体素子の製造方法。
  3. 前記第２のエッチング工程における、前記第１及び第２のＳｉＮ層の側面に対する前記ＳｉＯ2層の側面の後退量は１００ｎｍ〜２００ｎｍの範囲内である、請求項１または２に記載の窒化物半導体素子の製造方法。
  4. 前記窒化物半導体領域の厚さは、前記ＳｉＯ2層の厚さ以下である、請求項１〜３のいずれか１項に記載の窒化物半導体素子の製造方法。
  5. 前記除去工程の後に、前記窒化物半導体領域上にオーミック電極を形成する第１の電極形成工程を更に含み、
    前記窒化物半導体層は、チャネル層と、前記チャネル層上に設けられ、前記チャネル層よりも大きなバンドギャップを有するバリア層とを少なくとも含み、
    前記窒化物半導体領域の不純物濃度は前記チャネル層及び前記バリア層の不純物濃度よりも高く、
    前記凹部の深さは前記チャネル層に達する、請求項１〜４のいずれか１項に記載の窒化物半導体素子の製造方法。
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