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KR100448662B1 - 질화물반도체소자 및 그 제조방법 - Google Patents

질화물반도체소자 및 그 제조방법 Download PDF

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KR100448662B1
KR100448662B1 KR10-2002-0032837A KR20020032837A KR100448662B1 KR 100448662 B1 KR100448662 B1 KR 100448662B1 KR 20020032837 A KR20020032837 A KR 20020032837A KR 100448662 B1 KR100448662 B1 KR 100448662B1
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로무 가부시키가이샤
파이오니아 코포레이션
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Abstract

역전압인가시의 리키지 전류(leakage current)의 전류전압특성을 개선하는 질화물반도체소자를 제공한다.
3족질화물반도체로부터 형성되는 활성층과, 활성층에 인접하고, 활성층의 밴드갭(band-gap)보다 큰 밴드갭(band-gap)을 가지는 재료로부터 형성되는 장벽층과, 활성층에 있어서 관통전위(threading dislocation)를 둘러싸는 위치에 형성된 공부(孔部)에 장벽층과 동일한 재료를 장전하는 것에 의해 형성되는 매립부를 가지는 질화물반도체소자로서, 매립부의 저부에 인접하는 2개의 반도체층중에 적어도 일방은 1E16/cc∼1E17/cc의 불순물농도를 가진다.

Description

질화물반도체소자 및 그 제조방법{NITRIDE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 3족질화물로부터 형성된 반도체소자(이하 간단하게 소자라고도 서술한다.) 및 그 제조방법에 관한 것이다. 특히 단파장반도체 레이저소자용의 재료로서 질화갈륨(GaN)계 화합물을 이용한 연구가 많이 행하여져 왔다. GaN계 반도체 레이저소자는 기판결정상에 3족질화물반도체(AlxGa1-x)1-yInyN(0≤x≤1,0≤y≤1)과 같은 반도체결정막을 순차적으로 적층하여 제작된다.
결정막의 제작에는, 일반적으로 유기금속기상성장법(이하, MOCVD법으로 칭한다.)이 이용된다. 상기 방법에 있어서, 3족 원료의 트리메틸갈륨(trimethyl gallium)(이하, TMG라고 한다.)이나 5족 원료의 암모니아(NH3)등의 원료가스를 반응로내로 도입하여, 900∼1000˚C의 온도로 반응시켜 기판상에 화합물결정을 퇴적시킨다. 원료가스의 성분비를 변화시켜 순차적으로 적층하는 것에 의하여 달라진 화합물로부터 형성된 다층막구조가 달성된다.
이때, 적층된 결정막을 관통하는 것과 같은 결함이 많이 존재하면, 발광소자로서의 발광특성이 크게 열화되어 버린다. 이 결함은 소위 관통전위(threading dislocation)로 불려지는 것으로서, 결정막의 성장방향으로 막을 관통하여 연장하여 존재하는 선상의 결정결함이다. 이런 관통전위(threading dislocation)부분은 캐리어(carrier)의 비발광성재결합중심으로서 작용하기 때문에, 관통전위(threading dislocation)를 많이 포함하는 막으로부터 형성되는 반도체발광소자의 발광효율은 낮다. 이와 같은 결함은, 기판과 그 기판상에 성막(成膜)되는 층과의 계면에 있어서 결정의 미스피트 스트레인(misfit strain)을 기인으로하여 발생한다. 그래서, 계면 미스피트(misfit)의 영향을 감소시키기위해, 기판재료에는 그 기판재료상에 성막된 결정에 가까운 결정구조, 격자정수 및 열팽창율을 가지는 재료를 선택하는 것이 행해졌다.
질화물반도체에는 격자정합하는 저렴한 기판이 없기 때문에, 애피택셜(epitaxial)성장용의 기판으로서 주로 사파이어(sapphire)가 사용되고 있다. 이 경우, 격자부정합(사파이어(sapphire)와 GaN의 사이에는 14%정도)에 기인한 관통전위(threading dislocation)가 발생하고, 제일 양호한 조건을 선택하여도 그 관통전위(threading dislocation)밀도는 1E8/㎠이상으로 되어버리는 것을 피할수가 없다. ELO(Epitaxially Lateral Over-growth)등의 기술을 사용하면 전위밀도가 큰폭의 저감이 달성가능하지만, 제조 코스트가 큰폭으로 상승해버리기 때문에, 발광다이오드등에 적용하는 것은 실용적이지 않다.
질화물반도체 레이저소자의 특성을 개선하는 종래기술로서 특개2000-232238호 공보에 개시된것이 있다. 이 기술에 있어서는, 소자의 제작에 있어서 웨이퍼(wafer)상의 각층을 애피택셜(epitaxial)성장시킴에 있어서, 활성층까지의 성막(成膜)을 완료한 시점에서, 관통전위(threading dislocation)주위에 공부(孔部), 즉 오목부를 존재시켜, 활성층보다 큰 밴드갭(band-gap)을 가지는 재료로 오목부 매립부를 활성층으로 형성시키고, 소자의 상부구조부를 성막(成膜)하고 있다. 이 방법을 사용하면 정확하게 관통전위(threading dislocation)가 존재하는 부분에 캐리어(carrier)가 주입되지 않기때문에, 소자의 발광효율을 개선시킨다.
질화물반도체를 사파이어(sapphire)기판등의 이종기판상에 성장시켜 제작한 pn 접합소자의 경우, GaAs등을 사용하여 제작한 소자와 비교하여, 역전압인가시의 리키지 전류(leakage current)가 크다고 하는 특징이 있다. 이것은 상술한 바와 같이, 성장막중의 관통전위(threading dislocation)밀도가 높기때문이다.
발명자는, 상기 종래기술에 있어서, 소자에의 순방향주입시에 있어서 관통전위(threading dislocation)에 의한 발광효율의 저하는 피할수 있고 발광특성이 개선되지만, 역전압인가시의 리키지 전류(leakage current)불량이 개선되지 않는다고 하는 문제점도 발견하였다. 역전압인가시의 리키지 전류(leakage current)의 증가는, 소자의 생산량 증가를 방해하게 된다. 예를 들어, 발광 다이오드의 사양에는 역전압인가시의 리키지 전류(leakage current)값이 소정이하라는 취지의 항목이 있어, 하나의 예를 들면, 5V인가시에 10㎂미만이라고 하는 것이다.
본발명은, 질화물반도체소자에 있어서 역전압인가시의 전류전압특성이 나쁜, 즉 리키지 전류(leakage current)가 많다고 하는 문제점을 감안하여, 기판상에 성막(成膜)되는 결정막을 관통하는 것과 같은 결함의 발생을 허용하고, 양호한 전류전압특성을 가지는 질화물반도체소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명인 발광 다이오드의 대략적인 단면도이다.
도 2는 본 발명인 발광 다이오드의 활성층을 도시하는 대략적인 확대단면도이다.
도 3은 본 발명에 의한 실시예인 발광 다이오드의 전압전류특성을 도시한 그래프이다.
도 4는 비교예인 발광 다이오드의 전압전류특성을 도시한 그래프이다.
도 5는 본 발명의 다른 실시예인 발광 다이오드의 활성층을 도시한 대략적인 확대단면도이다.
<부호의 설명>
1 : 사파이어기판
2 : 저온성막 GaN(또는 AlN)층
3 : n형GaN층
4 : n형 Al0.1Ga0.9N층(제1의 저불순물농도층)
5 : 피트 발생층(제2의 저불순물농도층)
6 : InGaN활성층
7 : p형 Al0.2Ga0.8N장벽층
8 : p형 GaN 콘택트층
11 : SiO2절연막
13 : p측전극
14 : n측전극
15 : 관통전위(threading dislocation)
71 : 저온 AlGaN장벽
본 발명의 질화물반도체소자에 있어서, 3족질화물반도체를 포함하고 있는 질화물반도체소자는, 활성층; 상기 활성층에 인접하고, 상기 활성층의 밴드갭(band-gap)보다 더 큰 밴드갭(band-gap)을 가지는 재료로 이루어진 장벽층; 상기 활성층에서 관통전위(threading dislocation)를 둘러싸는 상기 장벽층과 동일 재료로 형성되고 정점(vertex)을 가지는 매입부;및 상기 정점(vertex)이 위치되어 있는 곳에 1E16/cc 내지 1E17/cc범위의 불순물농도를 가지는 반도체층을 포함하는 것을 특징으로 한다.
본 발명의 질화물반도체소자에 있어서, 상기 활성층은 단일 또는 다중양자 우물구조를 갖고 있는 것을 특징으로 한다.
본 발명의 질화물반도체소자에 있어서, 상기 장벽층의 상기 재료가 상기 활성층상의 계면(interface)으로 둘러싸여져 있는 공부(孔部)를 메워서, 매립부로서 공부(孔部)의 표면을 평탄하게 하는 것을 특징으로 한다.
본 발명의 질화물반도체소자에 있어서, 상기 매립부는원추형상(cone-shape), 절단된 원추형상(truncated cone), 또는 이것들이 연결된 형상을 가지는 것을 특징으로 한다.
본 발명의 질화물반도체소자에 있어서, 상기 3족질화물반도체는 (AlxGa1-x)1-yInyN(0≤x≤1, 0≤y≤1)인 것을 특징으로 한다.
본 발명의 질화물반도체소자에 있어서, 상기 장벼층과 상기 활성층사이에서 제공되는 저온장벽층을 부가적으로 포함하고, 상기 저온장벽층은 상기 활성층의 성장온도와 동일한 온도에서 장벽층과 같은 재료로 형성되는 것을 특징으로 한다.
본 발명의 질화물반도체소자에 있어서, 상기 저온 장벽층의 AlN 조성비가 장벽층의 AlN조성비보다 낮은 것을 특징으로 한다.
본 발명의 질화물반도체소자의 제조방법은, 3족질화물반도체를 포함하고, 상기 활성층에 인접하고 상기 활성층보다 큰 밴드갭(band-gap)을 가지는 재료로부터 형성되는 활성층과 장벽층을 가지는 질화물반도체소자의 제조방법으로서, 1E16/cc 내지 1E17/cc범위의 불순물 농도를 가지는 반도체층을 형성하는 공정; 활성층에 있어서 관통전위(threading dislocation)에 기인하는 공부(孔部)를 가지는 반도체층상에 활성층을 형성하는 공정;및 관통전위(threading dislocation)둘러싸고 공부(孔部)의 한측면에 의해 제한되는 계면(interface)를 가지는 매립부를 형성하기 위해 활성층상에 장벽층의 재료를 적층하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 질화물반도체소자의 제조방법에 있어서, 상기 활성층 형성 공정은 상기 활성층이 적층된 후에, 상기 활성층을 에칭(etching)하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 질화물반도체소자의 제조방법에 있어서, 상기 에칭(etching)공정은 관통전위(threading dislocation)를 따라 식각(蝕刻)이 반도체층에 도달한 시점에서 상기 에칭(etching)이 종료되는 것을 특징으로 한다.
본 발명의 질화물반도체소자 제조방법에 있어서, 상기 활성층 성장공정전에, 600∼850℃의 온도에서 상기 반도체층을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 질화물반도체소자 제조방법에 있어서, 피트(pit)형성 공정과 재료적층공정사이에 활성층의 성장온도와 같은 장벽층과 동일한 재료인 저온 장벽층 형성 공정을 부가적으로 포함하는 것을 특징으로 한다.
본 발명의 질화물반도체소자의 제조방법에 있어서, 상기 저온장벽층은 AlN조성비가 장벽층의 AlN조성비보다 낮은 것을 특징으로 한다.
이하, 본 발명에 의한 실시예인 3족질화물로부터 형성된 pn접합을 가진 발광 다이오드에 대한 실시예를 도면을 이용하여 설명한다.
도 1은 실시예의 발광 다이오드를 도시한다. 이 소자는 사파이어(sapphire)기판(1)상에 순서대로 적층된, GaN(또는 AlN)층(2), n형GaN층(n-type GaN layer)(3), n형Al0.1Ga0.9N층(4), n형GaN층(5), InGaN을 주된 구성요소로 하는 활성층(6), p형Al0.2Ga0.8N층(7) 및 p형GaN층(8)로부터 형성된다. 이 소자는 p형GaN층(8)에 접속된 p측전극(13) 및 n형GaN층(n-type GaN layer)(3)에 접속된 n측전극(14)를 구비하고 있다. 이 소자는 전극을 제거한 SiO2의 절연막(11)로 피복되어 보호되고 있다. 이 반도체소자에는, 활성층(6)에 있어서 전자와 정공을 재결합시키는 것에 의해 발광한다. p형Al0.2Ga0.8N층(7)은 주입된 캐리어(특히 전자)의 구속을 강화하는 장벽층이다. p형GaN층(8)은 콘택트층(contact layer)이다. n형GaN층(5)는 피트발생층(pit-generating layer)이다. n형Al0.1Ga0.9N층(4)는 제1의 저불순물농도층(low-impurity-concentration layer)이다. 또한, 피트발생층(pit-generating layer)는 제2의 저불순물농도층(low-impurity-concentration layer)이다. n형GaN층(n-type GaN layer)(3)은 전류의 유로로서 설치되어 있는 지하층이고, 기판에 있는 사파이어(sapphire)에 완전히 전도성이 없도록 설치되어있다. 또한 GaN(또는 AlN)층(2)는 저온성막된 즉, 버퍼층(buffer layer)로서, GaN에 의해 이종물질인 사파이어(sapphire)기판(1)상에 평활막을 제작하기위해 형성되어 있다.
도 2에 도시된 바와 같이, 소자는, 활성층(6)에 있어서, 피트발생층(pit-generating layer)(5)로부터 콘택트층(contact layer)(8)까지 연장된 관통전위(threading dislocation)(15)를 둘러싸고 그 주위에 확대되는 계면(50)에 의해 획정되는 장벽층(7)과 동일한 재료로 형성되는 매립부(51)을 구비하고 있다. 매립부(51)의 저부에 있어서 인접하는 2개의 반도체층(4),(5)(제1 및 제2의 저불순물농도층(low-impurity-concentration layer))내에 적어도 일방은, 1E16/cc∼1E17/cc의 낮은 불순물첨가농도를 가지고 있다. 즉, 활성층(6)내에 설치된 매립부(51) 즉 공부(孔部)는, 공부(孔部)의 저부 즉 역원추형상(reverse coned shape)공부(孔部)의 정점(P)가 저불순물농도의 피트발생층(pit-generatinglayer)(5)내에 위치하도록 설치되어 있다. 피트발생층(pit-generating layer)(5)의 저불순물농도층(low-impurity-concentraiton layer)의 하부에는 n형불순물이 첨가되어 높은 전도성을 가지고 있는 (AlxGa1-x)1-yInyN(0≤x≤1,0≤y≤1)가 설치되어 있다.
상기 발광 다이오드에 순방향전류를 주입한 경우, 도 2에 도시된 n형 피트발생층(pit-generating layer)(5)로부터 주입된 전자는 In조성이 높은(즉 밴드갭(band-gap)이 작은)활성층(6)에 주입된다. 또한, p형GaN 콘택트층(contact layer)(8)로부터 주입된 정공도, 같은 이유에 의해 활성층(6)에 모여진다. 이때, 관통전위(threading dislocation)(15)의 주위가, InGaN로부터 형성되는 In조성이 높은 활성층(6)과 비교하여도 밴드갭(band-gap)이 큰 AlGaN매립부(51)에 덮여져 있기때문에,전자도 정공도 이 AlGaN매립부(51)에 막혀 관통전위(threading dislocation)(15)에 도달하는 것이 불가능하다. 따라서, 매립부(51)에 의해 비발광성재결합중심으로서 작동하는 관통전위(threading dislocation)부분에 캐리어(carrier)가 도달하지 않기 때문에, 소자의 발광효율은 매립부(51)이 없는 것에 비하여 높게된다.
특히, 본 발명에 있어서, 관통전위(threading dislocation)(15)를 둘러싸는 매립부(51)의 정점(P)근방의 저불순물농도층(low-impurity-concentraiton layer)은 역전압인가시의 리키지 전류(leakage current)의 억제효과를 가져온다. 일반적으로, 질화물반도체의 발광 다이오드의 효율을 올리기위해서는, 활성층 또는 그의 인접층을 n형 도핑(doping)하는 것에 의해, 언바이어스 상태(unbiased state)의 캐리어(carrier)농도를 높이는 것이 유효하다. 그러나, n형 도핑(doping)농도가 지나치게 높으면 공핍층(depletion layer)가 얇아져서 공핍층(depletion layer)에 관련된 전계강도가 커지기 때문에, 고밀도의 관통전위(threading dislocation)가 존재하는 경우, 이것을 전달하는 리키지 전류(leakage current)량이 많게 된다. 한편, 본 발명에 의하면, 도 2에 도시한 바와 같이 역전압인가시의 리키지 전류(leakage current)경로인 관통전위(threading dislocation) 주위로부터 n형 도핑(doping) 농도영역을 매립부(51)에 의해 제거하고 있다.따라서, 활성층 자체의 n형 도핑(doping)농도를 올리는 것이 가능하게 되는 것과 동시에, 관통전위(threading dislocation)근방의 공핍층(depletion layer)의 두께를 저불순물농도층(low-impurity-concentraion layer)의 파라메터(parameter)에 의해 제어가능하게 된다.
더욱이, 본발명에 의하면, 도 5에 도시된바와 같이, 역전압인가시의 리키지 전류(leakage current)경로인 관통전위(threading dislocation)주변으로 부터 n형 도핑(doping)농도영역을 매립부(51)에 의해 제거하고 있기때문에, 활성층(6)및 피트발생층(pit-generating layer)(5)사이에 높은 도핑(doping)농도의 n형 도핑층(n-type doped layer)(5a)를 설치하는 것도 가능하다.
도 1에 도시된 소자구조는, 사파이어(sapphire)(A)면 기판상에 소자의 층구조를 MOCVD에 의해 성막하는 이하의 제작공정에서 제조된다. 실시예로서는 활성층에 자연위(in-situ)로 관통전위(threading dislocation)부에 공부(孔部)를 개방하는 방법을 채용한다. 즉, 특정의 성막조건하에서, 결정성장하면 관통전위(threading dislocation)상에서의 성장이 억제되는 것을 이용한다.
우선, 사파이어(sapphire)기판(1)을 성막용 MOCVD 성장로에 장전하고, 1050℃의 온도에서 300Torr의 압력의 수소기류중에 10분간 유지하고, 사파이어(sapphire)기판(1)의 표면의 서멀 클리닝(thermal cleaning)을 수행한다. 그후, 사파이어(sapphire)기판(1)을 그 온도가 400℃될때까지 냉각하고, 수소가스를 캐리어 가스(carrier gas)로서 사용하고, 질소원료인 암모니아(NH3)과 Al원료인 트리메틸알루미늄(trimethyl aluminum)(TMA)를 성장로내에 도입하고, AlN으로 부터 형성되는 버퍼층(buffer layer)(2)를 50nm의 두께로 퇴적시킨다.
이어서, TMA의 공급을 중지하고, 암모니아(NH3)만을 계속 흐르게하여, 버퍼층(buffer layer)(2)가 성막된 사파이어(sapphire)기판(1)의 온도를 다시 1050℃로 가열하고, 트리메틸갈륨(trimethly gallium)(TMG)을 도입하여 n형 GaN하지층(n-type GaN underlying layer)(3)을 적층한다. 이때, n형 GaN하지층(n-type GaN underlying layer)(3)중의 Si농도가 2E18/cc로 되는 것에 의해, n형 불순물인 Si의 원료로서 메틸실란(methylsilane)(Me-SiH3)을 성장분위기 가스에 첨가한다.
n형 GaN하지층(n-type GaN underlying layer)(3)이 4㎛정도 성장한 시점에서, 메틸실란(methyl silane)의 공급량을 1/20씩 감소시켜, 제1의 저불순물농도층(low-impurity-concentration layer)으로서 n형 AlGaN층(4)를 0.1㎛성막한다.
제1의 저불순물농도층(low-impurity-concentraion layer)인 n형AlGaN층(4)이 완료된 시점에서, NH3이외의 원료가스의 공급을 정지하는 것과 동시에,웨이퍼(wafer)를 600∼850℃의 온도범위로 냉각하고, 예를 들면 770℃가 된 시점에서 캐리어 가스(carrier gas)를 수소로부터 질소로 교체한다. 가스유동의 상태가 안정된 시점에서, 다시 TMC와 메틸실란(methyl silane)을 도입하고, 제2의 저불순물농도층(low-impurity-concentration layer)으로서 Si 도핑(dopping) n형InGaN층(5)를 400Å성막한다. 이 제2의 저불순물농도층(low-impurity-concentraion layer)의 n형InGaN층(5)는 피트발생층(pit-generating layer)으로서 작용한다. 이 공정에서, 결정성장하지 않는 부분의 초기단계를 제조한다. 즉, 피트발생층(pit-generating layer)(5)는 InGaN에 한하지 않고, GaN, AlGaN등 활성층을 구성하는 재료의 밴드갭(band-gap)이상의 크기를 가지는 재료로도 좋다. 또한, 도핑(dopping)되지 않은 물질도 좋다. 성장온도를 낮추는 것에 의해 피트(pit)의 발생이 촉진되지만, 성장온도를 850℃정도 이하에서 성장시키지 않으면 충분히 촉진되지 않는다. 또한, 성장온도 600℃이하에서는 피트(pit)는 발생하지만, 기본적인 막질이 악화되기 때문에 바람직하지 않다. 또한, 관통전위(threading dislocation)의 부분에 결정성장을 하지않는 부분을 확실히 발생시키기 위해서는 피트발생층(pit-generating layer)(5)의 막 두께는 100Å이상으로 할 필요가 있다. 특히, 바람직하게는, 200Å정도까지가 좋다. 이와같이 하여, 다음 공정에 있어서 관통전위(threading dislocation)상에의 결정성장이 제어되고 피트(pit)에 기인하는 공부(孔部)가 발생한다.
그리고나서, n형 피트발생층(pit-generating layer)(5)의 성장이 완료된 시점에서 TMG 및 Me-SiH3의 공급을 정지하여 냉각을 개시하고, 기판온도를 750℃로 한다. 기판온도가 750℃로된 시점에서 캐리어 가스(carrier gas)를 수소로부터 질소로 교체하고, 가스유동의 상태가 안정된 시점에서 TMG, 트리메틸인듐(trimethylindium)(TMI) 및 Me-SiH3를 도입하여 In조성이 높은 활성층(6)을 성장한다.
다음으로 매립부(51)를 형성하는 공정에서 AlGaN의 평탄화를 양호하게 진행시키기 위해서는, 1000℃이상의 성막온도가 필요하게 된다. 이 성막온도에의 상승과정의 사이에, 이미 성장이 완료되어 있는 InGaN활성층(6)의 성분의 증발이 발생하고, 활성층(6)이 열화되어버리는 경향이 있다. 그래서, InGaN활성층(6)의 성막이 완료한시점에서, 저온AlGaN장벽층(71)의 성장을 수행한다. 이 저온 AlGaN장벽층(71)은 AlGaN장벽층(7)의 일부를 이루는 막으로서, 저온 AlGaN장벽층(71)의 성막은 분위기가스내의 GaN과 비교하여 AlN의 쪽이 훨씬 고온안정성이 높은 성질을 이용하는 것이다. AlN조성비 0.2정도의 저온 AlGaN장벽층(71)을 극히 얇은 막두께로 적층해둔것으로, 상기 GaN성분의 증발현상을 유효하게 저지가능하다. 저온 AlGaN장벽층(71)의 막두께는, 몇개의 분자층정도 즉 20Å정도이하인 것이 바람직하다. 이 막두께를 지나치게 두껍게하면, p형층으로부터의 정공의 주입을 저해하기 때문에 100Å미만인것이 바람직하다. 활성층(6)의 성막 후에 이어서 기판온도를 변경하지 않고, 직접 저온 AlGaN장벽층(71)을 성장시킨다. 저온AlGaN(71)은 저온에서 성장시키기 때문에, 피트(pit)부는 거의 매립되지않는다.
이어서, 캐리어 가스(carrier gas)로서의 수소와 NH3를 유동시키고, 기판온도를 다시 1050℃까지 상승시키고, TMG, TMA와 p형불순물인 Mg의 원료로서 에틸-사이클로펜타디에닐 마그네슘(ethyl-cyclopentadienyl magnesium)(Et-Cp2Mg)을 도입하여 p형 AlGaN층의 장벽층(7)을 저온AlGaN장벽층(71)상에 0.02㎛적층한다.
p형 AlGaN의 장벽층(7)을 성막한 시점의 단면에서는, 1050℃라고하는 고온이라는 것과, 표면이 쉽게 평탄화한다라고 하는 AlGaN의 성질때문에, 복수의 피트(오목부)가 p형AlGaN으로 매립된다. 따라서, 일단 평탄화가 된후에는, 장벽층(7)상의 성막할 각층은 평탄하게 성막할수 있다. 매립부(51)이 원추형 또는 절단된 원추형상(conical or truncated-conical shape)으로 형성되지만, 피트(pit)형상에 대응하여 이것이 연결된 형상으로도 된다.
실시예의 발광소자에 있어서, 저온AlGaN장벽층(71)의 AlN조성비는 AlGaN장벽층(7)의 AlN조성비보다 작다. 즉, 저온AlGaN장벽층(71)의 AlN조성비가 AlGaN장벽층(7)의 AlN조성비보다 크게되면, p형GaN층(8)로부터 주입된 정공이, 보다 AlN조성비가 작은(즉, 밴드갭(band-gap)이 작은) AlGaN장벽층(7)로부터 형성된 매립부(51)에 주입되기 용이하게 되어버리기 때문이다.
저온AlGaN장벽층(71)의 AlN 조성비를 AlGaN장벽층(7)의 조성비보다 작게함에 의하여, n형층으로부터 주입된 전자)과 같이, p형층 측면으로부터 주입되는 정공은 매립부(51)에 저지되어 관통전위(threading dislocation)(15)에 도달할 수 없게된다.
따라서, 활성층성장후, 활성층의 성장온도와 대략 동일의 온도에서 저온AlGaN장벽층(71)을 형성하고, 온도를 올린후에 제2의 AlGaN장벽층(7)을 형성한다. 또한 저온AlGaN장벽층(71)의 AlN조성비보다, 제2의 AlGaN장벽층(7)의 AlN조성비를 크게한다.
이어서, TMA의 공급을 정지하고, 장벽층(7)상에 p형GaN 콘택트층(p-type GaN contact layer)(8)를 0.1㎛성장한다. 그 후, TMG, Et-Cp2Mg의 공급을 정지하고, 냉각을 개시하고, 기판온도가 400℃에 도달한 시점에서 NH3의 공급도 정지하고, 기판온도가 실온에 도달한 시점에서 웨이퍼(wafer)를 반응로부터 꺼낸다.
웨이퍼(wafer)를 열처리로에 설치하고, 처리온도는 800℃, 시간은 20분, 분위기는 대기압의 질소로 p형발현처리를 수행한다.
획득된 웨이퍼(wafer)의 각각에 대하여, p측전극용 테라스(terrace)와 n측전극용의 전류경로구조를 형성한다. 일반적인 포토리소그래피(photolithography), 반응성 이온에칭(reactive ion-etching)(RIE)를 사용하고, p형막을 포함하는 필요없는 부분을 웨이퍼(wafer)로부터 제거하고, 부분적으로 n형GaN하지막(n-type GaN base layer)(3)을 노출시킨다.
에칭 마스크(etching mask)를 제거후, SiO2보호막을 스퍼타링(sputtering)등의 방법에 의해 퇴적하고, 이 SiO2막에 대해, p형 테라스(terrace)부에 p측전극용창부(P-side windows for p-type electrodes)를, n층 노출부분에 n측전극용창부(N-side windows for n-type electrodes)를 형성한다.
n형GaN층(3)이 노출되어 있는 부분에, Ti(티탄)을 50nm, 이어서 Al(알루미늄)을 200nm 증착하고, n측전극(14)를 형성한다. p형GaN층이 노출되어 있는 부분에는, Ni(니켈)을 50nm, Au(금)을 200nm 증착하여 p측전극(13)을 형성한다.
이와같이 하여 제작한 웨이퍼(wafer)를 분할하고, 도 1에 도시한 발광소자를 제작한다. 그후, 각소자에 역전압을 인가하여 전압전류특성의 측정을 행하였다.
도 3은, 본 발명의 실시예에 기초하여 제작한 LED소자의 역전압전류 리키지 특성(leakage characteristics)을 도시하는 도면이다.
도 4는 비교대상용으로 제작한 종래예의 LED소자의 역전압전류 리키지 특성(leakage characteristics)도이다. 이 비교용 소자는, 상술한 웨이퍼(wafer)성막공정에 있어서, 제1의 저불순물농도층(low-impurity-concentration layer)(4)를 성막하지 않고, n형GaN하지층(n-type GaN base layer)(3)의 막두께를 0.1㎛ 두께로 하고, 또한 피트발생층(pit-generating layer)(5)(제2의 저불순물농도층(low-impurity-concentration layer))에 대한 Si농도를 n형GaN하지층(n-type GaN base layer)(3)과 동일하게 설정한것 이외에는 도 3의 것과 동일한 구조를 가지고 있다. 도 3 및 도 4로부터 명확하게 본 발명에 기초한 실시예의 소자에는 리키지 전류(leakage current)가 격감하고 있다. 본 발명에는 피트발생층(pit-generating)의 Si 도핑(doping)량을 종래보다 큰 폭으로 줄여, 1E17/cc로 낮게 설정되어 있다. 이 결과, 역원추 형상(revers coned shape) 공부(孔部)의 정점근방에 설정된 공핍층(depletion layer)의 특히 n층측의 두께가 큰폭으로 증대한다. 또한, 피트발생층(pit-generating layer)(5) 하부에도 제1의 저불순물농도층(low-impurity-concentration layer)(4)를 설치하고 있어서, 예를들어 피트발생층(pit-generating)의 최하단에서 피트(pit)가 발생하여도 공핍층(depletion layer)은 제1의 저불순물농도층(low-impurity-concentration layer)(4)내에 형성된다. 따라서, 역전압인가시의 공핍층(depletion layer)중의 전계가 효과적으로 저감되고, 리키지 전류(leakage current)가 저감된다. 본 발명의 효과를 충분한 것으로 하는 데에는, 제1 및 제2의 불순물농도층(low-impurity-concentration layer)중의 불순물농도를 1E17/cc이하로 하는 것이 바람직하다. 다만, 극단적으로 낮게 설정하면 순방향동작시의 전압이 상승하는 경향이 있기 때문에 1E16/cc미만으로 하는 것은 바람직하지 않다. 또한 충분한 효과를 올리기위해서는, 제1의 불순물농도층(low-impurity-concentration layer)(4)의 두께가 0.05㎛이상으로 하는 것이 바람직하지만, 0.2㎛를 크게 초월하는 정도로 두께를 설정하면, 순방향동작시의 전압이 상승해버린다.
상기 실시예의 경우는 n형층중의 공핍층(depletion layer)의 두께를 증대시켜서, 리키지 전류(leakage current)를 저감시킬수 있는 것이다. 한편, 역원추형(revers coned shape) 공부(孔部)의 정점 P형측, 즉 p형AlGaN장벽층에 있어서 Mg 도핑(doping)량을 저감하여도 공핍층(depletion layer)의 두께를 증대시키는 것이 가능하고, 리키지 전류(leakage current)가 저감된다. 그러나, 이 방법은 상기 실시예 정도의 바람직한 결과를 얻을수는 없다. 순방향전류주입시(다시 말하면 통상작동시)의 발광특성이 희생되어 버리기 때문이다. p형AlGan장벽층의 주된 기능은 n형층으로부터 활성층에 주입된 전자가 p층측으로 넘치는(overflow라고 부른다.)것을 저지하는 것이지만, Mg 도핑(doping)량을 저감하면 그 p형AlGaN장벽층의 페르미 준위(Fermi level)가 밴드갭(band-gap)의 중앙근처로 이동하고, 그 결과, 전자에 대한 실효장벽높이가 감소해버리기 때문이다. 또한, p형AlGaN장벽층의 기능의 하나는, 역원추형(revers coned shape)공부(孔部)를 평탄하게 매립하는 것이지만, Mg 도핑(doping)량을 큰폭으로 저감시키면, 그 작용도 또한 저해되는 경향이 있기 때문이다.
특히, 본 발명은 정류용 다이오드등의 비발광소자에 적용가능하다. 이 경우에도 실시예의 경우와 동일하게 현저한 효과를 얻을 수 있다.
상기 실시예에서는 활성층에 자연위(in-situ)로서 관통전위(threading dislocation)부에 공부(孔部)를 개방하는 방법을 사용하였지만, 다른 실시예로서는 활성층형성 후에 에칭(etching)에 의해 관통전위(threading dislocation)부주위에 공부(孔部)를 개방하는 방법을 채용하는 것도 가능하다. 즉, 성장도중의 웨이퍼(wafer)를 애피택셜(epitaxial)성장장치의 외부로 꺼내어 상기 에칭(etching)을 수행하는 것도 가능하다.
또한, 상기실시예는 단층막구조의 LED(발광다이오드)의 경우에 대하여 서술한 것이지만, 본 발명은 다층막구조를 가지는 반도체 레이저소자의 제작에 사용해도 같은 효과를 올리는 것이 가능하다.
본 발명에 의하면, 활성층의 밴드갭(band-gap)보다 큰 밴드갭(band-gap)을 가지는 매립부가 관통전위(threading dislocation)를 둘러싸는 관통전위(threading dislocation)근방에 캐리어(carrier)가 확산되지 않기때문에, 소자의 발광특성이향상하는 것과 동시에, 역전압인가시의 리키지 전류(leakage current)를 저감하는 것이 가능하게 된다.

Claims (13)

  1. 3족질화물반도체를 포함하고 있는 질화물반도체소자에 있어서,
    활성층;
    상기 활성층에 인접하고, 상기 활성층의 밴드갭(band-gap)보다 더 큰 밴드갭(band-gap)을 가지는 재료로 이루어진 장벽층;
    상기 활성층에서 관통전위(threading dislocation)를 둘러싸는 상기 장벽층과 동일 재료로 형성되고, 정점(vertex)를 가지는 매립부;및
    상기 정점(vertex)이 위치되어 있는 곳에 1E16/cc 내지 1E17/cc범위의 불순물농도를 가지는 반도체층을 포함하는 질화물반도체소자.
  2. 제1항에 있어서, 상기 활성층은 단일 또는 다중 양자 우물 구조를 가지는 것을 특징으로 하는 질화물반도체소자.
  3. 제1항에 있어서, 상기 장벽층의 상기 재료가 상기 활성층상의 계면(interface)으로 둘러싸여져 있는 공부(孔部)를 메워서, 매립부로서 공부(孔部)의 표면을 평탄하게하는 것을 특징으로 하는 질화물반도체소자.
  4. 제1항에 있어서, 상기 매립부는 원추형상(cone-shape) 또는 절단된 원추형상(truncated cone shape),또는 이것들이 연결된 형상을 가지는 것을 특징으로 하는 질화물반도체소자.
  5. 제1항에 있어서, 상기 3족질화물반도체는 (AlxGa1-x)1-yInyN(0≤x≤1,0≤y≤1)인것을 특징으로 하는 질화물반도체소자.
  6. 제5항에 있어서, 상기 장벽층과 상기 활성층사이에서 제공되는 저온 장벽층을 부가적으로 포함하고, 상기 저온장벽층은 상기 활성층의 성장 온도와 동일한 온도에서 상기 장벽층과 같은 재료로 형성되는 것을 특징으로 하는 질화물반도체소자.
  7. 제6항에 있어서, 상기 저온 장벽층은 상기 장벽층의 AlN조성비보다 낮은 AlN조성비를 가지는 것을 특징으로 하는 질화물반도체.
  8. 3족질화물반도체를 포함하고, 상기 활성층에 인접하고 상기 활성층보다 큰 밴드갭(band-gap)을 가지는 재료로 형성되는 활성층과 장벽층을 가지는 질화물반도체소자의 제조방법으로서,
    1E16/cc 내지 1E17/cc범위의 불순물 농도를 가지는 반도체층을 형성하는 공정;
    활성층에서 관통전위(threading dislocation)에 기인하는 공부(孔部)를 가지는 반도체층상에 활성층을 형성하는 공정;및
    관통전위(threading dislocation)를 둘러싸고 공부(孔部)의 한측면에 의해 제한되는 계면(interface)를 가지는 매립부를 형성하기 위해 활성층상에 장벽층의 재료를 적층하는 공정을 포함하는 것을 특징으로 하는 질화물반도체소자의 제조방법
  9. 제8항에 있어서, 상기 반도체층 형성 공정은 상기 활성층 성장 전에 600∼850℃의 온도에서 행해지는 것을 특징으로 하는 질화물반도체소자의 제조방법.
  10. 제8항에 있어서, 상기 활성층 형성공정은 상기 활성층이 적층된후에, 상기 활성층을 에칭(etching)하는 공정을 포함하는 것을 특징으로 하는 질화물반도체소자의 제조방법.
  11. 제10항에 있어서, 상기 에칭(etching)공정은 관통전위(threading dislocation)를 따라 식각(蝕刻)이 반도체층에 도달한 시점에서 상기 에칭(etching)이 종료되는 것을 특징으로 하는 질화물반도체소자의 제조방법.
  12. 제8항에 있어서, 피트(pit)형성 공정과 재료적층공정사이에 활성층의 성장온도와 같은 온도에서 장벽층과 동일한 재료인 저온 장벽층 형성 공정을 부가적으로 포함하는 것을 특징으로 하는 질화물반도체소자의 제조방법.
  13. 제12항에 있어서, 상기 저온 장벽층은 AlN 조성비가 장벽층의 AlN조성비보다 낮은 것을 특징으로 하는 질화물반도체소자의 제조방법.
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