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KR100286699B1 - 질화갈륨계 3-5족 화합물 반도체 발광디바이스 및 그 제조방법 - Google Patents

질화갈륨계 3-5족 화합물 반도체 발광디바이스 및 그 제조방법 Download PDF

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KR100286699B1
KR100286699B1 KR1019940009055A KR19940009055A KR100286699B1 KR 100286699 B1 KR100286699 B1 KR 100286699B1 KR 1019940009055 A KR1019940009055 A KR 1019940009055A KR 19940009055 A KR19940009055 A KR 19940009055A KR 100286699 B1 KR100286699 B1 KR 100286699B1
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semiconductor layer
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KR1019940009055A
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Inventor
나까무라슈우지
야마다다까오
세노오마사유끼
야마다오토가즈
반도오간지
Original Assignee
오가와 에이지
니치아 카가쿠 고교 가부시키가이샤
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Abstract

질화칼륨계 Ⅲ-Ⅴ족 화합물 반도체 디바이스는, 기판위에 형성된 질화칼륨계 Ⅲ-Ⅴ족 화합물 반도체층, 및 상기 반도체층에 접하여 형성된 옴전극을 가진다. 옴전극은 금속재료를 포함하며, 어닐링처리되어 있다.

Description

질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스 및 그 제조방법
제1도는 본 발명의 제 1 형태에 따른 반도체 발광디바이스를 리드프레임에 부착한 상태로 나타내는 개략적인 단면도.
제2도는 본 발명의 p전극의 전류-전압특성을 나타내는 그래프(도면에 있어서 X축 1눈금은 0.5V이고, Y축 1눈금은 0.2mA이다).
제3도는 본 발명의 제 2 형태에 따른 반도체 발광디바이스의 평면도.
제4도는 제3도의 Ⅳ-Ⅳ선 단면도.
제5도는 본 발명의 제 2 형태의 변형예를 나타내는 사시도.
제6도는 본 발명의 제 3 형태에 따른 반도체 발광디바이스를 나타내는 단면도.
제7도는 본 발명의 제 3 형태의 제 1 변형예를 나타내는 단면도.
제8도는 본 발명의 제 3 형태의 제 2 변형예를 나타내는 단면도.
제9도는 본 발명의 제 3 형태의 제 3 변형예를 나타내는 단면도.
제10도는 본 발명의 제 4 형태에 따른 반도체 발광디바이스를 나타내는 단면도.
제11a도~제11d도는 본 발명의 n전극의 전류-전압특성을 비교예와 함께 나타내는 그래프(각 도면에 있어서 X축 1눈금은 0.5V이고, Y축 1눈금은 50㎂이다).
제12a도~제12d도는 본 발명의 또 다른 n전극의 전류-전압특성을 비교예와 함께 나타내는 그래프(각 도면에 있어서 X축 1눈금은 0.5V이고, Y축 1눈금은 50㎂이다).
제13a도~제13d도는 본 발명의 또 다른 n전극의 전류-전압특성을 비교예와 함께 나타내는 그래프(각 도면에 있어서 X축 1눈금은 0.5V이고, Y축 1눈금은 50㎂이다).
제14a도~제14d도는 본 발명의 또 다른 n전극의 전류-전압특성을 비교예와 함께 나타내는 그래프(각 도면에 있어서 X축 1눈금은 0.5V이고 Y축 1눈금은 50㎂이다).
제15도는 n전극의 접착시험을 설명하기 위한 도면.
제16도는 본 발명의 제 5 형태에 따른 반도체 발광디바이스의 일부를 나타내는 단면도.
제17도는 본 발명의 제 5 형태에 있어서의 상이한 n전극의 전류-전압특성을 비교예와 함께 나타내는 그래프(각 도면에 있어서 X축 1눈금은 0.5V 이고, Y축 1눈금은 50㎂이다).
본 발명은 옴(ohmic)전극을 가지는 질화갈륨(gallium nitride, GaN)계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스 및 그 제조방법에 관한 것이다.
최근 GaN, GaAlN, InGaN, InAlGaN 등의 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 재료를 이용한 발광디바이스가 주목을 받고 있다. 이와 같은 발광디바이스는 통상 기판 위에 n형 질화갈륨계 화합물 반도체층과 p층 도펀트가 도프된 질화갈륨계 화합물 반도체층이 적층된 구조를 가진다.
종래의 p형 도펀트가 도프된 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체는 고저항률(high resistivity)의 i형 그대로이고, 따라서 종래의 디바이스는 소위 MIS형 구조의 것이었다. 최근, 고저항률의 i형층을 저저항률의 p형층으로 전화(轉化)하는 기술이 예를 들어 일본국 공개특허 평2-257679호, 공개특허 평3-218325호 및 공개특허 평5-183189호 공보에 개시되어 있으며, p-n접합형의 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스를 실현할 수 있도록 개발되어 왔다.
그러나, 이와 같은 p-n접합형의 질화갈륨계 화합물 반도체가 실현되게 되면, p형층 및/또는 n형층에 접하여 형성되는 전극에 여러가지 문제가 있는 것으로 밝혀졌다.
현재로서의 p-n접합형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스는 그 제조상의 제약으로서 화합물 반도체층 중 최상층에 p형 화합물 반도체층을 가진다. 또, 이러한 다비아스의 기판으로서는 일반적으로 투명한 사파이어기판이 사용되고 있다. 다른 반도체 발광디바이스에 사용되는 GaAs, GaAlP와 같은 반도체 기판과는 달리 사파이어는 절연성이기 때문에, 화합물 반도체층에 소정의 전류를 인가하여 디바이스가 그 발광기능을 하도록 하기 위한 전극을 기판자체에 직접 형성할수 없다. p전극 및 n전극은 각각 p형 화합물 반도체층 및 n형 화합물 반도체층에 직접 접하여 형성하지 않으면 않된다. p전극은 p형 화합물 반도체층 전체로의 균일한 전류인가를 보증하고 그리고 디바이스로부터 균일한 발광을 얻기 위해서 p형층의 거의 전면을 덮도록 형성된다. 그러나, 종래의 p전극은 투광성이 아니기 때문에, 종래의 발광디바이스의 발광은, 발광이 p형 전극에 의해서 감쇠되어 외부 양자효율이 악화되는 것을 피하기 위해서, p형 화합물 반도체층 및 n형 화합물 반도체층이 형성되어 있는 기판측과는 반대측에서 관찰해야만 했다.
따라서, 상기한 바와 같은 종래의 화합물 반도체 발광디바이스를 리드프레임에 마운트(mount)할 경우, 화합물 반도체층이 형성되어 있지 않은 기판면을 상측으로 향하게 하기 위해서 p전극 및 n전극을 하측으로 하여 2개의 리드프레임에 얹어 놓아야 한다. 즉, 1개의 반도체 칩을 2개의 리드프레임에 걸쳐서 얹어 놓아야 한다. 이 때, p형 화합물 반도체층과 n형 화합물 반도체층의 전기적 단락을 회피하기 위해서는 2개의 리드프레임 간격을 어느 정도 확보하지 않으면 않되기 때문에, 자연히 반도체칩 1개의 사이즈도 약 1mm평방 이상으로 크게 되지 않을 수 없다. 따라서, 종래의 디바이스 구조에 있어서 웨이퍼 한장에서 얻어지는 칩의 수는 필연적으로 적어지게 된다. 또, 리드프레임 2개의 매우 미세한 위치맞춤이나 질화갈륨계 화합물 반도체의 정교한 에칭기술도 필요하다.
다음은 n전극에 관한 것인데, 이미 설명한 바와 같이 p-n접합형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 디바이스가 실현된 것은 최근의 일이며, 종전의 MIS형 구조의 발광디바이스에서는, 전극은 고저항률 i형층과의 쇼트키 베리어(Schottky barrier)를 이용하는 것이었기 때문에 n전극에는 거의 주의를 기울이지 않았었다.
종래의 MIS구조의 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스의 n전극 재료로서, 예를 들어 일본국 공개특허 소55-9442호 공보에는 알루미늄 또는 그 합금이 개시되어 있다. 또, 인듐도 자주 사용되고 있다. 그러나, 알루미늄이나 인듐은 n형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체층과 충분한 옴접촉(ohmic contact)을 얻기 어렵고, 또 전극의 어닐링에 의해서 변질되어 도전성을 잃기 쉽다는 것도 발견되었다.
어쨌든, 종래 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체층과 충분히 만족할 수 있는 옴접촉을 달성하는 전극재료는 없었던 것이다.
따라서, 본 발명의 목적은 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체층과 옴접촉을 달성하는 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스 및 그 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 발광디바이스의 발광관찰을 기판 위에 형성된 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체층측에서 하는 것을 가능하게 하는 p전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스 및 그 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 n형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체층과 양호 한 옴접촉을 달성하는 n전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스 및 그 제조방법을 제공하는 데 있다.
본 발명의 제 1 애스팩트에 있어서, 기판과, 상기 기판 위에 형성된 n형 반도체층 및 p형 반도체층을 포함하는 반도체 적층구조와, 상기 n형 반도체층에 접하여 형성된 제 1 전극과, 상기 p형 반도체층에 접하여 형성된 제 2 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 제 2 전극은 상기 p형 반도체층의 거의 전면에 접하여 형성되며, 또한 상기 p형 반도체층과 옴접촉하는 니켈층으로 이루어지는 투광성의 전극인 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스가 제공된다.
상기 제 2 전극(p전극)은 니켈층을 p형 반도체층의 거의 전면에 접하여 형성하고 이것을 어닐링하여 상기 니켈층을 투광성으로 함과 아울러 p형 반도체층과의 옴접촉을 달성함으로써 형성할 수 있다.
본 발명의 제 2 애스팩트에 있어서, 기판과, 상기 기판 위에 형성된 n형 반도체층 및 p형 반도체층을 포함하는 반도체 적층구조와, 상기 n형 반도체층에 접하여 형성된 제 1 전극과, 상기 p형 반도체층에 접하여 형성된 제 2 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 제 2 전극은 상기 p형 반도체층의 거의 전면에 접하여 형성되며, 또한 상기 p형 반도체층과 옴접촉하는 니켈층과 금층으로 이루어지는 투광성의 전극인 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스가 제공된다.
상기 제 2 전극(p전극)은, 니켈층과 금층으로 이루어지는 금속재료층을 p형 반도체층의 거의 전면에 접하여 형성하고 이것을 어닐링하여 상기 금속재료층을 투광성으로 함과 아울러 p형 반도체층과의 옴접촉을 달성함으로써 형성할 수 있다.
본 발명의 제 3 애스팩트에 있어서, 기판과, 상기 기판 위에 형성된 n형 반도체층 및 p형 반도체층을 포함하는 반도체 적층구조와, 상기 n형 반도체층에 접하여 형성된 제 1 전극과, 상기 p형 반도체층에 접하여 형성된 제 2 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 제 1 전극은 상기 n형 반도체층에 접하여 형성되며 티탄층과 알루미늄층으로 이루어지는 제 1 박막과, 상기 제 1 박막 위에 형성되며 금, 티탄, 니켈, 백금, 텅스텐, 몰리브덴, 크롬 및 구리로 이루어지는 군 중에서 선택된 적어도 1종인 알루미늄보다 높은 융점을 가지는 고융점 금속재료로 형성된 제 2 박막을 포함하는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스가 제공된다.
상기 제 1 전극(n전극)은 티탄층과 알루미늄층을 포함하는 다층구조를 n형 반도체층에 접하여 형성하고, 이것을 어닐링하여 n형 반도체층과의 옴접촉을 달성함으로써 형성할 수 있다.
본 발명의 제 4 애스팩트에 있어서, 기판과, 상기 기판 위에 형성된 n형 반도체층 및 p형 반도체층을 포함하는 반도체 적층구조와, 상기 n형 반도체층에 접하여 형성된 제 1 전극과, 상기 p형 반도체층에 접하여 형성된 제 2 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 제 1 전극은 상기 n형 반도체층에 접하여 형성되며 티탄과 알루미늄의 합금으로 이루어지는 제 1 박막과, 상기 제 1 박막 위에 형성되며 금, 티탄, 니켈, 백금, 텅스텐, 몰리브덴, 크롬 및 구리로 이루어지는 군 중에서 선택된 적어도 1종인 알루미늄보다 높은 융점을 가지는 고융점 금속재료로 형성된 제 2 박막을 포함하는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스가 제공된다.
상기 제 1 전극(n전극)은 티탄과 알루미늄으로 이루어지는 합금층을 포함하는 다층구조를 n형 반도체층에 접하여 형성하고, 이것을 어닐링하여 n형 반도체층과의 옴접촉을 달성함으로써 형성할 수 있다.
본 발명의 제 5 애스팩트에 있어서, 기판과, 상기 기판 위에 형성된 n형 반도체층 및 p형 반도체층을 포함하는 반도체 적층구조와, 상기 n형 반도체층에 접하여 형성된 제 1 전극과, 상기 p형 반도체층에 접하여 형성된 제 2 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 제 1 전극은 상기 n형 반도체층에 접하여 형성되며 티탄층과 알루미늄층으로 이루어지는 제 1 옴전극으로 이루어지고, 상기 제 2 전극은 상기 p형 반도체층의 거의 전면에 접하여 형성되며 니켈층으로 이루어지는 투광성의 제 2 옴전극으로 이루어지는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스가 제공된다.
본 발명의 제 6 애스팩트에 있어서, 기판과, 상기 기판 위에 형성된 n형 반도체층 및 p형 반도체층을 포함하는 반도체 적층구조와, 상기 n형 반도체층에 접하여 형성된 제 1 전극과, 상기 p형 반도체층에 접하여 형성된 제 2 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 제 1 전극은 상기 n형 반도체층에 접하여 형성되며 티탄층과 알루미늄층으로 이루어지는 제 1 옴전극으로 이루어지고, 상기 제 2 전극은 상기 p형 반도체층의 거의 전면에 접하여 형성되며 니켈층과 금층으로 이루어지는 투광성의 제 2 옴전극으로 이루어지는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스가 제공된다.
본 발명의 제 7 애스팩트에 있어서, 기판과, 상기 기판 위에 형성된 n형 반도체층 및 p형 반도체층을 포함하는 반도체 적층구조와, 상기 n형 반도체층에 접하여 형성된 제1 전극과, 상기 p형 반도체층에 접하여 형성된 제 2 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 제 1 전극은 상기 n형 반도체층에 접하여 형성되며 티탄과 알루미늄의 합금층으로 이루어지는 제 1 옴전극으로 이루어지고, 상기 제 2 전극은 상기 p형 반도체층의 거의 전면에 접하여 형성되며, 니켈층으로 이루어지는 투광성의 제 2 옴전극으로 이루어지는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스가 제공된다.
본 발명의 제 8 애스팩트에 있어서, 기판과, 상기 기판 위에 형성된 n형 반도체층 및 p형 반도체층을 포함하는 반도체 적층구조와, 상기 n형 반도체층에 접하여 형성된 제 1 전극과, 상기 p형 반도체층에 접하여 형성된 제 2 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 제 1 전극은 상기 n형 반도체층에 접하여 형성되며 티탄과 알루미늄의 합금층으로 이루어지는 제 1 옴전극으로 이루어지고, 상기 제 2 전극은 상기 p형 반도체층의 거의 전면에 접하여 형성되며 니켈층과 금층으로 이루어지는 투광성의 제 2 옴전극으로 이루어지는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스가 제공된다.
본 발명의 제 9 애스팩트에 있어서, n형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 n형 반도체층과, 상기 n형 반도체층에 접하여 형성된 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 전극은 n형 반도체층 위에 형성된 티탄층과 알루미늄층으로 이루어지는 옴전극인 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스가 제공된다.
본 발명의 제 10 애스팩트에 있어서, n형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 n형 반도체층과, 상기 n형 반도체층에 접하여 형성된 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 전극은 티탄과 알루미늄의 합금층으로 이루어지는 옴전극인 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스가 제공된다.
본 발명의 제 11 애스팩트에 있어서, n형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 n형 반도체층과, 상기 n형 반도체층에 접하여 형성된 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 전극은 티탄층과 알루미늄층과 금층으로 이루어지는 옴전극인 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스가 제공된다.
본 발명의 제 12 애스팩트에 있어서, n형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 n형 반도체층과, 상기 n형 반도체층에 접하여 형성된 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 전극은 티탄과 알루미늄과 금의 합금층으로 이루어지는 옴전극인 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스가 제공된다.
본 발명에 있어서 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체란, GaN, GaAlN, InGaN, InAlGaN과 같은 갈륨을 포함하는 주기율표 제 Ⅲ족원소인 질화물 반도체를 의미한다. 이들 화합물 반도체는
식 InxAlyGa1-x-yN (여기서, 0≤x≤1, 0≤y≤1, x+y≤1)
으로 나타낼 수 있다.
또, 본 발명에 있어서 옴접촉이란, 반도체 분야에서 통상의 의미로 사용되고 있다.
본 발명에 있어서 전극에 대하여 투광성(透光性)이란, 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에서 발생된 광을 1% 이상 투과시킨다는 것을 의미하며, 반드시 무색투명하다는 것을 의미하는 것이 아니다. 투광성 전극은, 통상 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에서 발생된 광을 20~40% 또는 이것 이상 투과시킨다.
또, 본 발명에 있어서, 금속재료가 2종 이상의 금속을 포함하는 경우는 2종 이상의 금속이 미리 합금화되어 있어도 되고 각 금속층이 적층되어 있어도 된다. 금속재료가 2종 이상의 금속을 포함할 경우, 이들 금속의 비율에는 특별한 제한이 없으나 각 금속이 적어도 0.1원자% 포함되어 있는 것이 바람직하다.
이하 본 발명을 첨부도면을 참조하여 상세하게 설명한다. 전체 도면에 있어서 동일부분은 동일부호로 나타내고 있다.
제 1 도는 본 발명의 제 1 형태에 따른 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스(10)를 개략적으로 나타낸 것이다.
상기 발광디바이스(LED; 10)는 사파이어등의 투명하고 절연성이 있는 기판(11)을 가진다. 기판(11)의 일측의 주면(主面; 11a) 전체를 덮도록 n형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체층(12)이 예를 들어 0.5㎛~10㎛의 두께로 형성되어 있다. n형 반도체층(12)에는 n형 도펀트가 도프되어 있지 않아도 되나, 바람직하게는 규소(Si), 게르마늄(Ge), 셀렌(Se), 황(S), 텔루트(Te) 등의 n형 도펀트가 도프되어 있다.
n형 반도체층(12)의 표면에는 p형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체(13)이 예를 들어 0.01㎛~5㎛의 두께로 형성되어 있다. p형 반도체층(13)은 아연(Zn), 마그네슘(Mg), 베릴륨(Be), 스트론듐(Sr), 바륨(Ba) 등의 p형 도펀트가 도프되고, 400℃ 이상의 온도에서 어닐링되었다 [이 어닐링에 대해서는, 본 양수인의 출원에 관한 일본국 공개특허 평5-183189호 공보{본 양수인에게 양도된 1992년 11월 2일에 출원된 미국특허출원 시리얼번호 07/970,145(이 내용을 본 명세서의 개시내용으로서 포함한다)에 대응}를 참고할 수 있다].
p형 반도체층(13)은 n형 반도체층(12)의 표면층과 함께 부분적으로 에칭제거되어 n형 반도체층(12)의 표면을 부분적으로 노출시키고 있다. 이 n형 반도체층(12)의 노출면(에칭부) 위에는 n전극(14)이 형성되어 있다.
p형 반도체층의 거의 전면을 덮도록 본 발명의 p전극(15)이 형성되어 있다. 이 p전극(15)은 금속재료로 이루어지는 투광성의 옴전극이다. p전극(15)을 형성하는 금속재료에는 특별한 제한은 없다. 예를 들어, p전극을 형성하는 금속재료는 금, 니켈, 백금, 알루미늄, 주석, 인듐, 크롬, 티탄 중에서 선택되는 1종 또는 2종 이상의 금속을 포함할 수 있다. 바람직한 옴접촉이 얻어지는 금속재료는 크롬, 니켈, 금, 티탄 및 백금으로 이루어지는 군 중에서 선택되는 적어도 2종의 금속을 포함한다. 특히 바람직한 금속재료는 금 및 니켈을 포함한다. 금 및 니켈은, 니켈층이 p형 반도체층(13)에 직접 접촉하고, 그 위에 금층이 형성되도록 형성하는 것이 바람직하다.
상기한 바와 같이 금속재료가 2종 이상의 금속을 포함하는 경우에는, 이들은 각 금속층을 적층한 구조를 가지고 있어도 되고 미리 합금화되어 있어도 된다. 적층구조를 가지는 금속재료는 이후 설명하는 어닐링에 의해서 합금을 형성할 수 있다.
p전극(15)은 p형 반도체층(13) 위에 금속재료층을 예를 들어 증착, 스패터링등의 통상의 피착(被着)기술에 의해서 형성하고, 이것을 어닐링함으로써 조제할 수 있다. 어닐링은 400℃ 이상의 온도에서 실시하는 것이 바람직하다. 400℃ 미만의 온도에서의 어닐링은 금속재료와 p형 반도체층(13)이 충분한 옴접촉을 형성하기 어려운 경향을 나타낸다. 물론 어닐링은 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체의 분해온도(1200℃정도) 미만의 온도에서 한다. 어닐링 시간은 0.01분~30분인 것이 바람직하다.
상기 어닐링의 효과는 상기한 USSN 07/970,145호에 기재되어 있는 효과와 동일하다. 즉, 기상성장법(氣相成長法)에 의해서 성장된 p형 도펀트를 포함하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체층을 400℃ 이상의 온도에서 어닐링하면 그 저항률이 급격히 저하한다. 이것은, 어닐링에 의해서 반도체 결정내의 억셉터에 결합한 수소원자가 추출(追出)되어 억셉터 불순물이 활성화되기 때문이다. 따라서, 전극을 400℃ 이상의 온도에서 어닐링함으로써 p형 불순물이 도프된 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체의 캐리어 농도가 실효적으로 증가하여 쉽게 옴접촉할 수 있게 되는 것이다. 상기 p형 반도체층(13)에 옴접촉하는 바람직한 재료는 투광성의 유무에 관계없이 니켈 및 금을 포함하는 금속재료이다.
p전극(15)에 사용되는 금속재료는 어닐링후의 두께가 0.001㎛~1㎛의 두께가 되도록 형성하는 것이 바람직하다. 금속재료는 어닐링에 의해서 p형 반도체층(13)의 내부로 확산됨과 동시에 일부는 외부로 비산하여 두께가 얇아진다. 어닐링후에 최종 두께가 0.001㎛~1㎛가 되도록 금속재료층의 두께를 조절함으로써 p전극(15)을 바람직한 투광성으로 할 수 있다. 1㎛를 넘는 두께라도 특별한 지장은 없으나, 이와 같이 하면 전극이 점차 금속색을 띠는 경향이 있어 투광성이 저하된다. p전극(15)의 두께는 상기한 범위내에서 얇은 것이 투광성의 관점에서는 바람직하다. 그러나, 너무 얇은 두께는 p전극(15)과 p형 반도체층(13)과의 접촉저항을 증가시키는 경향이 있다. 따라서, p전극(15)의 두께는 0.05㎛~0.2㎛ 정도가 바람직하며, 특히 0.01㎛~0.2㎛ 정도가 바람직하다.
본 발명의 p전극은 투광성이고, p형 반도체층과 바람직한 옴접촉을 달성하고, 발광디바이스의 순방향 전압을 저하시켜 디바이스의 발광효율을 향상시킨다.
[실험예 1]
아연을 도프한 p형 GaN층 위에 니켈층과 그 위에 금층을 각각 0.1㎛의 두께로 순차 증착하고, 600℃에서 어닐링하여 이것들을 합금화함과 동시에 투명하게 하여 p전극을 얻었다. 그 두께는 0.03㎛였다. 상기 p전극의 전류-전압특성을 제 2 도에 선 A로 나타내었다. 이 도면에서 알 수 있는 바와 같이, p전극은 p형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체와 양호한 옴접촉을 달성한다.
이와 같이 p형 반도체층과 옴접촉하는 투광성의 p전극(15)을 구비한 본 발명의 발광디바이스(10)는 발광의 관찰을 p전극(15)을 통해서 할 수 있다. 따라서, 제 1 도에 나타낸 바와 같이 질화갈륨계 화합물 반도체 이외의 반도체를 이용한 발광디바이스 수단으로서 일반적으로 사용되고 있는 캡형상의 리드프레임(18) 위에 기판(11)을 그 반도체층이 형성되어 있지 않은 저면, 즉 제 1 주면(11a)과 대향하는 제 2 주면(11b)이 리드프레임(18)을 향하도록 얹어놓을 수 있다.
p전극(15)은 그 표면의 일부분 위에 형성된 본딩패드(17)를 통해서 별도의 리드프레임(금속포스트; 19)에 접속된 금와이어와 같은 본딩와이어(21)와 접속되어 있다. n전극(14)은 금와이어와 같은 본딩와이어(20)를 통해서 캡형상의 리드프레임(18)에 접속되어 있다.
본 발명의 바람직한 형태에 있어서, 본딩패드(17)는 금 단독 또는 금을 포함하고 알루미늄 또는 크롬을 포함하지 않는 2종 이상의 금속으로 이루어지는 금속재료로 형성하는 것이 바람직하다. 금을 포함하고 알루미늄 또는 크롬을 포함하지 않는 금속재료로서는 금과 티탄, 니켈, 인듐 및/또는 백금을 포함하는 재료를 들 수 있다. 이와 같은 금속재료로 이루어지는 본딩패드는 p전극(15)과의 접착성이 양호하고, 금와이어와의 와이어 본딩시에 금와이어에 의해서 형성되는 금볼(金 ball)과의 접착성도 양호하다. 또한, 이 금속재료는 어닐링시 또는 발광을 위한 디바이스로의 통전중에 p전극으로 마이그레이션하여 p전극을 변질시키는(투광성을 저하시키는) 일이 거의 없다. 알루미늄 또는 크롬을 포함하는 금속재료는 통전중 비교적 단시간(예를 들어 500시간)에 p전극내로 마이그레이션하여 이것을 변질시킨다.
[실험예 2]
기판(11)으로서 사파이어 기판을, n형 반도체층(12)으로서 두께 4㎛의 n형 GaN층을, p형 반도체층(13)으로서 두께 1㎛의 마그네슘을 도프한 p형 GaN층을 가지는 제 1 도에 나타낸 디바이스의 p전극(15) 위에 여러 금속재료로 이루어지는 본딩패드를 형성하였다. p전극(15)은 니켈층과 금층을 각각 0.1㎛의 두께로 순차증착하고 600℃에서 어닐링함으로써 이것들을 합금화함과 동시에 투명하게 하여 얻은 두께 0.05㎛의 것이었다.
보다 구체적으로는, 하기 표 1에서 나타내는 본딩패드의 재료에 의거하여 본딩패드를 p전극 위에 형성하였다. 즉, 본딩패드는 표 1의 세로에 나타낸 금속층을 p전극 위에 직접 형성하고 그 위에 표 1의 가로에 나타낸 금속층을 증착하고, p전극의 어닐링시에 동시에 어닐링되어 형성되었다. 본딩와이어는 금와이어를 사용하였다.
이와 같이 하여 얻어진 발광디바이스를 500시간 연속발광시켜 본딩패드가 p전극상에 미치는 영향을 조사하였다. 그 결과를 표 1에 병기한다.
표 1에 있어서, 기호 VG는 「very good」의 약어로서 디바이스의 500시간 발광후에도 본딩패드가 전혀 변색되지 않고 초기의 투광성을 그대로 유지하고 또한 p전극과 p형 반도체층과의 옴접촉 특성이 변화하지 않았던 경우를 나타내며, 기호 G는 「good」의 약어로서 본딩패드의 주위에 존재하는 p전극 부분이 약간 변색되었으나 발광의 감쇠를 느낄 정도는 아니고, 또 p전극과 p형 반도체층과의 옴접촉 특성이 변화하지 않았던 경우를 나타내며, 기호 B는 「bad」의 약어로서 p전극의 투광성이 상실되고 p전극과 p형 반도체층과의 옴접촉 특성도 상실된 경우를 나타낸다. 단, p전극의 변색 유무에 관계없이 금볼과의 접착성이 나쁘고 와이어본딩이 곤란하였던 본딩패드는 「-」표시로 나타내었다.
표 1에 나타낸 바와 같이, 예를 들어 p전극을 Ni-Au으로 형성한 경우에 본딩패드를 p전극의 재료와 같은 재료 즉 Ni-Au으로 형성하면, p전극은 전혀 변색되지 않고 투광성을 그대로 유지한다. 또, 본딩패드를 금 단독으로 형성한 경우에도 같은 결과가 얻어진다. 그런데, Cr 또는 Al은 모두 p전극내로 마이그레이션하기 쉽고, 예를 들어 여기에 금이 포함되어 있더라도 p전극의 특성을 열화시킨다.
[실험예 3]
p전극을 Au-Ti으로 형성한 것(이 p전극의 옴특성은 Ni-Au전극보다도 약간 떨어진다) 이외에는 제 2 실시예와 동일한 실험을 하였다. 그 결과, 본딩패드를 금단독 또는 Au-Ti으로 형성한 경우는, VG, 금과 알루미늄 또는 크롬 이외의 금속(즉 니켈, 티탄, 인듐 또는 백금)으로 이루어지는 금속재료로 형성한 경우는 G, 금과 알루미늄 또는 크롬으로 이루어지는 금속재료로 형성한 경우는 B의 결과를 얻었다.
[실험예 4]
p전극을 Au-Al으로 형성한 것(이 p전극의 옴특성은 Ni-Au전극보다도 약간 떨어진다) 이외에는 실험예 2와 동일한 실험을 하였다. 이 결과, 본딩패드를 금 단독으로 형성한 경우에는 VG, 금과 알루미늄 또는 크롬 이외의 금속(즉 니켈, 티탄, 인듐 또는 백금)으로 이루어지는 금속재료로 형성한 경우에는 G의 결과를 얻었으나, 금과 알루미늄으로 이루어지는 금속재료로 본딩패드를 형성한 경우에는 p전극과 동일한 재료로 되어 있지만 B의 결과를 얻었다. 또, 금과 크롬으로 이루어지는 금속 재료의 경우에도 B의 결과를 얻었다.
제 3 도는 본 발명의 제 2 형태에 따른 반도체 발광디바이스의 평면도이고, 제 4 도는 제 3 도의 Ⅳ-Ⅳ선 단면도이다. 이 형태는 특히 p전극용 본딩패드의 개량에 관한 것이다. 이들 도면에 나타낸 바와 같이, 투광성의 p전극(15)에는 p형 반도체층(13)의 표면의 일부를 노출시키는 에칭부(311)가 형성되어 있다. 본딩패드(32)는 상기 에칭부(31)를 통해서 p형 반도체층(13)과 강고하게 접착됨과 아울러 p전극과 전기적으로 접속되어 있다. 도면에 나타낸 형태에서는, 본딩패드(32)가 에칭부(311)에 충진될 뿐만 아니라 에칭부(311)를 둘러싸는 p전극의 표면부분 위에도 연장되어 있다. 본딩패드(32)는 n형 반도체층(12)에 형성된 n전극(14)과 가장 먼 위치에 형성하는 것이 바람직하다(이것은 제 1 도의 디바이스에도 작용된다). 이와 같이 함으로써, 인가된 전류가 p형 반도체층(13) 전체로 퍼지게 되어 디바이스로부터 균일한 발광을 얻을 수 있다. 도면에 나타낸 예에서는, 평면 장방형상 웨이퍼의 대각선상에 있어서 에칭부(311)는 투광성의 p전극(15) 위의 모서리에, n전극(14)은 n형 반도체층(12) 위의 모서리에 형성되어 있다.
본딩패드(32)는 p형 반도체층(13)과 옴접촉을 달성하는 것이어도 되지만, p형 반도체층(13)과의 옴접촉은 p전극(15)에 의해서 달성되기 때문에, p전극(15)과 전기적으로 접속할 수 있는 것이라면 옴접촉을 달성하는 것이 아니라도 된다. 단, 본딩패드(32)는 p전극(15)보다 강하게 p형 반도체층(13)과 접착하는 도전성 금속재료로 형성한다. 본딩패드(32)는 p전극(15)보다 강하게 p형 반도체층(13)과 접착하기 때문에, 와이어 본딩시에 이것이 금와이어등의 본딩와이어에 의해서 잡아당겨진다 하더라도 본딩패드(32) 및/또는 p전극(15)이 박리되는 것을 방지할 수 있다. 이와 같은 본딩패드용 금속재료로서는 알루미늄 단독 또는 크롬, 알루미늄 및 금 중에서 적어도 2종의 금속을 포함하는 금속재료를 들 수 있다. 본딩패드(32)를 형성하는 금속재료가 2종 이상의 금속을 포함하는 경우에는 이미 설명한 바와 같이 이것들은 미리 함금화되어 있어도 되고, 각 금속층을 순차 적층하고서 예를 들어 p전극(15)의 어닐링시에 동시에 합금화하여도 된다. 이들 금속재료는 p형 반도체층(13)과 양호한 옴접촉을 달성할 수는 없지만 p형 반도체층(13)과 강고하게 접착되므로 와이어 본딩시에 박리되는 경우가 없다. 따라서, 이것을 투광성을 나타낼 때까지 박막화(薄膜化)할 수도 있다. 이와 같은 박막본딩패드는 디바이스에서 발생되는 광을 투광시키기 때문에 디바이스에서의 발광량을 저하시키지 않는다. 또, 본딩패드(32)를 다층구조로 하여, p형전극(15)과 직접 접촉하는 층은 p형 반도체층(13)과 보다 강고하게 접착하는 재료로 형성하고, 최상층은 와이어 본딩재료와 접착성이 보다 우수한 금속으로 형성할 수도 있다.
[실험예 5]
1개의 p형 GaN층 위에 Ni-Au을 0.01㎛ 두께로 적층, 증착하고 투광성 본딩패드를 총 1000개 형성하였다. 또한, Cr-Al, Al-Au, Cr-Au 및 Al 단독을 각각 0.01㎛ 두께로 증착하고 투광성 본딩패드를 각각 총 1000개씩 형성하였다. 이들 본딩패드에 금와이어를 와이어 본딩한 후, 이 금와이어를 떼어낼 때 본딩패드가 박리된 수를 체크하여 그 성공율(yield)을 측정하였다. Ni-Au으로 이루어지는 본딩패드의 성공율은 약 60%였으나, 다른 본딩패드의 성공율은 모두 98%였다.
또한, 본딩패드(32)를 두껍게 형성함으로써, 그 두꺼운 두께에 의해서 p형 반도체층(13)과의 접착력을 향상시킬 수도 있다. 두꺼운 본딩패드는 투광성을 나타내지는 않지만, 예를 들어 p전극과 동일한 재료로 형성하면 옴접촉을 달성할 수 있다.
제 5 도는 에칭부(312)를 투광성 p전극(15)의 모서리를 잘라내도록 형성한 것 이외에는 제 4 도의 디바이스와 동일한 디바이스를 나타내고 있다. 또, 제 5 도에는 에칭부(312)를 명료하게 나타내기 위해서 본딩패드를 도시하지 않았다.
제 6 도는 절연성이고 투명한 보호막(411)이 얇은 투광성 p전극(15)을 덮은 것 이외에는 제 1 도에 나타낸 발광디바이스와 동일한 디바이스를 나타낸다. 보호막은 광을 90% 이상 투과시키는 투명성을 갖는다. 또, 보호막은 절연성이기 때문에 와이어 본딩시에 n전극(14) 위에 형성되어 그 곳에 잔존하는 금속볼이 p전극(15)과 접촉하여도 양자가 전기적으로 합선되는 것을 방지한다. 또, 보호막은 투명하므로 p전극을 투과하는 디바이스로부터의 광을 투과시키기 때문에 디바이스의 외부 양자효율(발광효율)을 저하시키지 않는다. 또, 보호막은 얇은 p전극(15)에 흠집이 나는 것을 방지함과 아울러 본딩패드(17)나 p전극이 와이어 본딩시에 와이어에 의해서 잡아당겨짐으로써 박리되는 것을 방지한다.
보호막을 형성하는 재료는 투명하고 절연성인 것이라면 특별히 제한되지는 않지만, 바람직하게는 산화규소, 산화티탄, 산화알루미늄, 질화규소를 포함한다. 이들 재료는 막두께의 여하에 관계없이 무색투명하고 또 절연성이다. 따라서, 이들 재료에 의해서 형성된 보호막은 p전극을 투과한 광을 감쇠시키는 일이 거의 없다. 보호막은 통상의 증착 또는 스패터링 기술에 의해서 형성할 수 있다. 보호막의 두께에는 특별한 제한은 없으나 통상 0.001㎛~10㎛이다.
또한, 특히 n전극(14)과 본딩패드(17) 사이의 영역에서는 와이어 본딩시에 본딩와이어에서 형성된 금속볼이 n전극(14)과 p전극(15)을 브리징(bridging)하기 쉽게 한다. 따라서, 제 6 도에 있어서의 보호막(411)은 이와 같은 영역을 전면적으로 덮고 있다.
제 7 도는 보호막(412)이 p전극(15)의 전노출면과 p형 반도체층(13)의 노출단면 및 n형 반도체층의 노출면을 덮고 있는 것 이외에는 제 6 도와 동일한 구조를 나타내고 있다. 따라서, 제 7 도의 발광디바이스의 신뢰성은 제 6 도의 디바이스의 발광디바이스보다 더욱 향상된다.
제 8 도는 연속한 보호막(413)이 n전극(14)의 본딩와이어와의 본딩부와 본딩패드(17)의 본딩부를 제외하고 웨이퍼의 거의 전면을 덮고 있는 것 이외에는 제 6 도와 동일한 구조를 나타내고 있다. 이와 같이 보호막을 본딩패드(17)의 표면 위에도 형성함으로써 본딩패드(17)가 보호막에 의해서 더욱 눌려지게 되므로, 본딩패드(17)가 p전극(15)에서 박리되는 것을 방지할 수 있다. 또, 보호막은 n전극(14) 위에도 형성되어 있기 때문에 n전극(14)이 n형 반도체층(12)에서 박리되는 것도 방지된다. 따라서, 더욱 신뢰성이 우수한 디바이스를 제공할 수 있다.
제 9 도는 n전극(14)과 본딩패드(17)가 평면 장방형상 웨이퍼의 대각선상에 있어서 대향하는 모서리에 형성되어 있는 것 이외에는 제 8 도와 동일한 구조를 나타내고 있다. 이 전극배치에 의해서 제 3 도에 관해서 설명한 장점과 동일한 장점을 얻을 수 있다.
다음은, 본 발명의 n전극에 대해서 설명한다.
본 발명의 n전극은 티탄과 알루미늄을 포함하는 금속재료, 예를 들어 티탄과 알루미늄을 포함하는 재료, 또는 티탄과 금과 알루미늄을 포함하는 재료로 형성된다. 이들 금속은 미리 합금화되어 있어도 되고 각 금속층이 적층된 구조의 것이어도 된다. 이들 금속재료로 형성된 n전극은 어닐링후에 n형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체층과 우수한 옴접촉을 달성한다.
상기 어닐링의 온도는 400℃ 이상인 것이 특히 바람직하다. 어닐링은 0.01분~30분 실행하는 것이 바람직하다.
일반적으로 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체는 도펀트가 도프되어 있지 않아도 결정중에 질소격자(窒素格子)의 빈공간이 형성되므로 n형이 되는 성질을 갖는다. 화합물 반도체의 성장중에 규소, 게르마늄, 셀렌, 황 등의 n형 도펀트를 도프함으로써 보다 바람직한 n도전형을 나타내게 된다. 또, 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체는 유기금속 기상성장법(MOCVD 또는 MOVPE), 하이드라이드 기상성장법(HDCVD), 분자선 에피택시(MBE)와 같은 기상성장법(氣相成長法)에 의해서 통상 성장된다. 이와 같은 기상성장법에서는, 예를 들어 갈륨원으로서의 트리메틸갈륨, 질소원으로서의 암모니아 또는 히드라진 등 수소원자를 포함하는 화합물이, 또 운반 기체(carrier gas)로서 수소가스등의 가스가 사용된다. 수소원자를 포함하는 이들 가스는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체의 성장중에 열분해되어 수소를 해리하고, 그 수소가 성장하는 반도체내로 들어가서 질소격자 빈공간 또는 n형 도펀트와 결합하여 이들의 도너로서의 작용을 저해한다. n전극재료 또는 p전극재료를 400℃ 이상의 온도로 어닐링하면 반도체 결정내의 트랩(trap)된 수소가 추출되며, 따라서 결정내의 n형 도펀트 또는 p형 도펀트가 활성화하여 결정내의 전자 캐리어농도 또는 홀(hole) 캐리어농도가 실질적으로 증가하여 전극과의 옴접촉이 달성되게 된다고 생각된다. 이러한 어닐링 효과는 상기 일본국 공개특허 평5-183189호 공보 또는 USSN 07/970,145에 기재되어 있는 p형 도펀트가 도프된 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체에 대한 효과와 같다. 상기 공보에는, p형 도펀트가 도프된 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체는 400℃의 어닐링 온도에서 출발하여 서서히 저항율이 저하되고, 700℃ 이상의 어닐링온도에서 일정한 저항율을 나타내는 것으로 기재되어 있다. 본 발명의 n형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체에서도 400℃에서의 어닐링에서 출발하여 서서히 저항율이 저하되는데 급격한 저항율의 저하는 보이지 않고, 600℃에서의 어닐링에서 초기 저항율의 약 1/2로 되기 때문에 그 이상의 온도에서 어닐링하여도 저항율은 저하되지 않는다.
n전극에 대한 어닐링온도는 500℃ 이상이 바람직하고, 600℃ 이상이 더 좋다. n전극재료가 알루미늄을 포함하는 경우, 어닐링 온도는 보다 낮은 온도로 충분하며, 바람직하게는 450℃ 이상 더욱 바람직하게는 500℃ 이상이다. 어닐링 온도의 상한은 p전극의 어닐링 온도의 상한과 동일하며, 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체가 분해되는 온도 미만이다. n전극의 총두께에는 특별한 제한은 없지만 통상 50Å 이상, 바람직하게는 0.01㎛~5㎛이다.
티탄과 알루미늄을 포함하는 본 발명의 n전극재료는 각 금속층을 적층구조로 하는 것이 바람직하다. 이 경우, 티탄층을 n형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체층 위에 직접 접촉시키는 것이 바람직하다. 티탄은 n형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체와 보다 우수한 옴접촉을 달성할 수 있기 때문이다. 이 경우, 티탄층은 20Å~0.3㎛의 두께로 형성하는 것이 바람직하다. 또, 알루미늄층의 총두께는 티탄층보다 두꺼운 것이 바람직하다. 따라서, 어닐링시에 티탄이 표면 마이그레이션하여 나중에 실행되는 와이어 본딩시에 있어서의 n전극의 와이어 또는 볼과의 접착강도가 저하되는 것을 방지할 수 있다.
티탄과 금 및 알루미늄을 포함하는 본 발명의 n전극재료는 티탄과 알루미늄으로 이루어지는 n전극재료보다도 내산화성이 우수하여 와이어 본딩시에 형성되는 금볼과 더욱 강고하게 접착된다. 또, 금을 포함하는 본 발명의 n전극재료는 최상층을 금층으로 하는 적층구조로 하는 것이 바람직하다. 금층은 당연히 금볼과 매우 강하게 접착하기 때문이다.
제 10 도는 본 발명의 n전극을 구비한 이중 헤테로구조의 발광디바이스를 나타낸다. 이 디바이스는, 예를 들어 사파이어 기판(11)위에 도펀트가 도프되지 않은 GaN으로 이루어지는 두께 0.002~0.5㎛의 버퍼층(도시생략)을 개재하고서 n형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체층(51)이 예를 들어 1㎛~10㎛의 두께로 형성되어 있다.
n형 반도체층(51) 위에는 n형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체, 예를 들어 규소등의 n형 도펀트가 도프된 n형 GaAlN으로 이루어지는 제 1 피복층(52)이 형성되어 있다. 이 피복층(52)은 통상 0.01㎛~5㎛, 바람직하게는 0.1㎛~4㎛의 두께를 갖는다.
제 1 피복층(52) 위에는 피복층(52)과는 상이한 반도체 조성을 가지는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 활성층(발광층; 53)이 형성되어 있다. 이 활성층(53)은 n형 또는 p형 도펀트, 바람직하게는 규소등의 n형 도펀트가 도프된 저저항률 InaGa1-aN (0〈a〈1)으로 형성되어 있는 것이 바람직하다. 활성층(53)은 10Å~0.5㎛, 바람직하게는 0.01~0.2㎛의 두께를 갖는다.
활성층(53) 위에는 활성층(53)과는 상이한 반도체 조성을 가지는 p형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체, 예를 들어 마그네슘등의 p형 도펀트가 도프된 GaAlN으로 이루어지는 제 2 피복층(54)이 형성되어 있다. 제 2 피복층(54)은 통상 0.01㎛이상 바람직하게는 0.1~1㎛의 두께를 갖는다.
제 2 피복층(54) 위에는 p형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체, 예를 들어 p형 GaN으로 이루어지는 접촉(contact)층(55)이 형성되고 그 위에 p전극(56)이 형성되어 있다. p전극(56)은 모든 적절한 도전성 금속재료로 형성할 수 있다. 양호한 옴특성을 나타내는 p전극재료로서 니켈 및 금을 포함하는 금속재료를 들 수 있다. 니켈 및 금은 미리 합금화되어 있어도 되지만, 각 금속층을 적층한 구조{이 경우, 니켈층을 접촉층(55)과 직접 접촉시키는 것이 바람직하다}인 것이 더 바람직하다. 물론 상기 각 형태에 있어서의 본 발명의 옴접촉하는 투광성의 p전극(15) 또한 본딩패드(32)를 제 10 도의 디바이스에 적용할 수 있다. p전극(56)은 금속볼(59)을 통해서 본딩와이어(60)에 접속되어 있다.
웨이퍼는 접촉층(55)에서 그 깊이방향으로 n형 반도체층(51)의 표면부에 이르기까지 부분적으로 에칭제거되어 n형 반도체층(51)을 부분적으로 노출시키고 있다. 이 n형 반도체층(51)의 노출면(에칭부) 위에는 본 발명의 n전극(57)이 형성되어 있다. n전극(57)은 금속볼(58)을 통해서 본딩와이어(61)와 접속되어 있다.
[실험예 6]
직경 2인치의 사피어이 기판위에 규소를 도프한 n형 GaN층을 4㎛의 두께로 형성하고, 그 표면 위에 100㎛의 크기로 여러 종류의 n전극재료를 각각 1000개씩 증착하고 450℃로 어닐링하였다. 동일재료로 이루어진 전극간의 전류-전압특성을 모두 측정하였다. 결과를 제 11a 도~제 11d 도에 선 A-D로 나타내었다. 제 11a 도는 티탄과 알루미늄을 0.01 : 1의 두께 비율로 순차적으로 적층하여 얻은 전극, 제 11b 도는 티탄을 1중량% 함유하는 Al-Ti합금으로 형성된 전극, 제 11c 도는 티탄 단독으로 이루어진 전극, 제 11d 도는 알루미늄 단독으로 이루어진 전극에 관한 것이다. 이들 도면은 각각 대표적인 전류-전압특성을 나타내는 도면으로서, 티탄 및 알루미늄으로 이루어진 전극은 제 11a 도와 제 11b 도에 나타낸 바와 같이 n형 GaN층과 양호환 옴접촉을 달성하고 있다. 또, 이들 각각 1000개의 전극은 모두 제 11a 도, 제 11b 도에 나타낸 옴특성을 나타내었다. 한편, 티탄 단독 또는 알루미늄 단독으로 이루어진 전극은 제 11c 도와 제 11d 도에 각각 나타낸 바와 같이 모두 양호한 옴특성을 나타내지는 않고, 각각 1000개의 전극 중에서 제 11a 도나 제 11b 도에 나타낸 바와 같이 옴특성을 나타낸 것은 불과 몇개에 불과하였다.
또한, 어닐링후의 전극 표면을 현미경으로 관찰한 결과 티탄 단독 또는 알루미늄 단독으로 이루어진 전극은 그 표면적의 90% 이상이 검게 변질되어 있었다.
[실험예 7]
직경 2인치의 사파이어 기판위에 규소를 도프한 n형 Ga0.9Al0.1N층을 0.2㎛의 두께로 형성하고, 그 표면 위에 100㎛의 두께로 티탄과 알루미늄의 적층구조인 n전극재료를 티탄층과 알루미늄층의 두께 비율로 변경하여 각각 1000개씩 증착하고 450℃로 어닐링하였다. 동일재료로 이루어진 전극의 전류-전압특성을 측정하였다. 결과를 제 12a 도~제 12d 도에 선 A~D로 나타내었다. 제 12a 도~ 제 12d 도는 각각 티탄과 알루미늄을 0.001 : 1의 두께 비율로, 알루미늄과 티탄을 0.001 : 1의 두께 비율로, 티탄과 알루미늄을 1 : 0.001의 두께비율로, 알루미늄과 티탄을 1 : 0.001의 두께 비율로 각각 순차적으로 적층하여 얻은 전극에 관한 것이다. 이들 도면은, 티탄과 알루미늄으로 이루어진 전극은 그 티탄과 알루미늄의 함유비율에 관계없이 모두 양호한 옴특성을 가지는 것을 분명하게 나타내고 있다. 또, 티탄층을 직접 n형 반도체층에 접촉시킨 Ti-Al전극은 제 12a 도 및 제 12c 도에 나타낸 바와 같이 양호한 옴특성을 모두 나타내었으나, 알루미늄을 n형 반도체층에 직접 접촉시킨 Al-Ti전극은 바람직한 옴특성을 나타내지 않는 것이 몇개씩 있었다. 또한, 어느 전극도 모두 변질되지 않았다.
[실험예 8]
규소를 도프한 n형 GaAlN층 위에 우선 티탄을 0.03㎛의 두께로 증착하고, 그 위에 알루미늄을 0.05㎛의 두께로 증착하고, 다시 그 위에 금을 0.5㎛의 두께로 증착한 후 이 적층구조를 여러 온도에서 5분간 어닐링하였다. 얻어진 전극의 전류-전압특성을 측정하였다. 결과를 제 13a 도~제 13d 도에 선 A~D로 나타내었다. 제 13a 도는 어닐링 온도가 300℃인 경우, 제 13b 도는 어닐링 온도가 400℃인 경우, 제 13c 도는 어닐링 온도가 500℃인 경우, 그리고 제 13d 도는 어닐링 온도가 600℃인 경우에 관한 것이다. 이들 도면에서 알 수 있는 바와 같이, 어닐링 온도가 300℃인 경우의 전극은 n형 반도체층과의 사이에서 양호한 옴특성을 나타내지 않고(제 13a 도), 어닐링 온도가 400℃ 이상인 경우의 전극은 바람직한 옴특성을 나타낸다(제 13b 도~제 13d 도). 또, n전극을 티탄과 알루미늄과 금의 합금으로 형성하여도 동일한 효과가 얻어진다.
[실험예 9]
규소를 도프한 n형 GaN층 위에 티탄을 0.03㎛의 두께로 증착하고, 그 위에 금을 0.5㎛의 두께로 증착한 것 이외에는 실험예 8과 동일한 실험을 하였다. 결과를 제 14a 도~제 14d 도에 선 A~D로 나타내었다. 제 14a 도는 어닐링 온도가 300℃인 경우, 제 14b 도는 어닐링 온도가 400℃인 경우, 제 14c 도는 어닐링 온도가 500℃인 경우, 그리고 제 14d 도는 어닐링 온도가 600℃인 경우에 관한 것이다. 이들 도면에서 알 수 있는 바와 같이, 어닐링 온도가 300℃인 경우의 전극은 n형 반도체층과의 사이에서 양호한 옴특성을 나타내지 않고(제 14a 도), 어닐링 온도가 400℃ 이상인 경우의 전극은 바람직한 옴특성을 나타낸다(제 14b 도~제 14d 도).
또, n전극을 티탄과 금의 합금으로 형성하여도 동일한 효과가 얻어진다.
제 13a 도~제 13d 도와 제 14a 도~제 14d 도를 비교하면, 티탄과 금을 포함하는 전극재료에 다시 알루미늄을 첨가하면 보다 낮은 어닐링 온도에서도 바람직한 옴특성을 나타내는 n전극을 얻을 수 있음을 알 수 있다. 보다 낮은 온도에서 바람직한 옴특성을 얻을 수 있다는 것은 열에 의한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체의 분해를 억제할 수 있고 그 결정성을 유지할 수 있다는 점에서 매우 바람직하다.
[실험예 10]
n전극과 금볼의 접착강도를 조사하기 위해서 이하의 실험을 하였다.
제 15 도를 참조하면, 규소를 도프한 n형 GaN층(71) 위에 Al으로 이루어지는 박막 또는 Ti-Al, Ti-Au, Ti-Au-Al 또는 Ti-Al-Au로 이루어지는 다층막(각 다층막은 왼쪽부터 순서대로 적층)을 각각 직경 120㎛의 크기로 100개씩 형성하고, 500℃로 어닐링하여 n전극(72)을 형성하였다. 이어서, 각 n전극을 하루동안 공기중에 방치하여 표면이 산화되도록 하였다. 그런 다음, 각 n전극(72) 위에 금와이어(74)를 볼본딩하여 직경 100㎛의 금볼(73)을 형성하였다. 그후, 금볼(73)의 바로옆에서 칼(75)로 금볼(73)을 수평으로 긁어서 금볼(73)이 박리되거나 또는 박리되지 않고 찌부러질 때까지 칼(75)에 하중을 가했다. 결과를 표 2에 나타내었다. 표 2에 있어서, 각 하중 아래에 기록된 수치는 전극에서 금볼이 박리된 갯수를 나타내며, 금볼이 박리되지 않고 찌그러진 것은 「찌부러짐」이라고 기록하였다.
표 2에 나타낸 바와 같이, 티탄과 알루미늄과 금으로 이루어진 n전극은 티탄과 알루미늄으로 이루어진 n전극보다 내산화성이 우수하고, 따라서 금볼과의 보다 강한 접착력을 나타낸다. 또 티탄과 알루미늄과 금으로 이루어진 n전극의 경우, 알루미늄을 최상층으로 한 경우보다 금을 최상층으로 한 쪽이 보다 강한 접착력을 나타내는 것도 알 수 있다.
양호한 옴특성을 가지며 티탄 및 알루미늄으로 이루어지는 n전극재료층의 산화에 의한 금볼과의 접착력 저하를 방지하기 위해서, 그 표면에 알루미늄보다 높은 융점을 가지는 고융점 금속재료층을 적층하는 것도 바람직하다. 이와 같은 고융점 금속재료로서는 금, 티탄, 니켈, 백금, 텅스텐, 몰리브덴, 크롬/및 또는 구리가 포함된다. 특히 바람직한 것은 금, 티탄 및/또는 니켈이다. 이들 재료는 티탄 및 알루미늄으로 이루어지는 제 1 금속재료층과의 밀착성이 매우 우수하기 때문에 상기 제 1 재료층과 박리되는 일이 없고, 또 와이어 본딩시에 형성된 금볼과의 접착성도 양호하다. 그 중에서도 제 2 고융점 금속재료는 금을 포함하는 것이 바람직하다. 특히 바람직하게는 금과 금 이외의 고융점 금속(바람직하게는 티탄 및/또는 니켈)을 포함하는 재료이다. 이들 고융점 금속재료는 미리 합금화되어 있어도 되지만, 각 금속층을 적층한 구조의 것의 바람직하다. 이 경우, 금을 최상층으로 하는 것이 바람직한 것은 앞서 설명한 바와 같다. 이와 같이 적층막을 형성한 후 상기 조건으로 어닐링하여 n전극을 얻는다. 제 2 고융점 금속은 하층의 금속재료에 포함되는 알루미늄이 n전극의 표면으로 마이그레이션하는 것을 방지하고, 이에 의해서 알루미늄의 산화를 방지할 수 있다.
제 16 도는 이와 같은 적층구조의 n전극(57)을 나타내고 있다. 제 16 도에 있어서, n전극(57)은 티탄과 알루미늄의 적층구조로 이루어지는 제 1 박막(57a) 및 그 위에 형성된, 예를 들어 적층구조의 고융점 금속재료로 이루어지는 제 2 박막(57b)으로 이루어진다.
[실험예 11]
규소를 도프한 n형 GaN층 위에 티탄을 0.03㎛의 두께로 증착하고, 그 위에 알루미늄을 0.1㎛의 두께로 증착하여 제 1 박막을 형성한 후, 알루미늄층 위에 티탄을 0.03㎛, 니켈을 0.03㎛ 및 금을 0.5㎛의 두께로 순차 증착한 것 이외에는 실험예 8과 동일한 실험을 하였다. 결과를 제 17a 도~제 17d 도에 선 A~D로 나타내었다. 제 17a 도는 어닐링 온도가 300℃인 경우, 제 17b 도는 어닐링 온도가 400℃인 경우, 제 17c 도는 어닐링 온도가 500℃인 경우, 그리고 제 17d 도는 어닐링 온도가 600℃인 경우에 관한 것이다. 이들 도면에서 알 수 있는 바와 같이, 어닐링 온도가 300℃인 경우의 전극은 n형 반도체층과의 사이에서 양호한 옴특성을 나타내지 않고(제 17a 도), 어닐링온도가 400℃ 이상인 경우의 전극은 바람직한 옴특성을 나타낸다(제 17b 도~제 17d 도). 또, 600℃에서의 어닐링이 옴특성을 악화시키지 않는 것도 알 수 있다.
[실험예 12]
n전극과 금볼의 접착강도를 조사하기 위해서 하기 표 3에 나타낸 전극재료를 이용하여 실험예 10과 동일한 실험을 하였다. 결과를 표 3에 병기한다.
표 3에서 알 수 있는 바와 같이, 고융점 금속재료는 티탄 및 알루미늄으로 이루어지는 금속재료의 내산화성을 향상시켜 금볼과의 접착성을 향상시킨다.
또, 이상 설명한 본 발명의 n전극은 제 1 도 및 제 3 도~제 9 도의 디바이스의 n전극(14)으로 적용하여 그 디바이스의 특성을 향상시킬 수 있음은 물론이다.
이하, 본 발명의 실시예를 기재한다.
[실시예 1]
사파이어 기판위에 도펀트가 도프되지 않은 GaN으로 이루어진 버퍼층(두께 0.02㎛), 규소를 도프한 n형 GaN층(두께 4㎛) 및 마그네슘을 도프한 p형 GaN층(두께 1㎛)을 순차 적층하여 된 직경 2인치의 웨이퍼를 준비하였다. 이어서, n형 GaN층의 n전극 형성부(에칭부)가 노출되도록 p형 GaN층을 에칭제거하였다.
이어서, 노출된 n형 GaN층의 에칭부를 마스크한 후, p형 GaN층 전면에 니켈을 0.03㎛의 두께로, 다시 그 위에 금을 0.07㎛의 두께로 증착하였다. 이어서, 이 증착막을 마스크하고 노출된 n형 GaN층의 에칭부에 알루미늄을 증착하였다.
그 후, 얻어진 웨이퍼를 500℃에서 10분간 어닐링처리하여 니켈과 금을 합금화함과 아울러 투광성으로 하였다. 어닐링 후의 p전극의 두께는 0.07㎛이고, 투광성을 나타내었다.
이 웨어퍼를 350㎛ 각(角)의 칩으로 절단하고, 1개의 칩을 제 1 도에 나타낸 바와 같이 컵형상의 리드프레임 위에 얹어놓고서 소정의 와이어 본딩을 하여 발광다이오드를 제작하였다. 이 다이오드의 발광출력은 20mA에서 80μW이고, 순방향전압은 4V였다.
또한, 2인치의 웨이퍼에서 절단된 칩의 수는 약 16000개 였고, 이들 칩에서 얻은 발광다이오드에서 접촉불량품을 제거한 후의 성공율은 95% 이상이었다.
이와 관련하여, 실시예 1에서 얻은 웨이퍼를 이용하여 종래와 마찬가지로 p전극 및 n전극을 각각 리드프레임과 직접 접촉하도록(사파이어 기판을 위로 하여) 칩을 배치하고자 한 경우, 칩의 사이즈는 최소한 1mm각이 필요하였다.이 1mm각의 칩을 2개의 리드프레임에 걸쳐지도록 얹어놓고서 소요의 전극 접속을 하여 발광 다이오드를 제작하였다. 이 발광다이오드는 20mA에서의 발광출력이 40μW이고, 횡방향의 발광이 충분하지 않음을 알 수 있었다. 또, 2인치의 웨이퍼에서 절단된 칩의 수는 2000개에 불과하고, 이들 칩에서 얻은 발광다이오드에서 접촉불량품을 뺀후의 성공율은 불과 60%였다.
이와 같은 본 발명에 의하면, p형 반도체층의 전극이 옴접촉을 달성할 수 있는 금속으로 이루어지고 또한 투광성이기 때문에 질화갈륨계 화합물 반도체층측에서 발광의 관측을 허용하는 발광디바이스가 제공되고, 또 이에 의해서 발광디바이스의 외부 양자효율(발광효율)을 저하시키지 않고 효율적으로 발광할 수 있는 것을 확인할 수 있었다. 또한, 본 발명에 의하면 1개의 칩 사이즈를 작게 할 수 있어 생산성도 현격하게 향상되고, 제조수율의 향상이나 생산비용의 저감도 이룰 수 있음을 확인할 수 있었다.
[실시예 2]
어닐링을 600℃에서 한 것 이외에는 실시예 1의 순서대로 하였다. 얻어진 p형 전극은 실시예 1의 p형 전극과 거의 같은 두께를 가지고 동일한 투광성을 나타내었다. 또, 제작된 발광다이오드는 실시예 1의 발광다이오드와 거의 같은 발광출력, 순방향전압을 나타내었고 또 성공율도 거의 동일하였다.
[실시예 3]
p형 GaN층 위에 크롬을 0.5㎛의 두께로, 니켈을 0.5㎛의 두께로 순차증착한 것 이외에는 실시예 1의 순서대로 하였다. 얻어진 p형 전극은 0.7㎛의 두께를 가지며 동일한 투광성을 나타내었다. 또, 제작된 발광다이오드는 실시예 1의 발광 다이오드와 거의 같은 발광출력, 순방향전압을 나타내었고 또 성공율도 거의 동일하였다.
[실시예 4]
p형 GaN층 위에 백금을 0.01㎛의 두께로, 티탄을 0.1㎛의 두께로 순차증착한 것 이외에는 실시예 1의 순서대로 하였다. 얻어진 p형 전극은 0.7㎛의 두께를 가지며 동일한 투광성을 나타내었다. 또, 제작된 발광다이오드는 실시예 1의 발광다이오드와 거의 같은 발광출력, 순방향전압을 나타내었고 또 성공율도 거의 동일하였다.
[실시예 5]
직경 2인치의 사파이어 기판위에 GaN버퍼층, 규소를 도프한 n형 GaN층, 규소를 도프한 GaAlN 피복층, 아연과 규소를 도프한 InGaN활성층, 마그네슘을 도프한 GaAlN 피복층 및 마그넴슘을 도프한 p형 GaN 접촉층을 순차 적층하여 이중헤테로구조의 웨이퍼를 작성하였다.
이어서, 1개의 칩이 제 10 도에 나타낸 구조를 가지도록 에칭을 실시하여 n형 GaN층을 부분적으로 노출시키는 에칭부를 형성하였다. 소정의 마스크를 이용하여 노출된 n형 GaN층의 에칭부 위에 타탄을 100Å, 그 위에 금을 0.5㎛의 두께로 증착하여 직경 100㎛의 다층막을 형성하였다.
얻어진 웨이퍼를 질소 분위기 중의 600℃에서 5분간 어닐링하여 다층막을 n전극으로 전화하였다. n전극간의 전류-전압특성을 웨이퍼프로브로 측정한 결과 제 12d 도에 나타낸 바와 같은 옴특성을 나타내었다.
이어서, p형 접촉층 위에 통상의 방법으로 p전극을 형성한 후 웨이퍼를 소망하는 칩 크기로 절단하였다. 이와 같이 하여 2인치의 웨이퍼에서 15000개의 칩을 얻었다.
각 칩을 다이본딩(die bonding)에 의해서 리드프레임 위에 설치하고, 볼본딩에 의해서 p전극 및 n전극에 금와이어를 접속하였다. 15000개의 칩중에서 볼본딩중에 볼과 n전극이 박리된 것은 없었다. 또, 본딩 후 20개의 칩을 무작위로 추출하여 각각의 금와이어를 잡아당긴 결과, 모두 볼이 n전극에서 박리되기 전에 금와이어가 끊어졌다.
[실시예 6]
n전극재료로서 티탄을 100Å, 그 위에 알루미늄을 0.4㎛의 두께로 증착한 것 이외에는 실시예 5와 동일하게 하여 15000개의 발광칩을 얻었다. 웨이퍼프로브에 의한 모든 n전극의 전류-전압특성의 측정은 제 11a 도에 나타낸 바와 같은 특성을 나타내었다. 또, 15000개의 칩중에서 볼본딩중에 볼과 n전극이 박리된 것은 없었다. 또, 본딩 후 20개의 칩을 무작위로 추출하여 각각의 금와이어를 잡아당긴 결과, 모두 볼이 n전극에서 박리되기 전에 금와이어가 끊어졌다.
[실시예 7]
n전극재료로서 티탄을 1% 포함하는 Ti-Al합금을 0.5㎛의 두께로 증착한것 이외에는 실시예 5와 동일하게 하여 15000개의 발광칩을 얻었다. 웨이퍼프로브에 의한 모든 n전극의 전류-전압특성의 측정은 제 11b 도에 나타낸 바와 같은 특성을 나타내었다. 또, 15000개의 칩중에서 볼본딩중에 볼과 n전극이 박리된 것은 없었다. 또, 본딩 후 20개의 칩을 무작위로 추출하여 각각의 금와이어를 잡아당긴 결과, 모두 볼이 n전극에서 박리되기 전에 금와이어가 끊어졌다.
[실시예 8]
실시예 5의 발광칩을 p전극과 n전극에 2개의 리드프레임을 접착하였다. 이 경우 p전극 및 n전극은 각각 인듐 접착제를 이용하여 접착하였다. 접착 후, n전극과 접속한 리드프레임을 잡아당긴 결과 인듐과 리드프레임의 경계면에서 박리가 생겼다.
이 실시예는 본 발명의 n전극이 납땜, 인듐, 금합금 등의 통상의 접착제를 이용하여 리드프레임과 직접 강고하게 접착하는 것을 나타내고 있다.
[실시예 9]
n전극재료로서 티탄을 100Å, 그 위에 알루미늄을 0.1㎛의 두께로 증착하여 제 1 박막을 형성하고, 다시 그 위에 제 2 박막으로서 티탄을 0.1㎛ 및 니켈을 0.1㎛의 두께로 형성한 것 이외에는 실시예 5와 동일하게 하여 15000개의 발광칩을 얻었다. 웨이퍼프로브에 의한 모든 n전극의 전류-전압특성의 측정은 제 13d 도에 나타낸 바와 같은 특성을 나타내었다. 또, 15000개의 칩중에서 볼본딩중에 볼과 n전극이 박리된 것은 없었다. 또, 본딩 후 20개의 칩을 무작위로 추출하여 각각의 금와이어를 잡아당긴 결과, 모두 볼이 n전극에서 박리되기 전에 금와이어가 끊어졌다.
[실시예 10]
n전극재료의 제 2 박막으로서 티탄을 0.1㎛의 두께로, 금을 0.4㎛의 두께로 증착한 것 이외에는 실시예 9와 동일하게 하여 15000개의 발광칩을 얻었다. 웨이퍼프로브에 의한 모든 n전극의 전류-전압특성의 측정은 제 14d 도에 나타낸 바와 같은 특성을 나타내었다. 또, 15000개의 칩중에서 볼본딩중에 볼과 n전극이 박리된 것은 없었다. 또, 본딩 후 20개의 칩을 무작위로 추출하여 각각의 금와이어를 잡아 당긴 결과, 모두 볼이 n전극에서 박리되기 전에 금와이어가 끊어졌다.
[실시예 11]
n전극재료의 제 2 박막으로서 티탄을 0.1㎛의 두께로, 크롬을 0.1㎛의 두께로, 금을 0.4㎛의 두께로 증착한 것 이외에는 실시예 9와 동일하게 하여 15000개의 발광칩을 얻었다. 웨이퍼프로브에 의한 모든 n전극의 전류-전압특성의 측정은 제 13c 도 또는 제 13d 도에 나타낸 바와 같은 특성을 나타내었다. 또, 15000개의 칩중에서 볼본딩중에 볼과 n전극이 박리된 것은 없었다. 또, 본딩 후 20개의 칩을 무작위로 추출하여 각각의 금와이어를 잡아당긴 결과, 모두 볼이 n전극에서 박리되기 전에 금와이어가 끊어졌다.
[실시예 12]
실시예 9의 발광칩을 p전극과 n전극에 2개의 리드프레임을 접착하였다. 이 경우, p전극 및 n전극은 각각 인듐 접착제를 이용하여 접착하였다. 접착 후, n전극과 접속한 리드프레임을 잡아당긴 결과 인듐과 리드프레임의 경계면에서 박리가 생겼다.
이상 본 발명을 구체적인 실시형태를 참조하여 설명하였지만, 본 발명은 이것들에 한정되는 것은 아니다. 각 실시형태는 적절한 경우에는 다른 형태로도 적용 할 수 있다. 또, 예를 들어 본 발명은 p-n 호모접합 또는 p-n 이중헤테로접합의 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 더하여, p-n 이중헤테로접합의 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에도 적용할 수 있다. 또, 본 발명은 발광다이오드뿐만 아니라 발광레이저다이오드 등의 다른 발광디바이스, 또한 태양전지, 포토다이오드 등의 600nm 이하의 파장에 감도를 가지는 수광(受光)디바이스에도 적용할 수 있다. 또, 본 발명은 주로 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체에 옴접촉하는 전극재료를 제공하는 것이므로, 본 발명은 기판 위에 p형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체층 및/또는 n형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체층을 가지는 모든 반도체 디바이스에도 적용될 수 있으며, 그 기판은 사파이어등의 절연성 기판 뿐만 아니라 탄화규소(SiC), 규소(Si), 산화아연(ZnO), 비소화갈륨(GaAs), 인화갈륨(GaP) 등의 반도체 기판을 사용할 수 있다.

Claims (27)

  1. 기판과, 상기 기판 위에 형성된 n형 반도체층 및 p형 반도체층을 포함하는 반도체 적층구조와, 상기 n형 반도체층에 접하여 형성된 제 1 전극과, 상기 p형 반도체층에 접하여 형성된 제 2전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 제 2 전극은 상기 p형 반도체층의 거의 전면에 접하여 형성되며, 또한 상기 p형 반도체층과 옴접촉하는 니켈층으로 이루어지는 투광성의 전극인 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  2. 제1항에 있어서, 상기 제 2 전극이 0.001㎛~1㎛의 두께를 가지는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  3. 제1항에 있어서, 상기 제 2 전극은 상기 p형 반도체층의 거의 전면에 접하여 형성되며, 또한 상기 p형 반도체층과 옴접촉하는 니켈층과 금층으로 이루어지는 투광성의 전극인 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  4. 제3항에 있어서, 상기 제 2 전극이 상기 p형 반도체층과 접하여 형성된 니켈층과 그 위에 형성된 금층으로 이루어지는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  5. 제3항에 있어서, 상기 제 2 전극이 0.001㎛~1㎛의 두께를 가지는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  6. 기판 위에 n형 반도체층 및 p형 반도체층을 포함하는 반도체 적층구조를 형성하는 공정과, 상기 n형 반도체층에 접하여 제 1 전극을 형성하는 공정과, 상기 p형 반도체층에 접하여 제 2 전극을 형성하는 공정을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스의 제조방법에 있어서, 상기 제 2 전극은, 상기 p형 반도체층의 거의 전면에 접하여 투광성이 되는 막두께로 니켈층을 형성한 후, 상기 니켈층을 어닐링처리하여 상기 p형 반도체층과의 옴접촉을 달성시키고, 이것에 의하여 상기 p형 반도체층과 직접 접촉하는 투명한 옴전극을 제공함으로써 형성되는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스의 제조방법.
  7. 제6항에 있어서, 상기 제 2 전극은, 상기 p형 반도체층의 거의 전면에 접하여 투광성이 되는 막두께로 니켈층과 금층을 형성한 후, 상기 니켈층과 금층을 어닐링처리하여 상기 p형 반도체층과의 옴접촉을 달성시키고, 이것에 의하여 상기 p형 반도체층과 직접 접촉하는 투명한 옴전극을 제공함으로써 형성되는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스의 제조방법.
  8. 기판과, 상기 기판 위에 형성된 n형 반도체층 및 p형 반도체층을 포함하는 반도체 적층구조와, 상기 n형 반도체층에 접하여 형성된 제 1 전극과, 상기 p형 반도체층에 접하여 형성된 제 2 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 제 1 전극은 상기 n형 반도체층에 접하여 형성되며, 또한 상기 n형 반도체층과 옴접촉하는 티탄층과 알루미늄층으로 이루어지는 전극인 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  9. 기판과, 상기 기판 위에 형성된 n형 반도체층 및 p형 반도체층을 포함하는 반도체 적층구조와, 상기 n형 반도체층에 접하여 형성된 제 1 전극과, 상기 p형 반도체층에 접하여 형성된 제 2 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 제 1 전극은 상기 n형 반도체층에 접하여 형성되며, 티탄과 알루미늄의 합금층으로 이루어지는 옴전극인 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  10. 기판 위에 n형 반도체층 및 p형 반도체층을 포함하는 반도체 적층구조를 형성하는 공정과, 상기 n형 반도체층에 접하여 제 1 전극을 형성하는 공정과, 상기 p형 반도체층에 접하여 제 2 전극을 형성하는 공정을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스의 제조방법에 있어서, 상기 제 1 전극은 상기 n형 반도체층에 접하여 티탄층과 알루미늄층을 형성한 후, 상기 티탄층과 알루미늄층을 어닐링처리하여 상기 n형 반도체층과의 옴접촉을 달성시키고, 이것에 의하여 상기 n형 반도체층과 직접 접촉하는 옴전극을 제공함으로써 형성되는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스의 제조방법.
  11. 제10항에 있어서, 상기 옴전극을 구성하는 상기 제 1 전극이 상기 n형 반도체층에 직접 접하여 형성되 티탄층, 상기 티탄층 위에 형성된 알루미늄층으로 이루어지는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스의 제조방법.
  12. 기판 위에 n형 반도체층 및 p형 반도체층을 포함하는 반도체 적층구조를 형성하는 공정과, 상기 n형 반도체층에 접하여 제 1 전극을 형성하는 공정과, 상기 p형 반도체층에 접하여 제 2 전극을 형성하는 공정을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스의 제조방법에 있어서, 상기 제 1 전극은 상기 n형 반도체층에 접하여 티탄과 알루미늄의 합금층을 형성한 후, 상기 합금층을 어닐링처리하여 상기 n형 반도체층과의 옴접촉을 달성시키고, 이것에 의하여 상기 n형 반도체층과 직접 접촉하는 옴전극을 제공함으로써 형성되는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스의 제조방법.
  13. 기판과, 상기 기판 위에 형성된 n형 반도체층 및 p형 반도체층을 포함하는 반도체 적층구조와, 상기 n형 반도체층에 접하여 형성된 제 1 전극과, 상기 p형 반도체층에 접하여 형성된 제 2 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 제 1 전극은 상기 n형 반도체층에 접하여 형성되며 티탄층과 알루미늄층으로 이루어지는 제 1 옴전극으로 이루어지고, 상기 제 2 전극은 상기 p형 반도체층의 거의 전면에 접하여 형성되며 니켈층으로 이루어지는 투광성의 제 2 옴전극으로 이루어지는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  14. 제13항에 있어서, 상기 제 1 옴전극이 상기 n형 반도체층에 직접 접하여 형성된 티탄층, 상기 티탄층 위에 형성된 알루미늄층으로 이루어지는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  15. 기판과, 상기 기판 위에 형성된 n형 반도체층 및 p형 반도체층을 포함하는 반도체 적층구조와, 상기 n형 반도체층에 접하여 형성된 제 1 전극과, 상기 p형 반도체층에 접하여 형성된 제 2 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 제 1 전극은 상기 n형 반도체층에 접하여 형성되며 티탄층과 알루미늄층으로 이루어지는 제 1 옴전극으로 이루어지고, 상기 제 2 전극은 상기 p형 반도체층의 거의 전면에 접하여 형성되며 니켈층과 금층으로 이루어지는 투광성의 제 2 옴전극으로 이루어지는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  16. 제15항에 있어서, 상기 제 1 옴전극이 상기 n형 반도체층에 직접 접하여 형성된 티탄층, 상기 티탄층 위에 형성된 알루미늄층으로 이루어지는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  17. 제15항에 있어서, 상기 제 2 옴전극이 상기 p형 반도체층에 직접 접하여 형성된 니켈층 및 상기 니켈층 위에 형성된 금층으로 이루어지는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  18. 기판과, 상기 기판 위에 형성된 n형 반도체층 및 p형 반도체층을 포함하는 반도체 적층구조와, 상기 n형 반도체층에 접하여 형성된 제 1 전극과, 상기 p형 반도체층에 접하여 형성된 제 2 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 제 1 전극은 상기 n형 반도체층에 접하여 형성되며 티탄과 알루미늄의 합금층으로 이루어지는 제 1 옴전극으로 이루어지고, 상기 제 2 전극은 상기 p형 반도체층의 거의 전면에 접하여 형성되며, 니켈층으로 이루어지는 투광성의 제 2 옴전극으로 이루어지는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  19. 기판과, 상기 기판 위에 형성된 n형 반도체층 및 p형 반도체층을 포함하는 반도체 적층구조와, 상기 n형 반도체층에 접하여 형성된 제 1 전극과, 상기 p형 반도체층에 접하여 형성된 제 2 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 제 1 전극은 상기 n형 반도체층에 접하여 형성되며 티탄과 알루미늄의 합금층으로 이루어지는 제 1 옴전극으로 이루어지고, 상기 제 2 전극은 상기 p형 반도체층의 거의 전면에 접하여 형성되며, 니켈층과 금층으로 이루어지는 투광성의 제 2 옴전극으로 이루어지는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  20. 제19항에 있어서, 상기 제 2 옴전극이 상기 p형 반도체층에 직접 접하여 형성된 니켈층 및 상기 니켈층 위에 형성된 금층으로 이루어지는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  21. n형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 n형 반도체층과, 상기 n형 반도체층에 접하여 형성된 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 전극은 n형 반도체층 위에 형성된 티탄층과 알루미늄층으로 이루어지는 옴전극인 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  22. n형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 n형 반도체층과, 상기 n형 반도체층에 접하여 형성된 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 전극은 티탄과 알루미늄의 합금층으로 이루어지는 옴전극인 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  23. n형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 n형 반도체층과, 상기 n형 반도체층에 접하여 형성된 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 전극은 티탄층과 알루미늄층과 금층으로 이루어지는 옴전극인 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  24. n형 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 n형 반도체층과, 상기 n형 반도체층에 접하여 형성된 전극을 구비한 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스에 있어서, 상기 전극은 티탄과 알루미늄과 금의 합금층으로 이루어지는 옴전극인 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  25. 제8항에 있어서, 상기 제 1 전극이 상기 n형 반도체층 위에 직접 접하여 형성된 티탄층, 상기 티탄층 위에 형성된 알루미늄층으로 이루어지는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  26. 제8항에 있어서, 상기 제 1 전극은 상기 n형 반도체층에 접하여 형성되며, 또한 상기 n형 반도체층과 옴접촉하는 티탄층과 알루미늄층과 금층으로 이루어지는 전극인 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
  27. 제26항에 있어서, 상기 제 1 전극이 상기 n형 반도체층 위에 직접 접하여 형성된 티탄층, 상기 티탄층 위에 형성된 알루미늄층 및 상기 알루미늄층 위에 형성된 금층으로 이루어지는 것을 특징으로 하는 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체 발광디바이스.
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Comment text: Decision to Grant Registration

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Comment text: Transfer of Trial File for Re-examination before a Trial

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Comment text: Registration of Establishment

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PO0301 Opposition

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O035 Opposition [patent]: request for opposition
PO0301 Opposition

Comment text: Request for Opposition

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Patent event date: 20010716

O122 Withdrawal of opposition [patent]
PO1201 Withdrawal of opposition

Patent event date: 20020930

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Comment text: Withdrawal of Opposition

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O132 Decision on opposition [patent]
PO1301 Decision on opposition

Comment text: Decision on Opposition

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O074 Maintenance of registration after opposition [patent]: final registration of opposition
PO0702 Maintenance of registration after opposition

Patent event code: PO07021S01D

Patent event date: 20041002

Comment text: Final Registration of Opposition

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