TWI405409B - 低電壓差動訊號輸出級 - Google Patents

Description

低電壓差動訊號輸出級

本發明是有關於一種輸出級，且特別是有關於一種低電壓差動訊號輸出級。

圖1繪示為習知低電壓差動訊號(Low voltage Differential Signal,LVDS)輸出級的方塊圖。請參照圖1，低電壓差動訊號輸出級電路100包括顯示訊號數位電路110、顯示鎖相迴路120、資料並列轉串列電路(Parallel to Serial,P2S)130以及低電壓差動訊號傳送電路140。

顯示鎖相迴路120將顯示訊號數位電路110送過來的一倍頻顯示時脈訊號112進行鎖相，並且加以頻率增加七倍，而產生七倍頻顯示時脈訊號122。而後，資料並列轉串列電路130同時接收一倍頻顯示時脈訊號112、七倍頻顯示時脈訊號122與顯示數位資料，例如水平同步訊號(Horizontal Sync Signal，“hs”)、垂直同步訊號(Vertical Sync Signal，“vs”)、資料致能訊號(Data Enable Signal，“de”)、以及三基色訊號(rgb)，並將顯示數位資料hs、vs、de、rgb進行並列轉串列運算。接著，經串列化的顯示數位資料hs、vs、de、rgb再傳送給後級之低電壓差動訊號傳送電路140，來達到以高速LVDS格式輸出之目地。

圖2繪示為圖1之資料並列轉串列電路130的方塊圖。請參照圖2，定值除頻器(除七)210將七倍頻顯示時脈訊號122除七後，而產生一倍頻傳送時脈訊號212。接著，再將傳送時脈訊號212傳送至低電壓差動訊號傳送電路140，以做為最終時脈訊號之輸出。另外，在定值除頻器210除七的過程中，同時參考顯示時脈訊號112而產生的負載訊號(Load，“ld”)，此負載訊號ld用以每七個七倍頻顯示時脈訊號122的時脈後觸發一次，使得並列轉串列電路220將顯示數位資料hs、vs、de、rgb串列後而產生串列資料訊號222(以七倍頻率輸出的顯示資料訊號)。接著，將串列資料訊號222輸出並送至低電壓差動訊號傳送電路140，以完成整個並列轉串列的轉換動作。

請合併參照圖1與圖2，在低電壓差動訊號輸出級100架構中，七倍頻顯示時脈訊號122與一倍頻顯示時脈訊號112彼此間有相位鎖定關係，而顯示數位資料hs、vs、de、rgb與一倍頻顯示時脈訊號112間有同步關係，故並列轉串列電路220只需參考一倍頻顯示時脈訊號112，並選定合適之負載訊號ld，即可安全的達成資料並列轉串列的任務。

另外，顯示鎖相迴路120是一個傳統鎖相迴路，而其本身的設計相對於頻率合成器更為複雜，其限制也較多。再者，為了使得低電壓差動訊號輸出級100所產生的輸出訊號達到降低系統電磁干擾(Electromagnetic Interference,EMI)的作用，顯示鎖相迴路120通常需要具備展頻輸出的功能。而在傳統的做法上，顯示鎖相迴路120若需具備展頻輸出的功能，通常需要兩個鎖相迴路串接來達成，如此將增加額外的成本，整個電路架構較為複雜也較缺乏彈性。

本發明提供一種低電壓差動訊號輸出級電路，藉以讓電路設計可較為簡化也較具彈性，同時也降低整體電路製作成本。

在一實施例中，本發明提供一種低電壓差動訊號輸出級，包括顯示訊號數位電路、一資料並列轉串列電路與一傳送電路。此顯示訊號數位電路根據第一倍頻時脈訊號，產生具有同步關係的顯示訊號與顯示時脈訊號。資料並列轉串列電路根據第二倍頻時脈訊號，對上述顯示訊號進行取樣，以產生串列資料訊號與串列時脈訊號，其中第一倍頻時脈訊號與第二倍頻時脈訊號具有頻率倍數關係，資料並列轉串列電路包括一調整架構，用以根據不具有相位鎖定關係的顯示時脈訊號與第二倍頻時脈訊號，控制調整串列時脈訊號，以及控制串列資料訊號根據第二倍頻時脈訊號之時脈送出的時間。傳送電路接到資料並列轉串列電路，用以傳送輸出串列資料訊號與串列時脈訊號，作為低電壓差動訊號輸出級之輸出。

在上述低電壓差動訊號輸出級中，更包括一倍頻電路，用以根據一參考時脈產生第一倍頻時脈訊號與第二倍頻時脈訊號。

在一實施例中，本發明提供一種低電壓差動訊號輸出級，包括一倍頻電路、一顯示訊號數位電路、一資料並列轉串列電路與一傳送電路。此倍頻電路用以根據參考時脈產生第一倍頻時脈訊號與第二倍頻時脈訊號，其中第一倍頻時脈訊號與第二倍頻時脈訊號具有頻率倍數關係。顯示訊號數位電路則是根據第一倍頻時脈訊號，產生具有同步關係的顯示訊號與顯示時脈訊號。資料並列轉串列電路則是根據第二倍頻時脈訊號與顯示時脈訊號，對顯示訊號進行取樣，以產生串列資料訊號與串列時脈訊號，其中資料並列轉串列電路進一步回授輸出一調校相位訊號給倍頻電路，並據以調整所產生的第一倍頻時脈訊號的相位，進而調整顯示時脈訊號的相位。傳送電路則是連接到資料並列轉串列電路，用以傳送輸出串列資料訊號與串列時脈訊號，作為低電壓差動訊號輸出級之輸出。

在一實施例中，本發明提供一種低電壓差動訊號輸出級，包括顯示訊號數位電路、顯示鎖相迴路、資料並列轉串列電路與傳送電路。此顯示訊號數位電路接收顯示訊號，並據以產生具有同步關係的顯示訊號與顯示時脈訊號。顯示鎖相迴路用以接受顯示時脈訊號，經鎖相操作後，據以輸出具有同步的第一倍頻時脈訊號與第二倍頻時脈訊號，其中第一倍頻時脈訊號與第二倍頻時脈訊號具有頻率倍數關係。資料並列轉串列電路根據第二倍頻時脈訊號，對顯示訊號進行取樣以產生串列資料訊號與串列時脈訊號。傳送電路接到資料並列轉串列電路，用以傳送輸出串列資料訊號與串列時脈訊號，作為上述低電壓差動訊號輸出級之輸出。

在一實施例中，本發明提供一種低電壓差動訊號輸出級，包括顯示訊號數位電路、顯示鎖相迴路、具相位校正之資料並列轉串列電路與傳送電路。此顯示訊號數位電路接收一顯示訊號，並據以產生具有同步關係的顯示訊號與第一倍頻時脈訊號。顯示鎖相迴路用以接受第一倍頻時脈訊號，經鎖相操作後，據以輸出一第二倍頻時脈訊號，其中第一倍頻時脈訊號與第二倍頻時脈訊號具有頻率倍數關係。具相位校正之資料並列轉串列電路用以根據第二倍頻時脈訊號對顯示訊號進行取樣，以產生串列資料訊號與串列時脈訊號，此具相位校正之資料並列轉串列電路包括一調整架構，用以調整第一倍頻時脈訊號與第二倍頻時脈訊號之相位，並據以控制調整串列時脈訊號，以及控制串列資料訊號根據第二倍頻時脈訊號之時脈送出的時間。傳送電路接到資料並列轉串列電路，用以傳送輸出串列資料訊號與串列時脈訊號，作為低電壓差動訊號輸出級之輸出。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

本發明提出一種低電壓差動訊號(Low voltage Differential Signal,LVDS)輸出級，將原本的顯示鎖相迴路改為一種倍頻電路，例如顯示頻率合成電路，可以是配置於輸出級，或是由系統提供。在此架構中，將顯示鎖相迴路的功能拆解到倍頻電路與新型的資料並列轉串列電路(Parallel to Serial,P2S)中，前者負責產生所需的頻率，後者以動態方式決定相位，也就是具有自動相位校正的功能，而能取得所需要的相位。此倍頻電路同時也具備展頻輸出的功能。如此一來，整體的架構可較為簡化，也較具彈性，同時也降低整體系統成本。

底下將以具體實施例加以說明本發明所提出的低電壓差動訊號輸出級。

請參照圖3，係繪示為本發明一實施例之低電壓差動訊號(Low Voltage Differential Signal,LVDS)輸出級的方塊圖。請參照圖3，低電壓差動訊號輸出級300包括倍頻電路310、顯示訊號數位電路320、具相位校正之資料並列轉串列電路330與傳送電路340。

倍頻電路310用以接收參考時脈訊號(底下簡稱Sref)，而產生第一倍頻時脈訊號clk_1x_p與第二倍頻時脈訊號clk_7x。在本實施例中，第一倍頻時脈訊號clk_1x_p為一倍頻率合成訊號，而第二倍頻時脈訊號clk_7x為七倍頻率合成訊號。如前所述，此參考時脈訊號Sref可以是前級提供給顯示訊號數位電路的時脈訊號(如圖1的dp_clk)，或是由系統所產生獨立的參考時脈，皆可達成本實施例所提出的輸出級架構。

顯示訊號數位電路320耦接至倍頻電路310，接收並依據第一倍頻時脈訊號clk_1x_p，以產生顯示訊號hs、vs、de、rgb與顯示時脈訊號clk_1x，並分別傳送到具相位校正之資料並列轉串列電路330。

具相位校正之資料並列轉串列電路330耦接至倍頻電路310與顯示訊號數位電路320，用以依據第二倍頻時脈訊號clk_7x與顯示時脈訊號clk_1x，取樣顯示訊號hs、vs、de、rgb，以產生串列資料訊號tx_data與串列時脈訊號tx_clk。傳送電路340耦接至具相位校正之資料並列轉串列電路330，接收串列資料訊號tx_data與串列時脈訊號tx_clk，以產生輸出訊號342，來達到以高速傳送之目的。在本實施例中，串列資料訊號tx_data會以七倍頻的頻率進行傳輸，而串列時脈訊號tx_clk會以一倍頻的頻率進行傳輸，且串列資料訊號tx_data與串列時脈訊號tx_clk發生時間要配合。

在整體作動上，倍頻電路310接收參考時脈訊號Sref後，並依據參考時脈訊號Sref進行頻率合成，以產生第一倍頻時脈訊號(一倍頻率合成訊號)clk_1x_p與第二倍頻時脈訊號(七倍頻率合成訊號)clk_7x。接著，分別將第一倍頻時脈訊號clk_1x_p與第二倍頻時脈訊號clk_7x提供給顯示訊號數位電路320與具相位校正之資料並列轉串列電路330。如此一來，倍頻電路310相較於圖1的鎖相迴路電路110來說更具彈性，且展頻功能可與頻率合成電路結合，可以減少額外增加展頻電路的成本。

接著，顯示訊號數位電路320會依據第一倍頻時脈訊號clk_1x_p，而產生顯示訊號hs、vs、de、rgb與顯示頻率訊號clk_1x。之後，具相位校正之資料並列轉串列電路330會參考顯示時脈訊號clk_1x與第二倍頻時脈訊號clk_7x，將串列時脈訊號tx_clk與經由並串運算轉換後的串列資料訊號tx_data傳送至傳送電路340，以達到高速傳傳送的目的。由於顯示時脈訊號clk_1x與第二倍頻時脈訊號clk_7x不具有相位鎖定關係，因此資料並列轉串列電路包括一調整架構，用以控制輸出調整所述串列資料訊號tx_data與串列時脈訊號tx_clk，以及控制串列資料訊號tx_data根據第二倍頻時脈訊號clk_7x之時脈送出的時間。

上述的低電壓差動訊號輸出級300，在一實施例中，上述第一倍頻時脈訊號clk_1x_p與第二倍頻時脈訊號clk_7x是由包括此輸出級300的系統的倍頻電路所提供。

在另一實施例中，上述第一倍頻時脈訊號clk_1x_p與第二倍頻時脈訊號clk_7x是由低電壓差動訊號輸出級300的倍頻電路310所提供。而此倍頻電路310是根據一參考時脈Sref所產生上述的第一倍頻時脈訊號clk_1x_p與第二倍頻時脈訊號clk_7x，此參考時脈Sref可以是前級提供給顯示訊號數位電路的時脈訊號，或是由系統所產生獨立的參考時脈，皆可達成本實施例所提出的輸出級架構。

圖4繪示資料並列轉串列電路的一種實施範例電路方塊示意圖，可運用在圖3的低電壓差動訊號輸出級300中。請參照圖4，資料並列轉串列電路330包括管線延遲級(Pipeline Delay Stages)410、除頻器420、並列轉串列電路430。管線延遲級410接收第二倍頻時脈訊號clk_7x與顯示時脈訊號clk_1x，並利用第二倍頻時脈訊號clk_7x對顯示時脈訊號clk_1x進行取樣，以產生重置訊號Srst。

舉例來說，管線延遲級410可由多個正反器(Flip Flop)FF1~FFn串接而成，且如圖5所示，其中n為大於1的正整數。當顯示時脈訊號clk_1x為「111000」，而傳送到管線延遲級410時，第1個正反器FF1會將「111000」延遲一個位元後輸出第1級延遲訊號SD1，而此第1級延遲訊號SD1為「1111000」。接著，第1級延遲訊號SD1會被傳送至第2個正反器FF2後並進行延遲的動作，而輸出第2級延遲訊號SD2，且此第2級延遲訊號SD2為「11111000」。而其餘第3~n級延遲訊號SD3~SDn則類推，故在此不再贅述。

之後，管線延遲級410便利用第二倍頻時脈訊號(七倍頻率合成訊號)clk_7x從第1~n級延遲訊號SD1~SDn的某一級的前後，產生重置訊號Srst，以便於讓除頻器420進行調整其輸出負載脈衝訊號(Load Pulse，底下簡稱ld)與串列時脈訊號tx_clk的依據。

除頻器420耦接至管線延遲級410，用以依據重置訊號Srst與第二倍頻時脈訊號clk_7x，而產生負載訊號ld與串列時脈訊號tx_clk。在本實施例中，除頻器420的除頻倍率會與第二倍頻時脈訊號clk_7x的倍頻倍率相關。並列轉串列電路430耦接至除頻器420，用以依據負載訊號ld，並利用第二倍頻時脈訊號clk_7x擷取顯示訊號hs、vs、de、rgb，以產生串列資料訊號tx_data。

由前述可知，管線延遲級410會利用第二倍頻時脈訊號clk_7x取樣顯示時脈訊號clk_1x，來產生重置訊號Srst。之後，將重置訊號Srst傳送至除頻器420，以便重設除頻器420內部的狀態，藉以改變除頻器420輸出之負載訊號ld的相位與串列時脈訊號tx_clk的相位，以達到負載訊號ld可安全的觸發(Trigger)並列轉串列電路430輸出串列資料訊號tx_data的目的。

在本實施例中，具相位校正之資料並列轉串列電路330還需額外考慮顯示時脈訊號clk_1x與第二倍頻時脈訊號clk_7x之間的存在相位差異與所使用的頻率高低。亦即在第二倍頻時脈訊號clk_7x越高頻的頻率上，此架構不致誤動作所能接受的顯示時脈訊號clk_1x與第二倍頻時脈訊號clk_7x間相位差越小。

以下將舉另一例，以用來說明產生負載訊號ld以安全觸發資料並列轉串列動作的方法，且不用受限於顯示時脈訊號clk_1x與第二倍頻時脈訊號clk_7x之相對相位與操作頻率限制。在此實施例中，增加一判斷電路介於管線延遲級與除頻器之間，用於判斷訊號正緣區間的判斷，特別是顯示時脈訊號的正緣區間。管線延遲級接收上述第二倍頻時脈訊號與顯示時脈訊號，並利用第二倍頻時脈訊號對顯示時脈訊號進行取樣，以產生量化訊號。而判斷電路，則是依據負載訊號ld與量化訊號，而產生位移訊號(Shift)。此判斷電路用以正確判斷出負載訊號ld與顯示時脈訊號之間的相位差異，並提供資訊以讓除頻器可以作出發出負載訊號ld的時間，以便能安全取樣顯示訊號的目的，例如對水平同步訊號(Horizontal Sync Signal，“hs”)、垂直同步訊號(Vertical Sync Signal，“vs”)、資料致能訊號(Data Enable Signal，“de”)、以及三基色訊號(rgb)的取樣。具體實施例如圖6所示。

圖6繪示為圖3之具相位校正之資料並列轉串列電路的另一種實施範例。請參照圖6，具相位校正之資料並列轉串列電路330包括管線延遲級610、判斷電路620、及閘630、除頻器640與並列轉串列電路650。

管線延遲級610接收顯示時脈訊號clk_1x與第二倍頻時脈訊號clk_7x，並利用第二倍頻時脈訊號clk_7x對顯示時脈訊號clk_1x進行取樣，以產生量化訊號tx_clk_rp[n:0]。其中，量化訊號tx_clk_rp[n:0]為時脈顯示訊號tx_clk正緣區間產生。

除頻器640耦接至及閘630，用以依據重置訊號Srst而產生負載訊號ld與串列時脈訊號tx_clk。在本實施例中，除頻器640為除七除頻器。並列轉串列電路650耦接至除頻器640，用以依據負載訊號ld，並利用第二倍頻時脈訊號clk_7x擷取顯示訊號hs、vs、de、rgb，以產生串列資料訊號tx_data。及閘630接收第二倍頻時脈訊號clk_7x與位移訊號(Shift)622，並對第二倍頻時脈訊號clk_7x與位移訊號622進行及運算，以產生重置訊號Srst。

判斷電路620耦接至管線延遲級610與除頻器640，用以依據負載訊號ld與量化訊號tx_clk_rp[n:0]，而產生位移訊號622。在本實施例中，判斷電路620主要用以正確判斷出負載訊號ld與顯示時脈訊號clk_1x之間的相位差異，並提供資訊以讓除頻器640可以作出調整，以便到安全取樣顯示訊號hs、vs、de、rgb的目的。

舉例來說，除頻器640初始時處於一內同步(Free Run)狀態，並且以每七個第二倍頻時脈訊號(七倍頻率合成訊號)clk_7x的週期產生負載訊號ld，並將負載訊號ld傳送至判斷電路620。當判斷電路620接收負載訊號ld，亦同時接收量化訊號tx_clk_rp[n:0]。

若負載訊號ld產生時，量化訊號tx_clk_rp[n:0]之各個訊號為「1」之有效區間落在相對危險的範圍(例如量化訊號tx_clk_rp[n:0]處於轉態的地方，例如由邏輯「0」轉變成邏輯「1」)，則判斷電路620會產生位移(Shift)訊號622(例如一個第二倍頻時脈訊號clk_7x週期的訊號)SS為邏輯「0」至及閘630。此時及閘630會產生邏輯「0」的重置訊號Srst至除頻器640，使得除頻器640之觸發時脈訊號少掉一個第二倍頻時脈訊號clk_7x時脈脈衝。如此一來，會導致除頻器640在下一次輸出負載訊號ld時，會晚一個第二倍頻時脈訊號clk_7x時脈週期。

而在下一次的顯示時脈訊號clk_1x運算週期中(亦即七個第二倍頻時脈訊號clk_7x週期長度)，上述演算方式將重複一次，直到負載訊號ld產生時，量化訊號tx_clk_rp[n:0]之各個訊號為「1」之有效區間落在相對安全的範圍(亦即量化訊號tx_clk_rp[n:0]沒有轉態)，判斷電路620會產生位移訊號622為邏輯「1」為止，亦即不再調整送至除頻器640之第二倍頻時脈訊號clk_7x，藉以達到調整負載訊號ld相對於顯示時脈訊號clk_1x為安全的目的。

另外，判斷電路620還可以依據顯示訊號vs與de，來調整負載訊號ld的狀態。其中，顯示訊號vs與de可用來定義調整負載訊號ld發生的時間區間。也就是說，以顯示訊號vs與de而言，上述時間區間可定義在顯示訊號的資料空白區間(H blank time與V blank time)，以讓此調整機制不會影響到正常的顯示資料輸出時間區間(active time)之時脈訊號，同時，也提供判斷電路620具有更多的調整彈性。

圖7繪示為本發明另一實施例之低電壓差動訊號輸出級的方塊圖。請參照圖7，低電壓差動訊號輸出級700包括倍頻電路710、顯示訊號數位電路720、資料並列轉串列電路730與傳送電路740。本實施例之倍頻電路710、顯示訊號數位電路720與傳送電路740的操作方式可以參照圖3之倍頻電路310、顯示訊號數位電路320與傳送電路340，故在此不再贅述。

在本實施例中，資料並列轉串列電路730可為一般的資料並列轉串列電路，如圖4所示的資料並列轉串列電路，或是採用如圖6所示新型的資料並列轉串列電路。而此資料並列轉串列電路730會輸出調校相位訊號phase_state至倍頻電路710。而調校相位訊號phase_state之的產生方式為，資料並列轉串列電路730會利用顯示時脈訊號clk_1x來取樣第二倍頻時脈訊號clk_7x，並將其領先或是落後的資訊(亦即顯示時脈訊號clk_1x的相位領先第二倍頻時脈訊號clk_7x或是顯示時脈訊號clk_1x的相位落後第二倍頻時脈訊號clk_7x)經由調校相位訊號phase_state輸出，並送至倍頻電路710。

之後，倍頻電路710再據以調整第一倍頻時脈訊號clk_1x_p之輸出相位，並藉由第一倍頻時脈訊號clk_1x_p之調整延遲量來達到送至具相位校正之資料並列轉串列電路730之顯示時脈訊號clk_1x與第二倍頻時脈訊號clk_7x之相位鎖定目地。另外，資料並列轉串列電路730內部之負載訊號ld產生方式便不需要再處理第二倍頻時脈訊號clk_7x與顯示時脈訊號clk_1x間之相位同步問題。

值得一提的是，資料並列轉串列電路730若採用圖6所示新型的資料並列轉串列電路，則資料並列轉串列電路730內部之的調整方式，則是使用如圖6傳送至判斷電路620之顯示訊號vs與de之空白區間的校正方式，以達到與圖6相同的校正效果。

由前述可知，本實施例之低電壓差動訊號輸出級300、700的架構中，倍頻電路310、710負責產生所需的頻率，具相位校正之資料並列轉串列電路330、730鎖定所需要的相位，而倍頻電路310、710同時也具備展頻輸出的功能。如此一來，本實施例所提供之低電壓差動訊號輸出級300、700的架構可較為簡化也較具彈性，同時也降低整體系統成本。

在一般的低電壓差動訊號輸出級應用上，對於展頻的應用上，通常包括兩種，第一種為前端所接收的訊號就是已經經過展頻處理的展頻時脈訊號，如此後端便不需要再展頻，也就是後端的顯示鎖相迴路或是倍頻電路就不需要根據輸入時脈訊號產生展頻時脈訊號。而另外一種，則是相反，前端所接收的訊號未經過展頻處理，而由後端的電路進行展頻的操作。在兩種不同展頻的運用上，所提出不同的架構，例如圖3與圖7的實施例，在採用圖6所示新型的資料並列轉串列電路，皆可吸收掉因為展頻所造成的第一倍頻時脈訊號clk_1x與第二倍頻時脈訊號clk_7x之間的相位差，而不致於有錯誤的動作，同時產生展頻的串列資料訊號tx_data與串列時脈訊號tx_clk輸出。

綜上所述，本發明藉由倍頻電路提供所需的頻率(一倍頻率合成訊號與七倍頻率合成訊號)，以及具相位校正之資料並列轉串列電路鎖定所需的相位(負載訊號ld與串列時脈訊號tx_clk)。另外，倍頻電路同時具備展頻輸出的功能。如此一來，可以使得低電壓差動訊號輸出級的整體架構於設計上較為簡單，也較具有彈性，同時也可以降低整體製作成本。

本發明在圖3與圖7的實施例中，提出了採用倍頻電路取代顯示鎖相迴路，但本發明之概念亦可使用在具有顯示鎖相迴路與傳統資料並列轉串列電路之架構下，但須進一步設計，方可讓低電壓差動訊號輸出級之展頻應用範圍與幅度更大(顯示鎖相迴路之展頻設定範圍可用性更大)。底下將以具體實施例說明。

在如圖1傳統架構中使用顯示鎖相迴路的應用而言，搭配傳統資料並列轉串列電路，時脈訊號clk_1x同時連接到顯示鎖相迴路120與資料並列轉串列電路130，在前述兩種展頻應用上，展頻幅度開到很大時，都會使得資料並列轉串列電路130誤動作。此是因為時脈訊號clk_1x與時脈訊號clk_7x之間相位差的劇烈變化導致負載訊號ld無法固定產生在時脈訊號clk_7x的七個時脈週期上的固定位置。原因是與資料並列轉串列電路130之輸入時脈訊號clk_1x與時脈訊號clk_7x之間有頻率與相位的限制有關。

在應用本發明另一實施例，亦可改變連接的方式，如圖8所示。圖8是說明本發明一實施例的低電壓差動訊號輸出級電路示意圖。此低電壓差動訊號輸出級包括顯示訊號數位電路810、顯示鎖相迴路820、資料並列轉串列電路830以及低電壓差動訊號傳送電路840。

前級提供時脈訊號805(如圖所示的dp_clk)給顯示訊號數位電路810，而據以輸出顯示數位資料hs、vs、de、rgb，以及時脈訊號clk_1x_pll。而後，將原本提供給資料並列轉串列電路之時脈訊號clk_1x與clk_7x分別改為由顯示鎖相迴路820經由FB端所輸出的訊號824與經由輸出端OUT所輸出的輸出訊號822。FB端所輸出的訊號824與輸出端OUT所輸出的訊號差異在於，FB端所輸出的訊號是輸出端OUT所輸出訊號822經過除頻器除頻後的結果。在兩種展頻的情況之下，兩個訊號822與824將維持同步的關係，但是在顯示鎖相迴路820的輸入端IN所接收的時脈訊號clk_1x_pll，與輸出端OUT所輸出訊號822就沒有同步的關係。因此，相較於傳統圖1的接線方式，其資料並列轉串列電路(P2S)130展頻操作的範圍比較窄。而本實施例中，由於訊號824與輸出訊號822兩訊號為同步的特性，因此可以解決圖1對於展頻應用的限制。

而在另外一個實施例中，亦可採用不同的連接方式達到目的。如圖9所示，係說明本發明另一實施例的低電壓差動訊號輸出級電路示意圖。此低電壓差動訊號輸出級包括顯示訊號數位電路910、顯示鎖相迴路920、具相位校正之資料並列轉串列電路930以及低電壓差動訊號傳送電路940。如圖所示，將傳統資料並列轉串列電路換成新型資料並列轉串列電路，也就是採用如圖6所示，具相位校正之資料並列轉串列電路。由於新型資料並列轉串列電路本身具有自動校正相位的特性，也可解決圖1之展頻應用的限制，而且時脈訊號clk_1x與clk_7x其相位差距安全操作範圍較圖8應用上為廣。

本發明所提出的低電壓差動訊號輸出級應用，即使是採用顯示鎖相迴路，也可以搭配新型的資料並列轉串列電路，如圖9所示，而且這樣的組合，可讓低電壓差動訊號輸出級之展頻應用範圍與幅度更大(顯示鎖相迴路之展頻設定範圍可用性更大)。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、300、700．．．低電壓差動訊號輸出級

110、320、720、810、910．．．顯示訊號數位電路

120、820、920．．．顯示鎖相迴路

130、830．．．資料並列轉串列電路

140、840、940．．．低電壓差動訊號傳送電路

210．．．定值除頻器

220、430、650．．．並列轉串列電路

310、710．．．倍頻電路

330、930．．．具相位校正之資料並列轉串列電路

730．．．資料並列轉串列電路

340、740．．．傳送電路

410、610．．．管線延遲級

420、640．．．除頻器

FF1~FFn．．．正反器

620．．．判斷電路

630．．．及閘

圖1繪示為傳統低電壓差動訊號輸出級的方塊圖。

圖2繪示為圖1之資料並列轉串列電路的方塊圖。

圖3繪示為本發明一實施例之低電壓差動訊號輸出級的方塊圖。

圖4繪示為圖3之具相位校正之資料並列轉串列電路的一種實施範例。

圖5繪示為圖4之管線延遲級的一種實施範例。

圖6繪示為圖3之具相位校正之資料並列轉串列電路的另一種實施範例。

圖7繪示為本發明另一實施例之低電壓差動訊號輸出級的方塊圖。

圖8繪示為本發明另一實施例之低電壓差動訊號輸出級的方塊圖。

圖9繪示為本發明另一實施例之低電壓差動訊號輸出級的方塊圖。

300．．．低電壓差動訊號輸出級

310．．．倍頻電路

320．．．顯示訊號數位電路

330．．．具相位校正之資料並列轉串列電路

340．．．傳送電路

Claims (16)

1. 一種低電壓差動訊號輸出級，包括：一顯示訊號數位電路，根據一第一倍頻時脈訊號，產生具有同步關係的一顯示訊號與一顯示時脈訊號；一資料並列轉串列電路，根據一第二倍頻時脈訊號，對該顯示訊號進行取樣，以產生一串列資料訊號與一串列時脈訊號，其中該第一倍頻時脈訊號與該第二倍頻時脈訊號具有頻率倍數關係，該資料並列轉串列電路包括一調整架構，用以根據不具有相位鎖定關係的該顯示時脈訊號與該第二倍頻時脈訊號，並透過該調整架構中一管線延遲級利用該第二倍頻時脈訊號對該顯示時脈訊號進行取樣，以產生一第一訊號，以依據該第一訊號控制調整該串列時脈訊號，以及控制該串列資料訊號根據該第二倍頻時脈訊號之時脈送出的時間；以及一傳送電路，耦接至該資料並列轉串列電路，用以傳送輸出該串列資料訊號與該串列時脈訊號，作為該低電壓差動訊號輸出級之輸出。
2. 如申請專利範圍第1項所述之低電壓差動訊號輸出級，更包括一倍頻電路，用以根據一參考時脈產生該第一倍頻時脈訊號與該第二倍頻時脈訊號。
3. 如申請專利範圍第2項所述之低電壓差動訊號輸出級，其中該參考時脈是由一前級裝置所提供給該顯示訊號數位電路的時脈訊號。
4. 如申請專利範圍第2項所述之低電壓差動訊號輸出 級，其中該參考時脈是由包括該低電壓差動訊號輸出級的系統所產生。
5. 如申請專利範圍第1項所述之低電壓差動訊號輸出級，其中該第一倍頻時脈訊號與該第二倍頻時脈訊號是由包括該低電壓差動訊號輸出級的系統的一倍頻電路所提供。
6. 如申請專利範圍第1項所述之低電壓差動訊號輸出級，其中該資料並列轉串列電路的調整架構包括：一除頻器，接收該第二倍頻時脈訊號，並經除頻運算後調整為該串列時脈訊號輸出，並輸出一負載訊號；以及一並列轉串列單元，用以對該顯示訊號進行取樣，以產生該串列資料訊號，並經由該負載訊號之觸發下將該串列資料訊號輸出；其中該重置訊號則是用以重設該除頻器的狀態，藉以改變該除頻器輸出之負載訊號的相位與該串列時脈訊號的相位，以使該負載訊號正確地觸發該並列轉串列單元輸出該串列資料訊號。
7. 如申請專利範圍第1項所述之低電壓差動訊號輸出級，其中該調整架構包括：一判斷電路，連接到該管線延遲級，用於判斷該顯示時脈訊號的正緣區間，來決定該負載訊號與該顯示時脈訊號之間的相位差異，以據以調整一位移訊號；一除頻器，接收一第二訊號，並經除頻運算後調整為該串列時脈訊號輸出，並輸出一負載訊號； 其中該第二訊號是根據該第二倍頻時脈訊號與該位移訊號所產生。
8. 如申請專利範圍第7項所述之低電壓差動訊號輸出級，其中該判斷電路接收該顯示訊號內的一垂直同步訊號與一資料致能訊號，據以調整該負載訊號觸發的時間區間，使其落於該顯示訊號的資料空白區間內。
9. 一種低電壓差動訊號輸出級，包括：一倍頻電路，用以根據一參考時脈產生一第一倍頻時脈訊號與一第二倍頻時脈訊號，其中該第一倍頻時脈訊號與該第二倍頻時脈訊號具有頻率倍數關係；一顯示訊號數位電路，根據該第一倍頻時脈訊號，產生具有同步關係的一顯示訊號與一顯示時脈訊號；一資料並列轉串列電路，根據該第二倍頻時脈訊號與該顯示時脈訊號，對該顯示訊號進行取樣，以產生串列資料訊號與串列時脈訊號，其中該資料並列轉串列電路進一步回授輸出一調校相位訊號給該倍頻電路，並據以調整所產生的該第一倍頻時脈訊號的相位，進而調整該顯示時脈訊號的相位；以及一傳送電路，接到該資料並列轉串列電路，用以傳送輸出該串列資料訊號與該串列時脈訊號，作為該低電壓差動訊號輸出級之輸出。
10. 如申請專利範圍第9項所述之低電壓差動訊號輸出級，其中該倍頻電路根據該資料並列轉串列電路的調校相位訊號對該顯示時脈訊號的相位進行一延遲量的調整， 來達到傳送到該並列轉串列電路的該顯示時脈訊號與該第二倍頻時脈訊號之間的相位鎖定。
11. 如申請專利範圍第9項所述之低電壓差動訊號輸出級，其中該參考時脈是由一前級裝置所提供給該顯示訊號數位電路的時脈訊號。
12. 如申請專利範圍第9項所述之低電壓差動訊號輸出級，其中該參考時脈是由包括該低電壓差動訊號輸出級的系統所產生。
13. 如申請專利範圍第9項所述之低電壓差動訊號輸出級，其中該資料並列轉串列電路接收該顯示訊號內的一垂直同步訊號與一資料致能訊號，據以調整該串列資料訊號輸出的時間，落在該顯示訊號的資料空白區間內。
14. 一種低電壓差動訊號輸出級，包括：一顯示訊號數位電路，接收一顯示訊號，並據以產生具有同步關係的一顯示訊號與一第一倍頻時脈訊號；一顯示鎖相迴路，用以接受該第一倍頻時脈訊號，經鎖相操作後，據以輸出一第二倍頻時脈訊號，其中該第一倍頻時脈訊號與該第二倍頻時脈訊號具有頻率倍數關係；一具相位校正之資料並列轉串列電路，用以根據該第二倍頻時脈訊號對該顯示訊號進行取樣，以產生串列資料訊號與串列時脈訊號，該具相位校正之資料並列轉串列電路包括一調整架構，用以調整該第一倍頻時脈訊號與該第二倍頻時脈訊號之相位，並據以控制調整該串列時脈訊號，以及控制該串列資料訊號根據該第二倍頻時脈訊號之 時脈送出的時間；以及一傳送電路，接到該資料並列轉串列電路，用以傳送輸出該串列資料訊號與該串列時脈訊號，作為該低電壓差動訊號輸出級之輸出。
15. 如申請專利範圍第14項所述之低電壓差動訊號輸出級，其中該資料並列轉串列電路的調整架構包括：一管線延遲級，接收該第二倍頻時脈訊號與該第一倍頻時脈訊號，並利用該第二倍頻時脈訊號對該第一倍頻時脈訊號進行取樣，以產生一量化訊號；一判斷電路，連接到該管線延遲級，用於判斷該第一倍頻時脈訊號的正緣區間，並輸出一位移訊號；一除頻器，接收一訊號，並經除頻運算後調整為該串列時脈訊號輸出，並輸出一負載訊號，其中該訊號是根據該第二倍頻時脈訊號與該位移訊號所產生，而該判斷電路，則是依據該除頻器所回授的該負載訊號與該量化訊號，而產生該位移訊號，其中該判斷電路用以判斷出該負載訊號與該顯示時脈訊號之間的相位差異，並據以調整該位移訊號。
16. 如申請專利範圍第15項所述之低電壓差動訊號輸出級，其中該判斷電路接收該顯示訊號內的一垂直同步訊號與一資料致能訊號，據以調整該負載訊號觸發的時間區間，落在該顯示訊號的資料空白區間內。