KR20040096779A - 직렬 및 병렬간 데이터 형식 변환기 - Google Patents

Abstract

각종 변환 비율로 병렬에서 직렬로의(parallel-to-serial) 또는 직렬에서 병렬로의(serial-to-parallel) 변환을 하게 하는 데이터 형식 변환기가 개시되어 있다. 주파수 분할기는 하나의 주파수 분할된 클록을 생성하기 위해서 가변 주파수 분할 비율로 주파수 면에서 입력 클록을 분할한다. n이 상기 가변 주파수 분할 비율에 따라 결정되는 경우, 데이터 시프트 회로는 상기 입력 클록에 따라 직렬 입력 데이터를 시프트하여 n비트의 병렬 데이터를 출력한다. 리타이밍부는 상기 하나의 주파수 분할된 클록과 상기 n비트의 병렬 데이터를 동기하여, 병렬 출력 데이터를 출력한다.

Description

직렬 및 병렬간 데이터 형식 변환기{DATA FORM CONVERTER BETWEEN SERIAL AND PARALLEL}

본 발명은 직렬에서 병렬로 혹은 병렬에서 직렬로 데이터 형식을 변환하는 데이터 형식 변환기에 관한 것이다.

LSI(대규모 집적 회로) 기술은 주목할 만큼 발달되어서, LSI의 동작 클록은 수 백 메가헤르츠(MHz)로 증가되었고, LSI간 신호 전송 속도는 초당 수 기가비트(Gbps)로 증가되었다. 그러나, LSI에서의 동작 속도와 LSI간 신호 전송 속도 사이의 차이가 크다. LSI가 데이터를 외부로(외부로부터) 출력(입력)하도록 하기 위해서, 병렬에서 직렬로(parallel-to-serial)(이하, "병렬-직렬(parallel-serial)"로 나타냄)의 변환기를 LSI의 출력단에 설치하여서, LSI의 저속의 병렬 데이터를 고속의 직렬 데이터로 변환하고, LSI로부터 외부로 고속의 직렬 데이터가 출력되도록 한다. 또한, 직렬에서 병렬로(serial-to-parallel)(이하, "직렬-병렬(serial-parallel)"로 나타냄)의 변환기를 LSI의 입력단에 설치함으로써, 고속의 직렬 데이터를 외부로부터 LSI의 내부로 입력할 수 있다.

LSI와 LSI의 외부간 데이터 입출력에 관한 요청을 만족시키기 위해서, 직렬 데이터를 병렬 데이터로 변환하기 위한 여러 가지의 직렬-병렬 변환기와 병렬 데이터를 직렬 데이터로 변환하기 위한 여러 가지의 병렬-직렬 변환기가 제안되어 왔다.

일본국 특개평 제11-98101호 공보에서는, 다단 트리(tree) 구조로 접속된 복수의 1:2 디멀티플렉서(디먹스) 모듈을 갖는 직렬-병렬 변환기를 개시하고 있다(상기 공보의 단락번호 [0016] 및 [0017], 도 4 및 도 5). 각 단에서, 직렬 데이터는1:2, 1:4, 1:8, 또는 1:16 등의 특정 변환 비율(conversion ratio)로 병렬 데이터로 변환된다. 따라서, n이 0보다 큰 정수인 경우, 2의 n승의 변환 비율로 직렬-병렬 변환을 행하는 것이 가능하다. 그러나, 그러한 종래 직렬-병렬 변환기는 1:2ⁿ의 비율이 아닌 비율로는 직렬 데이터를 병렬 데이터로 변환할 수 없다.

일본국 특개 제2002-217742호 공보에서는, 제 1단 1:2 직렬-병렬 변환기, 2개의 제 2단 변환부, 및 리타이밍 회로(retiming circuit)을 갖는 직렬-병렬 변환기를 개시하고 있다. 상기 제 1단 1:2 직렬-병렬 변환기는 입력 직렬 데이터 신호를 홀수 채널 데이터 신호와 짝수 채널 데이터 신호로 분할하여, 제 2단 변환부의 각각에 공급된다. 각각의 제 2단 변환부는 2개의 1:2 직렬-병렬 변환기 및 하나의 플립플롭 회로를 포함하고, 주파수 분할기에 의해 생성되는 상이 위상(differnet-phase) 클록이 각각 공급된다(상기 공보의 단락번호 [0013]-[0015] 및 도 1을 참조). 제 2단 변환부의 출력 데이터 신호는 병렬 데이터 신호를 생성하기 위해서 리타이밍 회로로 입력된다.

또한, 주파수 분할기는 온/오프 스위치에 접속되고, 이것에 의해 주파수 분할기는 2개의 주파수 분할 비율 중 선택된 하나로 입력 클록을 분할하게 된다. 다시 말해, 온/오프 스위치를 온 또는 오프로 바꿈으로써, 직렬-병렬 변환기는 2개의 주파수 분할 비율을 선택적으로 설정할 수 있다. 따라서, 이와 같은 종래의 직렬-병렬 변환기는 하나의 변환기를 설계하는 것만으로도 2개의 상이한 비율로 직렬-병렬 변환이 행해질 수 있다는 장점을 갖는다. 변환 비율의 갯수는 온/오프 스위치에 의해 제공되는 상태의 수에 대응한다.

그러나, 이와 같은 종래 직렬-병렬 변환기에서는, 복수의 주파수 분할된 클록이 주파수 분할기에 의해 생성된다. 따라서, 이러한 주파수 분할된 클록간의 스큐(skew)에 주의를 기울일 필요가 있다. 예를 들어, 상이하게 주파수 분할된 클록에 걸쳐 데이터 전송이 일어나는 위치에서는, 제 1 및 제 2 플립플롭 회로의 설정(setup) 및 유지(hold) 시간이 엄밀하게 될 수도 있다. 따라서, 설정 시간 및 유지 시간이 충분한 여유를 갖는다는 것을 확인할 필요가 있다. 이것은 직렬-병렬 변환기의 설계를 더 어렵게 만든다.

병렬-직렬 변환기의 경우에는, 일본국 특개평 제8-65173호 공보에서, 외부 타이밍 신호를 사용할 필요없이 병렬-직렬 변환을 할 수 있게 하며, 탄성 메모리(elastic memory) 및 주파수 분할기를 갖는 병렬-직렬 변환기를 개시하고 있다. 좀더 구체적으로, 주파수 분할기는 정해진 수(4)에 의해, 즉 주파수-주파수-분할 비율(frequency-frequency-division ratio) = 1/4로, 고속 클록을 분할함으로써 판독 클록을 생성한다. 4비트의 입력 병렬 데이터는 외부 타이밍 클록에 따라 탄성 메모리 내로 읽혀지고, 판독 클록에 따라 탄성 메모리로부터 판독된다. 병렬-직렬 변환 타이밍 펄스는 고속 클록과 판독 클록을 사용함으로써 생성된다. 병렬-직렬 변환기는 상기 판독된 4비트의 병렬 데이터를 고속의 직렬 데이터로 변환하기 위해서 병렬-직렬 변환 타이밍 펄스와 고속 클록을 사용한다(상기 공보의 단락번호 [0016]-[0019] 및 도 1을 참조).

이와 같은 종래의 병렬-직렬 변환기에서는, 주파수 분할기는 소정의 주파수-주파수-분할 비율로 고속 클록을 분할한다. 따라서, 이와 같은 병렬-직렬 변환기는, 직렬 데이터로 변환될 저속의 병렬 데이터의 비트의 수가 주파수 분할기의 주파수-주파수-분할 비율에 의해 고유하게 결정된다고 하는 문제점을 또한 갖고 있다. 그 결과, 2개의 상이한 비율로, 예를 들어 4:1과 5:1로 병렬-직렬 변환을 행하기 위해서, 각각 이들 비율에 대응하는 2종류의 병렬-직렬 변환기가 설계되어야만 하며, 따라서 설계 부담이 증가하게 된다.

본 발명의 목적은 각종의 변환 비율로 병렬-직렬 또는 직렬-병렬 변환을 행할 수 있도록 하는 데이터 형식 변환기를 제공하는 것이다.

도 1은 본 발명의 제 1 실시예에 따른 직렬-병렬 변환기의 블록도,

도 2는 도 1에 도시된 주파수 분할부(frequency dividing section)의 일례를 나타내는 회로도,

도 3은 도 1에 도시된 주파수 분할부의 또다른 예의 회로도,

도 4는 제 1 실시예에 따른 직렬-병렬 변환기의 1:6 직렬-병렬 변환을 나타내는 타이밍 차트,

도 5는 제 1 실시예에 따른 직렬-병렬 변환기의 1:5 직렬-병렬 변환을 나타내는 타이밍 차트,

도 6은 제 1 실시예에 따른 직렬-병렬 변환기의 1:4 직렬-병렬 변환을 나타내는 타이밍 차트,

도 7은 본 발명의 제 1 실시예의 변형예에 따른 직렬-병렬 변환기를 나타내는 블록도,

도 8은 도 7에 도시된 동기 패턴 검출부의 구성을 나타내는 회로도,

도 9는 제 1 실시예의 변형예에 따른 직렬-병렬 변환기의 1:5 직렬-병렬 변환을 나타내는 타이밍 차트,

도 10은 본 발명의 제 2 실시예에 따른 다단(multistage) 직렬-병렬 변환기를 나타내는 개략도,

도 11은 제 2 실시예의 1:2 직렬-병렬 변환부의 일례를 나타내는 회로도,

도 12는 제 2 실시예의 1:2 직렬-병렬 변환부의 또다른 예를 나타내는 회로도,

도 13은 본 발명의 제 3 실시예에 따른 병렬-직렬 변환기를 나타내는 개략도,

도 14는 제 3 실시예의 병렬-직렬 변환부의 예시적인 회로 구성을 나타내는 블록도,

도 15는 제 3 실시예에 따른 병렬-직렬 변환기의 6:1 병렬-직렬 변환을 나타내는 타이밍 차트,

도 16은 제 3 실시예에 따른 병렬-직렬 변환기의 5:1 병렬-직렬 변환을 나타내는 타이밍 차트,

도 17은 제 3 실시예에 따른 병렬-직렬 변환기의 4:1 병렬-직렬 변환을 나타내는 타이밍 차트,

도 18은 본 발명의 제 4 실시예에 따른 병렬-직렬 변환기를 나타내는 개략도,

도 19는 제 4 실시예의 병렬-직렬 변환기의 2:1 병렬-직렬 변환부의 일례를 나타내는 회로도,

도 20은 도 19에 도시된 셀렉터(selector)의 예시적인 회로 구성을 나타내는회로도,

도 21은 도 20에 도시된 셀렉터의 선택 동작을 나타내는 타이밍 차트,

도 22는 도 20에 도시된 셀렉터의 또다른 예를 나타내는 회로도,

도 23은 제 4 실시예의 병렬-직렬 변환기의 2:1 병렬-직렬 변환의 또다른 예를 나타내는 회로도이다.

(도면의 주요 부분에 대한 부호의 설명)

300 직렬-병렬 변환기

301 직렬-병렬 변환부

302 주파수 분할부

311 데이터 시프트 회로

312 리타이밍 회로

321-326 제 1 내지 제 6 플립플롭

327 직렬 입력 데이터

328 입력 클록

329 주파수 분할 비율 설정 신호

337 출력 클록

341-346 데이터

329A, 329B, 329C 주파수 분할 비율 설정 신호의 설정 비트

본 발명의 일 태양에 따르면, 입력 클록과 동기(synchronizing)되는 직렬 입력 데이터를 병렬 출력 데이터로 변환하는 직렬에서 병렬로의 변환기(serial-to-parallel converter)에 있어서, 하나의 주파수 분할된 클록을 생성하기 위해서 가변(variable) 주파수 분할 비율로 주파수 면에서 상기 입력 클록을 분할하는 주파수 분할기; n이 1보다 큰 정수로서 상기 가변 주파수 분할 비율에 따라서 결정되는 경우, 상기 직렬 입력 데이터를 n비트의 병렬 데이터로 변환하는 직렬에서 병렬로의 변환부; 및 상기 하나의 주파수 분할된 클록으로 상기 n비트의 병렬 데이터를 동기하여, 상기 병렬 출력 데이터를 출력하는 동기부을 구비하는 것을 특징으로 하는 직렬에서 병렬로의 변환기를 제공한다.

상기 직렬에서 병렬로의 변환부는, 상기 입력 클록에 따라 상기 직렬 입력데이터를 시프트하여 n비트의 직렬 입력 데이터를 저장하고, 상기 n비트의 직렬 입력 데이터를 상기 동기부에 병렬로 출력하는 데이터 시프트 회로일 수 있다.

상기 직렬에서 병렬로의 변환기는 상기 데이터 시프트 회로 내에 저장된 상기 n비트의 직렬 입력 데이터로부터 소정의 비트 패턴을 검출하는 패턴 검출기를 더 구비할 수 있으며, 여기서 상기 소정의 패턴 검출기는 상기 소정의 비트 패턴이 발견되는 경우 리셋 신호를 생성하고, 또한 여기서 상기 주파수 분할기는 상기 리셋 신호가 생성되는 경우 그 주파수 분할 동작을 개시하도록 리셋되며, 상기 동기부가 상기 소정의 비트 패턴을 포함하는 상기 병렬 출력 데이터를 출력하도록 만든다.

본 발명의 또다른 태양에 따르면, 직렬에서 병렬로의 변환기는, N이 1보다 큰 정수인 경우, 직렬 입력 데이터를 제 1단(first-stage) 클록과 동기되는 N비트의 병렬 데이터로 변환하는 제 1단 직렬에서 병렬로의 변환부; 하나의 주파수 분할된 클록을 생성하기 위해서 가변 주파수 분할 비율로 주파수 면에서 상기 제 1단 클록을 분할하는 주파수 분할기; 및 상기 N비트의 병렬 데이터의 N비트 시퀀스(sequence)를 각각 수신하고, M이 1보다 큰 정수로서 상기 가변 주파수 분할 비율에 따라 결정되는 경우, 각각이 대응하는 비트 시퀀스를 M비트의 병렬 데이터로 변환하는, N개의 제 2단 직렬에서 병렬로의 변환부를 구비하고,

상기 N개의 제 2단 직렬에서 병렬로의 변환부 각각은, 상기 M비트의 병렬 데이터를 상기 하나의 주파수 분할된 클록과 동기시킴으로써, 상기 병렬 출력 데이터로서 N ×M 비트의 동기된 병렬 데이터를 출력하는 동기부를 구비하는 것을 특징으로 하는 직렬에서 병렬로의 변환기를 제공한다.

본 발명의 또다른 태양에 따르면, 병렬 입력 데이터를 출력 동기 클록(output sync clock)과 동기되는 직렬 출력 데이터로 변환하는 병렬에서 직렬로의 변환기(parallel-to-serial converter)에 있어서, 하나의 주파수 분할된 클록을 생성하기 위해서 가변 주파수 분할 비율로 주파수 면에서 상기 출력 동기 클록을 분할하는 주파수 분할기; 상기 병렬 입력 데이터를 저장하는 병렬 데이터 스토리지(storage); n이 1보다 큰 정수로서 상기 가변 주파수 분할 비율에 따라 결정되는 경우, 상기 하나의 주파수 분할된 클록에 따라 상기 병렬 데이터 스토리지로부터 n비트의 병렬 데이터를 판독하는 병렬 데이터 판독기; 및 상기 출력 동기 클록에 따라 상기 n비트의 병렬 입력 데이터를 상기 출력 직렬 데이터로 변환하는 병렬에서 직렬로의 변환부를 구비하는 것을 특징으로 하는 병렬에서 직렬로의 변환기를 제공한다.

본 발명의 또다른 태양에 따르면, 병렬에서 직렬로의 변환기는, 하나의 주파수 분할된 클록을 생성하기 위해서 가변 주파수 분할 비율로 주파수 면에서, 출력 동기 클록으로부터 생성된 동기 클록을 분할하는 주파수 분할기; 그 각각이 상기 병렬 입력 데이터의 병렬 비트의 상이한 그룹을 변환하여 하나의 비트 시퀀스를 생성하는 복수의 제 1 병렬에서 직렬로의 변환부; 및 상기 동기 클록에 따라 상기 복수의 제 1 병렬에서 직렬로의 변환부로부터 수신된 비트 시퀀스를 변환하여, 상기 출력 동기 클록에 따라 상기 직렬 출력 데이터를 출력하는 제 2 병렬에서 직렬로의 변환부를 구비하고, 상기 제 1 병렬에서 직렬로의 변환부 각각은, 상기 병렬 입력데이터의 대응하는 병렬 비트의 그룹을 저장하는 병렬 데이터 스토리지; n이 1보다 큰 정수로서 상기 가변 주파수 분할 비율에 따라 결정되는 경우, 상기 하나의 주파수 분할된 클록에 따라 상기 병렬 데이터 스토리지로부터 n비트의 병렬 데이터를 판독하는 병렬 데이터 판독기; 및 상기 동기 클록에 따라 상기 n비트의 병렬 입력 데이터를 상기 비트 시퀀스로 변환하는 병렬에서 직렬로의 변환부를 구비하는 것을 특징으로 하는 병렬에서 직렬로의 변환기를 제공한다.

상술한 바와 같이, 본 발명에 따르면, 직렬에서 병렬로의 또는 병렬에서 직렬로의 변환부는 입력 클록과 가변 주파수 분할 비율로 주파수 분할부에 의해 상기 입력 클록으로부터 생성되는 하나의 주파수 분할된 클록에 따라 동작한다. 따라서, 직렬에서 병렬로의 또는 병렬에서 직렬로의 변환부 하나만을 설계함으로써, 병렬 데이터의 상이한 비트수에 대해서도 직렬에서 병렬로의 또는 병렬에서 직렬로의 변환이 실행될 수 있게 된다. 따라서, 병렬 데이터의 모든 비트 수에 대하여, 상이한 직렬에서 병렬로의 또는 병렬에서 직렬로의 변환기를 설계할 필요가 없게 되어서, 설계 부담을 크게 감소시킬 수 있다.

또한, 본 발명에 따른 직렬에서 병렬로의 또는 병렬에서 직렬로의 변환기는 상기 입력 클록과 상기 주파수 분할된 클록에 따라서만 동작하도록 구성될 수 있기 때문에, 회로 구성은 단순하고, 따라서 회로 설계는 훨씬 쉽게 된다.

덧붙여, 본 발명의 실시예에 따르면, 주파수 분할부는 리셋 신호를 입력시키는 리셋 단자를 갖는다. 따라서, 직렬 데이터의 입력 패턴이 동기 패턴과 일치하는 경우 리셋 신호를 생성하는 동기 패턴 검출부를 추가하는 것으로, 출력 병렬 데이터 내에 포함되는 동기 패턴을 출력하는 것이 가능하게 된다.

또한, 본 발명의 또다른 실시예에 따르면, 직렬에서 병렬로의 또는 병렬에서 직렬로의 변환기는 다단(multiple stage)으로 정렬될 수 있다. 따라서, 고속 데이터 형식 변환기를 형성하는 경우에도, 그 회로의 일부가 고속 동작을 실행하도록 설계하는 것으로 충분하게 된다. 이것은 전체 회로의 비용을 절감시키고, 또한 회로의 동작 속도를 쉽게 증가시킨다. 또한, 그와 같은 다단 회로는 동일 회로 구성을 갖는 복수의 회로 구성요소가 사용될 수 있게 하며, 그 결과 설계 부담 및 설계 시간을 감소시키게 된다.

1. 제 1 실시예

1.1) 회로 구성

도 1을 참조하여, 본 발명의 제 1 실시예에 따른 직렬-병렬 변환기(300)는 직렬-병렬 변환부(301)와 주파수 분할부(302)를 포함한다. 상기 직렬-병렬 변환부(301)는 데이터 시프트 회로(311) 및 리타이밍 회로(312)로 이루어진다. 상기 데이터 시프트 회로(311)는 캐스케이드(cascade) 접속으로 접속된 제 1 내지 제 6 플립플롭(321-326)을 포함하고, 제 1 플립플롭 회로(321)의 데이터 입력 단자(D)에서 수신된 직렬 입력 데이터(327)를 입력 클록(328)에 따라 순차적으로 시프트한다. 상기 입력 클록(328)은 또한 주파수 분할부(302)로 공급된다. 주파수 분할부(302)의 주파수 분할 비율은 주파수 분할 비율 설정 신호(329)에 따라 각종 주파수 분할 비율 중 선택된 하나(N)로 설정될 수 있다.

상기 리타이밍 회로(312)는 제 1 내지 제 6 플립플롭 회로(331-336)을 포함하고, 그 각각은 주파수 분할부(302)로부터 출력 클록(337)이 공급되는 클록 입력 단자(C)를 갖는다. 상기 리타이밍 회로(312)의 제 1 플립플롭(331)은 데이터 시프트 회로(311)의 제 1 플립플롭 회로(321)의 출력 단자(Q)로부터의 데이터(341)를, 그 데이터 입력 단자(D)에서 수신한다. 또한 상기 데이터(341)는 다음 단의 제 2 플립플롭(322)의 데이터 입력 단자(D)로 전송된다. 마찬가지로, 상기 리타이밍 회로(312)의 제 2 플립플롭 회로(332)는 데이터 시프트 회로(311)의 제 2 플립플롭 회로(322)의 출력 단자(Q)로부터의 데이터(342)를, 그 데이터 입력 단자(D)에서 수신한다. 또한 상기 데이터(342)는 다음 단의 제 3 플립플롭(323)의 데이터 입력 단자(D)로 전송된다. 상기 리타이밍 회로(312)의 제 3 내지 제 5 플립플롭 회로(333 내지 335)는 마찬가지로 데이터(343-345)를 각각 수신한다. 상기 리타이밍 회로(312)의 제 6 플립플롭 회로(336)는 데이터 시프트 회로(311)의 제 6 플립플롭 회로(326)의 출력 단자(Q)로부터 출력된 데이터(346)를, 그 데이터 입력 단자(D)에서 수신한다.

상기 직렬-병렬 변환기(300)에서, 직렬 입력 데이터(327)과 이 입력 데이터(327)와 동기된 입력 클록(328)은 외부로부터 수신된다. 상기 직렬 입력 데이터(327)는 입력 클록(328)에 따라 데이터 시프트 회로(311) 내에서 제 1 내지 제 6 플립플롭 회로(321-326)을 거쳐서 순차적으로 시프트된다. 상기 입력 클록(328)은 주파수 분할부(302)로 또한 공급된다. 상기 주파수 분할부(302)는 리셋 신호(347)에 의해 리셋되고, 주파수 분할 비율 설정 신호(329)에 따라 정해진 주파수 분할 비율(N)로 입력 클록(328)을 분할하며, 그리고 외부로 외부 클록(337)을출력하고 또한 리타이밍 회로(312)의 제 1 내지 제 6 플립플롭 회로(331-336)의 각각에 공급된다.

제 1 내지 제 6 플립플롭 회로(331-336)의 각각은 출력 클록(337)의 상승 에지에서 데이터 시프트 회로(311)의 플립플롭 회로(321-326)로부터 수신된 데이터(341-346) 중 대응하는 것의 타이밍을 바꾼다. 그 뒤, 제 1 내지 제 6 플립플롭(331-336)은 출력 데이터(351-356)로서 그 출력 단자(Q)로부터 타이밍이 바뀐 대응 데이터를 각각 출력한다.

1.2) 주파수 분할부의 제 1 예

도 2에 도시된 바와 같이, 주파수 분할부(302)는 각각 제 1 내지 제 3 인버터(364-366)에 접속된 출력 단자(Q)를 갖는 제 1 내지 제 3 플립플롭 회로(361-363)을 포함한다. 제 1 인버터(364)의 출력 단자는 NOR 회로(367)의 하나의 입력에 접속된다. NOR 회로(367)의 또다른 입력은 리셋 신호를 수신하고, 그 출력은 제 2 플립플롭 회로(362)의 데이터 입력에 접속된다. 마찬가지로, 제 2 인버터(365)의 출력 단자는 NOR 회로(368)의 하나의 입력에 접속된다. NOR 회로(368)의 또다른 입력은 리셋 신호를 수신하고, 그 출력은 제 3 플립플롭 회로(363)의 데이터 입력에 접속된다. 제 3 플립플롭 회로(363)의 출력 단자(Q)는 인버터(366)에 접속된다.

또한, 상기 주파수 분할부(302)는 제 1 내지 제 3 AND 회로(371-373) 및 OR 회로(374)를 포함한다. 상기 AND 회로(371)는 인버터(365)의 출력과 주파수 분할 비율 설정 신호(329)의 제 1 설정 비트(329A)를 입력한다. 상기 AND 회로(372)는인버터(365)의 출력, 인버터(366)의 출력 및 주파수 분할 비율 설정 신호(329)의 제 2 설정 비트(329B)를 입력한다. 상기 AND 회로(373)는 인버터(366)의 출력 및 주파수 분할 비율 설정 신호(329)의 제 3 설정 비트(329C)를 입력한다. OR 회로(374)는 리셋 신호(347) 및 제 1 내지 제 3 AND 회로(371-373)의 출력을 입력하고, 상기 입력들의 논리합을 플립플롭 회로(361)의 데이터 입력(D)으로 출력한다.

상기 입력 클록(328)은 입력 클록(328)의 논리를 반전(invert)시키는 제 4 인버터(375)를 통해서 제 1 내지 제 3 플립플롭 회로(361-363)의 클록 입력에 공급된다. 따라서, 주파수 분할부(302)는 입력 클록(328)의 하강 에지와 동기하여 입력 클록(328)을 분할하고, 주파수 분할 비율 설정 신호(329)의 설정 비트(329A, 329B 및 329C)에 따라 3가지 방식으로 변화될 수 있는 주파수 분할 비율을 갖는다. 이와 같은 방식으로, 상기 입력 클록(328)은 제 2 플립플롭 회로(362)의 출력 단자(Q)에서 출력 클록(337)을 생성하도록 주파수에서 있어서 N으로 분할된다.

도 2b에 도시된 바와 같이, 주파수 분할 비율 설정 신호(329)의 설정 비트(329A, 329B 및 329C)가 "1", "0", 및 "0"으로 각각 설정되는 경우, 인버터(365)의 출력은 AND 회로(371)과 OR 회로(374)를 통해서 플립플롭 회로(361)에 출력되어서, 주파수 분할부(302)는 1/4 분할기로서 역할을 한다. 주파수 분할 비율 설정 신호(329)의 설정 비트(329A, 329B 및 329C)가 "0", "1", 및 "0"으로 각각 설정되는 경우, 주파수 분할부(302)는 1/5 분할기로서 역할을 한다. 주파수 분할 비율 설정 신호(329)의 설정 비트(329A, 329B 및 329C)가 "0", "0", 및 "1"로각각 설정되는 경우, 주파수 분할부(302)는 1/6 분할기로서 역할을 한다.

1.3) 주파수 분할부의 제 2 예

도 3a에 있어서, 도 2a의 구성요소와 동일한 것은 도 2a의 것과 동일한 참조 번호로 표시하고, 그 설명을 생략한다.

도 3a에 도시된 바와 같이, 주파수 분할부(302A)는 제 1 및 제 2 AND 회로(371A, 372A) 및 OR 회로(374A)를 포함한다. 상기 AND 회로(371A)는 인버터(365)의 출력과 1 비트를 갖는 주파수 분할 비율 설정 신호(329A)를 입력한다. 상기 AND 회로(372A)는 인버터(365)의 출력과 인버터(366)의 출력을 입력한다. 상기 OR 회로(374A)는 리셋 신호와 AND 회로(371A, 372A)의 출력을 입력한다.

도 2a에 도시된 제 1 예와 마찬가지로, 입력 클록(328)은 제 4 인버터(375)를 통해서 제 1 내지 제 3 플립플롭 회로(361-363)의 클록 입력에 공급된다. 따라서, 주파수 분할부(302A)는 입력 클록(328)의 하강 에지와 동기하여 입력 클록(328)을 분할하고, 1비트의 주파수 분할 비율 설정 신호(329A)에 따라 2가지 방식으로 변화될 수 있는 주파수 분할 비율을 갖는다. 이와 같은 방식으로, 상기 입력 클록(328)은 제 2 플립플롭 회로(362)의 출력 단자(Q)로부터 출력 클록(337)을 생성하도록 N으로 분할된다.

도 3b에 도시된 바와 같이, 이와 같은 주파수 분할부(302A)에서, 주파수 분할 비율은 주파수 분할 비율 설정 신호(329A)에 따라 2가지 방식으로 변화될 수 있다. 바꿔 말해서, 상기 주파수 분할 비율 설정 신호(329A)가 "1"의 값을 가질 경우, 주파수 분할부(302A)는 1/4 분할기로서 역할을 한다. 상기 주파수 분할 비율설정 신호(329A)는 "0"의 값을 가질 경우, 주파수 분할부(302A)는 1/5 분할기로서 역할을 한다.

1.4) 직렬에서 병렬로의 변환(Serial to Parallel Conversion)

도 4는 1:6 직렬-병렬 변환을 나타내고, 이것은 주파수 분할 비율을 6으로 설정함으로써 행해지는 것이다. 도 5는 1:5 직렬-병렬 변환을 나타내고, 이것은 주파수 분할 비율을 5로 설정함으로써 행해지는 것이다. 도 6은 1:4 직렬-병렬 변환을 나타내고, 이것은 주파수 분할 비율을 4로 설정함으로써 행해지는 것이다. 도 5 및 도 6에 도시된 상기 1:5 및 1:4 직렬-병렬 변환의 경우는 도 2에 도시된 주파수 분할부(302) 또는 도 3에 도시된 주파수 분할부(302A)를 채택함으로써 얻을 수 있다.

단순화시키기 위해서, 이하에서는 도 2에 도시된 주파수 분할부(302)를 사용한 예를 참조하여 설명한다. 주파수 분할부(302A)의 기본 동작은 주파수 분할부(302)의 동작과 동일한 것이므로, 도 3에 도시된 주파수 분할부(302A)와 관련한 설명은 생략하기로 한다.

도 4c, 5c 및 6c에 도시된 리셋 신호(347)이 소정 시각에 "1"에서 "0"으로 바뀌는 경우, 상기 주파수 분할부(302)는 도 4b, 5b 및 6b에 도시된 입력 클록(328)의 주파수 분할을 개시한다. 입력 클록(328)의 분할이 개시된 경우, 출력 클록(337)은 도 4d, 5d, 및 6d에 도시된 것처럼 입력 클록(328)의 첫번째 하강 에지에서 상승한다. 그 뒤, 도 4의 경우에는, 입력 클록(328)의 6주기에 대응하는 1주기를 갖는 클록이 출력 클록(337)으로서 출력되며, 도 5의 경우에는, 입력클록(328)의 5주기에 대응하는 1주기를 갖는 클록이 출력 클록(337)으로서 출력되며, 도 6의 경우에는, 입력 클록(328)의 4주기에 대응하는 1주기를 갖는 클록이 출력 클록(337)으로서 출력된다.

상기 주파수 분할부(302)를 사용하는 직렬-병렬 변환기(300)의 상세한 동작을 도 4 내지 도 6을 참조하여 설명한다.

도 4a, 5a, 및 6a에 도시된 입력 데이터(327)는 입력 클록(328)에 따라 데이터 시프트 회로(311)에서 시프트된다(도 1 참조). 이어서, 제 1 내지 제 6 플립플롭 회로(321-326)의 출력 단자(Q)에서 나타나는 각 데이터(341-346)는 도 4e-j, 5e-j, 및 6e-j에 도시된 바와 같이 입력 클록(328)의 각 상승 에지에서 한 클록씩 시프트된다. 여기서, 상기 입력 데이터(327)의 시퀀스(sequence)는 a, b, c, …로 표시된다. 상기 데이터(341-346)는 출력 클록(337)의 상승 에지와 함께 데이터(341-346)의 타이밍을 변화시키는 리타이밍 회로(312)에 입력된다. 따라서, 리타이밍 회로(312)의 출력 데이터(351-356)는 도 4k-p, 5k-p, 및 6k-p에 도시된 것처럼 출력 클록(337)에 따라 병렬 데이터로서 생성된다.

상기 병렬 출력 데이터(351-356)는 도 4의 경우에는 입력 데이터(327)의 1:6 직렬-병렬 변환에 의해, 도 5의 경우에는 입력 데이터(327)의 1:5 직렬-병렬 변환에 의해, 도 6의 경우에는 입력 데이터(327)의 1:4 직렬-병렬 변환에 의해, 얻어진다.

1/6 분할이 행해지는 도 4의 경우를 좀더 구체적으로 설명한다. 예로서, 도 4의 점선으로 도시된 시각 t1을 고려해 본다. 도 4a에 도시된 입력 데이터(327)는"a", "b", …, "f"와 같은 순서로 표시된 데이터 유닛의 시퀀스라고 가정한다. 이와 같은 데이터 유닛은 제 1 내지 제 6 플립플롭 회로(321-326)에 의해 순차적으로 시프트된다. 따라서, 시각 t1에는, 제 1 플립플롭 회로(321)는 데이터 유닛 "f"를 출력하고, 제 2 플립플롭 회로(322)는 데이터 유닛 "e"를 출력한다. 마찬가지로, 제 3 내지 제 6 플립플롭 회로(323-326)는 데이터 유닛 "d", "c", "b", 및 "a"를 각각 출력한다. 이와 같은 데이터 유닛 "f", "e", …, "a"는 6으로 분할된 클록인 출력 클록(337)의 상승 에지에서 제 1 내지 제 6 플립플롭 회로(331-336)에 의해서 래치(latch)된다. 그 결과, 출력 클록(337)의 다음 상승 에지까지 출력 클록(337)의 한 주기 동안은, 제 1 내지 제 6 플립플롭 회로(331-336)의 각 출력 단자(Q)는 병렬로 출력 데이터(351-356)로서 데이터 유닛 "f", "e", …, "a"을 출력한다.

1/5 분할이 행해지는 도 5의 경우에는, 도 5의 점선으로 도시된 시각 t2를 고려한다. 도 5a에 도시된 입력 데이터(327)는 "a", "b", …, "e"와 같은 순서의 데이터 유닛의 시퀀스라고 한다. 이와 같은 데이터 유닛은 제 1 내지 제 5 플립플롭 회로(321-325)에 의해 순차적으로 시프트된다. 따라서, 시각 t2에는, 제 1 플립플롭 회로(321)는 데이터 유닛 "e"를 출력하고, 제 2 플립플롭 회로(322)는 데이터 유닛 "d"를 출력한다. 마찬가지로, 제 3 내지 제 5 플립플롭 회로(323-325)는 데이터 유닛 "c", "b", 및 "a"를 각각 출력한다. 이와 같은 데이터 유닛 "e","d", …, "a"는 5로 분할된 클록인 출력 클록(337)의 상승 에지에서 제 1 내지 제 5 플립플롭 회로(331-335)에 의해서 래치된다. 그 결과, 출력 클록(337)의 다음 상승 에지까지 출력 클록(337)의 한 주기 동안은, 제 1 내지 제 5 플립플롭 회로(331-335)의 출력 단자(Q)로부터 출력 데이터(351-355)로서 각 데이터 유닛 "e", "d", …, "a"가 출력된다.

1/4분할이 행해지는 도 6의 경우는, 도 6의 점선으로 도시된 시각 t3를 고려한다. 도 6a에 도시된 입력 데이터(327)는 "a", "b", "c", 및 "d"와 같은 순서의 데이터 유닛의 시퀀스라고 가정한다. 이와 같은 데이터 유닛은 제 1 내지 제 4 플립플롭 회로(321-324)에 의해 순차적으로 시프트된다. 따라서, 시각 t3에는, 제 1 플립플롭 회로(321)는 데이터 유닛 "d"를 출력하고, 제 2 플립플롭 회로(322)는 데이터 유닛 "c"를 출력한다. 마찬가지로, 제 3 및 제 4 플립플롭 회로(323, 324)는 데이터 유닛 "b", 및 "a"를 각각 출력한다. 이와 같은 데이터 유닛 "d", "c", "b", "a"는 4로 분할된 클록인 출력 클록(337)의 상승 에지에서 각각 제 1 내지 제 4 플립플롭 회로(331-334)에 의해서 래치된다. 그 결과, 출력 클록(337)의 다음 상승 에지까지 출력 클록(337)의 한 주기 동안은, 제 1 내지 제 4 플립플롭 회로(331-334)의 출력 단자(Q)로부터 출력 데이터(351-354)로서 데이터 유닛 "d", "c", "b" 및 "a"가 병렬로 출력된다.

상술한 바와 같이, 본 실시예의 주파수 분할부(302)는 외부로부터 설정된 주파수 분할 비율 설정 신호(329)에 따라 변화될 수 있는 주파수 분할 비율을 갖는다. 따라서, 하나의 직렬-병렬 변환기를 설계하는 것만으로, 병렬 데이터의 비트 갯수가 상이한 각종 경우에도 작동할 수 있게 된다. 따라서, 병렬 데이터의 상이한 비트 갯수의 경우에도 상이한 직렬-병렬 변환기를 설계할 필요가 없어서, 설계 부담을 크게 감소시키게 된다.

또한, 본 실시예에서는, 입력 클록(327) 및 하나의 주파수 분할된 클록(337)만으로도 작동할 수 있는 단순한 구조를 가지고 있기 때문에, 직렬-병렬 변환기(300)를 용이하게 설계할 수 있다.

1.5) 변형예

도 7에서는, 도 1의 구성요소와 동일한 것은 도 1과 동일한 참조 번호를 붙여서, 그 설명을 생략한다. 본 변형예에 따른 직렬-병렬 변환기(300A)는 도 1에 도시된 직렬-병렬 변환부(301) 및 주파수 분할부(302)를 포함한다. 상기 직렬-병렬 변환기(300A)는 직렬-병렬 변환부(301) 및 주파수 분할부(302) 사이에 설치된 동기 패턴 검출부(303)를 더 포함한다.

상기 동기 패턴 검출부(303)는 각각 데이터 시프트 회로(311) 내에 포함된 제 1 내지 제 6 플립플롭 회로(321-326)의 출력 단자(Q)로부터 출력된 데이터(341-346)와, 외부로부터 입력되는 동기 패턴 설정 신호(381)가 입력된다. 데이터(341-346)의 비트 패턴이 동기 패턴 설정 신호(381)에 의해 설정된 소정의 비트 패턴과 일치하는 경우, 상기 동기 패턴 검출부(303)는 리셋 신호(347A)를 주파수 분할부(302)로 출력한다. 그 결과, 주파수 분할부(302)는 리타이밍 회로(312)로 출력 클록(337A)을 출력하는 주파수 분할 동작을 개시하도록 리셋된다.

도 8에 도시된 바와 같이, 상기 동기 패턴 설정 신호(381)는 설정될 싱크 패턴(sync pattern)을 형성하는 비트(381A-381E)로 이루어진 병렬 데이터이다. 상기 동기 패턴 검출부(303)는 제 1 내지 제 5 익스클루시브 노어(exclusive NOR(EX-NOR))(391-395)와 이 EX-NOR 회로의 출력에 접속된 하나의 5입력 AND 회로(396)를포함한다. 상기 제 1 EX-NOR 회로(391)는 데이터(341)와 동기 패턴 설정 신호(381)의 제 1 비트(381A)를 입력한다. 상기 제 2 EX-NOR 회로(392)는 데이터(342)와 동기 패턴 설정 신호(381)의 제 2 비트(381B)를 입력한다. 마찬가지로, 제 3, 제 4, 및 제 5 EX-NOR 회로(393, 394, 및 395)는 데이터(343, 344, 및 345)와 동기 패턴 설정 신호(381)의 제 3, 제 4, 및 제 5 비트(381C, 381D, 및 381E)를 각각 입력한다. 5입력 AND 회로(396)의 출력은 리셋 신호(347A)로서 역할을 한다.

1:5 직렬-병렬 변환을 나타내는 도 9에 있어서, 도 5에서 상술한 것과 유사한 동작 및 데이터는 동일한 참조 번호 및 부호를 붙여서, 그 설명을 생략한다.

도 9에 도시된 바와 같이, 도 9e-h에 도시된 데이터(341-344)의 패턴(데이터 유닛 "f" 내지 "c")이 동기 패턴 설정 신호의 비트(381A-381D)의 패턴과 일치하는 경우, 리셋 신호(347A)의 레벨이 "1"이 된다. 여기서, 데이터 유닛 "a", "b", …의 각각은 "1" 또는 "0"의 값을 갖는 2진 신호라는 것을 주의한다.

동기 패턴 검출부(303)에 있어서, "1"과 "0"을 임의로 조합함으로써 형성되는 4비트의 동기 패턴은 동기 패턴 설정 신호(381)의 비트(381A-381D)에 의해 설정될 수 있다. 상기 동기 패턴 검출부(303)가 도 9e-h에 도시된 데이터 시프트 회로(311)로부터 데이터(341-344)로서 상술한 4비트의 동기 패턴과 일치하는 4비트의 데이터 "f", "e", "d", 및 "c"를 입력하는 때에, 동기 패턴 검출부(303)는 도 9c에 도시한 바와 같이 리셋 신호(347A)의 레벨을 "1"로 변화시킨다. 리셋 신호(347A)가 "1"이 될 때에, 주파수 분할부(302)가 리셋된다. 따라서, 도 9b 및9d에 도시된 바와 같이 출력 클록(337A)이 입력 클록(328)의 하강 에지에서 "0"이 되고, 그 후 입력 클록(328)의 다음 하강 에지에서 "1"이 된다. 출력 클록(337A)의 상승 에지와 함께 리타이밍 회로(312)에 의해 데이터(341-346)(도 9e 내지 9j)의 타이밍을 변경시킨 결과, 동기 패턴에 대응하는 데이터 유닛 "f" 내지 "c"는 정렬되어 출력 데이터(352-355)로서 출력된다. 이 때, 데이터 유닛 "g"는 리타이밍 출력 데이터(351)로서 출력된다. 이들 출력 데이터(351-355)는 입력 데이터(327)의 1:5 직렬-병렬 변환의 결과이다.

상술한 바와 같이, 본 변형예에서는, 미리 설정한 싱크 패턴이 데이터 시프트 회로(311) 내에서 검출되는 경우, 동기 패턴 검출 회로(303)는 리셋 신호(347A)를 생성하고, 이 리셋 신호(347A)는 주파수 분할부(302)가 리셋되도록 한다. 따라서, 동기 패턴을 포함하는 병렬 데이터(351-356)를 정렬 및 출력할 수 있다.

2. 제 2 실시예

2.1) 회로 구성

도 10을 참조하면, 본 발명의 제 2 실시예에 따른 직렬-병렬 변환기(400)는 1:2 직렬-병렬 변환부(401), 제 1 직렬-병렬 변환부(411), 제 2 직렬-병렬 변환부(412), 및 주파수 분할부(413)을 포함한다. 직렬-병렬 변환부(411 및 412)의 각각은 도 1에 도시된 직렬-병렬 변환부(301)의 구성과 동일 회로 구성을 갖는다. 따라서, 상기 직렬-병렬 변환부(411 및 412)의 각각에는 데이터 시프트 회로(311)와 리타이밍 회로(312)가 점선으로 표시되어 있다. 주파수 분할부(413)도 도 1에 도시된 주파수 분할부(302)의 구성과 동일한 회로 구성을 갖는다.

도 10에 도시된 이와 같은 회로에서, 입력 데이터(327)와 입력 클록(328)은 1:2 직렬-병렬 변환부(401)에 일단 입력된다. 상기 1:2 직렬-병렬 변환부(401)는 2비트의 병렬 데이터와 제 1단 출력 클록(404)를 생성하기 위해서 입력 데이터(327)의 직렬-병렬 변환을 실행하며, 이 때 상기 2비트의 병렬 데이터는 제 1 직렬 출력 데이터(402)와 제 2 직렬 출력 데이터(403)로 이루어진다.

상기 제 1 직렬 출력 데이터(402)는 제 1 직렬-병렬 변환부(411)에 공급되는데 반해, 제 2 직렬 출력 데이터(403)는 제 2 직렬-병렬 변환부(412)에 공급된다. 상기 제 1단 출력 클록(404)은 제 1 및 제 2 직렬-병렬 변환부(411 및 412) 모두에 입력 클록(328)으로서 공급되고, 또한 주파수 분할부(413)에도 공급된다.

상기 주파수 분할부(413)는 N으로 분할된 클록을 생성하도록 제 1단 출력 클록(404)을 분할하고, 이것은 각각의 제 1 및 및 제 2 직렬-병렬 변환부(411 및 412) 내의 리타이밍 회로(312)에 출력 클록(414)으로서 출력된다.

상기 제 1 직렬-병렬 변환부(411)의 데이터 시프트 회로(311)는 제 1단 출력 클록(404)에 따라 제 1 직렬 출력 데이터(402)를 시프트하고, 도 1에 도시된 제 1 내지 제 6 플립플롭 회로(321-326)로부터 데이터(341-346)를 리타이밍 회로(312)로 출력한다. 상기 리타이밍 회로(312)는 주파수 분할부(413)으로부터 입력되는 출력 클록(414)의 상승 에지에서 데이터(341-346)의 타이밍을 변경시킨다. 그 뒤, 출력 데이터(421-426)(도 1의 출력 데이터(351-356)에 대응함)는 리타이밍 회로(312) 내의 제 1 내지 제 6 플립플롭 회로(331-336)의 출력 단자(Q)에서 나타난다.

마찬가지로, 제 2 직렬-병렬 변환부(412)의 데이터 시프트 회로(311)는 제 1단 출력 클록(404)에 따라 제 2 직렬 출력 데이터(403)를 시프트하고, 제 1 내지 제 6 플립플롭 회로(321-326)로부터 데이터(341-346)를 리타이밍 회로(312)로 출력한다. 상기 리타이밍 회로(312)는 주파수 분할부(413)으로부터 입력되는 출력 클록(414)의 상승 에지에서 데이터(341-346)의 타이밍을 변경시킨다. 그 뒤, 출력 데이터(431-436)는 리타이밍 회로(312) 내의 제 1 내지 제 6 플립플롭 회로(331-336)의 출력 단자(Q)에서 나타난다.

도 1에 도시된 리셋 신호(347)에 대응하는 리셋 신호(415)의 레벨이 "1"에서 "0"으로 변화되는 경우(도 4c, 5c, 및 6c 참조), 상기 주파수 분할부(413)는 제 1단 출력 클록(404)의 분할을 개시한다. 이것은 제 1 실시예에서 도 4b, 5b, 및 6b에 도시된 것처럼 입력 클록(328)의 분할을 개시하는 것에 대응한다. 상기 주파수 분할부(413)는 주파수 분할 비율 설정 신호(416)에 의해 각종 방식으로 그 주파수 분할 비율을 설정할 수 있다. 이와 같은 주파수 분할 비율의 설정은 도 1에 도시된 것처럼 제 1 실시예에서 주파수 분할 비율 설정 신호(329)에 의해 주파수 분할 비율을 설정하는 것에 대응한다.

2.2) 1:2 직렬-병렬 변환부의 예

도 11을 참조하면, 1:2 직렬-병렬 변환부(401)는, 제 1 예로서,그 데이터 입력 단자(D)에서 입력 데이터(327)를 수신하는 제 1 및 제 2 플립플롭 회로(441 및 442), 제 1 플립플롭 회로(441)의 출력 단자에 접속된 데이터 입력 단자(D)를 갖는 제 3 플립플롭 회로(443), 입력 클록(328)의 논리를 반전시키는 인버터(444), 및 입력 클록(328)에 소정의 시간 지연을 제공하는 지연 회로(445)를 포함한다.

상기 인버터(444)의 출력은 제 1 플립플롭 회로(441)의 클록 입력 단자(C)에 공급되고, 상기 입력 클록(328)은 제 2 및 제 3 플립플롭 회로(442 및 443)의 클록 입력 단자(C)에 공급된다. 상기 1:2 직렬-병렬 변환부(401)에 있어서, 제 1 직렬 출력 데이터(402)는 제 3 플립플롭 회로(443)의 출력 단자(Q)로부터 출력되고, 제 2 직렬 출력 데이터(403)는 제 2 플립플롭 회로(442)의 출력 단자(Q)로부터 출력된다. 또한, 지연 회로(445)의 출력은 제 1단 출력 클록(404)로서 역할을 한다. 상기 입력 클록(328)은 제 1단 출력 클록(404)으로서 사용되기 때문에, 제 1 및 제 2 플립플롭(441, 442)과 제 3 플립플롭(443)을 통해서 생성되는 제 1 및 제 2 직렬 출력 데이터(402와 403)의 출력 타이밍과 맞추기 위해서, 입력 클록(328)의 소정의 시간 지연이 필요하게 된다.

도 11에 도시된 상기 1:2 직렬-병렬 변환부(401)에서, 입력 데이터(327)의 리타이밍은 입력 클록(328)의 상승 및 하강 에지 모두에서 일어난다. 입력 클록(328)의 주파수는 입력 데이터(327)의 주파수의 절반이다.

도 12를 참조하면, 제 2 예로서, 1:2 직렬-병렬 변환부(401A)는, 그 데이터 입력 단자(D)에서 입력 데이터(327)을 수신하는 제 1 플립플롭 회로(451), 그 데이터 입력 단자(D)에서 제 1 플립플롭 회로(451)의 출력 단자(Q)에 접속된 제 2 및 제 3 플립플롭 회로(452와 453), 그 데이터 입력 단자(D)에서 제 2 플립플롭 회로(452)의 출력 단자(Q)에 접속된 제 4 플립플롭 회로(454), 및 제 1단 출력 클록(404)를 생성하기 위해서 입력 클록(328)을 2로 분할하는 1/2분할기(455)를 포함한다. 상기 입력 클록(328)은 또한 제 1 및 제 2 플립플롭 회로(451, 452)의 클록입력 단자(C)에 공급된다. 상기 1/2 분할기(455)에 의해 얻어진 제 1단 입력 클록(404)는 제 3 및 제 4 플립플롭 회로(453, 454)의 클록 입력 단자(C)에 공급된다. 상기 제 1단 출력 클록(404)은 도 10에 도시된 제 1 및 제 2 직렬-병렬 변환부(411, 412)에 또한 공급된다.

도 12에 도시된 상기 1:2 직렬-병렬 변환부(401A)는 또한 도 11에 도시된 1:2 직렬-병렬 변환부(401)와 같은 간단한 회로 구성을 갖는다. 상기 1:2 직렬-병렬 변환부(401A)에 있어서, 입력 데이터(327)의 타이밍은 입력 클록(328)의 상승 에지와 함께 변한다. 따라서, 입력 클록(328)의 주파수는 입력 데이터(327)의 주파수와 동일한다.

상술한 바와 같이, 도 11 혹은 도 12에 도시된 1:2 직렬-병렬 변환부(401, 401A)를 사용하는 도 10에 도시된 직렬-병렬 변환기(400)는, 그 비율이 입력 데이터(327)의 비율의 절반인 제 1 및 제 2 직렬 출력 데이터(402, 403) 각각의 직렬-병렬 변환을 실행한다.

따라서, 상기의 간단한 구성을 갖는 1:2 직렬-병렬 변환부(401, 401A)만으로 고속 입력 데이터(327)의 처리를 실행한다. 한편, 다음 단의 제 1 및 제 2 직렬-병렬 변환부(411, 412)에 각각 공급되는 제 1 및 제 2 직렬 출력 데이터(402, 403)는 입력 데이터(327)의 비율의 절반인 비율을 갖는다. 따라서, 전체로서 직렬-병렬 변환기(400)는 고속 동작에 용이하게 적용될 수 있다는 효과를 얻게 된다.

도 10에 도시된 제 2 실시예에 따르면, 입력 데이터(327)는 1:2 직렬-병렬 변환부(401, 401A)에 일단 입력된다. 그러나, n이 2보다 큰 정수인 경우, 입력 데이터(327)는 1:2가 아닌 1:n의 변환 비율을 갖는 직렬-병렬 변환부에 입력될 수도 있다. 이 경우, 상기 1:n 직렬-병렬 변환부는 그것에 입력되는 데이터의 타이밍이 다상(multiphase) 클록을 사용하여 리타이밍되는 구성을 가질 수도 있다. 또한, 상기 1:n 직렬-병렬 변환기는 외부로부터 입력된 선택 제어에 따라 복수의 변환 비율로부터 선택된 변환 비율로 직렬-병렬 변환을 실행할 수 있다.

제 2 실시예에 있어서, 상기 직렬-병렬 변환기(400)는 제 1단의 1:2 직렬-병렬 변환부(401, 401A)와 제 2단의 제 1 및 제 2 직렬-병렬 변환부(411, 412)로 이루어진 2단 구성을 갖는다. 그러나, 3단 이상의 구성이 직렬-병렬 변환기(400)에 의해 채택될 수도 있다. 그 각각이 복수의 직렬-병렬 비율을 갖는 복수의 직렬-병렬 변환부를 다단 구성으로 접속함으로써, 설계 부담을 더욱 감소시킬 수 있으며, 비교적 저속으로 동작할 수 있는 회로를 직렬-병렬 변환기의 일부로서 채택하는 경우에도 고속 동작이 가능하다고 하는 효과를 얻을 수 있다.

3. 제 3 실시예

3.1) 회로의 개요

도 13을 참조하면, 본 발명의 제 3 실시예에 따른 병렬-직렬 변환기(500)는 병렬-직렬 변환부(501)와 주파수 분할부(502)를 포함한다. 주파수 분할부(502)로서, 제 1 예에서는 도 2 또는 도 3에 도시된 주파수 분할부(302 또는 302A)를 사용할 수 있다. 입력 클록(503)은 주파수 분할부(502)와 병렬-직렬 변환부(501) 양자에 공급된다. 도 1의 리셋 신호(347)에 대응하는 리셋 신호(504)가 "1"에서 "0"으로 변화되는 경우, 주파수 분할부(502)는 입력 클록(503)(도 4b, 5b, 및 6b에 도시된 입력 클록(328)을 참조)의 주파수 분할을 개시함으로써, 주파수 분할된 클록(505)(도 4d, 5d, 및 6d에 도시된 제 1 예의 출력 클록(337)에 대응함)를 출력한다. 상기 주파수 분할된 클록(505)은 그 뒤 병렬-직렬 변환부(501)에 공급된다. 상기 병렬-직렬 변환부(501)는 기록 클록(517)에 따라 입력 병렬 데이터(511-516)를 수신하고, 그것을 직렬 데이터로 변환하여, 출력 데이터(518)로서 출력된다.

3.2) 예

도 14를 참조하면, 병렬-직렬 변환부(501)의 일례는 탄성 저장(elastic store(ES)) 회로(521), 데이터의 타이밍을 변화시키는 리타이밍 회로(522), 타이밍 펄스 생성기(523), 및 6:1 병렬-직렬 변환 회로(524)를 포함한다. 그와 같은 본 예의 기본 회로 구성은 상기 종래 기술 부분에서 설명했었던 일본국 특개평 제8-65173호 공보에 개시되어 있다.

상기 탄성 저장(ES) 회로(521)는 기록 클록(517)에 따라 6비트의 입력 병렬 데이터(511-516)를 기록하고, 주파수 분할부(502)에 의해 판독 클록으로서 공급되는 주파수 분할된 클록(505)에 따라 그것들을 판독한다. 상기 판독된 병렬 데이터는 주파수 분할된 클록(505)을 사용하여 리타이밍 회로(522)에 의해 리타이밍되며, 상기 리타이밍된 병렬 데이터는 6:1 병렬-직렬 변환 회로(524)로 출력된다. 상기 타이밍 펄스 생성기(523)는 입력 클록(503)과 판독 클록(505)를 사용하여 병렬-직렬 변환 타이밍 펄스를 생성한다. 상기 6:1 병렬-직렬 변환 회로(524)는 병렬-직렬 변환 타이밍 펄스와 입력 클록(503)을 사용하여, 상기 리타이밍된 병렬 데이터를 직렬 데이터(518)로 변환한다.

3.3) 병렬-직렬 변환

도 15-도 17은 도 14에 도시된 예에 따른 병렬-직렬 변환기(500)의 병렬-직렬 변환 동작을 나타낸다. 도 15는 주파수 분할부(502)의 주파수 분할 비율이 6으로 설정되는 경우의 6:1 병렬-직렬 변환을 나타낸다. 도 16은 주파수 분할부(502)의 주파수 분할 비율이 5로 설정되는 경우의 5:1 병렬-직렬 변환을 나타낸다. 도 17은 주파수 분할부(502)의 주파수 분할 비율이 4로 설정되는 경우의 4:1 병렬-직렬 변환을 나타낸다.

도 15c, 16c, 및 17c에 도시된 주파수 분할된 클록(505)은 도 4d, 5d, 및 6d에 각각 도시된 출력 클록(337)과 동일한 타이밍을 갖는 것으로 한다. 다음으로, 도 13에 도시된 것처럼, 병렬-직렬 변환기(500)의 전체 동작을 설명한다.

도 15를 참조하면, 6:1 병렬-직렬 변환을 행하는 경우에, 입력 데이터(511-516)(도 15d-15i)의 타이밍은 주파수 분할된 클록(505)(도 15c)의 상승 에지에서 조정되고, 그 뒤 주파수 분할된 클록(505)이 입력 클록(503)과 동기하여 하강한 후, 입력 클록(503)의 다음 상승 에지에 대응하는 시각 t11에서, 입력 데이터(511-516)는 직렬 데이터로 순차적으로 변환된다. 도 15에서, 입력 데이터(511, 512, 513, 514, 515, 및 516)는 각각 "f", "e", "d", "c", "b", 및 "a"라고 한다. 이것들은 시각 t11에서 데이터 유닛 "a", "b", "c", "d", "e", 및 "f"의 순서로 데이터 유닛을 포함하는 직렬 데이터로 변환된다.

도 16을 참조하면, 5:1 병렬-직렬 변환의 경우에, 입력 데이터(511-515)(도 16d-16h)의 타이밍은 주파수 분할된 클록(505)(도 16c)의 상승 에지에서 조정되고,그 뒤 주파수 분할된 클록(505)이 입력 클록(503)과 동기하여 하강한 후, 입력 클록(503)의 다음 상승 에지에 대응하는 시각 t12에서, 입력 데이터(511-515)는 직렬 데이터로 순차적으로 변환된다. 도 16에서, 입력 데이터(511, 512, 513, 514, 및 515)는 각각 "f", "e", "d", "c", 및 "b"라고 한다. 이것들은 시각 t12에서 데이터 유닛 "b", "c", "d", "e", 및 "f"의 순서로 데이터 유닛을 포함하는 직렬 데이터로 순차적으로 변환된다.

도 17을 참조하면, 4:1 병렬-직렬 변환의 경우에, 입력 데이터(511-514)(도 17d-17g)의 타이밍은 주파수 분할된 클록(505)(도 17c)의 상승 에지에서 조정되고, 그 뒤 주파수 분할된 클록(505)이 입력 클록(503)과 동기하여 하이(high) 상태로 유지되는 경우, 시각 t13에서, 입력 데이터(511-514)는 직렬 데이터로 순차적으로 변환된다. 도 17에서, 입력 데이터(511, 512, 513, 및 514)는 각각 "f", "e", "d", 및 "c"라고 한다. 이것들은 시각 t13에서 데이터 유닛 "c", "d", "e", 및 "f"의 순서로 데이터 유닛을 포함하는 직렬 데이터로 변환된다.

상술한 바와 같이, 제 3 실시예에 따르면, 주파수 분할 비율 설정 신호(506)에 따라 변경될 수 있는 주파수 분할 비율을 갖는 상기 주파수 분할부(502)는 병렬-직렬 변환기에 적용된다. 따라서, 하나의 병렬-직렬 변환기를 설계하는 것만으로도, 병렬 데이터의 비트 개수가 상이한 각종 경우에서 동작가능하다. 따라서, 상이한 병렬 데이터의 비트 개수에 대하여 상이한 병렬-직렬 변환기를 설계할 필요가 없게 되고, 따라서 설계 부담을 크게 감소하게 된다.

또한, 제 3 실시예에 따른 병렬-직렬 변환기(500)는 입력 클록(503)과 주파수 분할된 클록(505)만을 갖고서도 동작할 수 있는 단순한 구성을 갖는다. 따라서, 병렬-직렬 변환기(500)의 설계는 용이하게 행해질 수 있다.

4. 제 4 실시예

4.1) 회로의 개요

도 18을 참조하면, 본 발명의 제 4 실시예에 따른 병렬-직렬 변환기(600)는 제 1 및 제 2 병렬-직렬 변환부(601 및 602), 2:1 병렬-직렬 변환부(603), 및 주파수 분할부(605)를 포함한다.

상기 제 1 병렬-직렬 변환부(601)는 입력 병렬 데이터(611-616)를 수신하고, 이것들을 제 1 직렬 데이터(617)로 변환하고, 제 1 직렬 데이터(617)를 2:1 병렬-직렬 변환부(603)로 공급한다. 마찬가지로, 상기 제 2 병렬-직렬 변환부(602)는 입력 병렬 데이터(621-626)를 수신하고, 이것들을 제 2 직렬 데이터(627)로 변환하고, 그 뒤 제 2 직렬 데이터(627)를 2:1 병렬-직렬 변환부(603)로 공급한다. 상기 2:1 병렬-직렬 변환부(603)는 2비트 병렬 데이터로서 제 1 및 제 2 직렬 데이터(617, 627)를 수신하고, 이것들을 직렬 데이터로 변환하고, 이렇게 하여 얻어진 직렬 데이터를 출력 데이터(631)로서 출력한다. 상기 2:1 병렬-직렬 변환부(603)는 또한 입력 클록(632)를 수신하고, 클록(633)을 제 1 및 제 2 병렬-직렬 변환부(601, 602)와 주파수 분할부(605)에 공급한다. 상기 주파수 분할부(605)는 리셋 신호(634)에 의해 리셋되고, 주파수 분할 비율 설정 신호(635)에 의해 설정된 주파수 분할 비율로 클록(633)을 분할하여서, 주파수 분할된 클록(604)을 출력한다. 상기 주파수 분할부(605)는 주파수 분할된 클록(604)을 제1 및 제 2 병렬-직렬 변환부(601, 602)에 공급한다.

제 1 및 제 2 병렬-직렬 변환부(601, 602) 각각은 도 14에 도시된 제 3 실시예의 병렬-직렬 변환부(501)와 동일한 회로를 사용하여 구성될 수 있다. 또한, 주파수 분할부(605)로서는, 도 2 혹은 도 3에 도시된 것처럼 제 1 실시예의 주파수 분할부(302, 302A)와 동일한 회로를 채택할 수 있다. 따라서, 제 1 및 제 2 병렬-직렬 변환부(601, 602)와 주파수 분할부(605)의 상세한 회로 구성은 도 18에서 도시하지 않고, 그 설명을 생략한다.

4.2) 제 1 예

도 19에 도시된 것처럼, 상기 2:1 병렬-직렬 변환부(603)는, 그 데이터 입력 단자(D)에서 제 1 직렬 데이터(617)를 수신하는 제 1 플립플롭 회로(641), 그 데이터 입력 단자(D)에서 제 2 직렬 데이터(627)를 수신하는 제 2 플립플롭 회로(642), 그 데이터 입력 단자(D)를 제 1 플립플롭 회로(641)의 출력 단자(Q)에 접속시킨 제 3 플립플롭 회로(643), 제 3 플립플롭 회로(643)의 출력 단자(Q)에 접속되고 "1"로 표시되어 있는 제 1 입력 단자와 제 2 플립플롭 회로(642)의 출력 단자(Q)에 접속되고 "0"으로 표시되어 있는 제 2 입력 단자를 갖는 셀렉터(selector)(644), 입력 클록(632)의 논리를 반전시키고 이 반전된 입력 클록(645)를 제 3 플립플롭(643)의 클록 입력 단자(C)에 공급하는 인버터(646), 및 입력 클록(632)을 수신하고 클록(633)을 출력하기 위해 소정 시간동안 이것을 지연하는 지연 회로(647)을 포함한다.

상기 입력 클록(632)은 또한 셀렉터(644)의 선택 단자와 제 1 및 제 2 플립플롭 회로(641, 642)의 클록 입력 단자(C)에 공급된다. 상기 셀렉터(644)는 입력 클록(632)의 상태에 따라 제 3 플립플롭(643)의 출력 데이터(648)와 제 2 플립플롭 회로(642)의 출력 데이터(649) 중 하나를 선택하여, 출력 데이터(631)로서 선택된 데이터를 출력한다.

도 20에 도시된 것처럼, 상기 셀렉터(644)는 입력 클록(632)과 데이터(648)의 논리곱(AND)을 얻는 제 1 AND 회로(651), 인버터(652)로 입력 클록(632)을 반전시킴으로써 얻는 반전된 클록(653)과 데이터(649)의 논리곱을 얻는 제 2 AND 회로(654), 및 제 1 및 제 2 AND 회로(651, 654)의 출력의 논리합(OR)을 얻는 OR 회로(655)를 포함한다. 상기 OR 회로(655)는 출력 데이터(631)를 출력한다.

도 21을 참조하면, (a)는 셀렉터(644)(도 20)에 입력되는 데이터(648)를 나타내는 것에 대하여, (b)는 그것에 입력되는 다른 데이터(649)를 나타낸다. 도 21c에 도시한 바와 같이, 입력 클록(632)이 "1"인 경우, 데이터(648)가 선택되고 출력 데이터(631)로서 출력된다. 입력 클록(632)이 "0"인 경우, 다른 데이터(649)가 선택되고 출력 데이터(631)로서 출력된다.

4.3) 제 2 예

도 22는 도 21에 도시한 것과 같은 방식으로 작동할 수 있는 셀렉터의 또다른 예를 나타낸다. 도 20을 참조하여 상기에서 설명한 논리 게이트와 신호와 유사한 것들은 동일 참조 번호를 붙여서, 그 설명을 생략한다.

도 22에 도시된 셀렉터(644A)에서, 도 20의 셀렉터(644)의 제 1 및 제 2 AND 회로(651, 654)는 제 1 및 제 2 NAND 회로(661, 662)로 대체된다. 도 20의 상기OR 회로(655)는 제 3 NAND 회로(663)로 또한 대체된다. 데이터(648, 649) 중 하나가 선택되어, 출력 데이터(631)로서 제 3 NAND 회로(663)로부터 출력된다.

도 18에 도시된 것처럼 제 4 실시예의 병렬-직렬 변환기(600)는 상술한 것처럼 구성되기 때문에, 제 1 및 제 2 병렬-직렬 변환부(601, 602)의 각각은 입력 병렬 데이터(611-616, 621-626) 중 대응하는 것을 직렬 데이터(617 또는 627)로 변환한다. 그 뒤, 상기 2:1 병렬-직렬 변환부(603)는 병렬 데이터로서 상기 직렬 데이터(617, 627)을 수신하여, 그것을 직렬 출력 데이터(631)로 변환한다. 다시 말해, 2단 구성으로 병렬 데이터가 직렬 데이터로 변환된다. 따라서, 제 1단의 제 1 및 제 2 병렬-직렬 변환부(601, 602)의 각각은 비교적 저속으로 동작하는 회로로 형성될 수 있다. 또한, 제 2단의 2:1 병렬-직렬 변환부(603)는 단순한 회로로 형성될 수 있다. 따라서, 2:1 병렬-직렬 변환부(603)를 고속으로 작동하는 것은 용이하다.

도 23은 제 4 실시예의 병렬-직렬 변환기에서 사용될 수 있는 2:1 병렬-직렬 변환부의 또다른 예를 나타낸다. 도 19를 참조하여 상기에서 설명한 논리 요소 및 신호와 유사한 것들은 동일한 참조 번호를 붙여서, 그 설명을 생략한다.

도 23에 도시된 바와 같이 2:1 병렬-직렬 변환부(603A)에서, 셀렉터(671)는 1/2 주파수 분할기(674)에 의해 얻어지는 주파수 분할 클록(633A)에 따라서, 제 1 및 제 2 플립플롭 회로(641, 642)의 출력 단자(D)에 나타나는 2개의 출력 데이터 중 하나를 선택한다. 상기 선택된 출력 데이터(672)는 제 3 플립플롭 회로(673)의 데이터 입력 단자(D)에 출력된다. 상기 입력 클록(632)은 제 3 플립플롭회로(673)의 클록 입력 단자(C)에 공급되고, 또한 입력 클록(632)이 2로 분할되는 1/2 주파수 분할기(674)에 공급된다. 상기 주파수 분할된 클록은 셀렉터(671)의 선택 단자와 제 1 및 제 2 플립플롭 회로(641, 642)의 클록 입력 단자(C)에 클록(633A)으로서 공급된다.

도 19에 도시된 상기 2:1 병렬-직렬 변환부(603)에서, 제 1 및 제 3 플립플롭 회로(641, 643)을 통해서 데이터(617)의 타이밍을 변경함으로써 얻어지는 데이터(648)는 입력 클록(632)이 "1"인 경우에 선택되고 출력되는 것에 대하여, 제 2 플립플롭(642)을 통해서 데이터(627)의 타이밍을 변경함으로써 얻어지는 데이터(649)는 입력 클록(632)이 "0"인 경우에 선택되고 출력된다. 입력 클록(632)의 주파수는 출력 데이터(631)의 주파수의 절반이다.

한편, 도 23에 도시된 상기 2:1 병렬-직렬 변환부(603A)에서, 병렬인 데이터(617, 627)의 타이밍은, 2로 입력 클록(632)을 분할함으로써 얻어지는 클록(633A)을 갖고서 변경되고, 그 뒤 이와 같은 클록(633A)을 사용하여 선택한 결과가, 타이밍이 입력 클록(632)를 사용하여 리타이밍된 후, 출력 데이터(631)로서 출력된다. 따라서, 입력 클록(632)의 주파수는 출력 데이터(631)의 주파수와 동일하다.

상술한 바와 같이, 제 4 실시예에 따른 병렬-직렬 변환기(600)는, 제 1 및 제 2 병렬-직렬 변환부(601, 602)가 출력 데이터(631)의 비율의 절반인 비율을 갖는 데이터를 출력하는 그러한 구성을 갖는다. 따라서, 단순한 구성을 갖는 2:1 병렬-직렬 변환부(603)만으로도 고속의 출력 데이터(631)를 충분히 취급할 수 있게된다. 따라서, 전체 병렬-직렬 변환기(600)가 고속으로 작동될 수 있는 효과를 얻을 수 있다.

도 18에 도시된 것처럼 제 4 실시예에서, 상기 2:1 병렬-직렬 변환부(603)는 직렬 출력 데이터(631)를 생성하기 위해서 최종단(final stage)에서 사용된다.

2:1 비율이 아닌 n:1의 변환 비율을 갖는 병렬-직렬 변환기를 채택함으로써 변형예를 제공할 수 있다. 이와 같은 변형예에서는, 도 19에 도시된 입력 클록(632) 대신에 다상(multi-phase) 입력 클록이 데이터를 선택하는 데 사용되고, 직렬 데이터(631)를 출력하게 된다. 또한, 상기 n:1 병렬-직렬 변환기는 외부로부터 입력된 선택 제어에 따라 복수의 변환 비율에서 선택된 변환 비율로 병렬-직렬 변환을 행할 수 있다.

제 4 실시예에서, 상기 병렬-직렬 변환기(600)는 제 1단의 제 1 및 제 2 병렬-직렬 변환부(601, 602)와 제 2단의 2:1 병렬-직렬 변환부(603)로 이루어지는 2단 구성을 갖는다. 그러나, 3단 이상의 구성이 병렬-직렬 변환기(600)에 의해 채택될 수 있다. 각각이 복수의 병렬-직렬 변환 비율을 갖는 복수의 병렬-직렬 변환부를 다단 구성으로 접속함으로써, 설계 부담을 더욱 감소시킬 수 있으며 고속 동작을 얻을 수 있다는 효과를 얻을 수 있게 된다.

상술한 것처럼, 상기 실시예 또는 변형예에서, 상기 주파수 분할기는 하나의 주파수 분할된 클록을 생성하기 위해서 입력된 고속 클록을 분할한다. 본 발명에 따른 상기 직렬-병렬 또는 병렬-직렬 변환기는 상기 주파수 분할된 클록과 입력 고속 클록에 따라서만 작동한다. 따라서, 직렬-병렬 또는 병렬-직렬 변환기를 용이하게 설계한다.

또한, 상기 실시예에 따른 직렬-병렬 변환기에서, 상기 주파수 분할부는 리셋 단자를 갖고, 그것에 리셋 신호를 입력한다. 따라서, 직렬 데이터의 입력 패턴이 동기 패턴과 일치하는 경우, 리셋 신호를 생성하는 동기 패턴 검출부의 추가로, 출력된 병렬 데이터 내에 포함된 동기 패턴을 출력하는 것이 가능하다.

또한, 상기 예와 변형예에 있어서, 플립플롭 회로, AND 회로, OR 회로 등의 개별 회로는 단일 종단(single-ended) 회로라고 가정했었다. 그러나, 이들 개별 회로는 차동(differential) 회로로도 형성될 수 있다.

본 발명에 따르면, 각종의 변환 비율로 병렬-직렬 또는 직렬-병렬 변환을 행하는 것이 가능한 데이터 형식 변환기를 제공할 수 있다.

Claims (16)

1. 입력 클록과 동기(synchronizing)되는 직렬 입력 데이터를 병렬 출력 데이터로 변환하는 직렬에서 병렬로의 변환기(serial-to-parallel converter)에 있어서,

   하나의 주파수 분할된 클록을 생성하기 위해서 가변 주파수 분할 비율로 주파수 면에서 상기 입력 클록을 분할하는 주파수 분할기;

   n이 1보다 큰 정수로서 상기 가변 주파수 분할 비율에 따라서 결정되는 경우, 상기 직렬 입력 데이터를 n비트의 병렬 데이터로 변환하는 직렬에서 병렬로의 변환부; 및

   상기 하나의 주파수 분할된 클록으로 상기 n비트의 병렬 데이터를 동기하여, 상기 병렬 출력 데이터를 출력하는 동기부을 구비하는 것을 특징으로 하는 직렬에서 병렬로의 변환기.
2. 제 1 항에 있어서,

   상기 직렬에서 병렬로의 변환부는, 상기 입력 클록에 따라 상기 직렬 입력 데이터를 시프트하여 n비트의 직렬 입력 데이터를 저장하고, 상기 n비트의 직렬 입력 데이터를 상기 동기부에 병렬로 출력하는 데이터 시프트 회로인 것을 특징으로 하는 직렬에서 병렬로의 변환기.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 데이터 시프트 회로 내에 저장된 상기 n비트의 직렬 입력 데이터로부터 소정의 비트 패턴을 검출하는 패턴 검출기를 더 구비하고,

   상기 소정의 패턴 검출기는, 상기 소정의 비트 패턴이 발견되는 경우, 리셋 신호를 생성하고,

   상기 주파수 분할기는, 상기 리셋 신호가 생성되는 경우, 그 주파수 분할 동작을 개시하도록 리셋되어, 상기 동기부가 상기 소정의 비트 패턴을 포함하는 상기 병렬 출력 데이터를 출력하도록 만드는 것을 특징으로 하는 직렬에서 병렬로의 변환기.
4. 입력 클록과 동기되는 직렬 입력 데이터를 병렬 출력 데이터로 변환하는 직렬에서 병렬로의 변환기에 있어서,

   N이 1보다 큰 정수인 경우, 상기 직렬 입력 데이터를 상기 입력 클록으로부터 생성되는 제 1단(first-stage) 클록과 동기되는 N비트의 병렬 데이터로 변환하는 제 1단 직렬에서 병렬로의 변환부;

   하나의 주파수 분할된 클록을 생성하기 위해서 가변 주파수 분할 비율로 주파수 면에서 상기 제 1단 클록을 분할하는 주파수 분할기; 및

   상기 N비트의 병렬 데이터의 N비트 시퀀스(sequence)를 각각 수신하고, M이 1보다 큰 정수로서 상기 가변 주파수 분할 비율에 따라 결정되는 경우, 각각이 대응하는 비트 시퀀스를 M비트의 병렬 데이터로 변환하는, N개의 제 2단 직렬에서 병렬로의 변환부를 구비하고,

   상기 N개의 제 2단 직렬에서 병렬로의 변환부 각각은, 상기 M비트의 병렬 데이터를 상기 하나의 주파수 분할된 클록과 동기시킴으로써, 상기 병렬 출력 데이터로서 N ×M 비트의 동기된 병렬 데이터를 출력하는 동기부를 구비하는 것을 특징으로 하는 직렬에서 병렬로의 변환기.
5. 제 4 항에 있어서,

   상기 제 1단 직렬에서 병렬로의 변환부는 상기 입력 클록의 상승 및 하강 에지(edge) 양자의 타이밍에 따라 2비트의 시퀀스로 상기 직렬 입력 데이터를 분할하는 1:2 직렬에서 병렬로의 변환부이며,

   상기 제 1단 클록은 상기 입력 클록을 소정 시간 만큼 지연시킴으로써 생성되는 것을 특징으로 하는 직렬에서 병렬로의 변환기.
6. 제 4 항에 있어서,

   상기 제 1단 직렬에서 병렬로의 변환부는 상기 제 1단 클록을 생성하기 위해서 상기 입력 클록을 주파수 면에서 2로 분할하는 1/2 주파수 분할기를 구비하는 1:2 직렬에서 병렬로의 변환부이며,

   상기 1:2 직렬에서 병렬로의 변환부는 상기 입력 클록 및 상기 제 1단 클록에 따라 상기 직렬 입력 데이터를 2비트의 시퀀스로 분할하는 것을 특징으로 하는 직렬에서 병렬로의 변환기.
7. 제 4 항에 있어서,

   N이 3과 같거나 또는 3보다 큰 경우, 상기 입력 클록은 상기 직렬 입력 데이터를 N비트의 시퀀스로 분할하는 데 사용되는 다상 클록(multiphase clock)인 것을 특징으로 하는 직렬에서 병렬로의 변환기.
8. 입력 클록과 동기되는 직렬 입력 데이터를 병렬 출력 데이터로 변환하는 직렬에서 병렬로의 변환기에 있어서,

   N이 1보다 큰 정수인 경우, 상기 직렬 입력 데이터를 상기 입력 클록으로부터 생성되는 제 1 클록과 동기되는 N비트의 병렬 데이터로 변환하는 제 1 직렬에서 병렬로의 변환부; 및

   다단(multistage) 트리 구조로 배열된 복수의 직렬에서 병렬로의 변환부를 구비하고,

   각 단에 포함된 직렬에서 병렬로의 변환부 각각은 이전 단에 포함된 이전 직렬에서 병렬로의 변환부에 의해 생성된 병렬 데이터의 대응하는 비트 시퀀스를 수신하고, 상기 대응하는 비트 시퀀스를 병렬 데이터로 변환하여, 다음 단에 포함된 상이한 다음 직렬에서 병렬로의 변환부로 상기 병렬 데이터의 비트 시퀀스 각각을 출력함으로써, 복수의 최종 단의 직렬에서 병렬로의 변환부가 상기 병렬 출력 데이터를 출력하고,

   각 단은,

   현재 단의 제 1 클록을 생성하기 위해서 이전 단의 제 1 클록을 가변 주파수분할 비율로 주파수 면에서 분할하는 주파수 분할기; 및

   복수의 직렬에서 병렬로의 변환부를 구비하고,

   상기 복수의 직렬에서 병렬로의 변환부 각각은,

   n이 1보다 큰 정수이며 상기 가변 주파수 분할 비율에 따라 결정되는 경우, n비트의 병렬 데이터를 생성하기 위해서 상기 직렬 입력 데이터를 시프트하는 데이터 시프터(shifter); 및

   현재 단의 병렬 데이터를 생성하기 위해서, 상기 현재 단의 제 1 클록으로 상기 n비트의 병렬 데이터를 동기시키는 동기부를 구비하고,

   상기 현재 단의 병렬 데이터의 비트 시퀀스 각각이 다음 단에 포함된 대응하는 직렬에서 병렬로의 변환부로 출력되는 것을 특징으로 하는 직렬에서 병렬로의 변환기.
9. 병렬 입력 데이터를 출력 동기 클록(output sync clock)과 동기되는 직렬 출력 데이터로 변환하는 병렬에서 직렬로의 변환기(parallel-to-serial converter)에 있어서,

   하나의 주파수 분할된 클록을 생성하기 위해서 가변 주파수 분할 비율로 주파수 면에서 상기 출력 동기 클록을 분할하는 주파수 분할기;

   상기 병렬 입력 데이터를 저장하는 병렬 데이터 스토리지(storage);

   n이 1보다 큰 정수로서 상기 가변 주파수 분할 비율에 따라 결정되는 경우, 상기 하나의 주파수 분할된 클록에 따라 상기 병렬 데이터 스토리지로부터 n비트의병렬 데이터를 판독하는 병렬 데이터 판독기; 및

   상기 출력 동기 클록에 따라 상기 n비트의 병렬 입력 데이터를 상기 출력 직렬 데이터로 변환하는 병렬에서 직렬로의 변환부를 구비하는 것을 특징으로 하는 병렬에서 직렬로의 변환기.
10. 병렬 입력 데이터를 출력 동기 클록과 동기되는 직렬 출력 데이터로 변환하는 병렬에서 직렬로의 변환기에 있어서,

    하나의 주파수 분할된 클록을 생성하기 위해서 가변 주파수 분할 비율로 주파수 면에서, 상기 출력 동기 클록으로부터 생성되는 동기 클록을 분할하는 주파수 분할기;

    그 각각이 상기 병렬 입력 데이터의 병렬 비트의 상이한 그룹을 변환하여 하나의 비트 시퀀스를 생성하는 복수의 제 1 병렬에서 직렬로의 변환부; 및

    상기 동기 클록에 따라 상기 복수의 제 1 병렬에서 직렬로의 변환부로부터 각각 수신된 비트 시퀀스를 변환하여, 상기 출력 동기 클록에 따라 상기 직렬 출력 데이터를 출력하는 제 2 병렬에서 직렬로의 변환부를 구비하고,

    상기 제 1 병렬에서 직렬로의 변환부 각각은,

    상기 병렬 입력 데이터의 대응하는 병렬 비트의 그룹을 저장하는 병렬 데이터 스토리지;

    n이 1보다 큰 정수로서 상기 가변 주파수 분할 비율에 따라 결정되는 경우, 상기 하나의 주파수 분할된 클록에 따라 상기 병렬 데이터 스토리지로부터 n비트의병렬 데이터를 판독하는 병렬 데이터 판독기; 및

    상기 동기 클록에 따라 상기 n비트의 병렬 입력 데이터를 상기 비트 시퀀스로 변환하는 병렬에서 직렬로의 변환부를 구비하는 것을 특징으로 하는 병렬에서 직렬로의 변환기.
11. 제 10 항에 있어서,

    상기 제 2 병렬에서 직렬로의 변환부는 2개의 제 1 병렬에서 직렬로의 변환부로부터 수신된 2개의 비트 시퀀스를 변환하여 상기 출력 동기 클록의 상승 및 하강 에지 양자의 타이밍에 따라 상기 직렬 출력 데이터를 출력하는 2:1 병렬에서 직렬로의 변환부이고, 상기 동기 클록은 상기 출력 동기 클록을 소정 시간만큼 지연함으로써 생성되는 것을 특징으로 하는 병렬에서 직렬로의 변환기.
12. 제 10 항에 있어서,

    상기 제 2 병렬에서 직렬로의 변환부는 상기 동기 클록을 생성하기 위해서 주파수 면에서 2로 상기 출력 동기 클록을 분할하는 1/2 주파수 분할기를 구비하는 2:1 병렬에서 직렬로의 변환부이며, 상기 2:1 병렬에서 직렬로의 변환부는 2개의 제 1 병렬에서 직렬로의 변환부로부터 수신된 2개의 제 1 비트 시퀀스를 합성하여 상기 출력 동기 클록과 상기 동기 클록에 따라 상기 직렬 출력 데이터를 출력하는 것을 특징으로 하는 병렬에서 직렬로의 변환기.
13. 제 10 항에 있어서,

    상기 출력 동기 클록은 상기 복수의 제 1 병렬에서 직렬로의 변환부로부터 각각 수신된 상기 비트 시퀀스를 합성하여 상기 직렬 출력 데이터를 출력하는 데 사용되는 다상 클록인 것을 특징으로 하는 병렬에서 직렬로의 변환기.
14. 병렬 입력 데이터를 출력 동기 클록과 동기되는 직렬 출력 데이터로 변환하는 병렬에서 직렬로의 변환기에 있어서,

    다단 트리 구조로 배열되어, 각 단에 포함된 각각의 병렬에서 직렬로의 변환부는 대응하는 이전 단의 병렬에서 직렬로의 변환부로부터 이전 비트 시퀀스를 수신하여 이를 하나의 비트 시퀀스로 변환하고, 다음 단에 포함된 대응하는 병렬에서 직렬로의 변환부로 출력시키는 복수의 병렬에서 직렬로의 변환부; 및

    복수의 이전 단의 병렬에서 직렬로의 변환부로부터 각각 수신된 비트 시퀀스를 변환하여 상기 직렬 출력 데이터를 출력하는 최종 병렬에서 직렬로의 변환부를 구비하고,

    각 단은,

    현재 단의 판독 동기 클록을 생성하기 위해서 가변 주파수 분할 비율로 주파수 면에서, 다음 단에서 생성되는 판독 동기 클록인 다음 단의 판독 동기 클록을 분할하는 주파수 분할기; 및

    복수의 병렬에서 직렬로의 변환부를 구비하고,

    상기 복수의 병렬에서 직렬로의 변환부 각각은,

    상기 대응하는 이전 단의 병렬에서 직렬로의 변환부로부터 이전 비트 시퀀스를 저장하는 병렬 데이터 스토리지;

    n이 1보다 큰 정수로서 상기 가변 주파수 분할 비율에 따라 결정되는 경우, 상기 현재 단의 판독 동기 클록에 따라 상기 병렬 데이터 스토리지로부터 n비트의 병렬 데이터를 판독하는 병렬 데이터 판독기; 및

    상기 다음 단의 판독 동기 클록에 따라 상기 n비트의 병렬 데이터를 상기 비트 시퀀스로 변환하는 병렬에서 직렬로의 변환부를 구비하는 것을 특징으로 하는 병렬에서 직렬로의 변환기.
15. 제 1 항에 있어서,

    상기 직렬에서 병렬로의 변환부는 차동 모드(differential mode)로 동작하는 것을 특징으로 하는 직렬에서 병렬로의 변환기.
16. 제 8 항에 있어서,

    상기 병렬에서 직렬로의 변환부는 차동 모드로 동작하는 것을 특징으로 하는 병렬에서 직렬로의 변환기.