[go: up one dir, main page]

JP6608475B2 - Ｔｆｔアレイ基板 - Google Patents

Ｔｆｔアレイ基板 Download PDF

Info

Publication number
JP6608475B2
JP6608475B2 JP2018047940A JP2018047940A JP6608475B2 JP 6608475 B2 JP6608475 B2 JP 6608475B2 JP 2018047940 A JP2018047940 A JP 2018047940A JP 2018047940 A JP2018047940 A JP 2018047940A JP 6608475 B2 JP6608475 B2 JP 6608475B2
Authority
JP
Japan
Prior art keywords
electrode
tft
capacitor
contact hole
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018047940A
Other languages
English (en)
Other versions
JP2018109787A (ja
Inventor
元 世 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of JP2018109787A publication Critical patent/JP2018109787A/ja
Application granted granted Critical
Publication of JP6608475B2 publication Critical patent/JP6608475B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Description

本発明は、薄膜トランジスタアレイ基板及びそれを含む表示装置に関する。
有機発光表示装置、液晶表示装置のような表示装置は、薄膜トランジスタ(Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ)、キャパシタ及び複数の配線を含む。
表示装置が製作される基板は、ＴＦＴ、キャパシタ及び配線の微細パターンで形成され、前記ＴＦＴ、キャパシタ及び配線の間の複雑な連結によって、表示装置が作動する。
最近、コンパクトで高解像度のディスプレイへの要求増大によって、表示装置に含まれたＴＦＴ、キャパシタ及び配線間の効率的な空間配置及び連結構造に対する要求が高まっている。
韓国公開特許第１０−２００９−００４１２８４号公報
本発明が解決しようとする課題は、空間配置及び連結構造が効率的なＴＦＴアレイ基板及びそれを含む表示装置を提供することである。
前記課題を達成するために、本発明の一側面によれば、ＴＦＴに含まれたアクティブ層、ゲート電極、ソース電極、及びドレイン電極の中で選択された第１導電層と、少なくとも一つ以上の絶縁層を介して、前記第１導電層と異なる層に配された第２導電層と、前記第１導電層上に形成された第１コンタクトホール、及び前記第２導電層上に形成された第２コンタクトホールが前記絶縁層によって分離されず、一体に形成されたノードコンタクトホールと、前記ノードコンタクトホールに形成され、前記第１導電層と第２導電層を連結する連結ノードと、を備えるＴＦＴアレイ基板を提供する。
前記連結ノードは、前記第１導電層及び第２導電層と異なる層に配される。
前記ノードコンタクトホールが形成される領域で、前記第１導電層と前記第２導電層の一部が重畳される。
前記第１コンタクトホールと第２コンタクトホールとの間には、前記絶縁層によるバンクが形成されない。
前記第１導電層及び第２導電層のうち一つは、前記アクティブ層と同じ層に形成される。
前記第１導電層及び第２導電層のうち一つは、前記アクティブ層と同じ材料で形成される。
前記絶縁層は、前記第１導電層と第２導電層との間に形成された第１絶縁層と、前記第１導電層及び第２導電層のうち、さらに上に形成された層と前記連結ノードとの間に形成された第２絶縁層と、を備える。
前記ノードコンタクトホールが形成される領域で、前記第１導電層と前記第２導電層との一部が重畳される領域には、前記第２絶縁層が形成されない。
本発明の他の側面によれば、一つ以上のＴＦＴ及び一つ以上のキャパシタを含み、複数の配線に連結された画素回路、及び前記画素回路と連結された表示素子を含む複数の画素と、前記画素に位置し、前記ＴＦＴに含まれたアクティブ層、ゲート電極、ソース電極及びドレイン電極のうちで選択された第１導電層と、前記画素に位置し、少なくとも一つ以上の絶縁層を介して、前記第１導電層と異なる層に配された第２導電層と、前記第１導電層上に形成された第１コンタクトホール、及び前記第２導電層上に形成された第２コンタクトホールが前記絶縁層によって分離されず、一体に形成されたノードコンタクトホールと、前記ノードコンタクトホールに形成され、前記第１導電層と第２導電層とを連結する連結ノードと、を備える表示装置を提供する。
前記連結ノードは、前記第１導電層及び第２導電層と異なる層に配される。
前記ノードコンタクトホールが形成される領域で、前記第１導電層と前記第２導電層との一部が重畳される。
前記第１コンタクトホールと第２コンタクトホールとの間には、前記絶縁層によるバンクが形成されない。
前記第２導電層は、前記キャパシタの電極である。
前記第２導電層は、前記配線から延びた層である。
前記連結ノードは、前記配線のうち、前記画素回路にデータ信号を供給するデータ配線と同一層に形成される。
前記第１導電層及び第２導電層のうち一つは、前記アクティブ層と同一層に形成される。
前記第１導電層及び第２導電層のうち一つは、前記アクティブ層と同一材料で形成される。
前記第１導電層及び第２導電層のうち一つは、ドーピングされたポリシリコンである。
前記絶縁層は、前記第１導電層と第２導電層との間に形成された第１絶縁層と、前記第１導電層と第２導電層のうち、さらに上に形成された層と前記連結ノードとの間に形成された第２絶縁層と、を備える。
前記ノードコンタクトホールが形成される領域で、前記第１導電層と前記第２導電層との一部が重畳される領域には、前記第２絶縁層が形成されない。
前記表示素子は、第１電極、第２電極、及び前記第１電極と第２電極との間に配された有機発光層を備える。
前記有機発光素子と前記連結ノードとの間に、平坦化層が形成される。
本発明のさらに他の側面によれば、一つ以上のＴＦＴ及び一つ以上のキャパシタを含み、複数の配線に連結された画素回路、及び前記画素回路と連結された表示素子を含む複数の画素と、前記画素に位置する第１導電層と、前記画素に位置し、少なくとも一つ以上の絶縁層を介して、前記第１導電層と異なる層に配された第２導電層と、前記第１導電層上に形成された第１コンタクトホール、及び前記第２導電層上に形成された第２コンタクトホールが前記絶縁層によって分離されず、一体に形成されたノードコンタクトホールと、前記ノードコンタクトホールに形成され、前記第１導電層と第２導電層とを連結する連結ノードと、を備える表示装置を提供する。
前記第１導電層は、前記ＴＦＴに含まれたアクティブ層、ゲート電極、ソース電極及びドレイン電極のうちで選択される。
前記表示素子は、第１電極、第２電極、及び前記第１電極と第２電極との間に配された有機発光層を備える。
前記有機発光素子と前記連結ノードとの間に、平坦化層が形成される。
本発明によれば、ノードコンタクトホールを絶縁層によって分離されないように一体に形成するため、ノードコンタクトホールを分離して形成することに比べて、設計マージンを減らせる。したがって、空間の利用を最大化し、高解像度の画素設計が可能である。
本発明の第１実施形態による有機発光表示装置の画素を概略的に示す図面である。 図１のＡ−Ａ'による断面図である。 図１に示された画素を示す回路図である。 図１に示された画素を示す断面図である。 図１の比較例による有機発光表示装置の画素を概略的に示す図面である。 図５のＢ−Ｂ'による断面図である。 本発明の第２実施形態による有機発光表示装置の画素を概略的に示す図面である。 図７のＣ−Ｃ'による断面図である。 図７に示された画素を示す回路図である。 図７に示された画素を示す断面図である。 図７の比較例による有機発光表示装置の画素を概略的に示す図面である。 図１１のＤ−Ｄ'による断面図である。
以下、添付した図面を参照して、本発明の多様な実施形態について、当業者が容易に実施できるように詳細に説明する。本発明は、多様な形態で具現され、ここで説明する実施形態に限定されない。
本発明を明確に説明するために、説明と関係ない部分は省略し、明細書全体を通じて、同一または類似した構成要素には、同じ参照符号を付ける。
また、多様な実施形態において、同じ構成を有する構成要素には、同じ符号を使って、代表的なものとして第１実施形態で説明し、その他の実施形態では、第１実施形態と異なる構成を中心に説明する。
また、図面に示された各構成のサイズ及び厚さは、説明の便宜のために、任意に示したので、本発明は、必ずしも図示されたものに限定されない。
図面で、複数の層及び領域を明確に表現するために、厚さを拡大して示した。そして、図面で、説明の便宜のために、一部の層及び領域の厚さを誇張して示した。層、膜、領域、板などの部分が、他の部分の"上に"あるという時、これは、他の部分"真上に"ある場合だけでなく、その中間にさらに他の部分がある場合も含む。
また、明細書全体で、ある部分がある構成要素を"含む"という時、これは、特に逆となる記載がない限り、他の構成要素を除くものではなく、他の構成要素をさらに含むことを意味する。また、明細書全体で、"〜上に"とは、対象部分の上または下に位置することを意味し、必ずしも重力方向を基準として、上側に位置することを意味しない。
また、添付図面では、一つの画素に２個の薄膜トランジスタ(Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ)及び１個のキャパシタ(Ｃａｐａｃｉｔｏｒ)を備える２Ｔｒ−１Ｃａｐ構造の能動駆動(ＡＭ：Ａｃｔｉｖｅ Ｍａｔｒｉｘ)と、６個のＴＦＴ及び２個のキャパシタを備える６Ｔｒ−２Ｃａｐ構造の能動駆動型有機発光表示装置と、を示しているが、本発明は、これに限定されるものではない。したがって、有機発光表示装置は、一つの画素に複数のＴＦＴ及び一つ以上のキャパシタを備え、別途の配線がさらに形成されるか、または既存の配線が省略されて、多様な構造を有するように形成する。ここで、画素は、画像を表示する最小単位であり、有機発光表示装置は、複数の画素を通じて画像を表示する。
以下、図１ないし図４を参照して、本発明の第１実施形態による有機発光表示装置を説明する。
図１は、本発明の第１実施形態による有機発光表示装置の画素を概略的に示した図面であり、図２は、図１のＡ−Ａ'による断面図であり、図３は、図１に示された画素を示した回路図であり、図４は、図１に示された画素を示した断面図である。
図１ないし図４に示したように、本発明の第１実施形態による有機発光表示装置の画素１００は、２個のＴＦＴ及び１個のキャパシタを備える。
画素１００は、第１電源ＥＬＶＤＤと第２電源ＥＬＶＳＳとの間に接続される有機発光素子(ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ)と、前記第１電源ＥＬＶＤＤと有機発光素子ＯＬＥＤとの間に接続されて、前記有機発光素子ＯＬＥＤに供給される駆動電源を制御する画素回路１５０と、を備える。
有機発光素子ＯＬＥＤのアノード電極ＥＬ１は、画素回路１５０を経由して第１電源ＥＬＶＤＤに連結された駆動電源ラインＥＬＶＤＤＬに接続され、有機発光素子ＯＬＥＤのカソード電極ＥＬ２は、第２電源ＥＬＶＳＳに接続される。このような有機発光素子ＯＬＥＤは、第１電源ＥＬＶＤＤから画素回路１５０を経て駆動電源が供給され、第２電源ＥＬＶＳＳから共通電源が供給される時、有機発光素子ＯＬＥＤに流れる駆動電流に対応する輝度で発光する。
画素回路１５０は、第１ＴＦＴ Ｔ１、第２ＴＦＴ Ｔ２、及び第１キャパシタＣ１を含む。
第１ＴＦＴ Ｔ１は、駆動電源ラインＥＬＶＤＤＬと有機発光素子ＯＬＥＤとの間に連結され、画素１００の発光期間に、データ信号に対応する駆動電源を第１電源ＥＬＶＤＤから有機発光素子ＯＬＥＤに供給する。すなわち、第１ＴＦＴ Ｔ１は、画素１００の駆動トランジスタとして機能する。第１ＴＦＴ Ｔ１は、第１アクティブ層Ａ１、第１ゲート電極Ｇ１、第１ソース電極Ｓ１及び第１ドレイン電極Ｄ１を含む。
第１アクティブ層Ａ１は、ポリシリコンを含み、ドーピング物質がドーピングされたソース領域及びドレイン領域と、ソース領域とドレイン領域との間に位置するチャネル領域と、を含む。第１アクティブ層Ａ１は、基板ＳＵＢに形成されたバッファ層ＢＵとゲート絶縁膜ＧＩとの間に位置している。
第１ゲート電極Ｇ１は、ゲート絶縁膜ＧＩと層間絶縁膜ＩＬＤとの間に位置している。第１ゲート電極Ｇ１は、ノードコンタクトホールＮＯＤＣＮＴに形成された連結ノードＣＮＯＤを通じて、第１ゲート電極Ｇ１に隣接する第１キャパシタＣ１の第１キャパシタ電極ＣＥ１と連結される。
第１ソース電極Ｓ１は、駆動電源ラインＥＬＶＤＤＬと連結されている。
第１ドレイン電極Ｄ１は、有機発光素子ＯＬＥＤのアノード電極ＥＬ１と連結されている。
第２ＴＦＴ Ｔ２は、データラインＤＡｍと第１ＴＦＴ Ｔ１との間に連結され、スキャンラインＳＣｎからスキャン信号が供給される時、データラインＤＡｍから供給されるデータ信号を画素１００の内部に伝達する。すなわち、第２ＴＦＴ Ｔ２は、画素１００のスイッチングトランジスタとして機能する。第２ＴＦＴ Ｔ２は、第２アクティブ層Ａ２、第２ゲート電極Ｇ２、第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２を含む。
第２アクティブ層Ａ２は、ポリシリコンを含み、ドーピング物質がドーピングされたソース領域及びドレイン領域と、ソース領域とドレイン領域との間に位置するチャネル領域と、を含む。第２アクティブ層Ａ２は、基板ＳＵＢに形成されたバッファ層ＢＵとゲート絶縁膜ＧＩとの間に位置している。
第２ゲート電極Ｇ２は、スキャンラインＳＣｎと連結されており、第１ゲート電極Ｇ１及びスキャンラインＳＣｎと同じ層に位置している。すなわち、第２ゲート電極Ｇ２と第２アクティブ層Ａ２との間には、ゲート絶縁膜ＧＩが位置している。
第２ソース電極Ｓ２は、データラインＤＡｍと連結されている。
第２ドレイン電極Ｄ２は、第１ＴＦＴ Ｔ１の第１ゲート電極Ｇ１と連結されている。
一方、図４には、本発明の第１実施形態による有機発光表示装置の第１ＴＦＴ Ｔ１の第１ソース電極Ｓ１及び第１ドレイン電極Ｄ１、並びに第２ＴＦＴ Ｔ２の第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２が、第１アクティブ層Ａ１及び第２アクティブ層Ａ２のそれぞれと異なる層に形成されていると示されているが、これに限定されず、本発明の他の実施形態による有機発光表示装置の第１ＴＦＴの第１ソース電極と第１ドレイン電極、及び第２ＴＦＴの第２ソース電極と第２ドレイン電極のそれぞれは、第１アクティブ層及び第２アクティブ層のそれぞれと選択的に同じ層に形成される。
第１キャパシタＣ１は、データプログラミング期間に画素１００の内部に供給されるデータ信号を保存し、それを１フレームの間に維持するためのものであって、第１電源ＥＬＶＤＤと、第１ＴＦＴ Ｔ１の第１ゲート電極Ｇ１との間に連結される。すなわち、第１キャパシタＣ１は、ストレージキャパシタとして機能する。第１キャパシタＣ１は、第１キャパシタ電極ＣＥ１及び第２キャパシタ電極ＣＥ２を含む。
第１キャパシタ電極ＣＥ１は、ノードコンタクトホールＮＯＤＣＮＴに形成された連結ノードＣＮＯＤを通じて、前述した第１ＴＦＴ Ｔ１の第１ゲート電極Ｇ１と連結されている。第１キャパシタ電極ＣＥ１は、第１アクティブ層Ａ１及び第２アクティブ層Ａ２と同じ層に位置している。すなわち、第１キャパシタ電極ＣＥ１は、ドーピング物質がドーピングされたポリシリコンで形成される。
第２キャパシタ電極ＣＥ２は、駆動電源ラインＥＬＶＤＤＬと連結されている。
第１ＴＦＴ Ｔ１の第１ドレイン電極Ｄ１は、ビアホールＶＩＡを通じて有機発光素子ＯＬＥＤが連結されている。
有機発光素子ＯＬＥＤは、平坦化層ＰＬを介して第１ドレイン電極Ｄ１上に位置し、第１ドレイン電極Ｄ１と接続されたアノード電極ＥＬ１と、有機発光層ＥＬ及び第２電源ＥＬＶＳＳと連結されたカソード電極ＥＬ２と、を含む。有機発光層ＥＬは、画素定義層ＰＤＬによって、その位置が決定され、カソード電極ＥＬ２は、画素定義層ＰＤＬの全体にかけて位置する。
図１及び図２を参照すれば、第１キャパシタＣ１の第１キャパシタ電極ＣＥ１と第１ＴＦＴ Ｔ１の第１ゲート電極Ｇ１との間には、ゲート絶縁膜ＧＩが形成され、第１ＴＦＴ Ｔ１の第１ゲート電極Ｇ１と連結ノードＣＮＯＤとの間には、層間絶縁膜ＩＬＤが形成されている。
第１キャパシタＣ１の第１キャパシタ電極ＣＥ１は、ゲート絶縁膜ＧＩ及び層間絶縁膜ＩＬＤに形成された第１コンタクトホールＣＮＴ１を通じて連結ノードＣＮＯＤと接続し、第１ＴＦＴ Ｔ１の第１ゲート電極Ｇ１は、層間絶縁膜ＩＬＤに形成された第２コンタクトホールＣＮＴ２を通じて連結ノードＣＮＯＤと接続する。すなわち、第１キャパシタＣ１の第１キャパシタ電極ＣＥ１と、第１ＴＦＴ Ｔ１の第１ゲート電極Ｇ１とは、それぞれ異なる層に形成されているが、同じ連結ノードＣＮＯＤを通じて互いに連結される。
この時、第１コンタクトホールＣＮＴ１と第２コンタクトホールＣＮＴ２は、ゲート絶縁膜ＧＩや層間絶縁膜ＩＬＤによって分離されず、一つの統合されたノードコンタクトホールＮＯＤＣＮＴを形成する。すなわち、ノードコンタクトホールＮＯＤＣＮＴは、ゲート絶縁膜ＧＩや層間絶縁膜ＩＬＤによるバンクなしに一体に形成される。
ノードコンタクトホールＮＯＤＣＮＴが形成される領域で、第１キャパシタＣ１の第１キャパシタ電極ＣＥ１と、第１ＴＦＴ Ｔ１の第１ゲート電極Ｇ１とは、一部重畳された領域ＯＬが形成され、重畳された領域ＯＬでは、層間絶縁膜ＩＬＤが形成されない。
もし、第１コンタクトホールＣＮＴ１と第２コンタクトホールＣＮＴ２とを分離して、ノードコンタクトホールを形成すれば、第１コンタクトホールＣＮＴ１と第２コンタクトホールＣＮＴ２との間にバンクを形成する絶縁層を形成せねばならない。しかし、本発明の実施形態によれば、第１コンタクトホールＣＮＴ１と第２コンタクトホールＣＮＴ２とが分離されず、一体に形成されるため、第１コンタクトホールＣＮＴ１と第２コンタクトホールＣＮＴ２との間にバンクを形成する必要がない。したがって、画素設計時、バンク形成のための設計マージンを減らして、空間の利用を最大化する。このように節約された空間は、キャパシタの面積を増大させる用途として使われるので、高解像度の画素設計を可能にする。
以下、本発明の第１実施形態の比較例による有機発光表示装置を説明する。図５は、図１の比較例による有機発光表示装置の画素を概略的に示した図面であり、図６は、図５のＢ−Ｂ'による断面図である。
図５及び図６を参照すれば、有機発光表示装置の画素１００#Ｃは、本発明の第１実施形態と同様に、２個のＴＦＴ Ｔ１,Ｔ２及び１個のキャパシタＣ１を備える。以下、ノードコンタクトホールＮＯＤＣＮＴが形成される部分を重点として、本発明の第１実施形態との差異点を説明する。
第１キャパシタＣ１の第１キャパシタ電極ＣＥ１と、第１ＴＦＴ Ｔ１の第１ゲート電極Ｇ１とは、重畳されず、分離されている。
第１キャパシタＣ１の第１キャパシタ電極ＣＥ１は、ゲート絶縁膜ＧＩ及び層間絶縁膜ＩＬＤに形成された第１コンタクトホールＣＮＴ１を通じて、連結ノードＣＮＯＤと接続する。
第１ＴＦＴ Ｔ１の第１アクティブ層Ａ１と第１ゲート電極Ｇ１との間には、ゲート絶縁膜ＧＩが形成され、第１ゲート電極Ｇ１と連結ノードＣＮＯＤとの間には、層間絶縁膜ＩＬＤが形成されている。第１ゲート電極Ｇ１は、層間絶縁膜ＩＬＤに形成された第２コンタクトホールＣＮＴ２を通じて、連結ノードＣＮＯＤと接続する。
この時、第１コンタクトホールＣＮＴ１及び第２コンタクトホールＣＮＴ２は、前述した本発明の第１実施形態のように、一体に統合されず、第１コンタクトホールＣＮＴ１と第２コンタクトホールＣＮＴ２との間に、ゲート絶縁膜ＧＩ及び層間絶縁膜ＩＬＤによるバンクＢＫが形成されて、ノードコンタクトホールＮＯＤＣＮＴは、バンクＢＫによって空間が分離される。したがって、第１コンタクトホールＣＮＴ１と第２コンタクトホールＣＮＴ２との間にバンクＢＫを形成する絶縁層を形成するための設計マージンを割り当てねばならないので、画素設計時、空間の利用に制約を受ける。このような空間上の制約によって、キャパシタの面積を大きく設計できないので、高解像度の画素設計に不利である。
以下、図７ないし図１０を参照して、本発明の第２実施形態による有機発光表示装置を説明する。
図７は、本発明の第２実施形態による有機発光表示装置の画素を概略的に示した図面であり、図８は、図７のＣ−Ｃ'による断面図であり、図９は、図７に示された画素を示した回路図であり、図１０は、図７に示された画素を示した断面図である。
図７ないし図１０に示されたように、本発明の第２実施形態による有機発光表示装置の画素２００は、６個のＴＦＴ及び２個のキャパシタを備える。
画素回路２５０は、第１ＴＦＴ Ｔ１、第２ＴＦＴ Ｔ２、第３ＴＦＴ Ｔ３、第４ＴＦＴ Ｔ４、第５ＴＦＴ Ｔ５、第６ＴＦＴ Ｔ６、第１キャパシタＣ１及び第２キャパシタＣ２を備える。
第１ＴＦＴ Ｔ１は、駆動電源ラインＥＬＶＤＤＬと有機発光素子ＯＬＥＤとの間に連結され、画素２００の発光期間にデータ信号に対応する駆動電源を、第１電源ＥＬＶＤＤから有機発光素子ＯＬＥＤに供給する。すなわち、第１ＴＦＴ Ｔ１は、画素２００の駆動トランジスタとして機能する。第１ＴＦＴ Ｔ１は、第１アクティブ層Ａ１、第１ゲート電極Ｇ１、第１ソース電極Ｓ１及び第１ドレイン電極Ｄ１を備える。
第１アクティブ層Ａ１は、ポリシリコンを含み、ドーピング物質がドーピングされたソース領域及びドレイン領域と、ソース領域とドレイン領域との間に位置するチャネル領域と、を備える。第１アクティブ層Ａ１は、基板ＳＵＢに形成されたバッファ層ＢＵとゲート絶縁膜ＧＩとの間に位置している。
第１ゲート電極Ｇ１は、第１キャパシタＣ１の第１キャパシタ電極ＣＥ１と連結されており、第１スキャンラインＳＣｎ、第２スキャンラインＳＣｎ−１、及び初期化電源ラインＶｉｎｉｔと同じ層に位置している。
第１ソース電極Ｓ１は、第５ＴＦＴ Ｔ５を経由して、駆動電源ラインＥＬＶＤＤＬと連結されている。
第１ドレイン電極Ｄ１は、第６ＴＦＴ Ｔ６を経由して、有機発光素子ＯＬＥＤと連結されている。
第２ＴＦＴ Ｔ２は、データラインＤＡｍと第１ＴＦＴ Ｔ１との間に連結され、第２スキャンラインＳＣｎ−１からスキャン信号が供給される時、データラインＤＡｍから供給されるデータ信号を画素２００の内部に伝達する。すなわち、第２ＴＦＴ Ｔ２は、画素２００のスイッチングトランジスタとして機能する。第２ＴＦＴ Ｔ２は、第２アクティブ層Ａ２、第２ゲート電極Ｇ２、第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２を備える。
第２アクティブ層Ａ２は、ポリシリコンを含み、ドーピング物質がドーピングされたソース領域及びドレイン領域と、ソース領域とドレイン領域との間に位置するチャネル領域と、を備える。第２アクティブ層Ａ２は、基板ＳＵＢに形成されたバッファ層ＢＵとゲート絶縁膜ＧＩとの間に位置している。
第２ゲート電極Ｇ２は、第１スキャンラインＳＣｎと連結されている。
第２ソース電極Ｓ２は、データラインＤＡｍと連結されている。
第２ドレイン電極Ｄ２は、第１ＴＦＴ Ｔ１の第１ソース電極Ｓ１と連結されている。
第３ＴＦＴ Ｔ３は、第１ＴＦＴ Ｔ１の第１ドレイン電極Ｄ１と第１ゲート電極Ｇ１との間に連結され、画素２００の内部にデータ信号が供給される時、第１ＴＦＴ Ｔ１をダイオード形態に連結して、第１ＴＦＴ Ｔ１のしきい電圧を補償する。すなわち、第３ＴＦＴ Ｔ３は、画素２００の補償トランジスタとして機能する。第３ＴＦＴ Ｔ３は、第３アクティブ層Ａ３、第３ゲート電極Ｇ３、第３ソース電極Ｓ３及び第３ドレイン電極Ｄ３を備える。
第３アクティブ層Ａ３は、ポリシリコンを含み、ドーピング物質がドーピングされたソース及びドレイン領域と、ソース領域とドレイン領域との間に位置するチャネル領域と、を備える。第３アクティブ層Ａ３は、基板ＳＵＢに形成されたバッファ層ＢＵとゲート絶縁膜ＧＩとの間に位置している。
第３ゲート電極Ｇ３は、第１スキャンラインＳＣｎと連結されている。
第３ソース電極Ｓ３は、第１ＴＦＴ Ｔ１の第１ドレイン電極Ｄ１と連結されている。
第３ドレイン電極Ｄ３は、第１ＴＦＴ Ｔ１の第１ゲート電極Ｇ１と連結されている。
第４ＴＦＴ Ｔ４は、初期化電源ラインＶｉｎｉｔと、第１ＴＦＴ Ｔ１の第１ゲート電極Ｇ１との間に連結され、画素２００にデータ信号が入力されるデータプログラミング期間に、前記データ信号が画素２００の内部に円滑に供給されるように、前記データプログラミング期間に、前記初期化期間に第２スキャンラインＳＣｎ−１からスキャン信号が供給される時、初期化電源ラインＶｉｎｉｔから供給される初期化電源を画素２００の内部に伝達して、第１ＴＦＴ Ｔ１を初期化する。すなわち、第４ＴＦＴ Ｔ４は、画素２００のスイッチングトランジスタとして機能する。第４ＴＦＴ Ｔ４は、第４アクティブ層Ａ４、第４ゲート電極Ｇ４、第４ソース電極Ｓ４及び第４ドレイン電極Ｄ４を備える。
第４アクティブ層Ａ４は、ポリシリコンを含み、ドーピング物質がドーピングされたソース領域及びドレイン領域と、ソース領域とドレイン領域との間に位置するチャネル領域と、を備える。第４アクティブ層Ａ４は、基板ＳＵＢに形成されたバッファ層ＢＵとゲート絶縁膜ＧＩとの間に位置している。
第４ゲート電極Ｇ４は、第２スキャンラインＳＣｎ−１と連結されている。
第４ソース電極Ｓ４は、ノードコンタクトホールＮＯＤＣＮＴを通じて連結された連結ノードＣＮＯＤによって、初期化電源ラインＶｉｎｉｔと連結されている。第４ソース電極Ｓ４は、第１アクティブ層Ａ１ないし第６アクティブ層Ａ６と同じ層に位置している。すなわち、第４ソース電極Ｓ４は、ドーピング物質がドーピングされたポリシリコンで形成される。
第４ドレイン電極Ｄ４は、第１ＴＦＴ Ｔ１の第１ゲート電極Ｇ１と連結されている。
第５ＴＦＴ Ｔ５は、駆動電源ラインＥＬＶＤＤＬと第１ＴＦＴ Ｔ１との間に連結され、画素２００の非発光期間に、第１電源ＥＬＶＤＤと第１ＴＦＴ Ｔ１との連結を遮断し、画素２００の発光期間に、前記第１電源ＥＬＶＤＤと第１ＴＦＴ Ｔ１とを連結する。すなわち、第５ＴＦＴ Ｔ５は、画素２００のスイッチングトランジスタとして機能する。第５ＴＦＴ Ｔ５は、第５アクティブ層Ａ５、第５ゲート電極Ｇ５、第５ソース電極Ｓ５及び第５ドレイン電極Ｄ５を備える。
第５アクティブ層Ａ５は、ポリシリコンを含み、ドーピング物質がドーピングされたソース領域及びドレイン領域と、ソース領域とドレイン領域との間に位置するチャネル領域と、を備える。第５アクティブ層Ａ５は、基板ＳＵＢに形成されたバッファ層ＢＵとゲート絶縁膜ＧＩとの間に位置している。
第５ゲート電極Ｇ５は、発光制御ラインＥｎと連結されている。
第５ソース電極Ｓ５は、駆動電源ラインＥＬＶＤＤＬと連結されている。
第５ドレイン電極Ｄ５は、第１ＴＦＴ Ｔ１の第１ソース電極Ｓ１と連結されている。
第６ＴＦＴ Ｔ６は、第１ＴＦＴ Ｔ１と有機発光素子ＯＬＥＤとの間に連結され、画素２００の非発光期間に、第１ＴＦＴ Ｔ１と有機発光素子ＯＬＥＤとの連結を遮断し、画素２００の発光期間に、前記第１ＴＦＴ Ｔ１と有機発光素子ＯＬＥＤとを連結する。すなわち、第６ＴＦＴ Ｔ６は、画素２００のスイッチングトランジスタとして機能する。第６ＴＦＴ Ｔ６は、第６アクティブ層Ａ６、第６ゲート電極Ｇ６、第６ソース電極Ｓ６及び第６ドレイン電極Ｄ６を備える。
第６アクティブ層Ａ６は、ポリシリコンを含み、ドーピング物質がドーピングされたソース領域及びドレイン領域と、ソース領域とドレイン領域との間に位置するチャネル領域と、を備える。第６アクティブ層Ａ６は、基板ＳＵＢに形成されたバッファ層ＢＵとゲート絶縁膜ＧＩとの間に位置している。
第６ゲート電極Ｇ６は、発光制御ラインＥｎと連結されている。
第６ソース電極Ｓ６は、第１ＴＦＴ Ｔ１の第１ドレイン電極Ｄ１と連結されている。
第６ドレイン電極Ｄ６は、有機発光素子ＯＬＥＤのアノード電極と連結されている。
一方、図１０には、本発明の第２実施形態による有機発光表示装置の第２ＴＦＴ Ｔ２の第２ソース電極Ｓ２、第４ＴＦＴ Ｔ４の第４ソース電極Ｓ４、第５ＴＦＴ Ｔ５の第５ソース電極Ｓ５のそれぞれが、第２アクティブ層Ａ２、第４アクティブ層Ａ４、及び第５アクティブ層Ａ５のそれぞれと異なる層に形成されていると示されているが、これは、第２ソース電極Ｓ２、第４ソース電極Ｓ４、第５ソース電極Ｓ５が、第２アクティブ層Ａ２、第４アクティブ層Ａ４、及び第５アクティブ層Ａ５のそれぞれと選択的に同じ層に形成されないということを意味しない。すなわち、第２ソース電極Ｓ２、第４ソース電極Ｓ４、第５ソース電極Ｓ５のそれぞれは、第２アクティブ層Ａ２、第４アクティブ層Ａ４、及び第５アクティブ層Ａ５のそれぞれと選択的に同じ層に形成される。図１０は、第２アクティブ層Ａ２、第４アクティブ層Ａ４、及び第５アクティブ層Ａ５のそれぞれと同一層に形成された第２ソース電極Ｓ２、第４ソース電極Ｓ４、第５ソース電極Ｓ５が、所定のコンタクトホールを通じて、他の層に形成された導電層と連結されている時、その導電層を各ソース電極として表示するものでもある。例えば、第４ソース電極Ｓ４は、図７及び図８では、第４アクティブ層Ａ４と同じ層に形成され、ノードコンタクトホールＮＯＤＣＮＴを通じて、第４アクティブ層Ａ４と異なる層に形成された連結ノードＣＮＯＤに接続されていると示されているが、図１０では、連結ノードＣＮＯＤの一部を第４ソース電極Ｓ４として表示している。これは、連結ノードＣＮＯＤ及び第４アクティブ層Ａ４に形成された第４ソース電極Ｓ４が電気的に／機能的に同一であるためである。
第１キャパシタＣ１は、データプログラミング期間に、画素２００の内部に供給されるデータ信号を保存し、これを１フレーム間維持するためのものであって、第１電源ＥＬＶＤＤと連結された駆動電源ラインＥＬＶＤＤＬと、初期化電源ラインＶｉｎｉｔと連結された第１ＴＦＴ Ｔ１の第１ゲート電極Ｇ１との間に連結される。すなわち、第１キャパシタＣ１は、ストレージキャパシタとして機能する。第１キャパシタＣ１は、第１キャパシタ電極ＣＥ１及び第２キャパシタ電極ＣＥ２を含む。
第１キャパシタ電極ＣＥ１は、初期化電源ラインＶｉｎｉｔと連結された第１ＴＦＴ Ｔ１の第１ゲート電極Ｇ１と連結されている。
第２キャパシタ電極ＣＥ２は、駆動電源ラインＥＬＶＤＤＬと連結されている。
第２キャパシタＣ２は、有機発光表示装置でロードによる電圧降下を補償するためのものであって、第１キャパシタＣ１の第１キャパシタ電極ＣＥ１と第１スキャンラインＳＣｎとの間に連結される。すなわち、第２キャパシタＣ２は、現在のスキャン信号の電圧レベルが変更される時、特に、現在のスキャン信号の供給が中断される時点で、カップリング作用によって、第１ＴＦＴ Ｔ１の第１ゲート電極Ｇ１の電圧を上昇させることによって、有機発光表示装置内のロードによる電圧降下を補償するブースティングキャパシタとして機能する。第２キャパシタＣ２は、第３キャパシタ電極ＣＥ３及び第４キャパシタ電極ＣＥ４を含む。
第３キャパシタ電極ＣＥ３は、第１キャパシタＣ１の第１キャパシタ電極ＣＥ１と連結されている。
第４キャパシタ電極ＣＥ４は、第１スキャンラインＳＣｎと連結されている。
第６ＴＦＴ Ｔ６の第６ドレイン電極Ｄ６には、ビアホールＶＩＡを通じて有機発光素子ＯＬＥＤが連結されている。
有機発光素子ＯＬＥＤは、平坦化層ＰＬを介して、第６ドレイン電極Ｄ６の上に位置し、第６ドレイン電極Ｄ６と接続されたアノード電極ＥＬ１と、有機発光層ＥＭ及び第２電源ＥＬＶＳＳと連結されたカソード電極ＥＬ２と、を含む。有機発光層ＥＭは、画素定義層ＰＤＬによって、その位置が決定され、カソード電極ＥＬ２は、画素定義層ＰＤＬの全体にわたって位置する。
図７及び図８を参照すれば、初期化電源ラインＶｉｎｉｔと第４ＴＦＴ Ｔ４の第４ソース電極Ｓ４との間には、ゲート絶縁膜ＧＩが形成され、初期化電源ラインＶｉｎｉｔと連結ノードＣＮＯＤとの間には、層間絶縁膜ＩＬＤが形成されている。
初期化電源ラインＶｉｎｉｔは、層間絶縁膜ＩＬＤに形成された第１コンタクトホールＣＮＴ１を通じて、連結ノードＣＮＯＤと接続し、第４ＴＦＴ Ｔ４の第４ソース電極Ｓ４は、ゲート絶縁膜ＧＩ及び層間絶縁膜ＩＬＤに形成された第２コンタクトホールＣＮＴ２を通じて、連結ノードＣＮＯＤと接続する。すなわち、初期化電源ラインＶｉｎｉｔと第４ＴＦＴ Ｔ４の第４ソース電極Ｓ４とは、それぞれ異なる層に形成されているが、同じ連結ノードＣＮＯＤを通じて連結される。
この時、第１コンタクトホールＣＮＴ１と第２コンタクトホールＣＮＴ２とは、ゲート絶縁膜ＧＩや層間絶縁膜ＩＬＤによって分離されず、一体に統合されたノードコンタクトホールＮＯＤＣＮＴを形成する。すなわち、ノードコンタクトホールＮＯＤＣＮＴは、ゲート絶縁膜ＧＩや層間絶縁膜ＩＬＤによるバンクなしに一体に形成される。
ノードコンタクトホールＮＯＤＣＮＴが形成される領域で、初期化電源ラインＶｉｎｉｔと第４ＴＦＴ Ｔ１の第４ソース電極Ｓ４とは、一部重畳された領域ＯＬが形成され、重畳された領域ＯＬでは、層間絶縁膜ＩＬＤが形成されない。
もし、第１コンタクトホールＣＮＴ１と第２コンタクトホールＣＮＴ２とを分離してノードコンタクトホールを形成する場合には、第１コンタクトホールＣＮＴ１と第２コンタクトホールＣＮＴ２との間に、バンクを形成する絶縁層を形成せねばならないが、本発明の実施形態によれば、第１コンタクトホールＣＮＴ１と第２コンタクトホールＣＮＴ２とが分離されず、一体に形成されるので、第１コンタクトホールＣＮＴ１と第２コンタクトホールＣＮＴ２との間にバンクを形成する必要がない。したがって、画素設計時、バンク形成のための設計マージンを減らして、空間の利用を最大化する。このように節約された空間は、キャパシタの面積を増大させる用途として使われるため、高解像度の画素設計を可能にする。
以下、本発明の第２実施形態の比較例による有機発光表示装置を説明する。図１１は、図７の比較例による有機発光表示装置の画素を概略的に示した図面であり、図１２は、図１１のＤ−Ｄ'による断面図である。
図１１及び図１２を参照すれば、有機発光表示装置の画素２００#Ｃは、本発明の第２実施形態と同様に、６個のＴＦＴ Ｔ１〜Ｔ６及び２個のキャパシタＣ１,Ｃ２を備える。以下、ノードコンタクトホールＮＯＤＣＮＴが形成される部分を重点として、本発明の第２実施形態との差異点を説明する。
初期化電源ラインＶｉｎｉｔと第４ＴＦＴ Ｔ１の第４ソース電極Ｓ４とは、重畳されず、分離されている。
初期化電源ラインＶｉｎｉｔは、層間絶縁膜ＩＬＤに形成された第１コンタクトホールＣＮＴ１を通じて、連結ノードＣＮＯＤと接続する。
第４ＴＦＴ Ｔ４の第４ソース電極Ｓ４と連結ノードＣＮＯＤとの間には、ゲート絶縁膜ＧＩ及び層間絶縁膜ＩＬＤが形成されている。第４ソース電極Ｓ４は、ゲート絶縁膜ＧＩ及び層間絶縁膜ＩＬＤに形成された第２コンタクトホールＣＮＴ２を通じて、連結ノードＣＮＯＤと接続する。
この時、第１コンタクトホールＣＮＴ１と第２コンタクトホールＣＮＴ２とは、前述した本発明の第１実施形態のように、一体に統合されず、第１コンタクトホールＣＮＴ１と第２コンタクトホールＣＮＴ２との間に、ゲート絶縁膜ＧＩ及び層間絶縁膜ＩＬＤによるバンクＢＫを形成し、ノードコンタクトホールＮＯＤＣＮＴが分離される。したがって、第１コンタクトホールＣＮＴ１と第２コンタクトホールＣＮＴ２との間に、バンクＢＫを形成する絶縁層を形成するための設計マージンを割り当てねばならないので、画素設計時、空間の利用に制約を受ける。このような空間上の制約によって、キャパシタの面積を増大できないので、高解像度の画素設計が不利になる。
前述した第１実施形態では、第１ゲート電極Ｇ１と第１キャパシタ電極ＣＥ１との間に統合ノードコンタクトホールＮＯＤＣＮＴを形成し、第２実施形態では、第４ソース電極Ｓ４と初期化電源ラインＶｉｎｉｔとの間に統合ノードコンタクトホールＮＯＤＣＮＴを形成して、連結ノードＣＮＯＤに連結したが、これは、実施形態の一部であり、本発明は、これに限定されない。したがって、隣接した素子や配線の間で、他の層に形成された導電層を、前述した実施形態のように、統合ノートコンタクトホールを形成して連結する場合には、本発明が適用される。
本発明は、図面に示された実施形態を参照して説明されたが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。
本発明は、表示装置関連の技術分野に好適に適用可能である。
１００ 画素
ＣＮＴ１ 第１コンタクトホール
ＣＮＴ２ 第２コンタクトホール
ＮＯＤＣＮＴ ノードコンタクトホール
ＣＮＯＤ 連結ノード
ＶＩＡ ビアホール
ＳＣｎ スキャンライン
ＤＡｍ データライン
Ｇ１ 第１ゲート電極
ＥＬＶＤＤＬ 駆動電源ライン
Ｃ１ 第１キャパシタ
ＣＥ１ 第１キャパシタ電極
ＣＥ２ 第２キャパシタ電極
Ｔ１ 第１ＴＦＴ
Ｔ２ 第２ＴＦＴ

Claims (6)

  1. 基板と、
    前記基板上に位置したソース電極とドレイン電極とを含むスイッチングＴＦＴと、
    前記ソース電極または前記ドレイン電極に連結された駆動ＴＦＴと、
    キャパシタと、
    前記駆動ＴＦＴのゲート電極および前記キャパシタの第１電極が重畳する重畳領域から前記キャパシタの前記第１電極上の領域にかけて一体に形成されたノードコンタクトホールと、
    連結ノードと、を含み、
    前記連結ノードは、前記ノードコンタクトホールを通じて前記駆動ＴＦＴのゲート電極と接触し、前記ノードコンタクトホールを通じて前記キャパシタの第１電極と接触することを特徴とするＴＦＴアレイ基板。
  2. 前記ゲート電極と前記キャパシタの第１電極との間に配置されたゲート絶縁膜をさらに含み、
    前記ゲート絶縁膜と前記ゲート電極は、前記重畳領域で重畳することを特徴とする請求項１に記載のＴＦＴアレイ基板。
  3. 前記ゲート電極と前記ソース電極、及び前記ゲート電極と前記ドレイン電極との間に配置された層間絶縁膜をさらに含み、
    前記層間絶縁膜は、前記重畳領域に配置されないことを特徴とする請求項１に記載のＴＦＴアレイ基板。
  4. 前記連結ノードは、前記ソース電極及び前記ドレイン電極と同じ材料を含むことを特徴とする請求項１に記載のＴＦＴアレイ基板。
  5. 前記駆動ＴＦＴは、アクティブ層をさらに含み、
    前記キャパシタの第１電極は、前記アクティブ層と同一層に位置することを特徴とする請求項１に記載のＴＦＴアレイ基板。
  6. 前記キャパシタの第１電極は、前記アクティブ層と同じ物質を含むことを特徴とする請求項５に記載のＴＦＴアレイ基板。
JP2018047940A 2012-08-24 2018-03-15 Ｔｆｔアレイ基板 Active JP6608475B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2012-0093295 2012-08-24
KR20120093295A KR101434366B1 (ko) 2012-08-24 2012-08-24 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2013169759A Division JP6309723B2 (ja) 2012-08-24 2013-08-19 薄膜トランジスタアレイ基板及びそれを含む表示装置

Publications (2)

Publication Number Publication Date
JP2018109787A JP2018109787A (ja) 2018-07-12
JP6608475B2 true JP6608475B2 (ja) 2019-11-20

Family

ID=49033912

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2013169759A Active JP6309723B2 (ja) 2012-08-24 2013-08-19 薄膜トランジスタアレイ基板及びそれを含む表示装置
JP2018047940A Active JP6608475B2 (ja) 2012-08-24 2018-03-15 Ｔｆｔアレイ基板

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2013169759A Active JP6309723B2 (ja) 2012-08-24 2013-08-19 薄膜トランジスタアレイ基板及びそれを含む表示装置

Country Status (6)

Country Link
US (4) US9136316B2 (ja)
EP (2) EP4307377A3 (ja)
JP (2) JP6309723B2 (ja)
KR (1) KR101434366B1 (ja)
CN (3) CN203553169U (ja)
TW (1) TWI625852B (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101434366B1 (ko) * 2012-08-24 2014-08-26 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치
KR20140029992A (ko) * 2012-08-31 2014-03-11 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치
TWI559064B (zh) * 2012-10-19 2016-11-21 Japan Display Inc Display device
KR102034254B1 (ko) * 2013-04-04 2019-10-21 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
US10115739B2 (en) 2014-05-07 2018-10-30 Sony Corporation Display unit and electronic apparatus
KR102322014B1 (ko) 2014-10-24 2021-11-05 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
KR102354377B1 (ko) 2014-11-24 2022-01-21 삼성디스플레이 주식회사 유기 발광 표시 장치
CN104599959A (zh) * 2014-12-24 2015-05-06 深圳市华星光电技术有限公司 低温多晶硅tft基板的制作方法及其结构
CN106157882B (zh) * 2015-04-24 2019-01-15 上海和辉光电有限公司 像素结构
US9818343B2 (en) * 2015-04-30 2017-11-14 Samsung Display Co., Ltd. Organic light emitting diode display and method for repairing the same
KR102556027B1 (ko) * 2015-09-10 2023-07-17 삼성디스플레이 주식회사 디스플레이장치 및 이의 제조방법
TWI569426B (zh) * 2015-12-24 2017-02-01 財團法人工業技術研究院 畫素陣列結構、顯示面板以及畫素陣列結構的製作方法
KR102606279B1 (ko) * 2016-04-04 2023-11-27 삼성디스플레이 주식회사 디스플레이 장치
KR102716398B1 (ko) * 2016-06-17 2024-10-11 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
KR102660292B1 (ko) * 2016-06-23 2024-04-24 삼성디스플레이 주식회사 박막 트랜지스터 패널 및 그 제조 방법
TWI726006B (zh) * 2016-07-15 2021-05-01 日商半導體能源研究所股份有限公司 顯示裝置、輸入輸出裝置、資料處理裝置
KR102391474B1 (ko) * 2017-05-30 2022-04-28 삼성디스플레이 주식회사 표시 장치
TWI630590B (zh) * 2017-07-05 2018-07-21 Industrial Technology Research Institute 畫素結構以及顯示面板
CN107452757B (zh) * 2017-07-31 2019-10-22 上海天马微电子有限公司 一种显示面板、其制作方法及显示装置
CN108461529A (zh) * 2018-03-29 2018-08-28 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN209912874U (zh) * 2019-08-05 2020-01-07 北京京东方技术开发有限公司 显示基板、显示装置
CN210110300U (zh) * 2019-08-16 2020-02-21 北京京东方技术开发有限公司 像素驱动电路、阵列基板和显示装置
WO2021081814A1 (zh) * 2019-10-30 2021-05-06 京东方科技集团股份有限公司 阵列基板和显示装置
CN114250498B (zh) * 2020-09-25 2023-09-01 京东方科技集团股份有限公司 用于3d打印的阳极背板

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3078109B2 (ja) * 1992-04-16 2000-08-21 宮崎沖電気株式会社 半導体装置の製造方法
JP3520396B2 (ja) * 1997-07-02 2004-04-19 セイコーエプソン株式会社 アクティブマトリクス基板と表示装置
JP2000267595A (ja) * 1999-03-15 2000-09-29 Toshiba Corp 表示装置用アレイ基板の製造方法
JP3666305B2 (ja) * 1999-06-14 2005-06-29 セイコーエプソン株式会社 半導体装置、電気光学装置及び半導体装置の製造方法
KR20020036023A (ko) * 2000-11-07 2002-05-16 구본준, 론 위라하디락사 액정 표시 장치용 어레이 기판의 제조 방법
US6825496B2 (en) * 2001-01-17 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP2004349540A (ja) * 2003-05-23 2004-12-09 Seiko Epson Corp 薄膜装置の製造方法、電気光学装置、及び電子機器
JP4823478B2 (ja) * 2003-09-19 2011-11-24 株式会社半導体エネルギー研究所 発光装置の作製方法
US7336336B2 (en) 2003-10-14 2008-02-26 Lg. Philips Co. Ltd. Thin film transistor array substrate, method of fabricating the same, liquid crystal display panel having the same and fabricating method thereof
KR100560399B1 (ko) * 2003-11-04 2006-03-14 엘지.필립스 엘시디 주식회사 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
WO2005059971A2 (en) * 2003-12-15 2005-06-30 Koninklijke Philips Electronics N.V. Active matrix pixel device with photo sensor
KR100615085B1 (ko) 2004-01-12 2006-08-22 삼성전자주식회사 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들
KR100637147B1 (ko) * 2004-02-17 2006-10-23 삼성에스디아이 주식회사 박막의 밀봉부를 갖는 유기 전계 발광 표시장치, 그제조방법 및 막 형성장치
JP3985804B2 (ja) * 2004-06-03 2007-10-03 セイコーエプソン株式会社 電気光学装置
KR101085137B1 (ko) 2004-12-23 2011-11-21 엘지디스플레이 주식회사 액정 표시 패널 및 그 제조방법
US7652291B2 (en) * 2005-05-28 2010-01-26 Samsung Mobile Display Co., Ltd. Flat panel display
KR101115026B1 (ko) 2006-01-10 2012-03-06 삼성전자주식회사 게이트 드라이버와 이를 구비한 박막 트랜지스터 기판 및액정 표시 장치
JP5092306B2 (ja) * 2006-08-02 2012-12-05 ソニー株式会社 表示装置および画素回路のレイアウト方法
JP4259556B2 (ja) * 2006-09-13 2009-04-30 セイコーエプソン株式会社 電気光学装置および電子機器
JP5212683B2 (ja) * 2007-03-20 2013-06-19 カシオ計算機株式会社 トランジスタパネル及びその製造方法
KR100823199B1 (ko) * 2007-04-05 2008-04-18 삼성에스디아이 주식회사 유기 발광 표시 장치
JP2009037115A (ja) * 2007-08-03 2009-02-19 Sony Corp 半導体装置およびその製造方法、並びに表示装置
KR101443374B1 (ko) 2007-10-23 2014-09-30 엘지디스플레이 주식회사 정전기 방지 회로 및 이를 구비한 액정표시장치
US7786481B2 (en) 2008-08-26 2010-08-31 Lg Display Co., Ltd. Organic light emitting diode display and fabricating method thereof
KR20100028367A (ko) * 2008-09-04 2010-03-12 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101071443B1 (ko) 2009-09-08 2011-10-10 파나소닉 주식회사 표시 패널 장치 및 그 제어 방법
KR101232736B1 (ko) 2009-10-01 2013-02-13 엘지디스플레이 주식회사 어레이 기판
KR101056233B1 (ko) 2010-03-16 2011-08-11 삼성모바일디스플레이주식회사 화소 및 이를 구비한 유기전계발광 표시장치
EP2587472B1 (en) 2010-06-24 2020-11-11 Sharp Kabushiki Kaisha Semiconductor device and process for production thereof
WO2012008192A1 (ja) 2010-07-15 2012-01-19 シャープ株式会社 回路基板、表示装置、及び、回路基板の製造方法
KR101762344B1 (ko) * 2010-07-27 2017-07-31 삼성디스플레이 주식회사 유기 전계 발광 표시 장치
KR101296908B1 (ko) 2010-08-26 2013-08-14 엘지디스플레이 주식회사 유기발광다이오드 표시장치와 이를 이용한 입체영상 표시장치
KR101761634B1 (ko) * 2010-10-19 2017-07-27 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5682385B2 (ja) * 2011-03-10 2015-03-11 セイコーエプソン株式会社 電気光学装置および電子機器
KR101434366B1 (ko) * 2012-08-24 2014-08-26 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치

Also Published As

Publication number Publication date
EP4307377A3 (en) 2024-04-03
JP6309723B2 (ja) 2018-04-11
JP2018109787A (ja) 2018-07-12
CN103633146B (zh) 2018-05-18
US9941307B2 (en) 2018-04-10
CN203553169U (zh) 2014-04-16
TWI625852B (zh) 2018-06-01
EP2701195B1 (en) 2023-11-29
US20150364505A1 (en) 2015-12-17
US20180226436A1 (en) 2018-08-09
US20140054562A1 (en) 2014-02-27
KR20140026196A (ko) 2014-03-05
EP4307377A2 (en) 2024-01-17
US11264412B2 (en) 2022-03-01
KR101434366B1 (ko) 2014-08-26
TW201409682A (zh) 2014-03-01
JP2014044421A (ja) 2014-03-13
CN108538857A (zh) 2018-09-14
US20220181360A1 (en) 2022-06-09
CN108538857B (zh) 2023-07-28
CN103633146A (zh) 2014-03-12
US9136316B2 (en) 2015-09-15
EP2701195A1 (en) 2014-02-26

Similar Documents

Publication Publication Date Title
JP6608475B2 (ja) Ｔｆｔアレイ基板
US8823010B2 (en) Thin-film transistor array substrate and display device including the same
KR101947163B1 (ko) 유기 발광 표시 장치
KR102688600B1 (ko) 유기 발광 표시 장치
KR102471115B1 (ko) 유기 발광 표시 장치
KR20160085987A (ko) 표시 장치
JP2016051184A (ja) 有機発光表示装置およびその製造方法
JP2017515276A (ja) Ｏｌｅｄディスプレイパネルの画素構造
KR20200004475A (ko) 유기 발광 표시 장치
JP6258047B2 (ja) 発光素子表示装置
US11270648B2 (en) Display device
KR20040078581A (ko) 컬러 표시 장치
US9685458B2 (en) Display device
KR20200123314A (ko) 표시 장치
JP2009063930A (ja) 有機ｅｌ表示装置
KR20190015740A (ko) 유기 발광 표시 장치
KR20110105354A (ko) 유기 발광 표시 장치
JP2019032557A (ja) 表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180412

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20180810

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20181102

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190523

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190611

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190910

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191001

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191023

R150 Certificate of patent or registration of utility model

Ref document number: 6608475

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250