[go: up one dir, main page]

KR100560399B1 - 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR100560399B1
KR100560399B1 KR1020030077656A KR20030077656A KR100560399B1 KR 100560399 B1 KR100560399 B1 KR 100560399B1 KR 1020030077656 A KR1020030077656 A KR 1020030077656A KR 20030077656 A KR20030077656 A KR 20030077656A KR 100560399 B1 KR100560399 B1 KR 100560399B1
Authority
KR
South Korea
Prior art keywords
electrode
common
gate
line
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020030077656A
Other languages
English (en)
Other versions
KR20050042988A (ko
Inventor
류순성
장윤경
조흥렬
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1020030077656A priority Critical patent/KR100560399B1/ko
Priority to US10/973,886 priority patent/US7118947B2/en
Priority to TW093133127A priority patent/TWI246774B/zh
Priority to CNB2004100867569A priority patent/CN100368918C/zh
Priority to JP2004319013A priority patent/JP4781658B2/ja
Publication of KR20050042988A publication Critical patent/KR20050042988A/ko
Application granted granted Critical
Publication of KR100560399B1 publication Critical patent/KR100560399B1/ko
Priority to US11/542,249 priority patent/US7599034B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 3 마스크 공정으로 공정을 단순화하면서 리프트-오프 능력을 향상시킬 수 있는 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
본 발명의 제조 방법은 기판 상에 게이트 라인, 게이트 라인과 접속된 게이트 전극 및 게이트 패드 하부 전극, 그 게이트 라인과 나란한 공통 라인, 그 공통 라인과 접속된 공통 패드 하부 전극, 상기 공통 라인으로부터 화소 영역으로 신장된 공통 전극, 화소 영역에서 상기 공통 전극과 수평 전계를 형성하기 위한 화소 전극을 형성하는 제1 마스크 공정과; 게이트 절연막을 전면 도포하고, 그 게이트 절연막의 소정 영역에 반도체 패턴을, 그 반도체 패턴 위에 상기 게이트 라인 및 공통 라인과 교차하는 데이터 라인, 데이터 라인과 접속된 소스 전극 및 데이터 패드 하부 전극, 그 소스 전극과 대향하는 드레인 전극을 형성하는 제2 마스크 공정과; 보호막을 전면 도포하고, 그 보호막을 상기 게이트 절연막과 함께 패터닝하여 상기 게이트 패드 하부 전극, 공통 패드 하부 전극, 데이터 패드 하부 전극, 드레인 전극 및 화소 전극의 일부를 각각 노출시키는 제1 내지 제4 컨택홀을 형성하고, 그 제1 내지 제4 컨택홀 내에 게이트 패드 상부 전극, 공통 패드 상부 전극, 데이터 패드 상부 전극, 컨택 전극 각각을 형성하는 제3 마스크 공정을 포함한다.

Description

수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE OF HORIZONTAL ELECTRONIC FIELD APPLYING TYPE AND FABRICATING METHOD THEREOF}
도 1은 종래의 수평 전계 인가형 박막 트랜지스터 기판을 도시한 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도.
도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 기판의 제조 방법을 단계적으로 도시한 단면도들.
도 4는 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판을 도시한 평면도.
도 5는 도 4에 도시된 박막 트랜지스터 기판을 Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ', Ⅶ-Ⅶ'선을 따라 절단하여 도시한 단면도.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 8a 내지 도 8d는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 10a 내지 도 10d는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 11a 및 도 11b는 본 발명에 따른 박막 트랜지스터 기판에 적용된 스트립퍼 침투 경로의 한 예를 도시한 평면도 및 단면도.
도 12a 및 도 12b는 본 발명에 따른 박막 트랜지스터 기판에 적용된 스트립퍼 침투 경로의 다른 예를 도시한 평면도 및 단면도.
도 13은 본 발명의 다른 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판을 도시한 평면도.
도 14는 도 13에 도시된 박막 트랜지스터 기판을 Ⅴ-Ⅴ', Ⅵ-Ⅵ', Ⅶ-Ⅶ', Ⅷ-Ⅷ', Ⅸ-Ⅸ'선을 따라 절단하여 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
2, 102 : 게이트 라인 4, 104 : 데이터 라인
6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극
10 : 소스 전극 12, 112, 212 : 드레인 전극
13, 27, 33, 39, 162, 166, 168, 170 : 컨택홀
14, 114 : 화소 전극
16, 116 : 공통 라인 18, 118, 217 : 공통 전극
20, 120, 126 : 스토리지 캐패시터 22, 122, 117 : 스토리지 상부 전극
24, 125 : 게이트 패드 26, 124 : 게이트 패드 하부 전극
28, 128 : 게이트 패드 상부 전극 30, 131 : 데이터 패드
32, 130 : 데이터 패드 하부 전극 34, 134 : 데이터 패드 상부 전극
36, 135 : 공통 패드 38, 136 : 공통 패드 하부 전극
140 : 공통 패드 상부 전극 45, 145 : 기판
46, 146 : 게이트 절연막 48, 148 : 활성층
50, 150 : 오믹접촉층 52, 152 : 보호막
148A : 비정질 실리콘층 150A : n+ 비정질 실리콘층
156 : 소스/드레인 금속층 158, 160 : 포토레지스트 패턴
154 : 스트립퍼 침투 경로 164, 182, 186 : 더미 투명 도전 패턴
114A : 화소 전극 수평부 114B : 화소 전극 수직부
172 : 투명 도전막 180 : 슬릿
184 : 홀
본 발명은 수평 전계를 이용하는 액정 표시 장치에 관한 것으로, 특히 공정 을 단순화할 수 있는 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 인가형과 수평 전계 인가형으로 대별된다.
수직 전계 인가형 액정 표시 장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계 인가형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
수평 전계 인가형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계 인가형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다. 이하, 수평 전계 인가형 액정 표시 장치에 대하여 상세히 살펴보기로 한다.
수평 전계 인가형 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 기판(하판) 및 칼러 필터 기판(상판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 기판은 화소 단위의 수평 전계 형성을 위한 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
이러한 액정 표시 장치에서 박막 트랜지스터 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리쏘그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막 트랜지스터 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다.
도 1은 종래의 4마스크 공정을 이용한 수평 전계 인가형 박막 트랜지스터 기판을 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(45) 위에 게이트 절연막(46)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(14) 및 공통 전극(18)과, 공통 전극(18)과 접속된 공통 라인(16)을 구비한다. 그리고, 박막 트랜지스터 기판은 화소 전극(14)과 공통 전극 라인(16)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)과 접속된 게이트 패드(24)와, 데이터 라인(4)과 접속된 데이터 패드(33)와, 공통 라인(16)과 접속된 공통 패드(36)를 추가로 구비한다.
게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 교차 구조로 형성되어 화소 영역(5)을 정의한다.
액정 구동을 위한 기준 전압을 공급하는 공통 라인(16)은 화소 영역(5)을 사이에 두고 게이트 라인(2)과 나란하게 형성된다.
박막 트랜지스터(6)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(14)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(14)에 접속된 드레인 전극(12)을 구비한다. 또한, 박막 트랜지스터(6)는 게이트 전극(8)과 게이트 절연막(46)을 사이에 두고 중첩되면서 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(48)을 더 구비한다.
그리고, 활성층(48)은 데이터 라인(4), 데이터 패드 하부 전극(32), 그리고 스토리지 상부 전극(22)과도 중첩되게 형성된다. 이러한 활성층(48) 위에는 데이터 라인(4), 소스 전극(10), 드레인 전극(12), 데이터 패드 하부 전극(32), 그리고 스토리지 상부 전극(22)과 오믹 접촉을 위한 오믹 접촉층(50)이 더 형성된다.
화소 전극(14)은 보호막(52)을 관통하는 제1 컨택홀(13)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속되어 화소 영역(5)에 형성된다. 특히, 화소 전극(14)은 드레인 전극(12)과 접속되고 인접한 게이트 라인(2)과 나란하게 형성된 제1 수평부(14A)와, 공통 라인(16)과 중첩되게 형성된 제2 수평부(14B)와, 제1 및 제2 수평부(14A, 14B) 사이에 나란하게 형성된 핑거부(14C)를 구비한다.
공통 전극(18)은 공통 라인(16)과 접속되어 화소 영역(5)에 형성된다. 특히, 공통 전극(18)은 화소 영역(5)에서 화소 전극(14)의 핑거부(14C)와 나란하게 형성된다.
이에 따라, 박막 트랜지스터(6)를 통해 화소 신호가 공급된 화소 전극(14)과 공통 라인(16)을 통해 기준 전압이 공급된 공통 전극(18) 사이에는 수평 전계가 형성된다. 특히, 화소 전극(14)의 핑거부(14C)와 공통 전극(18) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(5)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(20)는 공통 라인(16)과, 그 공통 라인(16)과 게이트 절연막(46), 활성층(48), 그리고 오믹 접촉층(50)을 사이에 두고 중첩되는 스토리지 상부 전극(22)과, 그 스토리지 상부 전극(22)과 보호막(50)에 형성된 제2 컨택홀(21)을 통해 접속된 화소 전극(14)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(14)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(2)은 게이트 패드(24)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(24)는 게이트 라인(2)으로부터 연장되는 게이트 패드 하부 전극(26)과, 게이트 절연막(46) 및 보호막(52)을 관통하는 제3 컨택홀(27)을 통해 게이트 패드 하부 전극(26)과 접속된 게이트 패드 상부 전극(28)으로 구성된다.
데이터 라인(4)은 데이터 패드(30)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(30)는 데이터 라인(4)으로부터 연장되는 데이터 패드 하부 전극(32)과, 보호막(52)을 관통하는 제4 컨택홀(33)을 통해 데이터 패드 하부 전극(32)과 접속된 데이터 패드 상부 전극(34)으로 구성된다.
공통 라인(16)은 공통 패드(36)를 통해 외부의 기준 전압원(미도시)으로부터 기준 전압을 공급받게 된다. 공통 패드(36)는 공통 라인(16)으로부터 연장되는 공통 패드 하부 전극(38)과, 게이트 절연막(46) 및 보호막(52)을 관통하는 제5 컨택홀(33)을 통해 공통 패드 하부 전극(38)과 접속된 공통 패드 상부 전극(40)으로 구성된다.
이러한 구성을 가지는 박막 트랜지스터 기판의 제조 방법을 4마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3d에 도시된 바와 같다.
도 3a를 참조하면, 제1 마스크 공정을 이용하여 하부 기판(45) 상에 게이트 라인(2), 게이트 전극(8), 게이트 패드 하부 전극(26), 공통 라인(16), 공통 전극(18), 공통 패드 하부 전극(38)을 포함하는 게이트 금속 패턴군이 형성된다.
상세히 하면, 하부 기판(45) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(2), 게이트 전극(8), 게이트 패드 하부 전극(26), 공통 라인(16), 공통 전극(18), 공통 패드 하부 전극(38)을 포함하는 게이트 금속 패턴군이 형성된다. 여기서, 게이트 금속층으로는 알루미늄계 금속, 크롬(Cr), 몰리브덴(Mo) 등의 금속이 이용된다.
도 3b를 참조하면, 게이트 금속 패턴군이 형성된 하부 기판(45) 상에 게이트 절연막(46)이 도포된다. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(46) 위에 활성층(48) 및 오믹 접촉층(50)을 포함하는 반도체 패턴과; 데이터 라인(4), 소스 전극(10), 드레인 전극(12), 데이터 패드 하부 전극(32), 스토리지 상부 전극(22)을 포함하는 소스/드레인 금속 패턴군이 형성된다.
상세히 하면, 게이트 금속 패턴군이 형성된 하부 기판(45) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(46), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 여기서, 게이트 절연막(46)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
이어서, 소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화된 드레인 전극(12), 스토리지 상부 전극(22)을 포함하는 소스/드레인 금속 패턴군이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 접촉층(50)과 활성층(48)이 형성된다.
그리고, 애싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 소스/드레인 금속 패턴 및 오믹 접촉층(50)이 식각된다. 이에 따라, 채널부의 활성층(48)이 노출되어 소스 전극(10)과 드레인 전극(12)이 분리된다.
이어서, 스트립 공정으로 소스/드레인 금속 패턴군 위에 남아 있던 포토레지스트 패턴이 제거된다.
도 3c를 참조하면, 소스/드레인 금속 패턴군이 형성된 게이트 절연막(46) 상에 제3 마스크 공정을 이용하여 제1 내지 제5 콘택홀들(13, 21, 27, 33, 39)을 포함하는 보호막(52)이 형성된다.
상세히 하면, 소스/드레인 금속 패턴군이 형성된 게이트 절연막(46) 상에 PECVD 등의 증착 방법으로 보호막(52)이 전면 형성된다. 이어서, 보호막(52)이 제3 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 제1 내지 제5 컨택홀들(13, 21, 27, 33, 39)이 형성된다. 제1 컨택홀(13)은 보호막(52)을 관통하여 드레인 전극(12)을 노출시키고, 제2 컨택홀(21)은 보호막(52)을 관통하여 스토리지 상부 전극(22)을 노출시킨다. 제3 컨택홀(27)은 보호막(52) 및 게이트 절연막(46)을 관통하여 게이트 패드 하부 전극(26)을 노출시키고, 제4 컨택홀(33)은 보호막(52)을 관통하여 데이터 패드 하부 전극(32)을 노출시키고, 제5 컨택홀(39)은 보호막(52) 및 게이트 절연막(46)을 관통하여 공통 패드 하부 전 극(38)을 노출시킨다. 여기서, 소스/드레인 금속으로 몰리브덴(Mo)과 같이 건식 식각비 큰 금속이 이용되는 경우 제1, 제2, 제4 컨택홀(12, 21, 33) 각각은 드레인 전극(12), 스토리지 상부 전극(22), 데이터 패드 하부 전극(32)까지 관통하여 그들의 측면을 노출시키게 된다.
보호막(52)의 재료로는 게이트 절연막(46)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
도 3d를 참조하면, 제4 마스크 공정을 이용하여 보호막(52) 상에 화소 전극(14), 게이트 패드 상부 전극(28), 데이터 패드 상부 전극(34), 공통 패드 상부 전극(40)을 포함하는 투명 도전 패턴군이 형성된다.
상세히 하면, 보호막(52) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 투명 도전막이 패텅님됨으로써 화소 전극(14), 게이트 패드 상부 전극(28, 데이터 패드 상부 전극(34), 공통 패드 상부 전극(40)을 포함하는 투명 도전 패턴군이 형성된다. 화소 전극(14)은 제1 컨택홀(13)을 통해 드레인 전극(12)과 전기적으로 접속되고, 제2 컨택홀(21)을 통해 스토리지 상부 전극(22)과 전기적으로 접속된다. 게이트 패드 상부 전극(28)는 제3 컨택홀(37)을 통해 게이트 패드 하부 전극(26)과 전기적으로 접속된다. 데이터 패드 상부 전극(34)은 제4 컨택홀(33)을 통해 데이터 하부 전극(32)과 전기적으로 접속된다. 공통 패드 상부 전극(40)은 제5 컨택홀(39)를 통해 공통 패드 하부 전극(38)과 전기적으로 접속된다.
여기서, 투명 도전막의 재료로는 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 주석 산화물(Tin Oxide : TO) 또는 인듐 아연 산화물(Indium Zinc Oxide : IZO) 등이 이용된다.
이와 같이, 종래의 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법은 4마스크 공정을 채용함으로써 5마스크 공정을 이용한 경우보다 제조 공정수를 줄임과 아울러 그에 비례하는 제조 단가를 절감할 수 있게 된다. 그러나, 4 마스크 공정 역시 여전히 제조 공정이 복잡하여 원가 절감에 한계가 있으므로 제조 공정을 더욱 단순화하여 제조 단가를 더욱 줄일 수 있는 방안이 요구된다.
따라서, 본 발명의 목적은 리프트-오프 공정을 이용함으로써 3 마스크 공정으로 공정을 단순화할 수 있는 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 리프트-오프 능력을 향상시킬 수 있는 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판은 나란하게 형성된 게이트 라인 및 공통 라인과; 상기 게이트 라인 및 공통 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 결정 하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와, 상기 공통 라인으로부터 상기 화소 영역 쪽으로 신장된 공통 전극과; 상기 박막 트랜지스터와 접속되고 상기 화소 영역에 상기 공통 전극과 수평 전계를 형성하도록 형성되며, 상기 게이트 라인, 공통 라인, 공통 전극과 함께 동일한 금속층으로 이루어진 화소 전극과; 상기 다수의 신호 라인 및 전극과 박막 트랜지스터를 덮는 보호막과; 상기 게이트 라인과 접속된 게이트 패드 하부 전극과, 그 하부 전극을 노출시키는 제1 컨택홀내에 형성된 게이트 패드 상부 전극을 포함하는 게이트 패드와; 상기 공통 라인과 접속된 공통 패드 하부 전극과, 그 하부 전극을 노출시키는 제2 컨택홀내에 형성된 공통 패드 상부 전극을 포함하는 공통 패드와; 상기 데이터 라인과 접속된 데이터 패드 하부 전극과, 그 하부 전극을 노출시키는 제3 컨택홀내에 형성된 데이터 패드 상부 전극을 포함하는 데이터 패드를 구비한다.
상기 화소 전극은 그의 일부분과, 상기 박막 트랜지스터의 드레인 전극 일부분을 노출시키는 제4 컨택홀내에 형성된 컨택 전극을 통해 그 드레인 전극과 접속된 것을 특징으로 한다.
상기 다수의 신호 라인 및 전극 중 적어도 하나 위에 형성된 스트립퍼 침투 경로를 추가로 구비한다.,
상기 스트립퍼 침투 경로는 상기 게이트 절연막 및 보호막, 또는 보호막을 관통하도록 형성된다.
상기 스트립퍼 침투 경로는 상기 다수의 신호 라인 및 전극 중 적어도 하나를 따라 형성된 슬릿, 또는 홀을 포함한다.
상기 스트립퍼 침투 경로는 상기 화소 영역 내에 형성된 공통 전극 및 화소 전극 중 적어도 하나의 위에 형성된다.
상기 스트립퍼 침투 경로 내에는 더미 투명 도전 패턴이 잔존하게 된다.
상기 게이트 패드 상부 전극, 공통 패드 상부 전극, 데이터 패드 상부 전극, 컨택 전극, 및 더미 투명 도전 패턴은 상기 보호막과 경계를 이루며 형성된다.
그리고, 본 발명은 상기 게이트 라인에 포함되는 제1 스토리지 하부 전극과; 상기 박막 트랜지스터의 드레인 전극과 접속되고, 상기 제1 스토리지 하부 전극과 상기 게이트 절연막을 사이에 두고 형성된 제1 스토리지 상부 전극을 포함하는 제1 스토리지 캐패시터를 추가로 구비한다.
상기 드레인 전극은 상기 화소 전극의 핑거부 중 어느 하나의 핑거와 중첩되되고, 상기 공통 라인과 교차하도록 신장되어 상기 제1 스토리지 상부 전극과 일체화된다.
또한, 본 발명은 상기 공통 라인 및 공통 전극에 포함되는 제2 스토리지 하부 전극과; 상기 드레인 전극 및 제1 스토리지 상부 전극 사이에 접속되고, 상기 제2 스토리지 하부 전극과 상기 게이트 절연막을 사이에 두고 형성된 제2 스토리지 상부 전극을 포함하는 제2 스토리지 캐패시터를 추가로 구비한다.
상기 제2 스토리지 상부 전극은 제1 스토리지 상부 전극으로부터, 상기 공통 라인과 교차하고 그 공통 라인에 접속된 다수의 공통 전극 중 어느 하나와 중첩되도록 신장되어 상기 드레인 전극과 일체화된다.
상기 박막 트랜지스터에 포함되는 반도체층은 상기 데이터 라인, 데이터 패 드 하부 전극, 제1 및 제2 스토리지 상부 전극과도 중첩되게 형성된다.
본 발명의 한 특징에 따른 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법은 기판 상에 제1 도전층으로 게이트 라인, 게이트 라인과 접속된 게이트 전극 및 게이트 패드 하부 전극을 형성하는 단계와; 상기 게이트 라인과 나란한 공통 라인, 그 공통 라인과 접속된 공통 패드 하부 전극, 상기 공통 라인으로부터 화소 영역으로 신장된 공통 전극을 상기 제1 도전층으로 형성하는 단계와; 상기 화소 영역에서 상기 공통 전극과 수평 전계를 형성하기 위한 화소 전극을 상기 제1 도전층으로 형성하는 단계와; 게이트 절연막을 전면 도포하는 단계와; 상기 게이트 절연막의 소정 영역 상에 반도체 패턴을 형성하는 단계와; 상기 반도체 패턴 위에 제2 도전층으로 상기 게이트 라인 및 공통 라인과 교차하는 데이터 라인, 데이터 라인과 접속된 소스 전극 및 데이터 패드 하부 전극, 그 소스 전극과 대향하는 드레인 전극을 형성하는 단계와; 보호막을 전면 도포하는 단계와; 상기 보호막 및 게이트 절연막을 패터닝하여 상기 게이트 패드 하부 전극, 공통 패드 하부 전극, 데이터 패드 하부 전극을 노출시키는 제1 내지 제3 컨택홀과, 상기 드레인 전극 및 화소 전극의 일부를 노출시키는 제4 컨택홀을 형성하는 단계와; 제3 도전층을 패터닝하여 상기 제1 내지 제4 컨택홀 내에 게이트 패드 상부 전극, 공통 패드 상부 전극, 데이터 패드 상부 전극, 컨택 전극 각각을 상기 보호막과 경계를 이루도록 형성하는 단계를 포함한다.
상기 보호막 및 게이트 절연막을 패터닝하는 단계는 상기 보호막 위에 마스크를 이용하여 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 통해 노출된 보호막 및 게이트 절연막을 식각하는 단계를 포함한다.
상기 제3 도전층을 패터닝하는 단계는 상기 패터닝된 보호막 위에 남아 있는 포토레지스트 패턴 위에 제3 도전층을 형성하는 단계와; 상기 제3 도전층인 덮인 포토레지스트 패턴을 제거하는 단계를 포함한다.
상기 제1 및 제2 도전층으로 이루어진 다수의 신호 라인 및 전극 중 적어도 하나 위에 상기 포토레지스트 패턴 제거를 위한 스트립퍼의 침투 경로를 형성하는 단계를 추가로 포함한다.
상기 스트립퍼 침투 경로 내에는 상기 패터닝된 보호막과 경계를 이루는 상기 제3 도전층이 잔존하게 된다.
상기 제3 도전층은 투명 도전층이다.
그리고 본 발명은 상기 게이트 라인에 포함되는 제1 스토리지 하부 전극과 상기 게이트 절연막 및 반도체층을 사이에 두고 중첩되며 상기 드레인 전극과 접속된 제1 스토리지 상부 전극을 상기 제2 도전층으로 형성하는 단계를 추가로 포함한다.
상기 화소 전극은 상기 공통 전극과 나란한 핑거부를 포함하고, 상기 드레인 전극은 상기 화소 전극의 핑거부 중 어느 하나의 핑거와 중첩되되고, 상기 공통 라인과 교차하도록 신장되어 상기 제1 스토리지 상부 전극과 일체화된다.
또한, 본 발명은 상기 제1 스토리지 전극 및 드레인 전극 사이에 접속되며, 상기 공통 라인 및 공통 전극에 포함되는 제2 스토리지 하부 전극과 상기 게이트 절연막 및 반도체층을 사이에 두고 중첩되는 제2 스토리지 상부 전극을 상기 제2 도전층으로 형성하는 단계를 추가로 포함한다.
상기 제2 스토리지 상부 전극은 제1 스토리지 상부 전극으로부터, 상기 공통 라인과 교차하고 그 공통 라인에 접속된 다수의 공통 전극 중 어느 하나와 중첩되도록 신장되어 상기 드레인 전극과 일체화된다.
본 발명의 다른 특징에 따른 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 라인, 게이트 라인과 접속된 게이트 전극 및 게이트 패드 하부 전극, 그 게이트 라인과 나란한 공통 라인, 그 공통 라인과 접속된 공통 패드 하부 전극, 상기 공통 라인으로부터 화소 영역으로 신장된 공통 전극, 상기 화소 영역에서 상기 공통 전극과 수평 전계를 형성하기 위한 화소 전극을 형성하는 제1 마스크 공정과; 게이트 절연막을 전면 도포하고, 그 게이트 절연막의 소정 영역에 반도체 패턴을, 그 반도체 패턴 위에 상기 게이트 라인 및 공통 라인과 교차하는 데이터 라인, 데이터 라인과 접속된 소스 전극 및 데이터 패드 하부 전극, 그 소스 전극과 대향하는 드레인 전극을 형성하는 제2 마스크 공정과; 보호막을 전면 도포하고, 그 보호막을 상기 게이트 절연막과 함께 패터닝하여 상기 게이트 패드 하부 전극, 공통 패드 하부 전극, 데이터 패드 하부 전극, 상기 드레인 전극 및 화소 전극의 일부를 각각 노출시키는 제1 내지 제4 컨택홀을 형성하고, 그 제1 내지 제4 컨택홀 내에 게이트 패드 상부 전극, 공통 패드 상부 전극, 데이터 패드 상부 전극, 컨택 전극 각각을 형성하는 제3 마스크 공정을 포함한다.
상기 제3 마스크 공정은 상기 보호막을 전면 도포하는 단계와; 상기 보호막 위에 마스크를 이용하여 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 통해 상기 보호막 및 게이트 절연막을 패터닝하는 단계와; 상기 포토레지스트 패턴 위에 투명 도전막을 전면 도포하는 단계와; 상기 투명 도전막이 덮인 포토레지스트 패턴을 제거하여 상기 투명 도전막을 패터닝하는 단계를 포함한다.
상기 제3 마스크 공정은 상기 포토레지스트 패턴 제거를 위하여, 상기 제1 및 제2 마스크 공정으로 형성된 다수의 신호 라인 및 전극 중 적어도 하나 위에 상기 게이트 절연막 및 보호막, 또는 보호막을 관통하는 스트립퍼의 침투 경로를 형성하는 단계를 추가로 포함한다.
상기 제2 마스크 공정은 상기 게이트 라인에 포함되는 제1 스토리지 하부 전극과 상기 게이트 절연막 및 반도체 패턴을 사이에 두고 중첩되며 상기 드레인 전극과 접속된 제1 스토리지 상부 전극을 형성하는 단계를 추가로 포함한다.
상기 제2 마스크 공정은 상기 제1 스토리지 전극 및 드레인 전극 사이에 접속되며, 상기 공통 라인 및 공통 전극에 포함되는 제2 스토리지 하부 전극과 상기 게이트 절연막 및 반도체층을 사이에 두고 중첩되는 제2 스토리지 상부 전극을 형성하는 단계를 추가로 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 14를 참조하여 상세하게 설명하기로 한다.
도 4는 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판을 도시한 평면도이고, 도 5는 도 4에 도시된 박막 트랜지스터 기판을 Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ', Ⅶ-Ⅶ'선을 따라 절단하여 도시한 단면도이다.
도 4 및 도 5에 도시된 박막 트랜지스터 기판은 하부 기판(145) 위에 게이트 절연막(146)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(114) 및 공통 전극(118)과, 공통 전극(118)과 접속된 공통 라인(116)을 구비한다. 그리고, 박막 트랜지스터 기판은 전단 게이트 라인(102), 공통 라인(116), 공통 전극(118)과 스토리지 상부 전극(122)과의 중첩부에 형성된 제1 및 제2 스토리지 캐패시터(120, 126)와, 게이트 라인(102)과 접속된 게이트 패드(125)와, 데이터 라인(104)과 접속된 데이터 패드(131)와, 공통 라인(116)과 접속된 공통 패드(135)를 추가로 구비한다.
게이트 신호를 공급하는 게이트 라인(102)과 데이터 신호를 공급하는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역을 정의한다.
공통 라인(116) 및 공통 전극(118)은 액정 구동을 위한 기준 전압을 공급한다. 공통 라인(116)은 표시 영역에서 게이트 라인(102)과 나란하게 형성된 내부 공통 라인(116A)과, 비표시 영역에서 내부 공통 라인(116A)과 공통으로 접속된 외부 공통 라인(116B)으로 구성된다. 공통 전극(118)은 핑커 형상으로 내부 공통 라인(116A)으로부터 화소 영역 쪽으로 신장된다.
박막 트랜지스터(106)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(114)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이 터 라인(104)과 접속된 소스 전극(110)과, 화소 전극(114)에 접속된 드레인 전극(112), 게이트 전극(108)과 게이트 절연막(146)을 사이에 두고 중첩되면서 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(148), 소스 전극(110) 및 드레인 전극(112)과의 오믹 접촉을 위하여 채널을 제외한 활성층(148) 위에 형성된 오믹 접촉층(150)을 구비한다. 그리고, 활성층(148) 및 오믹 접촉층(150)은 상기 소스 전극(110) 및 드레인 전극(112)과 함께 소스/드레인 금속층으로 형성된 데이터 라인(114), 데이터 패드 하부 전극(130), 그리고 제1 및 제2 스토리지 상부 전극(122, 117)과도 중첩되게 형성된다.
화소 전극(114)은 화소 영역에서 상기 공통 전극(118)과 수평 전계를 형성하며, 박막 트랜지스터(106)의 드레인 전극(112)과 컨택 전극(155)를 통해 접속된다. 여기서, 컨택 전극(155)은 제4 컨택홀(162) 내에 형성되어 상기 공통 전극(118), 공통 라인(116), 게이트 라인(102)과 함께 게이트 금속층으로 형성된 화소 전극(114)과, 소스/드레인 금속층으로 형성된 드레인 전극(112)을 접속시킨다. 구체적으로, 화소 전극(114)은 게이트 라인(102)과 나란하게 형성되어 컨택 전극(155)를 통해 드레인 전극(112)과 접속된 수평부(114A)와, 수평부(114A)에서 화소 영역 쪽으로 신장되어 상기 공통 전극(118)과 나란한 핑커부(114B)로 구성된다. 이에 따라, 박막 트랜지스터(106)를 통해 화소 신호가 공급된 화소 전극(114)과, 공통 라인(116)을 통해 기준 전압이 공급된 공통 전극(118) 사이에는 수평 전계가 형성된다. 특히, 화소 전극(114)의 핑거부(114B)와 공통 전극(118) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 기판과 칼라 필 터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다. 이러한 화소 전극(114) 및 공통 전극(118)은 상기 게이트 라인(102) 및 공통 라인(116)과 함께 게이트 금속층으로 형성된다.
스토리지 캐패시터는 병렬로 접속된 제1 및 제2 스토리지 캐패시터(120, 126)를 구비함으로써 그 용량이 증가되는 장점을 갖는다.
제1 스토리지 캐패시터(120)는 제1 스토리지 하부 전극 역할을 하는 전단 게이트 라인(102)의 일부분과, 그 게이트 라인(102)의 일부분과 게이트 절연막(146), 활성층(148), 오믹 접촉층(150)을 사이에 두고 중첩되는 제1 스토리지 상부 전극(122)으로 구성된다.
제2 스토리지 캐패시터(126)는 제2 스토리지 하부 전극 역할을 하는 내부 공통 라인(116A) 및 공통 전극(118)의 일부분과, 그 내부 공통 라인(116A) 및 공통 전극(118)의 일부분과 게이트 절연막(146), 활성층(148), 그리고 오믹 접촉층(150)을 사이에 두고 중첩되고 상기 제1 스토리지 상부 전극(122) 및 드레인 전극(112)과 일체화된 제2 스토리지 상부 전극(117)으로 구성된다. 구체적으로, 제2 스토리지 상부 전극(117)은 내부 공통 라인(116A)을 가로질러 첫번째 공통 전극(118)과 중첩되도록 제1 스토리지 상부 전극(122)으로부터 화소 영역 쪽으로 신장되어 드레인 전극(112)과 일체화된다.
이렇게 스토리지 캐패시터는 제1 및 제2 스토리지 캐패시터(120, 126)가 병 렬로 접속된 구조를 가짐에 따라 그 용량이 증대됨으로써 화소 전극(114)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 더욱 안정적으로 유지되게 한다.
게이트 라인(102)은 게이트 패드(125)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(125)는 게이트 라인(102)으로부터 연장된 게이트 패드 하부 전극(124)과, 게이트 절연막(146) 및 보호막(152)을 관통하는 제1 컨택홀(166)을 통해 게이트 패드 하부 전극(124)와 접속된 게이트 패드 상부 전극(128)을 구비한다.
공통 라인(116)은 공통 패드(135)를 통해 외부의 기준 전압원(미도시)으로부터 기준 전압을 공급받게 된다. 공통 패드(135)는 공통 라인(116)으로부터 연장된 공통 패드 하부 전극(136)과, 게이트 절연막(146) 및 보호막(152)을 관통하는 제2 컨택홀(170)를 통해 공통 패드 하부 전극(136)과 접속된 공통 패드 상부 전극(140)을 구비한다.
데이터 라인(104)은 데이터 패드(131)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(131)는 데이터 라인(104)으로부터 연장된 데이터 패드 하부 전극(130)과, 보호막(152)을 관통하는 제3 컨택홀(168)을 통해 데이터 패드 하부 전극(130)과 접속된 데이터 패드 상부 전극(134)을 구비한다.
이러한 박막 트랜지스터 기판에서 컨택 전극(155), 게이트 패드 상부 전극(128), 데이터 패드 상부 전극(134), 공통 패드 상부 전극(140)은 투명 도전막으로 형성된다. 이러한 투명 도전막 패턴은 보호막(152) 및 게이트 절연막(146)의 패터닝시 이용된 포토레지스트 패턴을 제거하는 리프트-오프(Lift-off) 공정으로 형성된다. 상기 투명 도전 패턴은 보호막(152)과 경계를 이루게 된다. 이러한 리프트-오프 공정의 적용으로 본 발명에 따른 박막 트랜지스터기판은 투명 도전막의 패터닝을 위한 하나의 마스크 공정수를 줄일 수 있게 된다. 이 경우, 리프트-오프 능력을 향상시키기 위하여 전술한 다수의 신호 라인들 및 전극들 위의 게이트 절연막(146) 및 보호막(152), 또는 보호막(152)을 관통하는 스트립퍼 침투 경로(154)가 추가적으로 형성된다. 예를 들면, 스트립퍼 침투 경로(154)는 화소 전극(114)의 핑거부(114B) 또는 공통 전극(118) 위에 형성된다. 이러한 스트립퍼 침투 경로(154)는 포토레지스트 패턴이 없는 부분에 형성되어 그 포토레지스트 패턴과 보호막(152)의 경계부로 스트립퍼가 쉽게 침투하게 함으로써 그 포토레지스트 패턴의 리프트-오프 능력을 향상시키게 된다. 이러한 장점을 갖는 본 발명에 따른 박막 트랜지스터 기판의 제조 방법을 구체적으로 살펴보면 다음과 같다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 6a 및 도 6b에 도시된 바와 같이 제1 마스크 공정으로 하부 기판(145) 상에 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부 전극(124), 공통 라인(116), 공통 전극(118), 공통 패드 하부 전극(136)와 함께 화소 전극(114)를 포함하는 게이트 금속 패턴군이 형성된다.
상세히 하면, 하부 기판(145) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식 각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부 전극(124), 공통 라인(116), 공통 전극(118), 공통 패드 하부 전극(136), 화소 전극(114)를 포함하는 게이트 금속 패턴군이 형성된다. 게이트 금속으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 등이 이용된다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이고, 도 8a 내지 도 8e는 상기 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들이다.
우선, 게이트 금속 패턴군이 형성된 하부 기판(145) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(146)이 형성된다. 게이트 절연막(146)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다.
그리고, 도 7a 및 도 7b에 도시된 바와 같이 제2 마스크 공정으로 게이트 절연막(146) 위에 적층된 활성층(148) 및 오믹 접촉층(150)을 포함하는 반도체 패턴과; 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 데이터 패드 하부 전극(130), 제1 및 제2 스토리지 상부 전극(122, 117)을 포함하는 소스/드레인 금속 패턴군이 형성된다.
구체적으로, 도 8a에 도시된 바와 같이 게이트 절연막(146) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 비정질 실리콘층(148A), n+ 비정질 실리콘층(150A), 그리고 소스/드레인 금속층(156)이 순차적으로 형성된다. 소스/드레인 금속으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 등이 이용된다.
그 다음, 소스/드레인 금속층(156) 위에 포토레지스트막을 전면 도포한 다음 부분 노광 마스크인 제2 마스크를 이용한 포토리쏘그래피 공정으로 도 8a와 같이 단차를 갖는 포토레지스트 패턴(158)이 형성된다. 이 경우, 제2 마스크로는 박막 트랜지스터의 채널이 형성될 부분에서 회절 노광부(또는 반투과부)를 갖는 부분 노광 마스크를 이용한다. 이에 따라, 제2 마스크의 회절 노광부(또는 반투과부)와 대응하는 포토레지스트 패턴(158)은 제2 마스크의 투과부(또는 차단부)와 대응하는 포토레지스트 패턴(158) 보다 낮은 높이를 갖게 된다. 다시 말하여, 채널 부분의 포토레지스트 패턴(158)이 다른 소스/드레인 금속 패턴군 부분의 포토레지스트 패턴(158) 보다 낮은 높이를 갖게 된다.
이러한 포토레지스트 패턴(158)을 이용한 습식 식각 공정으로 소스/드레인 금속층(156)이 패터닝됨으로써 도 8b에 도시된 바와 같이 데이터 라인(104), 박막 트랜지스터부의 소스 전극(110) 및 그와 일체화된 드레인 전극(112), 데이터 패드 하부 전극(130), 제1 및 제2 스토리지 상부 전극(122, 117)을 포함하는 소스/드레인 금속 패턴군이 형성된다. 여기서, 제1 스토리지 상부 전극(122)은 게이트 라인(102)의 일부와 중첩되고, 제2 스토리지 상부 전극(117)은 내부 공통 라인(116A)를 가로질러 첫번째 공통 전극(118)과 중첩되면서 상기 드레인 전극(112) 및 제1 스토리지 상부 전극(122)과 일체화된다. 그리고, 동일한 포토레지스트 패턴(158)을 이용한 건식 식각 공정으로 n+ 비정질 실리콘층(150A)과 비정 질 실리콘층(148A)이 동시에 패터닝됨으로써 도 8b에 도시된 바와 같이 오믹 접촉층(150)과 활성층(148)이 상기 소스/드레인 금속 패턴을 따라 형성된 구조를 갖게 된다.
그 다음, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 도 8c에 도시된 바와 같이 상대적으로 낮은 높이를 갖는 채널 부분의 포토레지스트 패턴(158)은 제거되고, 다른 소스/드레인 금속 패턴군 부분의 포토레지스트 패턴(158)은 높이가 낮아지게 된다.
이렇게 남아 있는 포토레지스트 패턴(158)를 이용한 건식 식각 공정으로 도 8c에 도시된 바와 같이 채널이 형성될 부분에서 소스/드레인 금속층 및 오믹 접촉층(150)이 식각됨으로써 소스 전극(110)과 드레인 전극(112)이 서로 분리되고 활성층(148)이 노출된다. 이에 따라, 소스 전극(110)과 드레인 전극(112) 사이에는 활성층(148)으로 이루어진 채널이 형성된다.
그리고, 스트립 공정으로 도 8d에 도시된 바와 같이 소스/드레인 금속 패턴군 부분에 남아 있던 포토레지스트 패턴(158)이 모두 제거된다.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이고, 도 10a 내지 도 10d는 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들이다.
도 9a 및 도 9b에 도시된 바와 같이 제3 마스크 공정으로 보호막(152) 및 게 이트 절연막(146)이 패터닝되고, 컨택 전극(155), 게이트 패드 상부 전극(128), 데이터 패드 상부 전극(134), 공통 패드 상부 전극(140), 더미 투명 도전 패턴(164)을 포함하는 투명 도전 패턴군이 형성된다. 여기서, 투명 도전 패턴군은 패터닝된 보호막(152)과 중첩없이 경계를 이루며 형성된다.
상세히 하면, 도 10a과 같이 소스/드레인 금속 패턴군이 형성된 게이트 절연막(146) 상에 전면적인 보호막(152)이 형성된다. 보호막(152)의 재료로는 상기 게이트 절연막(146)과 유사한 무기 절연 물질이나, 유기 절연 물질이 이용된다. 그리고, 보호막(152) 위에 제3 마스크를 이용한 포토리쏘그래피 공정으로 보호막(152)이 존재해야 하는 부분에 도 10a와 같이 포토레지스트 패턴(160)이 형성된다.
그 다음, 상기 포토레지스트 패턴(160)을 이용한 건식 식각 공정으로 보호막(152) 및 게이트 절연막(146)이 패터닝됨으로써 도 10b와 같이 제1 내지 제4 컨택홀(166, 170, 168, 162)과 스트립퍼 침투 경로(154)가 형성된다. 여기서, 제1 컨택홀(166)은 게이트 패드 하부 전극(124)을, 제2 컨택홀(170)의 공통 패드 하부 전극(136)을, 제3 컨택홀(168)은 데이터 패드 하부 전극(130)을, 제4 컨택홀(162)는 드레인 전극(112)과 화소 전극(114)의 수평부(114A)를 노출시킨다. 그리고, 스트립퍼 침투 경로(154)는 화소 전극(114)의 핑거부(114B) 또는 공통 전극(118)을 노출시킨다.
이어서, 도 10c와 같이 상기 포토레지스트 패턴(160)이 존재하는 박막 트랜지스터 기판 상에 투명 도전막(172)이 스퍼터링 등과 같의 증착 방법으로 전면 형 성된다. 투명 도전막(172)으로는 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 주석 산화물(Tin Oxide : TO) 또는 인듐 아연 산화물(Indium Zinc Oxide : IZO), SnO2 등이 이용된다.
그리고, 리프트-오프 공정으로 포토레지스트 패턴(160)과 그 위의 투명 도전막(172)이 함께 제거됨으로써 도 10d와 같이 제1 내지 제4 컨택홀(166, 170, 168, 162)과 스트립퍼 침투 경로(154) 각각에 게이트 패드 상부 전극(128), 공통 패드 상부 전극(140), 데이터 패드 상부 전극(134), 컨택 전극(155), 더미 투명 도전 패턴(164)을 포함하는 투명 도전 패턴군이 형성된다.
이때, 스트립퍼 침투 경로(154)와 함께 제1 내지 제4 컨택홀(162, 166, 170, 168)은 보다 많은 스트립퍼(A)가 포토레지스트 패턴(160)과 보호막(152)의 경계부로 침투하게 함으로써 투명 도전막(172)이 덮힌 포토레지스트 패턴(160)은 보호막(160)으로부터 쉽게 분리될 수 있게 된다. 이는 보호막(160)에 제1 내지 제4 컨택홀(162, 166, 170, 168)과 스트립퍼 침투 경로(154)가 형성된 부분에서는, 보호막(160)의 과식각으로 포토레지스트 패턴(160)의 에지부가 보호막(152)의 에지부 보다 돌출된 형태(미도시)를 갖기 때문이다. 그리고, 돌출된 포토레지스트 패턴(160)의 에지부에 의해 그와 보호막(152)의 에지부 사이에서 직진성을 갖고 증착된 투명 도전막(172)은 오픈되거나, 상대적으로 얇게 증착되어 스트립퍼가 쉽게 침투할 수 있기 때문이다.
이와 같이, 투명 도전막(172)의 불필요한 부분이 포토레지스트 패턴(160)과 함께 제거됨으로써 패터닝된 투명 도전 패턴군은 보호막(152)과는 경계를 이루게 된다.
구체적으로, 게이트 패드 상부 전극(128), 공통 패드 상부 전극(140), 데이터 패드 상부 전극(134) 각각은 해당 컨택홀(166, 170, 168) 내에서 보호막(152)과 경계를 이루며 형성되어 게이트 패드 하부 전극(124), 공통 패드 하부 전극(136), 데이터 패드 하부 전극(130) 각각과 접속된다. 컨택 전극(155)은 제4 컨택홀(162) 내에서 보호막(152)과 경계를 이루며 형성되어 드레인 전극(112)과 화소 전극(114)의 수평부(114A)를 접속시킨다. 그리고, 상기 리프트-오프 공정상 스트립퍼 침투 경로(154)에 잔존하게 되는 더미 투명 도전 패턴(164) 역시 그 스트립퍼 침투 경로(154) 내에서 보호막(152)과 경계를 이루며 형성된다.
여기서, 화소 전극(114)의 핑거부(114B) 또는 공통 전극(118) 위의 게이트 절연막(146) 및 보호막(152)을 관통하여 형성되는 스트립퍼 침투 경로(154)의 형상을 예를 들면 다음과 같다.
도 11a 및 도 11b를 참조하면, 스트립퍼 침투 경로는 화소 전극(114)의 핑거부(114B)를 따라 그 위의 게이트 절연막(146) 및 보호막(152)을 관통하는 일자형 슬릿(180)으로 형성된다. 그리고, 일자형 슬릿(180)을 따라 더미 투명 도전 패턴(182)이 잔존하게 된다. 이러한 일자형 슬릿(180)은 게이트 라인, 공통 라인, 데이터 라인을 포함하는 다수의 신호 라인 및 공통 전극 중 어느 하나의 위에 형성되기도 한다.
도 12a 및 도 12b를 참조하면, 스트립퍼 침투 경로는 화소 전극(114)의 핑거 부(114B) 위의 게이트 절연막(146) 및 보호막(152)을 관통하는 다수개의 홀(184)로 형성된다. 이렇게 다수개의 홀(184) 내에는 서로 분리된 더미 투명 도전 패턴(186)이 잔존하게 된다. 이러한 다수개의 홀(184)은 게이트 라인, 공통 라인, 데이터 라인을 포함하는 다수의 신호 라인 및 공통 전극 중 어느 하나의 위에 형성되기도 한다.
도 13은 본 발명의 제2 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판을 도시한 평면도이고, 도 14는 도 13에 도시된 박막 트랜지스터 기판을 Ⅴ-Ⅴ', Ⅵ-Ⅵ', Ⅶ-Ⅶ', Ⅷ-Ⅷ', Ⅸ-Ⅸ'선을 따라 절단하여 도시한 단면도이다.
도 13 및 도 14에 도시된 박막 트랜지스터 기판은, 도 4 및 도 5에 도시된 박막 트랜지스터 기판에서 제2 스토리지 캐패시터(126)가 제외된 구조를 갖는다. 따라서, 중복되는 구성요소들에 대한 설명은 생략하기로 한다.
스토리지 캐패시터(120)는 게이트 라인(102)에 포함되는 스토리지 하부 전극과, 그 스토리지 하부 전극과 게이트 절연막(146), 활성층(148), 오믹 접촉층(150)을 사이에 두고 중첩된 스토리지 상부 전극(122)으로 구성된다. 여기서, 스토리지 상부 전극(122)은 드레인 전극(212)과 접속된다. 이를 위하여, 드레인 전극(212)은 화소 전극(114)의 첫번째 핑거부(114B)과 중첩되고, 내부 공통 라인(116A)을 가로 질러 스토리지 상부 전극(122)과 일체화된다. 이러한 드레인 전극(212)을 따라 그 아래에는 오믹 접촉층(150) 및 활성층(148)이 형성된다. 그리고, 신장된 드레인 전극(212) 위에는 보호막(152)을 관통하는 스트립퍼 침투 경로(154)가 형성된다.
이러한 구조를 갖는 제2 실시 예에 따른 박막 트랜지스터 기판 역시 전술한 바와 같이 리프트-오프 공정을 적용한 3 마스크 공정으로 형성된다.
구체적으로, 제1 마스크 공정으로 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부 전극(124), 공통 라인(116), 공통 전극(118), 공통 패드 하부 전극(136), 화소 전극(114)이 형성된다.
그 다음, 제2 마스크 공정으로 게이트 절연막(146) 위에 적층된 활성층(148) 및 오믹 접촉층(150)을 포함하는 반도체 패턴과; 데이터 라인(104), 소스 전극(110), 드레인 전극(212), 데이터 패드 하부 전극(130), 스토리지 상부 전극(122)이 형성된다.
제3 마스크 공정으로 보호막(152) 및 게이트 절연막(146)에 제1 내지 제4 컨택홀(162, 166, 170, 168)과 스트립퍼 침투 경로(154)가 형성된다. 또한, 제3 마스크 공정에 포함되는 포토레지스트 패턴의 리프트-오프 공정으로 상기 제1 내지 제4 컨택홀(162, 166, 170, 168)과 스트립퍼 침투 경로(154) 각각에 게이트 패드 상부 전극(128), 데이터 패드 상부 전극(134), 공통 패드 상부 전극(140), 컨택 전극(155), 더미 투명 도전 패턴(164)이 형성된다.
상술한 바와 같이, 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법은 리프트-오프 공정을 적용함으로써 투명 도전막의 마스크 공정을 절감할 수 있게 된다. 이에 따라, 본 발명은 3 마스크 공정으로 박막 트랜지스터 기판을 제조할 수 있게 되므로 공정을 단순화하여 제조 원가를 절감할 수 있음과 아울러 제조 수율을 향상시킬 수 있게 된다.
또한, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 신호 라인들 위의 보호막에 스트립퍼 침투 경로인 다수의 슬릿을 형성함으로써 투명 도전막이 덮인 포토레지스트 패턴의 리프트-오프 능력을 효과적으로 향상시킬 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (33)

  1. 나란하게 형성된 게이트 라인 및 공통 라인과,
    상기 게이트 라인 및 공통 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 결정하는 데이터 라인과,
    상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와,
    상기 공통 라인으로부터 상기 화소 영역 쪽으로 신장된 공통 전극과,
    상기 박막 트랜지스터와 접속되고 상기 화소 영역에 상기 공통 전극과 수평 전계를 형성하도록 형성되며, 상기 게이트 라인, 공통 라인, 공통 전극과 함께 동일한 금속층으로 이루어진 화소 전극과;
    상기 다수의 신호 라인 및 전극과 박막 트랜지스터를 덮는 보호막과;
    상기 게이트 라인과 접속된 게이트 패드 하부 전극과, 그 하부 전극을 노출시키는 제1 컨택홀내에 형성된 게이트 패드 상부 전극을 포함하는 게이트 패드와,
    상기 공통 라인과 접속된 공통 패드 하부 전극과, 그 하부 전극을 노출시키는 제2 컨택홀내에 형성된 공통 패드 상부 전극을 포함하는 공통 패드와;
    상기 데이터 라인과 접속된 데이터 패드 하부 전극과, 그 하부 전극을 노출시키는 제3 컨택홀내에 형성된 데이터 패드 상부 전극을 포함하는 데이터 패드를 구비하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 화소 전극은
    그의 일부분과, 상기 박막 트랜지스터의 드레인 전극 일부분을 노출시키는 제4 컨택홀내에 형성된 컨택 전극을 통해 그 드레인 전극과 접속된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 다수의 신호 라인 및 전극 중 적어도 하나 위에 형성된 스트립퍼 침투 경로를 추가로 구비하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  4. 제 3 항에 있어서,
    상기 스트립퍼 침투 경로는 상기 게이트 절연막 및 보호막, 또는 보호막을 관통하도록 형성된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  5. 제 3 항에 있어서,
    상기 스트립퍼 침투 경로는 상기 다수의 신호 라인 및 전극 중 적어도 하나를 따라 형성된 슬릿, 또는 홀을 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  6. 제 3 항에 있어서,
    상기 스트립퍼 침투 경로는
    상기 화소 영역 내에 형성된 공통 전극 및 화소 전극 중 적어도 하나의 위에 형성된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  7. 제 3 항에 있어서,
    상기 스트립퍼 침투 경로 내에는 더미 투명 도전 패턴이 잔존하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  8. 제 7 항에 있어서,
    상기 게이트 패드 상부 전극, 공통 패드 상부 전극, 데이터 패드 상부 전극, 컨택 전극, 및 더미 투명 도전 패턴은 상기 보호막과 경계를 이루며 형성된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  9. 제 1 항에 있어서,
    상기 게이트 라인에 포함되는 제1 스토리지 하부 전극과;
    상기 박막 트랜지스터의 드레인 전극과 접속되고, 상기 제1 스토리지 하부 전극과 상기 게이트 절연막을 사이에 두고 형성된 제1 스토리지 상부 전극을 포함하는 제1 스토리지 캐패시터를 추가로 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판
  10. 제 9 항에 있어서,
    상기 드레인 전극은 상기 화소 전극의 핑거부 중 어느 하나의 핑거와 중첩되되고, 상기 공통 라인과 교차하도록 신장되어 상기 제1 스토리지 상부 전극과 일체화된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  11. 제 9 항에 있어서,
    상기 공통 라인 및 공통 전극에 포함되는 제2 스토리지 하부 전극과;
    상기 드레인 전극 및 제1 스토리지 상부 전극 사이에 접속되고, 상기 제2 스토리지 하부 전극과 상기 게이트 절연막을 사이에 두고 형성된 제2 스토리지 상부 전극을 포함하는 제2 스토리지 캐패시터를 추가로 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  12. 제 11 항에 있어서,
    상기 제2 스토리지 상부 전극은 제1 스토리지 상부 전극으로부터, 상기 공통 라인과 교차하고 그 공통 라인에 접속된 다수의 공통 전극 중 어느 하나와 중첩되도록 신장되어 상기 드레인 전극과 일체화된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  13. 제 11 항에 있어서,
    상기 박막 트랜지스터에 포함되는 반도체층은 상기 데이터 라인, 데이터 패 드 하부 전극, 제1 및 제2 스토리지 상부 전극과도 중첩되게 형성된 것을 특징하는 수평 전계 인가형 박막 트랜지스터 기판.
  14. 기판 상에 제1 도전층으로 게이트 라인, 게이트 라인과 접속된 게이트 전극, 게이트 패드 하부 전극, 상기 게이트 라인과 나란한 공통 라인, 그 공통 라인과 접속된 공통 패드 하부 전극, 상기 공통 라인으로부터 화소 영역으로 신장된 공통 전극 및 상기 화소 영역에서 상기 공통 전극과 수평 전계를 형성하기 위한 화소 전극을 형성하는 단계와;
    게이트 절연막을 전면 도포하는 단계와;
    상기 게이트 절연막의 소정 영역 상에 반도체 패턴, 상기 반도체 패턴 위에 제2 도전층으로 상기 게이트 라인 및 공통 라인과 교차하는 데이터 라인, 데이터 라인과 접속된 소스 전극 및 데이터 패드 하부 전극, 그 소스 전극과 대향하는 드레인 전극을 형성하는 단계와;
    보호막을 전면 도포하는 단계와;
    상기 보호막 및 게이트 절연막을 패터닝하여 상기 게이트 패드 하부 전극, 공통 패드 하부 전극, 데이터 패드 하부 전극을 노출시키는 제1 내지 제3 컨택홀과, 상기 드레인 전극 및 화소 전극의 일부를 노출시키는 제4 컨택홀 및 제3 도전층을 패터닝하여 상기 제1 내지 제4 컨택홀 내에 게이트 패드 상부 전극, 공통 패드 상부 전극, 데이터 패드 상부 전극, 컨택 전극 각각을 상기 보호막과 경계를 이루도록 형성하는 단계를 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  15. 제 14 항에 있어서,
    상기 보호막 및 게이트 절연막을 패터닝하는 단계는
    상기 보호막 위에 마스크를 이용하여 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 통해 노출된 보호막 및 게이트 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제3 도전층을 패터닝하는 단계는
    상기 패터닝된 보호막 위에 남아 있는 포토레지스트 패턴 위에 제3 도전층을 형성하는 단계와;
    상기 제3 도전층인 덮인 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제1 및 제2 도전층으로 이루어진 다수의 신호 라인 및 전극 중 적어도 하나 위에 상기 포토레지스트 패턴 제거를 위한 스트립퍼의 침투 경로를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  18. 제 17 항에 있어서,
    상기 스트립퍼 침투 경로는 상기 게이트 절연막 및 보호막, 또는 보호막을 관통하도록 형성된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  19. 제 17 항에 있어서,
    상기 스트립퍼 침투 경로는 상기 다수의 신호 라인 및 전극 중 적어도 하나를 따라 슬릿 및 홀 중 어느 하나의 형태로 형성된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  20. 제 17 항에 있어서,
    상기 스트립퍼 침투 경로는 상기 공통 전극 및 화소 전극 중 적어도 하나의 위에 형성된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  21. 제 18 항에 있어서,
    상기 스트립퍼 침투 경로 내에는 상기 패터닝된 보호막과 경계를 이루는 상기 제3 도전층이 잔존하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  22. 제 21 항에 있어서,
    상기 제3 도전층은 투명 도전층인 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  23. 제 14 항에 있어서,
    상기 게이트 라인에 포함되는 제1 스토리지 하부 전극과 상기 게이트 절연막 및 반도체층을 사이에 두고 중첩되며 상기 드레인 전극과 접속된 제1 스토리지 상부 전극을 상기 제2 도전층으로 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  24. 제 23 항에 있어서,
    상기 화소 전극은 상기 공통 전극과 나란한 핑거부를 포함하고,
    상기 드레인 전극은 상기 화소 전극의 핑거부 중 어느 하나의 핑거와 중첩되되고, 상기 공통 라인과 교차하도록 신장되어 상기 제1 스토리지 상부 전극과 일체화된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  25. 제 23 항에 있어서,
    상기 제1 스토리지 전극 및 드레인 전극 사이에 접속되며, 상기 공통 라인 및 공통 전극에 포함되는 제2 스토리지 하부 전극과 상기 게이트 절연막 및 반도체층을 사이에 두고 중첩되는 제2 스토리지 상부 전극을 상기 제2 도전층으로 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  26. 제 25 항에 있어서,
    상기 제2 스토리지 상부 전극은 제1 스토리지 상부 전극으로부터, 상기 공통 라인과 교차하고 그 공통 라인에 접속된 다수의 공통 전극 중 어느 하나와 중첩되도록 신장되어 상기 드레인 전극과 일체화된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  27. 기판 상에 게이트 라인, 게이트 라인과 접속된 게이트 전극 및 게이트 패드 하부 전극, 그 게이트 라인과 나란한 공통 라인, 그 공통 라인과 접속된 공통 패드 하부 전극, 상기 공통 라인으로부터 화소 영역으로 신장된 공통 전극, 상기 화소 영역에서 상기 공통 전극과 수평 전계를 형성하기 위한 화소 전극을 형성하는 제1 마스크 공정과;
    게이트 절연막을 전면 도포하고, 그 게이트 절연막의 소정 영역에 반도체 패 턴을, 그 반도체 패턴 위에 상기 게이트 라인 및 공통 라인과 교차하는 데이터 라인, 데이터 라인과 접속된 소스 전극 및 데이터 패드 하부 전극, 그 소스 전극과 대향하는 드레인 전극을 형성하는 제2 마스크 공정과;
    보호막을 전면 도포하고, 그 보호막을 상기 게이트 절연막과 함께 패터닝하여 상기 게이트 패드 하부 전극, 공통 패드 하부 전극, 데이터 패드 하부 전극, 상기 드레인 전극 및 화소 전극의 일부를 각각 노출시키는 제1 내지 제4 컨택홀을 형성하고, 그 제1 내지 제4 컨택홀 내에 게이트 패드 상부 전극, 공통 패드 상부 전극, 데이터 패드 상부 전극, 컨택 전극 각각을 형성하는 제3 마스크 공정을 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  28. 제 27 항에 있어서,
    상기 제3 마스크 공정은
    상기 보호막을 전면 도포하는 단계와;
    상기 보호막 위에 마스크를 이용하여 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 통해 상기 보호막 및 게이트 절연막을 패터닝하는 단계와;
    상기 포토레지스트 패턴 위에 투명 도전막을 전면 도포하는 단계와;
    상기 투명 도전막이 덮인 포토레지스트 패턴을 제거하여 상기 투명 도전막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  29. 제 27 항에 있어서,
    상기 제3 마스크 공정은
    상기 포토레지스트 패턴 제거를 위하여, 상기 제1 및 제2 마스크 공정으로 형성된 다수의 신호 라인 및 전극 중 적어도 하나 위에 상기 게이트 절연막 및 보호막, 또는 보호막을 관통하는 스트립퍼의 침투 경로를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  30. 제 29 항에 있어서,
    상기 스트립퍼 침투 경로 내에는 상기 패터닝된 보호막과 경계를 이루는 상기 투명 도전막이 잔존하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  31. 제 27 항에 있어서,
    상기 제2 마스크 공정은
    상기 게이트 라인에 포함되는 제1 스토리지 하부 전극과 상기 게이트 절연막 및 반도체 패턴을 사이에 두고 중첩되며 상기 드레인 전극과 접속된 제1 스토리지 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  32. 제 31 항에 있어서,
    상기 화소 전극은 상기 공통 전극과 나란한 핑거부를 포함하고,
    상기 드레인 전극은 상기 화소 전극의 핑거부 중 어느 하나의 핑거와 중첩되되고, 상기 공통 라인과 교차하도록 신장되어 상기 제1 스토리지 상부 전극과 일체화된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  33. 제 31 항에 있어서,
    상기 제2 마스크 공정은
    상기 제1 스토리지 전극 및 드레인 전극 사이에 접속되며, 상기 공통 라인 및 공통 전극에 포함되는 제2 스토리지 하부 전극과 상기 게이트 절연막 및 반도체층을 사이에 두고 중첩되는 제2 스토리지 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
KR1020030077656A 2003-11-04 2003-11-04 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 Expired - Fee Related KR100560399B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020030077656A KR100560399B1 (ko) 2003-11-04 2003-11-04 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
US10/973,886 US7118947B2 (en) 2003-11-04 2004-10-27 Thin film transistor substrate of a horizontal electric field type LCD and fabricating method thereof
TW093133127A TWI246774B (en) 2003-11-04 2004-10-29 Thin film transistor substrate of a horizontal electric field type LCD and fabricating method thereof
CNB2004100867569A CN100368918C (zh) 2003-11-04 2004-10-29 水平电场型液晶显示器件的薄膜晶体管基板及其制造方法
JP2004319013A JP4781658B2 (ja) 2003-11-04 2004-11-02 水平電界印加型薄膜トランジスタ基板及びその製造方法
US11/542,249 US7599034B2 (en) 2003-11-04 2006-10-04 Thin film transistor substrate of a horizontal electric field type LCD and fabricating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030077656A KR100560399B1 (ko) 2003-11-04 2003-11-04 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20050042988A KR20050042988A (ko) 2005-05-11
KR100560399B1 true KR100560399B1 (ko) 2006-03-14

Family

ID=34545736

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030077656A Expired - Fee Related KR100560399B1 (ko) 2003-11-04 2003-11-04 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법

Country Status (5)

Country Link
US (2) US7118947B2 (ko)
JP (1) JP4781658B2 (ko)
KR (1) KR100560399B1 (ko)
CN (1) CN100368918C (ko)
TW (1) TWI246774B (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100560404B1 (ko) * 2003-11-04 2006-03-14 엘지.필립스 엘시디 주식회사 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR100663624B1 (ko) * 2004-04-29 2007-01-02 엘지.필립스 엘시디 주식회사 액정표시장치 제조방법
US8253179B2 (en) 2005-05-13 2012-08-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR101149938B1 (ko) * 2005-05-19 2012-06-14 엘지디스플레이 주식회사 프린지 필드 스위치 타입의 박막 트랜지스터 기판 제조방법
KR20060131316A (ko) * 2005-06-15 2006-12-20 엘지.필립스 엘시디 주식회사 수평 전계 인가형 액정 표시 패널 및 그 제조방법
KR101225440B1 (ko) * 2005-06-30 2013-01-25 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
KR101219037B1 (ko) * 2005-07-01 2013-01-09 삼성디스플레이 주식회사 박막 표시판 및 그 제조 방법
KR101222952B1 (ko) * 2005-11-18 2013-01-17 엘지디스플레이 주식회사 Ｔｆｔ 어레이 기판 및 그 제조방법
KR101166842B1 (ko) 2005-12-29 2012-07-19 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한박막 트랜지스터 어레이 기판
CN100511651C (zh) * 2006-01-27 2009-07-08 胜华科技股份有限公司 薄膜晶体管阵列基板及其制作方法
TWI633365B (zh) 2006-05-16 2018-08-21 日商半導體能源研究所股份有限公司 液晶顯示裝置
KR101288837B1 (ko) * 2006-06-29 2013-07-23 엘지디스플레이 주식회사 횡전계방식 액정표시소자 및 그 제조 방법
KR101310284B1 (ko) * 2006-09-28 2013-09-24 삼성디스플레이 주식회사 표시 장치와, 표시 기판 및 이의 제조 방법
KR101374105B1 (ko) 2007-08-09 2014-03-14 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101253497B1 (ko) * 2008-06-02 2013-04-11 엘지디스플레이 주식회사 액정표시장치용 어레이 기판의 제조방법
KR101569766B1 (ko) 2009-01-29 2015-11-17 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN101706637B (zh) * 2009-04-03 2011-07-13 深超光电（深圳）有限公司 高显示质量的画素电极结构
TWI417627B (zh) * 2010-12-24 2013-12-01 Au Optronics Corp 畫素結構
CN102142396B (zh) * 2011-03-02 2013-09-18 深超光电（深圳）有限公司 一种边缘电场型液晶显示器阵列基板及其制造方法
KR101434366B1 (ko) 2012-08-24 2014-08-26 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치
TWI611567B (zh) * 2013-02-27 2018-01-11 半導體能源研究所股份有限公司 半導體裝置、驅動電路及顯示裝置
CN103760723B (zh) 2014-01-21 2016-06-22 深圳市华星光电技术有限公司 像素单元和阵列基板
CN103972243B (zh) * 2014-04-24 2017-03-29 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
KR102556027B1 (ko) * 2015-09-10 2023-07-17 삼성디스플레이 주식회사 디스플레이장치 및 이의 제조방법
CN105158955B (zh) * 2015-10-26 2019-02-12 天马微电子股份有限公司 一种显示面板及其制作方法
CN105487285B (zh) * 2016-02-01 2018-09-14 深圳市华星光电技术有限公司 阵列基板及阵列基板的制备方法
CN108957887B (zh) * 2018-07-26 2021-06-04 上海中航光电子有限公司 显示面板和显示装置
CN110931426B (zh) * 2019-11-27 2022-03-08 深圳市华星光电半导体显示技术有限公司 一种显示面板的制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003207803A (ja) * 2002-01-10 2003-07-25 Nec Corp 横電界方式のアクティブマトリクス型液晶表示装置
KR20030075770A (ko) * 2002-03-20 2003-09-26 엘지.필립스 엘시디 주식회사 횡전계 방식 액정표시장치용 어레이기판과 그 제조방법
KR20030079539A (ko) * 2002-04-04 2003-10-10 엘지.필립스 엘시디 주식회사 횡전계방식 액정표시장치용 어레이기판과 그 제조방법
KR20030082648A (ko) * 2002-04-17 2003-10-23 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3225772B2 (ja) * 1995-01-30 2001-11-05 株式会社日立製作所 液晶表示装置の製造方法
JPH08286176A (ja) * 1995-04-18 1996-11-01 Hitachi Ltd 液晶表示装置
KR100338480B1 (ko) * 1995-08-19 2003-01-24 엘지.필립스 엘시디 주식회사 액정표시장치및그제조방법
KR100276442B1 (ko) * 1998-02-20 2000-12-15 구본준 액정표시장치 제조방법 및 그 제조방법에 의한 액정표시장치
TW413949B (en) * 1998-12-12 2000-12-01 Samsung Electronics Co Ltd Thin film transistor array panels for liquid crystal displays and methods of manufacturing the same
TWI237141B (en) * 2001-09-25 2005-08-01 Hannstar Display Corp Manufacturing method for in-plane switching mode liquid crystal display (LCD) unit
KR100560401B1 (ko) * 2003-11-04 2006-03-14 엘지.필립스 엘시디 주식회사 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003207803A (ja) * 2002-01-10 2003-07-25 Nec Corp 横電界方式のアクティブマトリクス型液晶表示装置
KR20030075770A (ko) * 2002-03-20 2003-09-26 엘지.필립스 엘시디 주식회사 횡전계 방식 액정표시장치용 어레이기판과 그 제조방법
KR20030079539A (ko) * 2002-04-04 2003-10-10 엘지.필립스 엘시디 주식회사 횡전계방식 액정표시장치용 어레이기판과 그 제조방법
KR20030082648A (ko) * 2002-04-17 2003-10-23 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법

Also Published As

Publication number Publication date
KR20050042988A (ko) 2005-05-11
US20050092995A1 (en) 2005-05-05
US7118947B2 (en) 2006-10-10
TWI246774B (en) 2006-01-01
JP4781658B2 (ja) 2011-09-28
US7599034B2 (en) 2009-10-06
TW200516776A (en) 2005-05-16
JP2005165286A (ja) 2005-06-23
CN100368918C (zh) 2008-02-13
CN1614485A (zh) 2005-05-11
US20070024793A1 (en) 2007-02-01

Similar Documents

Publication Publication Date Title
KR100560399B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR100560402B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR100566816B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR100556702B1 (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR100682358B1 (ko) 액정 표시 패널 및 제조 방법
KR100499371B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100560405B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
US7446337B2 (en) Thin film transistor substrate using a horizontal electric field
KR100556701B1 (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR101002347B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR20070002415A (ko) 액정 표시 장치 및 그 제조 방법
KR20050115743A (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR100560404B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR100560401B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR101107269B1 (ko) 수평 전계 박막 트랜지스터 기판 및 그 제조 방법과, 그를이용한 액정 패널 및 그 제조 방법
KR20070000893A (ko) 수평 전계 인가형 액정 표시 장치 및 그 제조 방법
KR101107265B1 (ko) 수평 전계 박막 트랜지스터 기판 및 그 제조 방법과, 그를이용한 액정 패널 및 그 제조 방법
KR101157222B1 (ko) 수평 전계 인가형 액정 표시 패널 및 그 제조 방법
KR100560400B1 (ko) 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR100538327B1 (ko) 수평 전계 인가형 박막 트랜지스터 어레이 기판 및 그제조 방법
KR20040064466A (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100682362B1 (ko) 액정 표시 패널 및 제조 방법
KR101329447B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20031104

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20050725

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060124

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060307

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060308

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090102

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20091218

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20101228

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20111221

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20121228

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20121228

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20131227

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20150227

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20150227

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20160226

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20160226

Start annual number: 11

End annual number: 11

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20181218