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KR20070000893A - 수평 전계 인가형 액정 표시 장치 및 그 제조 방법 - Google Patents

수평 전계 인가형 액정 표시 장치 및 그 제조 방법 Download PDF

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KR20070000893A
KR20070000893A KR1020050056560A KR20050056560A KR20070000893A KR 20070000893 A KR20070000893 A KR 20070000893A KR 1020050056560 A KR1020050056560 A KR 1020050056560A KR 20050056560 A KR20050056560 A KR 20050056560A KR 20070000893 A KR20070000893 A KR 20070000893A
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KR
South Korea
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electrode
gate
common
line
forming
Prior art date
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Withdrawn
Application number
KR1020050056560A
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English (en)
Inventor
홍성진
오재영
Original Assignee
엘지.필립스 엘시디 주식회사
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Filing date
Publication date
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Priority to US11/451,484 priority patent/US7872721B2/en
Publication of KR20070000893A publication Critical patent/KR20070000893A/ko
Priority to US13/006,391 priority patent/US8199301B2/en
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Abstract

본 발명은 마스크 공정 수를 절감할 수 있는 수평 전계 인가형 액정 표시 장치 및 그 제조 방법에 관한 것이다.
본 발명의 수평 전계 인가형 액정 표시 장치의 제조 방법은 기판 상에 게이트 라인, 게이트 전극 및 게이트 패드 하부 전극, 공통 라인, 공통 전극, 공통 패드 하부 전극, 화소 전극을 포함하는 제1 도전 패턴군이 형성하는 단계와; 상기 제1 도전패턴군을 덮도록 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 데이터 라인, 소스 전극, 드레인 전극, 데이터 패드 하부 전극, 상기 드레인 전극과 일체화된 스토리지 상부 전극을 포함하는 제2 도전 패턴군과, 제2 도전패턴군을 따라 그 하부에 반도체패턴을 형성하는 단계와; 상기 제2 도전 패턴군과 반도체패턴이 형성된 게이트 절연막 상에 보호막을 형성하는 단계와; 상기 보호막 상에 제1 포토레지스트 패턴을 형성하는 단계와; 상기 제1 포토레지스트 패턴을 통해 노출된 상기 보호막 및 게이트 절연막을 식각하여 상기 컨택홀을 형성하는 단계와; 상기 컨택홀이 형성된 상기 제1 포토레지스트 패턴 상에 컨택전극층을 형성하는 단계와; 상기 컨택전극층 상의 상기 컨택홀 내부에 제2 포토레지스트 패턴을 형성하는 단계와; 상기 컨택전극층을 식각하여 패터닝하는 단계와; 상기 제1 및 제2 포토레지스트 패턴을 스트립 공정으로 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

수평 전계 인가형 액정 표시 장치 및 그 제조 방법{LIQUID CRYSTAL DISPLAY APPARATUS OF HORIZONTAL ELECTRONIC FIELD APPLYING TYPE AND FABRICATING METHOD THEREOF}
도 1은 종래의 수평 전계 인가형 액정 표시 장치 중 박막 트랜지스터 어레이 기판을 도시한 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도.
도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조 방법 을 단계적으로 도시한 단면도들.
도 4는 본 발명의 제1 실시 예에 따른 수평 전계 인가형 액정 표시 장치 중 박막 트랜지스터 어레이 기판을 도시한 평면도.
도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅳ' 선을 따라 절단하여 도시한 단면도.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 10a 및 도 10b는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 12a 및 도 12b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 13a 내지 도 13d는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들.
< 도면의 주요 부분에 대한 부호의 설명 >
2, 102 : 게이트 라인 4, 104 : 데이터 라인
6 : 박막 트랜지스터 8, 108 : 게이트 전극
10, 110 : 소스 전극 12, 112 : 드레인 전극
13, 21, 33, 37, 39, 126, 128, 136, 138, 156, 166, 176 : 컨택홀
14, 114 : 화소 전극 16, 116 : 공통 라인
18, 118 : 공통 전극 20,120,130: 스토리지 캐패시터
22,122,132 : 스토리지 상부 전극 24, 150 : 게이트 패드
26,152 : 게이트 패드 하부 전극 28,154 : 게이트 패드 상부 전극
30, 160 : 데이터 패드 32,162 : 데이터 패드 하부 전극
34, 164 : 데이터 패드 상부 전극 36, 170 : 공통 패드
38, 172 : 공통 패드 하부 전극 40, 174 : 공통 패드 상부 전극
42, 44 : 게이트 금속층 45, 145 : 기판
46, 146 : 게이트 절연막 48, 148 : 활성층
50, 147 : 오믹접촉층 52, 144 : 보호막
147 : 비정질 실리콘층 180, 184 : 포토레지스트 패턴
본 발명은 수평 전계를 이용하는 액정 표시 장치에 관한 것으로, 특히 마스크 공정을 단순화시킬 수 있는 수평 전계 인가형 액정 표시 장치 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 인가형과 수평 전계 인가형으로 대별된다.
수직 전계 인가형 액정 표시 장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계 인가형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
수평 전계 인가형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계 인가형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다. 이하, 수평 전계 인가형 액정 표시 장치에 대하여 상세히 살펴보기로 한다.
수평 전계 인가형 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(하판) 및 칼러 필터 어레이 기판(상판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 화소 단위의 수평 전계 형성을 위한 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
이러한 액정 표시 장치에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리쏘그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막 트랜지스터 어레이 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다.
도 1은 종래의 4마스크 공정을 이용한 수평 전계 인가형 액정 표시 장치의 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(45) 위에 게이트 절연막(46)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(14) 및 공통 전극(18)과, 공통 전극(18)과 접속된 공통 라인(16)을 구비한다. 그리고, 도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 화소 전극(14)과 공통 전극 라인(16)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)과 접속된 게이트 패드(24)와, 데이터 라인(4)과 접속된 데이터 패드(33)와, 공통 라인(16)과 접속된 공통 패드(36)를 추가로 구비한다.
게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 교차 구조로 형성되어 화소 영역(5)을 정의한다.
액정 구동을 위한 기준 전압을 공급하는 공통 라인(16)은 화소 영역(5)을 사이에 두고 게이트 라인(2)과 나란하게 형성된다.
박막 트랜지스터(6)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(14)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(14)에 접속된 드레인 전극(12)을 구비한다. 또한, 박막 트랜지스터(6)는 게이트 전극(8)과 게이트 절연막(46)을 사이에 두고 중첩되면서 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(48)을 더 구비한다.
그리고, 활성층(48)은 데이터 라인(4), 데이터 패드 하부 전극(32), 그리고 스토리지 상부 전극(22)과도 중첩되게 형성된다. 이러한 활성층(48) 위에는 데이터 라인(4), 소스 전극(10), 드레인 전극(12), 데이터 패드 하부 전극(32), 그리고 스토리지 상부 전극(22)과 오믹 접촉을 위한 오믹 접촉층(50)이 더 형성된다.
화소 전극(14)은 보호막(52)을 관통하는 제1 컨택홀(13)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속되어 화소 영역(5)에 형성된다. 특히, 화소 전극(14)은 드레인 전극(12)과 접속되고 인접한 게이트 라인(2)과 나란하게 형성된 제1 수평부(14A)와, 공통 라인(16)과 중첩되게 형성된 제2 수평부(14B)와, 제1 및 제2 수평부(14A, 14B) 사이에 나란하게 형성된 핑커부(14C)를 구비한다.
공통 전극(18)은 공통 라인(16)과 접속되어 화소 영역(5)에 형성된다. 특히, 공통 전극(18)은 화소 영역(5)에서 화소 전극(14)의 핑거부(14C)와 나란하게 형성된다.
이에 따라, 박막 트랜지스터(6)를 통해 화소 신호가 공급된 화소 전극(14)과 공통 라인(16)을 통해 기준 전압이 공급된 공통 전극(18) 사이에는 수평 전계가 형성된다. 특히, 화소 전극(14)의 핑거부(14C)와 공통 전극(18) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(5)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(20)는 공통 라인(16)과, 그 공통 라인(16)과 게이트 절연막(46), 활성층(48), 그리고 오믹 접촉층(50)을 사이에 두고 중첩되는 스토리지 상부 전극(22)과, 그 스토리지 상부 전극(22)과 보호막(50)에 형성된 제2 컨택홀(21)을 통해 접속된 화소 전극(14)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(14)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(2)은 게이트 패드(24)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(24)는 게이트 라인(2)으로부터 연장되는 게이트 패드 하부 전극(26)과, 게이트 절연막(46) 및 보호막(52)을 관통하는 제3 컨택홀(27)을 통해 게이트 패드 하부 전극(26)과 접속된 게이트 패드 상부 전극(28)으로 구성된다.
데이터 라인(4)은 데이터 패드(30)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(30)는 데이터 라인(4)으로부터 연장되는 데이터 패드 하부 전 극(32)과, 보호막(52)을 관통하는 제4 컨택홀(33)을 통해 데이터 패드 하부 전극(32)과 접속된 데이터 패드 상부 전극(34)으로 구성된다.
공통 라인(16)은 공통 패드(36)를 통해 외부의 기준 전압원(미도시)으로부터 기준 전압을 공급받게 된다. 공통 패드(36)는 공통 라인(16)으로부터 연장되는 공통 패드 하부 전극(38)과, 게이트 절연막(46) 및 보호막(52)을 관통하는 제5 컨택홀(39)을 통해 공통 패드 하부 전극(38)과 접속된 공통 패드 상부 전극(40)으로 구성된다.
이러한 구성을 가지는 박막 트랜지스터 어레이 기판의 제조 방법을 4마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3d에 도시된 바와 같다.
도 3a를 참조하면, 제1 마스크 공정을 이용하여 하부 기판(45) 상에 게이트 라인(2), 게이트 전극(8), 게이트 패드 하부 전극(26), 공통 라인(16), 공통 전극(18), 공통 패드 하부 전극(38)을 포함하는 제1 도전 패턴군이 형성된다.
상세히 하면, 하부 기판(45) 상에 스퍼터링 방법 등의 증착 방법을 통해 제1 금속층(42)과 제2 금속층(44)이 순차적으로 증착됨으로써 이중 구조의 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(2), 게이트 전극(8), 게이트 패드 하부 전극(26), 공통 라인(16), 공통 전극(18), 공통 패드 하부 전극(38)을 포함하는 제1 도전 패턴군이 형성된다. 여기서, 제1 금속층(42)으로는 알루미늄계 금속 등이 이용되고, 제2 금속층(44)으로는 크롬(Cr) 또는 몰리브덴(Mo) 등의 금속이 이용된다.
도 3b를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(45) 상에 게이트 절연막(46)이 도포된다. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(46) 위에 활성층(48) 및 오믹 접촉층(50)을 포함하는 반도체 패턴과; 데이터 라인(4), 소스 전극(10), 드레인 전극(12), 데이터 패드 하부 전극(32), 스토리지 상부 전극(22)을 포함하는 제2 도전 패턴군이 형성된다.
상세히 하면, 제1 도전 패턴군이 형성된 하부 기판(45) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(46), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 여기서, 게이트 절연막(46)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
이어서, 소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화된 드레인 전극(12), 스토리지 상부 전극(22)을 포함하는 제2 도전 패턴군이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 접촉층(50)과 활성층(48)이 형성된다.
그리고, 애싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 소스/드레인 금속 패턴 및 오믹 접촉층(50)이 식각된다. 이에 따라, 채널부의 활성층(48)이 노출되어 소스 전극(10)과 드레인 전극(12)이 분리된다.
이어서, 스트립 공정으로 제2 도전 패턴군 위에 남아 있던 포토레지스트 패턴이 제거된다.
도 3c를 참조하면, 제2 도전 패턴군이 형성된 게이트 절연막(46) 상에 제3 마스크 공정을 이용하여 제1 내지 제5 콘택홀들(13, 21, 27, 33, 39)을 포함하는 보호막(52)이 형성된다.
상세히 하면, 제2 도전 패턴군이 형성된 게이트 절연막(46) 상에 PECVD 등의 증착 방법으로 보호막(52)이 전면 형성된다. 이어서, 보호막(52)이 제3 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 제1 내지 제5 컨택홀들(13, 21, 27, 33, 39)이 형성된다. 제1 컨택홀(13)은 보호막(52)을 관통하여 드레인 전극(12)을 노출시키고, 제2 컨택홀(21)은 보호막(52)을 관통하여 스토리지 상부 전극(22)을 노출시킨다. 제3 컨택홀(27)은 보호막(52) 및 게이트 절연막(46)을 관통하여 게이트 패드 하부 전극(26)을 노출시키고, 제4 컨택홀(33)은 보호막(52)을 관통하여 데이터 패드 하부 전극(32)을 노출시키고, 제5 컨택홀(39)은 보호막(52) 및 게이트 절연막(46)을 관통하여 공통 패드 하부 전극(38)을 노출시킨다. 여기서, 소스/드레인 금속으로 몰리브덴(Mo)과 같이 건식 식각비 큰 금속이 이용되는 경우 제1, 제2, 제4 컨택홀(12, 21, 33) 각각은 드레인 전극(12), 스토리지 상부 전극(22), 데이터 패드 하부 전극(32)까지 관통하여 그들의 측면을 노출시키게 된다.
보호막(52)의 재료로는 게이트 절연막(46)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
도 3d를 참조하면, 제4 마스크 공정을 이용하여 보호막(52) 상에 화소 전극(14), 게이트 패드 상부 전극(28), 데이터 패드 상부 전극(34), 공통 패드 상부 전극(40)을 포함하는 제3 도전 패턴군이 형성된다.
상세히 하면, 보호막(52) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 투명 도전막이 패텅님됨으로써 화소 전극(14), 게이트 패드 상부 전극(28, 데이터 패드 상부 전극(34), 공통 패드 상부 전극(40)을 포함하는 제3 도전 패턴군이 형성된다. 화소 전극(14)은 제1 컨택홀(13)을 통해 드레인 전극(12)과 전기적으로 접속되고, 제2 컨택홀(21)을 통해 스토리지 상부 전극(22)과 전기적으로 접속된다. 게이트 패드 상부 전극(28)는 제3 컨택홀(37)을 통해 게이트 패드 하부 전극(26)과 전기적으로 접속된다. 데이터 패드 상부 전극(34)은 제4 컨택홀(33)을 통해 데이터 하부 전극(32)과 전기적으로 접속된다. 공통 패드 상부 전극(40)은 제5 컨택홀(39)를 통해 공통 패드 하부 전극(38)과 전기적으로 접속된다.
여기서, 투명 도전막의 재료로는 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 주석 산화물(Tin Oxide : TO) 또는 인듐 아연 산화물(Indium Zinc Oxide : IZO) 등이 이용된다.
이와 같이, 종래의 수평 전계 인가형 박막 트랜지스터 어레이 기판 및 그 제조 방법은 4마스크 공정을 채용함으로써 5마스크 공정을 이용한 경우보다 제조 공정수를 줄임과 아울러 그에 비례하는 제조 단가를 절감할 수 있게 된다. 그러나, 4 마스크 공정 역시 여전히 제조 공정이 복잡하여 원가 절감에 한계가 있으므로 제조 공정을 더욱 단순화하여 제조 단가를 더욱 줄일 수 있는 방안이 요구된다.
따라서, 본 발명의 목적은 마스크 공정 수를 절감할 수 있는 수평 전계 인가형 액정 표시 장치 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 수평 전계 인가형 액정 표시 장치는 게이트 라인과, 상기 게이트 라인과 평행하고 상기 게이트 라인과 인접한 영역에 형성된 공통 라인과, 상기 게이트 라인 및 공통 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 결정하는 데이터 라인과, 상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터와, 상기 화소 영역에 형성되고 상기 공통 라인과 접속된 공통 전극과, 상기 박막 트랜지스터와 접속되고 상기 화소 영역에 상기 공통 전극과 수평 전계를 형성하도록 상기 공통 전극과 동일 평면 상에 형성된 화소 전극과, 상기 공통 라인 및 상기 공통 전극과 중첩되어 스토리지 캐패시터를 형성하는 스토리지 캐패시터 상부 전극과, 상기 화소 전극과 상기 박막트랜지스터 및 스토리지 상부 전극을 측면 접속시키는 컨택 전극을 구비하는 것을 특징으로 한다.
상기 박막 트랜지스터는 상기 게이트 라인과 접속된 게이트 전극과, 상기 공통 라인과 중첩되며 상기 스토리지 상부 전극과 일체화되도록 형성된 드레인 전극과, 상기 데이터 라인과 접속되며 상기 드레인 전극을 감싸는 "U"자 형태로 형성된 소스 전극과, 상기 게이트 전극과 상기 게이트 절연막을 사이에 두고 중첩되고 상기 소스 전극 및 드레인 전극 사이에 채널부를 형성하는 반도체층을 구비하는 것을 특징으로 한다.
상기 데이터 라인은 "V" 자 형태로 화소 영역 중앙에서 상하 대칭으로 꺽인 사선 형상인 것을 특징으로 한다.
상기 공통 전극은 상기 공통 라인과 화소 영역을 사이에 두고 상기 게이트 라인과 평행하게 형성된 수평부와, 상기 데이터 라인의 형태에 따라 형성되며 화소 영역을 적어도 두 영역 이상으로 나누는 수직부로 구성되는 것을 특징으로 한다.
상기 화소 전극은 상기 공통 전극이 나눈 화소 영역 각각에 형성되는 것을 특징으로 한다.
상기 스토리지 상부 전극은 상기 화소 전극과 컨택홀을 통해 접속되기 위해 상기 화소 전극과 대향하는 스토리지 보조전극을 추가로 구비하는 것을 특징으로 한다.
상기 컨택 전극은 인듐 주석 산화물(Indium Tin Oxide : ITO), 주석 산화물(Tin Oxide : TO), 인듐 아연 산화물(Indium Zinc Oxide : IZO), 타이타늄(Ti), AlNd, 몰리브덴(Mo) 중 어느 하나인 것을 특징으로 한다.
또한, 본 발명의 실시 예에 따른 수평 전계 인가형 액정 표시 장치의 제조 방법은 기판 상에 게이트 라인, 게이트 전극 및 게이트 패드 하부 전극, 공통 라인, 공통 전극, 공통 패드 하부 전극, 화소 전극을 포함하는 제1 도전 패턴군이 형성하는 단계와; 상기 제1 도전패턴군을 덮도록 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 데이터 라인, 소스 전극, 드레인 전극, 데이터 패드 하부 전극, 상기 드레인 전극과 일체화된 스토리지 상부 전극을 포함하는 제2 도전 패턴군과, 제2 도전패턴군을 따라 그 하부에 반도체패턴을 형성하는 단계와; 상기 제2 도전 패턴군과 반도체패턴이 형성된 게이트 절연막 상에 보호막을 형성하는 단계와; 상기 보호막과 상기 게이트 절연막을 관통하는 컨택홀을 형성하고 그 컨택홀을 통해 상기 드레인 전극 및 화소 전극을 측면 접속시키는 컨택 전극, 게이트 패드 상부 전극, 데이터 패드 상부 전극, 공통 패드 상부 전극을 포함하는 제3 도전 패턴군을 형성하는 단계를 포함하는 것을 특징으로 하는 한다.
상기 제3 도전 패턴군을 형성하는 단계는 상기 보호막 상에 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 통해 노출된 상기 보호막 및 게이트 절연막을 식각하여 상기 컨택홀을 형성하는 단계와, 상기 컨택홀이 형성된 상기 제1 포토레지스트 패턴 상에 컨택전극층을 형성하는 단계와, 상기 컨 택전극층 상의 상기 컨택홀 내부에 제2 포토레지스트 패턴을 형성하는 단계와, 상기 컨택전극층을 식각하여 패터닝하는 단계와, 상기 제1 및 제2 포토레지스트 패턴을 스트립 공정으로 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 제2 포토레지스트 패턴은 O2 플라즈마 애싱처리되어 상기 컨택홀 내부에만 형성되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 13d를 참조하여 상세하게 설명하기로 한다.
도 4는 본 발명의 실시 예에 따른 수평 전계 인가형 액정 표시 장치의 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅳ' 선을 따라 절단하여 도시한 단면도이다.
도 4 및 도 5를 참조하면, 본 발명에 따른 박막 트랜지스터 어레이 기판은 하부 기판(145) 위에 게이트 절연막(146)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(114) 및 공통 전극(118)과, 공통 전극(118)과 접속된 공통 라인(116)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 수평한 공통 전극 라인(116)의 중첩부에 형성 된 제1 및 제2 스토리지 상부 전극(122,132)과, 게이트 라인(102)에서 연장된 게이트 패드(150)와, 데이터 라인(104)에서 연장된 데이터 패드(160)와, 공통 라인(116)에서 연장된 공통 패드(170)를 추가로 구비한다.
게이트 신호를 공급하는 게이트 라인(102)과 데이터 신호를 공급하는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역을 정의한다. 이때, 데이터라인(104)은 "V" 자 형태로 화소 영역 중앙에서 상하 대칭으로 꺽인 사선 형상을 가진다.
액정 구동을 위한 기준 전압을 공급하는 공통 라인(116)은 소정 간격으로 이격되어 게이트 라인(102)과 나란하게 형성된다.
박막 트랜지스터는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(114)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 포함된 소스 전극(110)과, 화소 전극(114)에 접속된 드레인 전극(112)을 구비한다. 여기서, 소스 전극(110)은 드레인 전극(112)을 감싸는 "U"자 형상으로 형성되며 드레인 전극(112)은 컨택 전극(140)에 의해 화소 전극(114)과 접속된다. 또한, 박막 트랜지스터는 게이트 전극(108)과 게이트 절연막(146)을 사이에 두고 중첩되면서 소스 전극과 드레인 전극(112) 사이에 채널을 형성하는 활성층(148)을 더 구비한다. 그리고, 활성층(148)은 데이터 라인(104), 데이터 패드(160), 그리고 제1 및 제2 스토리지 상부 전극(122,132)과도 중첩되게 형성된다. 이러한 활성층(148) 위에는 데이터 라인(104), 드레인 전극(112), 데이터 패드(160), 그리고 제1 및 제2 스토리지 상부 전극(122,132)과 오믹 접촉을 위한 오믹 접촉층(147)이 더 형성된다.
공통 전극(118)은 공통 전극 라인(116)과 접속되어 화소 영역에 형성된다. 공통 전극(118)은 게이트 라인(102)과 화소 영역을 사이에 두고 게이트 라인(102)과 나란하게 형성된 수평부(118a)와, 수평부(118a)에서 돌출되며 데이터 라인(104)을 따라 "V"자 형태로 화소 영역 중앙을 중심으로 사선이 꺽인 구조를 가지며 화소 영역을 두 영역으로 나누는 슬릿 패턴 형태를 가지는 수직부(118b)로 구성된다.
화소 전극(114)은 공통 전극(118)이 나눈 두 개의 화소 영역 각각에 데이터 라인(104) 형태를 따라 "V"자 형태로 형성된다. 이러한 화소전극(114)은 게이트절연막(146) 및 보호막(144)을 관통하는 제1 및 제2 컨택홀(126,128)을 통해서 박막 트랜지스터의 드레인 전극(112)과 접속된다.
이에 따라, 박막 트랜지스터(106)를 통해 화소 신호가 공급된 화소 전극(114)과 공통 라인(116)을 통해 기준 전압이 공급된 공통 전극(118) 사이에는 수평 전계가 형성된다. 특히, 화소 전극(114)과 공통 전극(118) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
제1 스토리지 캐패시터(120)는 공통 전극 라인(116)과, 공통 전극 라인(116)과 게이트 절연막(146), 활성층(148), 그리고 오믹 접촉층(147)을 사이에 두고 중첩되고 드레인 전극(114)과 일체화된 제1 스토리지 상부 전극(122)으로 구성된다. 여기서, 제1 스토리지 상부 전극(122)은 화소 전극(114)과 접속되기 위해 화소 전극(114)에 대향하도록 제1 스토리지 상부 전극(122)에서 돌출된 제1 스토리지 보조전극들(124)을 구비한다.
제2 스토리지 캐패시터(130)는 공통 전극(118)의 수평부(118a)와, 공통 전극의 수평부(118a)와 게이트 절연막(146), 활성층(148), 그리고 오믹 접촉층(147)을 사이에 두고 중첩된 제2 스토리지 상부 전극(132)으로 구성된다. 여기서, 제2 스토리지 상부 전극(132)은 화소 전극(114)과 제3 및 제4 컨택홀(136,138)을 통해 접속되기 위해 화소 전극(114)에 대향하도록 제2 스토리지 상부 전극(132)에서 돌출된 제2 스토리지 보조전극들(134)을 구비한다.
이러한 제1 및 제2 스토리지 캐패시터(120, 130)는 화소 전극(114)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
컨택 전극(140)은 제1 및 제2 스토리지 상부 전극(122, 132)과 화소 전극(114)을 측면 접속시킨다.
게이트 라인(102)은 박막 트랜지스터의 게이트 전극(108)에 게이트신호를 공급하며, 게이트 패드(150)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(150)는 게이트 라인(102)과 접속된 게이트 패드 하부 전극(152)과, 그 게이트 패드 하부 전극(152)을 노출시키는 제5 컨택홀(156)에 의해 게이트 패드 하부 전극(152)과 접속되는 게이트 패드 상부 전극(154)으로 구성된다.
데이터라인(104)은 박막트랜지스터의 드레인전극(112)을 통해 화소전극(114)에 화소신호를 공급한다. 이러한 데이터라인(104)은 데이터 패드(160)를 통해 데 이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드(160)는 데이터 라인(104)과 접속된 데이터 패드 하부 전극(162)과, 그 데이터 패드 하부 전극(162)을 노출시키는 제6 콘택홀(166)에 의해 데이터 패드 하부 전극(162)과 접속되는 데이터 패드 상부 전극(164)으로 구성된다.
공통 라인(116)은 액정 구동을 위한 기준전압을 공통전극(118)에 공급한다. 이러한 공통라인(116)은 공통 패드(170)를 통해 전원 공급부(도시하지 않음)와 접속된다. 공통 패드(170)는 공통 라인(116)과 접속된 공통 패드 하부 전극(172)과, 그 공통 패드 하부 전극(172)을 노출시키는 제7 콘택홀(176)에 의해 공통 패드 하부 전극(172)과 접속되는 공통 패드 상부 전극(174)으로 구성된다.
도 6a 내지 도 9b는 본 발명의 제1 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 어레이 기판의 제조방법을 설명하기 위한 도면들이다.
도 6a 및 도 6b는 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 6a 및 도 6b에 도시된 바와 같이 제1 마스크 공정으로 하부 기판(145) 상에 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부 전극(152), 공통 라인(116), 공통 전극(118), 공통 패드 하부 전극(172), 화소 전극(114)을 포함하는 제1 도전 패턴군이 형성된다.
이를 상세히 하면, 하부 기판(145) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 여기서, 게이트 금속층은 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr) 등이 이용된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부 전극(152), 공통 라인(116), 공통 전극(118), 공통 패드 하부 전극(172), 화소 전극(114)을 포함하는 제1 도전 패턴군이 형성된다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 7a 및 도 7b를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(145) 상에 게이트 절연막(146)이 도포된다. 그리고, 제2 마스크 공정을 이용하여 게이트 절연막(146) 위에 활성층(148) 및 오믹 접촉층(147)을 포함하는 반도체 패턴과; 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 데이터 패드 하부 전극(162), 제1 및 제2 스토리지 보조 전극들(124, 134)과 일체화된 제1 및 제2 스토리지 상부 전극(122,132)을 포함하는 제2 도전 패턴군이 형성된다.
이를 상세히 하면, 제1 도전 패턴군이 형성된 하부 기판(145) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(146), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 여기서, 게이트 절연막(146)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
이어서, 소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스 터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 드레인 전극(112), 드레인 전극(112)을 감싸는 "U" 자 형태의 소스 전극(110), 드레인 전극(110)과 일체화된 제1 스토리지 상부 전극(122), 제1 스토리지 상부 전극(122)과 화소 영역을 사이에 두고 형성된 제2 스토리지 상부 전극(132)을 포함하는 제2 도전 패턴군이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 접촉층(147)과 활성층(148)이 형성된다.
그리고, 애싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 소스/드레인 금속 패턴 및 오믹 접촉층(147)이 식각된다. 이에 따라, 채널부의 활성층(148)이 노출되어 소스 전극(110)과 드레인 전극(112)이 분리된다.
이어서, 스트립 공정으로 제2 도전 패턴군 위에 남아 있던 포토레지스트 패턴이 제거된다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 8a 및 도 8b를 참조하면, 제2 도전 패턴군이 형성된 게이트 절연막(146) 상에 제3 마스크 공정을 이용하여 제1 내지 제7 컨택홀들(126, 128, 136, 138, 156, 166, 176)을 포함하는 보호막(144)이 형성된다.
상세히 하면, 제2 도전 패턴군이 형성된 게이트 절연막(146) 상에 PECVD 등의 증착 방법으로 보호막(144)이 전면 형성된다. 이어서, 보호막(144)이 제3 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 제1 내지 제7 컨택홀들(126, 128, 136, 138, 156, 166, 176)이 형성된다.
제1 및 제2 컨택홀(126, 128)은 보호막(144) 및 게이트 절연막(146)을 관통하여 화소 전극(114) 및 제1 스토리지 상부 전극(122)을 측면 노출시킨다. 제3 및 제4 컨택홀(136, 138)은 보호막(144) 및 게이트 절연막(146)을 관통하여 화소 전극(114) 및 제2 스토리지 상부 전극(132)을 측면 노출시킨다. 제5 컨택홀(156)은 보호막(144) 및 게이트 절연막(146)을 관통하여 게이트 패드 하부 전극(152)을 노출시키고, 제6 컨택홀(166)은 보호막(144)을 관통하여 데이터 패드 하부 전극(162)을 노출시키고, 제7 컨택홀(176)은 보호막(144) 및 게이트 절연막(146)을 관통하여 공통 패드 하부 전극(172)을 노출시킨다.
보호막(144)의 재료로는 게이트 절연막(146)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
도 9a 및 도 9b는 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 어레이 기판의 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 9a 및 도 9b를 참조하면, 제4 마스크 공정을 이용하여 보호막(144) 상에 컨택 전극(140), 게이트 패드 상부 전극(154), 데이터 패드 상부 전극(164), 공통 패드 상부 전극(174)을 포함하는 제3 도전 패턴군이 형성된다.
상세히 하면, 보호막(144) 상에 스퍼터링 등의 증착 방법으로 도전막이 도포된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 도전막이 패텅님됨으로써 컨택 전극(140), 게이트 패드 상부 전극(154), 데이터 패드 상부 전극(164), 공통 패드 상부 전극(174)을 포함하는 제3 도전 패턴군이 형성된다. 컨택 전극(140)은 제1 및 제2 컨택홀(126, 128)을 통해 드레인 전극(112)과 일체화된 제1 스토리지 전극(122)과 화소 전극(114)을 측면 접속시키고, 제3 및 제4 컨택홀(136, 138)을 통해 제2 스토리지 상부 전극(132)과 화소 전극(114)을 측면 접속시킨다. 게이트 패드 상부 전극(154)은 제5 컨택홀(156)을 통해 게이트 패드 하부 전극(152)과 전기적으로 접속된다. 데이터 패드 상부 전극(164)은 제6 컨택홀(166)을 통해 데이터 하부 전극(162)과 전기적으로 접속된다. 공통 패드 상부 전극(174)은 제7 컨택홀(176)를 통해 공통 패드 하부 전극(172)과 전기적으로 접속된다.
여기서, 도전막의 재료로는 인듐 주석 산화물(Indium Tin Oxide : ITO), 주석 산화물(Tin Oxide : TO), 인듐 아연 산화물(Indium Zinc Oxide : IZO), 타이타늄(Ti), AlNd, 몰리브덴(Mo) 등의 전도성을 가지고 단차를 넘을 수 있는 물질이 이용된다.
도 10a 내지 도 12b는 본 발명의 제2 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 어레이 기판의 제조방법을 설명하기 위한 도면들이다. 본 발명의 제2 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 어레이 기판의 평면도 및 단면도는 제1 실시 예와 동일하므로 이에 대한 설명은 생략하기로 하고 제조방법만을 설명하기로 한다. 다만, 본 발명의 제2 실시 예에서는 컨택 전극(140), 게이트 패드 상부 전극(154), 데이터 패드 상부 전극(164), 공통 패드 상부 전극(174)이 컨택홀의 크기와 동일하거나 작다는 점이 제1 실시 예와는 다르다. 이는 다음 본 발명의 제2 실시 예에 따른 수평 전계 인가형 박막트랜지스터 어레이 기판의 제조 방법에서 알 수 있다.
도 10a 및 도 10b는 본 발명의 제2 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 10a 및 도 10b에 도시된 바와 같이 제1 마스크 공정으로 하부 기판(145) 상에 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부 전극(152), 공통 라인(116), 공통 전극(118), 공통 패드 하부 전극(172), 화소 전극(114)을 포함하는 제1 도전 패턴군이 형성된다.
이를 상세히 하면, 하부 기판(145) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 여기서, 게이트 금속층은 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr) 등이 이용된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부 전극(152), 공통 라인(116), 공통 전극(118), 공통 패드 하부 전극(172), 화소 전극(114)을 포함하는 제1 도전 패턴군이 형성된다.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 11a 및 도 11b를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(145) 상에 게이트 절연막(146)이 도포된다. 그리고, 제2 마스크 공정을 이용하여 게이트 절연막(146) 위에 활성층(148) 및 오믹 접촉층(147)을 포함하는 반도체 패턴과; 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 데이터 패드 하부 전극(162), 제1 및 제2 스토리지 보조 전극들(124, 134)과 일체화된 제1 및 제2 스토리지 상부 전극(122,132)을 포함하는 제2 도전 패턴군이 형성된다.
이를 상세히 하면, 제1 도전 패턴군이 형성된 하부 기판(145) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(146), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 여기서, 게이트 절연막(146)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
이어서, 소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각 공정으로 소스/드레인 금속 층이 패터닝됨으로써 데이터 라인(104), 드레인 전극(112), 드레인 전극(112)을 감싸는 "U" 자 형태의 소스 전극(110), 드레인 전극(110)과 일체화된 제1 스토리지 상부 전극(122), 제1 스토리지 상부 전극(122)과 화소 영역을 사이에 두고 형성된 제2 스토리지 상부 전극(132)을 포함하는 제2 도전 패턴군이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 접촉층(147)과 활성층(148)이 형성된다.
그리고, 애싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 소스/드레인 금속 패턴 및 오믹 접촉층(147)이 식각된다. 이에 따라, 채널부의 활성층(148)이 노출되어 소스 전극(110)과 드레인 전극(112)이 분리된다.
이어서, 스트립 공정으로 제2 도전 패턴군 위에 남아 있던 포토레지스트 패턴이 제거된다.
도 12a 내지 도 13d는 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도들이다.
도 12a 및 도 12b를 참조하면, 제3 마스크 공정으로 게이트 절연막 및 보호막이 패터닝되어 제1 내지 제7 컨택홀들(126, 128, 136, 138, 156, 166, 176)이 형성되고, 컨택 전극(140), 게이트 패드 상부 전극(154), 데이터 패드 상부 전극(164), 공통 패드 상부 전극(174)을 포함하는 제3 도전 패턴군이 형성된다.
이를 상세히 설명하면, 도 13a에 도시된 바와 같이 제2 도전 패턴군이 형성된 게이트 절연막(146) 상에 PECVD 등의 증착 방법으로 보호막(144)이 형성된다. 보호막(144)의 재료로는 게이트 절연막(146)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다. 그리고, 보호막(144) 위에 제3 마스크를 이용한 포토리쏘그래피 공정으로 보호막(144)이 존재해야 하는 부분에 제1 포토레지스트 패턴(180)이 형성된다.
그 다음, 상기 제1 포토레지스트 패턴(180)을 이용한 식각 공정, 즉 건식 식각 공정으로 보호막(144) 및 게이트 절연막(146)이 패터닝됨으로써 도 12b와 도시된 바와 같이 제1 내지 제7 컨택홀들(126, 128, 136, 138, 156, 166, 176)이 형성된다.
구체적으로, 제1 내지 제4 컨택홀(126, 128, 136, 138)은 보호막(144) 및 게이트 절연막(146)을 관통하여 화소 전극(114) 및 스토리지전극들(122, 132)을 측면 노출시킨다. 그리고, 제5 컨택홀(156)은 보호막(144) 및 게이트 절연막(146)을 관통하여 게이트 패드 하부 전극(152)을 노출시키고, 제6 컨택홀(166)은 보호막(144)을 관통하여 데이터 패드 하부 전극(162)을 노출시키고, 제7 컨택홀(176)은 보호막(144)을 관통하여 공통 패드 하부 전극(172)을 노출시킨다. 이때, 데이터 패드 하부 전극(162) 및 공통 패드 하부 전극(172) 아래의 오믹 접촉층(147) 및 활성층(148)도 같이 식각될 수 있어 제6 컨택홀(166) 및 제7 컨택홀(176)을 통해 잔존하는 활성층(148)이 노출되거나, 게이트 절연막(146)이 노출될 수도 있다.
이어서, 도 13b와 같이 제1 포토레지스트 패턴(180)이 존재하는 박막 트랜지 스터 기판(145) 상에 도전막(182)이 스퍼터링 등과 같의 증착 방법으로 전면 형성된다. 도전막(182)으로는 인듐 주석 산화물(Indium Tin Oxide : ITO), 주석 산화물(Tin Oxide : TO), 인듐 아연 산화물(Indium Zinc Oxide : IZO), 타이타늄(Ti), AlNd, 몰리브덴(Mo) 등의 전도성을 가지고 단차를 넘을 수 있는 물질이 이용된다.
이후, 제1 내지 제7 컨택홀들(126, 128, 136, 138, 156, 166, 176) 내에 제2 포토레지스트 패턴(184)을 형성한다. 이때, 제2 포토레지스트 패턴(184)은 도전막(182) 상에 포토레지스트를 전면 형성한 후 O2 플라즈마 애싱(Ashing) 처리함으로써 형성된다.
이어서, 도 13c에 도시된 바와 같이 식각 공정에 의하여 도전막(182)이 패터닝되어 제2 포토레지스트 패턴(184)과 중첩되는 영역의 도전막(182)만 남게 된다. 이 패터닝된 도전막(182)이 컨택 전극(140)이다. 여기서, 컨택 전극(140)은 화소전극(114) 영역의 보호막(144)의 높이보다 높게 형성된다.
이후, 도 13d에 도시된 바와 같이 컨택홀들을 형성시키기 위하여 사용된 제1 포토레지스트 패턴(180)과 컨택 전극(140)을 형성시키기 위하여 사용된 제2 포토레지스트 패턴(184)을 동시에 스트립(Strip)한다. 이 경우, 상기 보호막(144)의 높이보다 높게 형성된 컨택 전극(140)은 제2 포토레지스트 패턴(184)을 스트립할 때 제거되어 보호막(144)의 높이에 맞게 된다.
이에 따라, 컨택 전극(140)과 동일하게 게이트 패드 상부 전극(154), 데이터 패드 상부 전극(164) 및 공통 패드 상부 전극(174) 또한 보호막(144)의 높이에 맞 게 혹은 작게끔 형성됨으로써 제3 도전패턴군이 형성된다.
이와 같이, 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 어레이 기판 및 그 제조 방법은 화소 전극(114) 및 공통 전극(118)이 기판(145) 상에 형성되어 동일 레이어(layer)에 위치하며 화소 전극(114)과 드레인 전극(112)을 전기적으로 연결할 때 사이드 컨택한다. 또한, 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 어레이 기판 및 그 제조 방법은 기존의 4마스크 공정으로도 형성될 수 있으며, 더 나아가 컨택홀 형성시 사용된 포토레지스트 패턴을 그대로 두고 컨택홀 내부에 포토레지스트 패턴을 형성하여 컨택 전극을 패터닝함으로써 3마스크 공정으로 형성될 수 있다. 따라서, 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 어레이 기판은 하나의 마스크 공정을 줄임으로써 공정비용을 절감할 수 있다.
상술한 바와 같이, 본 발명에 따른 수평 전계 인가형 액정 표시 장치 및 그 제조 방법은 기존의 4마스크 공정으로도 형성될 수 있을 뿐만 아니라, 컨택홀 형성시 사용된 포토레지스트 패턴을 그대로 두고 컨택홀 내부에 포토레지스트 패턴을 형성하여 컨택 전극을 패터닝함으로써 하나의 마스크 공정 수를 줄일 수 있다.
이 결과, 본 발명에 따른 수평 전계 인가형 액정 표시 장치 및 그 제조 방법은 3마스크 공정으로 박막 트랜지스터 어레이 기판을 제조할 수 있게 되므로 그 박막 트랜지스터 어레이 기판의 구조 및 공정을 단순화하여 제조 원가 절감할 수 있음과 아울러 제조 수율을 향상시킬 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (11)

  1. 게이트 라인과,
    상기 게이트 라인과 평행하고 상기 게이트 라인과 인접한 영역에 형성된 공통 라인과,
    상기 게이트 라인 및 공통 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 결정하는 데이터 라인과,
    상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터와,
    상기 화소 영역에 형성되고 상기 공통 라인과 접속된 공통 전극과,
    상기 박막 트랜지스터와 접속되고 상기 화소 영역에 상기 공통 전극과 수평 전계를 형성하도록 상기 공통 전극과 동일 평면 상에 형성된 화소 전극과,
    상기 공통 라인 및 상기 공통 전극과 중첩되어 스토리지 캐패시터를 형성하는 스토리지 캐패시터 상부 전극과,
    상기 화소 전극과 상기 박막트랜지스터 및 스토리지 상부 전극을 측면 접속시키는 컨택 전극을 구비하는 것을 특징으로 하는 수평 전계 인가형 액정 표시 장치.
  2. 제 1 항에 있어서,
    상기 박막 트랜지스터는
    상기 게이트 라인과 접속된 게이트 전극과,
    상기 공통 라인과 중첩되며 상기 스토리지 상부 전극과 일체화되도록 형성된 드레인 전극과,
    상기 데이터 라인과 접속되며 상기 드레인 전극을 감싸는 "U"자 형태로 형성된 소스 전극과,
    상기 게이트 전극과 상기 게이트 절연막을 사이에 두고 중첩되고 상기 소스 전극 및 드레인 전극 사이에 채널부를 형성하는 반도체층을 구비하는 것을 특징으로 하는 수평 전계 인가형 액정 표시 장치.
  3. 제 1 항에 있어서,
    상기 데이터 라인은 "V" 자 형태로 화소 영역 중앙에서 상하 대칭으로 꺽인 사선 형상인 것을 특징으로 하는 수평 전계 인가형 액정 표시 장치.
  4. 제 3 항에 있어서,
    상기 공통 전극은 상기 공통 라인과 화소 영역을 사이에 두고 상기 게이트 라인과 평행하게 형성된 수평부와,
    상기 데이터 라인의 형태에 따라 형성되며 화소 영역을 적어도 두 영역 이상으로 나누는 수직부로 구성되는 것을 특징으로 하는 수평 전계 인가형 액정 표시 장치.
  5. 제 4 항에 있어서,
    상기 화소 전극은 상기 공통 전극이 나눈 화소 영역 각각에 형성되는 것을 특징으로 하는 수평 전계 인가형 액정 표시 장치.
  6. 제 1 항에 있어서,
    상기 스토리지 상부 전극은 상기 화소 전극과 컨택홀을 통해 접속되기 위해 상기 화소 전극과 대향하는 스토리지 보조전극을 추가로 구비하는 것을 특징으로 하는 수평 전계 인가형 액정 표시 장치.
  7. 제 1 항에 있어서,
    상기 컨택 전극은 인듐 주석 산화물(Indium Tin Oxide : ITO), 주석 산화물(Tin Oxide : TO), 인듐 아연 산화물(Indium Zinc Oxide : IZO), 타이타늄(Ti), AlNd, 몰리브덴(Mo) 중 어느 하나인 것을 특징으로 하는 수평 전계 인가형 액정 표시 장치.
  8. 기판 상에 게이트 라인, 게이트 전극 및 게이트 패드 하부 전극, 공통 라인, 공통 전극, 공통 패드 하부 전극, 화소 전극을 포함하는 제1 도전 패턴군이 형성하는 단계와;
    상기 제1 도전패턴군을 덮도록 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 데이터 라인, 소스 전극, 드레인 전극, 데이터 패드 하부 전극, 상기 드레인 전극과 일체화된 스토리지 상부 전극을 포함하는 제2 도전 패턴군과, 제2 도전패턴군을 따라 그 하부에 반도체패턴을 형성하는 단계와;
    상기 제2 도전 패턴군과 반도체패턴이 형성된 게이트 절연막 상에 보호막을 형성하는 단계와;
    상기 보호막과 상기 게이트 절연막을 관통하는 컨택홀을 형성하고 그 컨택홀을 통해 상기 드레인 전극 및 화소 전극을 측면 접속시키는 컨택 전극, 게이트 패드 상부 전극, 데이터 패드 상부 전극, 공통 패드 상부 전극을 포함하는 제3 도전 패턴군을 형성하는 단계를 포함하는 것을 특징으로 하는 수평 전계 인가형 액정 표시 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제3 도전 패턴군을 형성하는 단계는
    상기 보호막 상에 제1 포토레지스트 패턴을 형성하는 단계와,
    상기 제1 포토레지스트 패턴을 통해 노출된 상기 보호막 및 게이트 절연막을 식각하여 상기 컨택홀을 형성하는 단계와,
    상기 컨택홀이 형성된 상기 제1 포토레지스트 패턴 상에 컨택전극층을 형성하는 단계와,
    상기 컨택전극층 상의 상기 컨택홀 내부에 제2 포토레지스트 패턴을 형성하는 단계와,
    상기 컨택전극층을 식각하여 패터닝하는 단계와,
    상기 제1 및 제2 포토레지스트 패턴을 스트립 공정으로 제거하는 단계를 포 함하는 것을 특징으로 하는 수평 전계 인가형 액정 표시 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제2 포토레지스트 패턴은 O2 플라즈마 애싱처리되어 상기 컨택홀 내부에만 형성되는 것을 특징으로 하는 수평 전계 인가형 액정 표시 장치의 제조 방법.
  11. 제 8 항에 있어서,
    상기 컨택 전극은 인듐 주석 산화물(Indium Tin Oxide : ITO), 주석 산화물(Tin Oxide : TO), 인듐 아연 산화물(Indium Zinc Oxide : IZO), 타이타늄(Ti), AlNd, 몰리브덴(Mo) 중 어느 하나인 것을 특징으로 하는 수평 전계 인가형 액정 표시 장치의 제조 방법.
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Cited By (1)

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Publication number Priority date Publication date Assignee Title
KR101037089B1 (ko) * 2009-05-27 2011-05-26 엘지디스플레이 주식회사 액정표시장치 및 그 제조 방법

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100978263B1 (ko) * 2006-05-12 2010-08-26 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR101366162B1 (ko) * 2007-03-20 2014-02-25 삼성디스플레이 주식회사 유기 발광 표시 패널 및 이의 제조방법
US8351006B2 (en) * 2007-05-14 2013-01-08 Lg Display Co., Ltd. Liquid crystal display device and fabricating method thereof
KR101374940B1 (ko) 2007-07-25 2014-03-14 엘지디스플레이 주식회사 액정표시장치
KR101668380B1 (ko) * 2009-05-19 2016-10-24 삼성디스플레이 주식회사 액정 표시 장치
JP5542427B2 (ja) * 2009-12-25 2014-07-09 株式会社ジャパンディスプレイ 液晶表示装置
KR101765545B1 (ko) * 2010-07-07 2017-08-08 삼성디스플레이 주식회사 표시 장치
KR101298612B1 (ko) * 2010-10-12 2013-08-26 엘지디스플레이 주식회사 횡전계 방식 액정표시장치용 어레이기판 및 그 제조방법
KR20130011856A (ko) 2011-07-22 2013-01-30 삼성디스플레이 주식회사 표시기판 및 그 제조방법
KR101972431B1 (ko) 2011-12-12 2019-04-26 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR102017204B1 (ko) 2012-11-01 2019-09-03 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN103279217A (zh) 2013-04-19 2013-09-04 北京京东方光电科技有限公司 一种内嵌式触摸屏及显示装置
CN103760727B (zh) * 2013-12-31 2016-07-06 深圳市华星光电技术有限公司 薄膜晶体管阵列基板、液晶显示面板及液晶显示面板的修复方法
KR20150086969A (ko) * 2014-01-21 2015-07-29 삼성디스플레이 주식회사 액정 표시 장치 및 이의 제조 방법
CN103824864A (zh) * 2014-02-12 2014-05-28 北京京东方显示技术有限公司 一种阵列基板及其制备方法、显示装置
CN103838049B (zh) * 2014-03-10 2017-02-22 深圳市华星光电技术有限公司 阵列基板及液晶显示面板
CN104749845A (zh) * 2015-04-17 2015-07-01 合肥京东方光电科技有限公司 一种阵列基板及其制作方法、显示装置
CN110764329A (zh) * 2019-10-31 2020-02-07 京东方科技集团股份有限公司 阵列基板及其制备方法、液晶显示面板、显示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4648933A (en) * 1985-09-30 1987-03-10 American Bank Note Company Apparatus for applying stamps to packages arrayed in cartons
US6486933B1 (en) * 1998-03-12 2002-11-26 Samsung Electronics Co., Ltd. Liquid crystal display with preventing vertical cross-talk having overlapping data lines
TWI237141B (en) * 2001-09-25 2005-08-01 Hannstar Display Corp Manufacturing method for in-plane switching mode liquid crystal display (LCD) unit
JP3977099B2 (ja) * 2002-02-25 2007-09-19 株式会社アドバンスト・ディスプレイ 液晶表示装置及びその製造方法
JP4316909B2 (ja) * 2003-03-20 2009-08-19 三菱電機株式会社 液晶表示装置
KR101157222B1 (ko) * 2003-06-28 2012-06-15 엘지디스플레이 주식회사 수평 전계 인가형 액정 표시 패널 및 그 제조 방법
US7292303B2 (en) * 2003-07-02 2007-11-06 Samsung Electronics Co., Ltd. Liquid crystal display and panel therefor including regular and successive regular domain defining members
KR100560405B1 (ko) * 2003-11-04 2006-03-14 엘지.필립스 엘시디 주식회사 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101037089B1 (ko) * 2009-05-27 2011-05-26 엘지디스플레이 주식회사 액정표시장치 및 그 제조 방법

Also Published As

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