[go: up one dir, main page]

KR100637061B1 - 수평 전계 인가형 액정 표시 패널 및 그 제조 방법 - Google Patents

수평 전계 인가형 액정 표시 패널 및 그 제조 방법 Download PDF

Info

Publication number
KR100637061B1
KR100637061B1 KR1020030071378A KR20030071378A KR100637061B1 KR 100637061 B1 KR100637061 B1 KR 100637061B1 KR 1020030071378 A KR1020030071378 A KR 1020030071378A KR 20030071378 A KR20030071378 A KR 20030071378A KR 100637061 B1 KR100637061 B1 KR 100637061B1
Authority
KR
South Korea
Prior art keywords
gate
pad
electrode
common
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020030071378A
Other languages
English (en)
Other versions
KR20050035661A (ko
Inventor
권오남
남승희
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1020030071378A priority Critical patent/KR100637061B1/ko
Priority to CNB2004100856390A priority patent/CN100371813C/zh
Priority to US10/963,945 priority patent/US7369202B2/en
Priority to JP2004300817A priority patent/JP4727201B2/ja
Publication of KR20050035661A publication Critical patent/KR20050035661A/ko
Application granted granted Critical
Publication of KR100637061B1 publication Critical patent/KR100637061B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G02F1/133509—Filters, e.g. light shielding masks
    • G02F1/133514—Colour filters

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 마스크 공정 수를 줄일 수 있는 수평 전계 인가형 액정 표시 패널 및 그 제조 방법에 관한 것이다.
본 발명에 따른 수평 전계 인가형 액정 표시 패널은 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터와; 상기 박막트랜지스터를 보호하기 위한 보호막과; 상기 박막트랜지스터와 접속되며 상기 데이터라인과 동일한 금속으로 형성된 화소전극과; 상기 게이트라인과 평행하게 형성된 공통라인과 접속되어 상기 화소전극과 수평전계를 이루며 투명도전막 만을 포함하는 공통전극 및; 상기 게이트라인과, 데이터라인 및 공통라인 중 적어도 어느 하나와 접속되어 투명도전막으로 형성된 패드를 포함한 박막트랜지스터 어레이 기판 및; 상기 박막트랜지스터 어레이 기판과 대향되어 합착되는 칼라필터 어레이 기판을 포함하며; 상기 보호막은 상기 칼라필터 어레이 기판과 중첩되는 영역에 형성되어 상기 패드에 포함된 투명도전막을 노출시키고; 상기 박막 트랜지스터는 상기 게이트 라인과 접속된 게이트 전극과, 상기 데이터 라인과 접속된 소스 전극과, 상기 소스 전극과 대향되는 드레인 전극 및, 상기 게이트 전극과 게이트 절연패턴을 사이에 두고 중첩되고 상기 소스 전극 및 드레인 전극 사이에 채널부를 형성하는 반도체층을 포함하고; 상기 게이트 라인 및 상기 게이트 전극은 상기 투명도전막과, 그 투명도전막 상에 형성된 게이트금속막을 포함하며; 상기 패드는 상기 게이트라인과 접속되며 상기 게이트라인에 포함된 상기 투명도전막으로 형성된 게이트패드와, 상기 데이터라인과 접속되며 상기 투명도전막으로 형성된 데이터패드 및, 상기 공통라인과 접속되며 상기 투명도전막으로 형성된 공통패드를 포함하는 것을 특징으로 한다.

Description

수평 전계 인가형 액정 표시 패널 및 그 제조 방법{LIQUID CRYSTAL DISPLAY PANEL OF HORIZONTAL ELECTRONIC FIELD APPLYING TYPE AND FABRICATING METHOD THEREOF}
도 1은 종래의 수평 전계 인가형 액정 표시 패널 중 박막 트랜지스터 어레이 기판을 나타내는 평면도이다.
도 2는 도 1에서 선 "Ⅱ-Ⅱ'"를 따라 절취한 박막트랜지스터 어레이기판을 나타내는 단면도이다.
도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조 방법을 단계적으로 나타내는 단면도이다.
도 4는 본 발명의 제1 실시 예에 따른 수평 전계 인가형 액정 표시 패널의 박막트랜지스터 어레이 기판를 나타내는 평면도이다.
도 5는 도 4에서 선 "Ⅴ1-Ⅴ1'", "Ⅴ2-Ⅴ2'"를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.
도 6a 및 도 6b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 7a 및 도 7b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기 판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 8a 내지 도 8c는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 구체적으로 설명하기 위한 단면도이다.
도 9a 및 도 9b는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 10a 내지 도 10e는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 구체적으로 설명하기 위한 단면도이다.
도 11은 본 발명의 제2 실시 예에 따른 수평 전계 인가형 액정 표시 패널의 박막트랜지스터 어레이 기판를 나타내는 평면도이다.
도 12는 도 11에서 선 "ⅩⅡ1-ⅩⅡ1'", "ⅩⅡ2-ⅩⅡ2'"를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.
도 13a 내지 도 13c는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 14a 내지 도 14c는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 구체적으로 설명하기 위한 단면도이다.
도 15a 내지 도 15e는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 구체적으로 설명하기 위한 단면도이다.
도 16은 도 5 및 도 12에 도시된 박막트랜지스터 어레이 기판을 포함하는 액정표시패널을 나타내는 단면도이다.
도 17은 도 5 및 도 12에 도시된 박막트랜지스터 어레이 기판을 포함하는 액 정표시패널의 다른 실시예를 나타내는 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
2,102,202 : 게이트라인 4,104,204 : 데이터라인
6,106,206 : 게이트전극 8,108,208 : 소스전극
10,110,210, : 드레인전극 14,114,214 : 활성층
16,116,216 : 오믹접촉층 18,118,218 : 보호막
22,122,222 : 화소전극 28,128,228 : 스토리지전극
30,130,230 : 박막트랜지스터 40,140,240 : 스토리지캐패시터
50,150,250 : 게이트패드 60,160,260 : 데이터패드
80,180,280 : 공통패드 84,184,284 : 공통전극
86,186,286 : 공통라인
본 발명은 수평 전계를 이용하는 액정 표시 패널에 관한 것으로, 특히 마스크 공정수를 줄일 수 있는 수평 전계 인가형 액정 표시 패널 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다.
수직 전계형 액정 표시 장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
수평 전계형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다. 이하, 수평 전계형 액정 표시 장치에 대하여 상세히 살펴보기로 한다.
수평 전계형 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(하부 어레이 기판) 및 칼러 필터 어레이 기판(상부 어레이 기판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 스페이서에 의해 형성된 액정공간에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 화소 단위의 수평 전계 형성을 위한 다수의 신호 라인들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된 다.
이러한 액정 표시 장치에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막 트랜지스터 어레이 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다.
도 1은 종래의 4마스크 공정을 이용한 수평 전계형 액정 표시 장치의 박막 트랜지스터 어레이 기판을 나타낸 평면도이며, 도 2는 도 1에서 선"Ⅱ-Ⅱ'"를 따라 절취한 박막 트랜지스터 어레이 기판을 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 종래 수평 전계형 액정표시장치의 박막 트랜지스터 어레이 기판은 하부 기판(1) 상에 교차되게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(30)와, 그 교차 구조로 형성된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(22) 및 공통 전극(84)과, 공통 전극(84)과 접속된 공통 라인(86)을 구비한다. 또한, 종래 박막 트랜지스터 어레이 기판은 화소 전극(22)과 공통 라인(86)의 중첩부에 형성된 스토리지 캐패시터(40)와, 게이트 라인(2)과 접속된 게이트 패드(50)와, 데이터 라인(4)과 접속된 데이터 패드(60)와, 공통 라인(86)과 접속된 공통 패드(80)를 추가로 구비한다.
게이트라인(2)은 박막트랜지스터(30)의 게이트전극(6)에 게이트신호를 공급한다. 데이터라인(4)은 박막트랜지스터(30)의 드레인전극(10)을 통해 화소전극(22)에 화소신호를 공급한다. 게이트라인(2)과 데이터라인(4)은 교차구조로 형성되어 화소영역을 정의한다.
공통라인(86)은 화소영역을 사이에 두고 게이트라인(2)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(84)에 공급한다.
박막 트랜지스터(30)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(22)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(30)는 게이트 라인(2)에 접속된 게이트 전극(6)과, 데이터 라인(4)에 접속된 소스 전극(8)과, 화소 전극(22)에 접속된 드레인 전극(10)을 구비한다. 또한, 박막 트랜지스터(30)는 게이트 전극(6)과 게이트 절연막(12)을 사이에 두고 중첩되면서 소스 전극(8)과 드레인 전극(10) 사이에 채널을 형성하는 활성층(14)을 더 구비한다. 활성층(14)은 데이터 라인(4), 데이터 패드 하부 전극(62) 및 스토리지 전극(28)과 중첩되게 형성된다. 이러한 활성층(14) 위에는 데이터 라인(4), 소스 전극(8), 드레인 전극(10), 데이터 패드 하부 전극(62) 및 스토리지 전극(28)과 오믹 접촉을 위한 오믹 접촉층(16)이 더 형성된다.
화소 전극(22)은 보호막(18)을 관통하는 제1 접촉홀(32)을 통해 박막 트랜지스터(30)의 드레인 전극(10)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(22)은 드레인 전극(10)과 접속되고 인접한 게이트 라인(2)과 나란하게 형성된 제1 수평부(22a)와, 공통 라인(86)과 중첩되게 형성된 제2 수평부(22c)와, 제1 및 제2 수평부(22a, 22c) 사이에 공통전극(84)과 나란하게 형성된 핑거부(22b)를 구비한다.
공통 전극(84)은 공통 라인(86)과 접속되어 화소 영역에 형성된다. 특히, 공통 전극(84)은 화소 영역에서 화소 전극(22)의 핑거부(22b)와 나란하게 형성된다.
이에 따라, 박막 트랜지스터(30)를 통해 화소 신호가 공급된 화소 전극(22)과 공통 라인(86)을 통해 기준 전압이 공급된 공통 전극(84) 사이에는 수평 전계가 형성된다. 특히, 화소 전극(22)의 핑거부(22b)와 공통 전극(84) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
스토리지 캐패시터(40)는 공통 라인(86)과, 그 공통 라인(86)과 게이트 절연막(12), 활성층(14), 그리고 오믹 접촉층(16)을 사이에 두고 중첩되는 스토리지전극(28)과, 그 스토리지전극(28)과 보호막(18)을 관통하는 제2 접촉홀(26)을 통해 접속된 화소 전극(22)으로 구성된다. 이러한 스토리지 캐패시터(40)는 화소 전극(22)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(2)은 게이트 패드(50)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(50)는 게이트 라인(2)으로부터 신장된 게이트 패드 하부 전극(52)과, 게이트 절연막(12) 및 보호막(18)을 관통하는 제3 접촉홀(54)을 통해 게이트 패드 하부 전극(52)과 접속된 게이트 패드 상부 전극(58)으로 구성된다.
데이터 라인(4)은 데이터 패드(60)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(60)는 데이터 라인(4)으로부터 연장되는 데이터 패드 하부 전극(62)과, 보호막(18)을 관통하는 제4 접촉홀(64)을 통해 데이터 패드 하부 전극(62)과 접속된 데이터 패드 상부 전극(68)으로 구성된다.
공통 라인(86)은 공통 패드(80)를 통해 외부의 기준 전압원(미도시)으로부터 기준 전압을 공급받게 된다. 공통 패드(80)는 공통 라인(86)으로부터 연장되는 공통 패드 하부 전극(82)과, 게이트 절연막(12) 및 보호막(18)을 관통하는 제5 접촉홀(74)을 통해 공통 패드 하부 전극(82)과 접속된 공통 패드 상부 전극(88)으로 구성된다.
이러한 구성을 가지는 박막 트랜지스터 어레이 기판의 제조 방법을 4마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3d에 도시된 바와 같다.
도 3a를 참조하면, 제1 마스크 공정을 이용하여 하부 기판(1) 상에 게이트 라인(2), 게이트 전극(6), 게이트 패드 하부 전극(52), 공통 라인(86), 공통 전극(84) 및 공통 패드 하부 전극(82)을 포함하는 제1 도전 패턴군이 형성된다.
이를 상세히 설명하면, 하부 기판(1) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(2), 게이트 전극(6), 게이트 패드 하부 전극(52), 공통 라인(86), 공통 전극(84) 및 공통 패드 하부 전극(82)을 포함하는 제1 도전 패턴군이 형성된다. 여기서, 게이트금속층으로는 알루미늄계 금속 등이 이용된다.
도 3b를 참조하면, 제1 도전패턴군이 형성된 하부 기판(1) 상에 게이트 절연막(12)이 형성된다. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(12) 위에 활성층(14) 및 오믹 접촉층(16)을 포함하는 반도체 패턴과; 데이터 라인(4), 소스 전극(8), 드레인 전극(10), 데이터 패드 하부 전극(62), 스토리지전극(28)을 포함하는 제2 도전 패턴군이 형성된다.
이를 상세히 설명하면, 제1 도전 패턴군이 형성된 하부 기판(1) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(12), 제1 및 제2 반도체층, 그리고 데이터 금속층이 순차적으로 형성된다. 여기서, 게이트 절연막(12)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 데이터 금속층으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
이어서, 데이터 금속층 위에 제2 마스크를 이용한 포토리소그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 영역부의 포토레지스트 패턴 보다 낮은 높이를 갖게 한다.
채널부의 높이가 다른 포토레지스트 패턴을 이용한 습식 식각 공정으로 데이터 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(8), 그 소스 전극(8)과 일체화된 드레인 전극(10), 스토리지전극(28)을 포함하는 데이터패턴이 형성된다. 그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 제1 및 제2 반도체층이 동시에 패터닝됨으로써 오믹 접촉층(14)과 활성층(16)이 형성된다.
그리고, 애싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 일체화된 소스전극(8) 및 드레인전극(10)과 오믹 접촉층(16)이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출되어 소스 전극(8)과 드레인 전극(10)이 분리된다.
이어서, 스트립 공정으로 제2 도전패턴군 위에 남아 있던 포토레지스트 패턴이 제거된다.
도 3c를 참조하면, 제2 도전패턴군이 형성된 게이트 절연막(12) 상에 제3 마스크 공정을 이용하여 제1 내지 제5 접촉홀(32,26,54,64,74)을 포함하는 보호막(18)이 형성된다.
상세히 하면, 데이터패턴이 형성된 게이트 절연막(12) 상에 PECVD 등의 증착 방법으로 보호막(18)이 전면 형성된다. 이어서, 보호막(18)이 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 제1 내지 제5 접촉홀들(32,26,54,64,74)이 형성된다. 제1 접촉홀(32)은 보호막(18)을 관통하여 드레인 전극(10)을 노출시키고, 제2 접촉홀(26)은 보호막(18)을 관통하여 스토리지전극(28)을 노출시킨다. 제3 접촉홀(54)은 보호막(18) 및 게이트 절연막(12)을 관통하여 게이트 패드 하부 전극(52)을 노출시키고, 제4 접촉홀(64)은 보호막(18)을 관통하여 데이터 패드 하부 전극(62)을 노출시키고, 제5 접촉홀(74)은 보호막(18) 및 게이트 절연막(12)을 관통하여 공통 패드 하부 전극(82)을 노출시킨다.
보호막(18)의 재료로는 게이트 절연막(12)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
도 3d를 참조하면, 제4 마스크 공정을 이용하여 보호막(18) 상에 화소 전극(22), 게이트 패드 상부 전극(58), 데이터 패드 상부 전극(68), 공통 패드 상부 전극(88)을 포함하는 제3 도전 패턴군이 형성된다.
이를 상세히 설명하면, 보호막(18) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다. 이어서 제4 마스크를 이용한 포토리소그래피 공정과 식각 공정을 통해 투명 도전막이 패텅님됨으로써 화소 전극(22), 게이트 패드 상부 전극(58), 데이터 패드 상부 전극(68), 공통 패드 상부 전극(88)을 포함하는 제3 도전 패턴군이 형성된다. 화소 전극(22)은 제1 접촉홀(32)을 통해 드레인 전극(10)과 전기적으로 접속되고, 제2 접촉홀(26)을 통해 스토리지 전극(28)과 전기적으로 접속된다. 게이트 패드 상부 전극(58)는 제3 접촉홀(54)을 통해 게이트 패드 하부 전극(52)과 전기적으로 접속된다. 데이터 패드 상부 전극(68)은 제4 접촉홀(64)을 통해 데이터 하부 전극(62)과 전기적으로 접속된다. 공통 패드 상부 전극(88)은 제5 접촉홀(74)을 통해 공통 패드 하부 전극(82)과 전기적으로 접속된다.
여기서, 투명 도전막의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 등이 이용된다.
이와 같이, 종래의 수평 전계 인가형 박막 트랜지스터 어레이 기판 및 그 제조 방법은 4마스크 공정을 채용함으로써 5마스크 공정을 이용한 경우보다 제조 공정수를 줄임과 아울러 그에 비례하는 제조 단가를 절감할 수 있게 된다. 그러나, 4 마스크 공정 역시 여전히 제조 공정이 복잡하여 원가 절감에 한계가 있으므로 제조 공정을 더욱 단순화하여 제조 단가를 더욱 줄일 수 있는 방안이 요구된다.
따라서, 본 발명의 목적은 마스크 공정 수를 절감할 수 있는 수평 전계형 액정 표시 패널 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 수평 전계 인가형 액정표시패널은 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터와; 상기 박막트랜지스터를 보호하기 위한 보호막과; 상기 박막트랜지스터와 접속되며 상기 데이터라인과 동일한 금속으로 형성된 화소전극과; 상기 게이트라인과 평행하게 형성된 공통라인과 접속되어 상기 화소전극과 수평전계를 이루며 투명도전막 만을 포함하는 공통전극 및; 상기 게이트라인과, 데이터라인 및 공통라인 중 적어도 어느 하나와 접속되어 투명도전막으로 형성된 패드를 포함한 박막트랜지스터 어레이 기판 및; 상기 박막트랜지스터 어레이 기판과 대향되어 합착되는 칼라필터 어레이 기판을 포함하며; 상기 보호막은 상기 칼라필터 어레이 기판과 중첩되는 영역에 형성되어 상기 패드에 포함된 투명도전막을 노출시키고; 상기 박막 트랜지스터는 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 대향되는 드레인 전극 및, 상기 게이트 전극과 게이트 절연패턴을 사이에 두고 중첩되고 상기 소스 전극 및 드레인 전극 사이에 채널부를 형성하는 반도체층을 포함하고; 상기 게이트 라인 및 상기 게이트 전극은 상기 투명도전막과, 그 투명도전막 상에 형성된 게이트금속막을 포함하며; 상기 패드는 상기 게이트라인과 접속되며 상기 투명도전막으로 형성된 게이트패드, 상기 데이터라인과 접속되며 상기 투명도전막으로 형성된 데이터패드 및, 상기 공통라인과 접속되며 상기 투명도전막으로 형성된 공통패드를 포함하는 것을 특징으로 한다.
상기 보호막 상에 상기 보호막과 동일패턴으로 형성된 배향막을 더 포함하는 것을 특징으로 한다.
상기 데이터패드는 상기 데이터라인과 중첩되는 영역의 상기 투명도전막 상에 형성되는 게이트금속막을 포함하는 것을 특징으로 한다.
삭제
삭제
삭제
상기 액정표시패널은 상기 게이트라인과, 그 게이트라인과 절연되게 중첩되어 형성되며 상기 화소전극과 일체화된 스토리지전극을 포함하는 스토리지캐패시터를 더 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시패널의 제조방법은 트랜지스터를 보호하기 위한 보호막과, 상기 박막트랜지스터와 접속되며 상기 데이터라인과 동일한 금속으로 형성된 화소전극과, 상기 게이트라인과 평행하게 형성된 공통라인과 접속되어 상기 화소전극과 수평전계를 이루며 투명도전막 만을 포함하는 공통전극과, 상기 게이트라인과 데이터라인 및 공통라인 중 적어도 어느 하나와 접속되어 투명도전막으로 형성된 패드를 포함하는 박막트랜지스터 어레이 기판을 형성하는 단계와; 상기 박막트랜지스터 어레이 기판과 대향하는 컬러필터 어레이 기판을 형성하는 단계와; 상기 박막트랜지스터 어레이 기판과 컬러필터 어레이 기판을 상기 패드가 노출되도록 합착하는 단계와; 상기 컬러필터 어레이 기판을 마스크로 상기 보호막을 제거하여 상기 패드에 포함된 상기 투명도전막을 노출시키는 단계를 포함하는 것을 특징으로 한다.
삭제
삭제
상기 박막트랜지스터 어레이 기판을 형성하는 단계는 상기 기판 상에 투명도전막을 포함하는 게이트라인, 게이트전극, 게이트패드, 공통라인, 공통전극, 공통패드 및 데이터패드를 포함하는 게이트패턴들을 형성하는 단계와; 상기 게이트패턴들이 형성된 기판 상에 상기 게이트패드, 데이터패드 및 공통패드가 노출되도록 반도체패턴과 게이트절연패턴을 형성하는 단계와; 상기 반도체패턴 및 게이트절연패턴이 형성된 기판 상에 화소전극, 데이터라인, 소스전극 및 드레인전극을 포함하는 데이터패턴을 형성하고 상기 데이터패드, 게이트패드 및 공통패드에 포함된 투명도전막을 노출시는 단계와; 상기 데이터패턴이 형성된 기판 상에 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판을 형성하는 단계는 상기 기판 상에 투명도전막을 포함하는 게이트라인, 게이트전극, 게이트패드, 공통라인, 공통전극, 공통패드 및 데이터패드를 포함하는 게이트패턴들을 형성하는 단계와; 상기 게이트패턴들이 형성된 기판 상에 상기 게이트패드, 공통패드, 데이터패드 및 공통전극이 노출되도록 반도체패턴과 게이트절연패턴을 형성하는 단계와; 상기 반도체패턴 및 게이트절연패턴이 형성된 기판 상에 화소전극, 데이터라인, 소스전극 및 드레인전극을 포함하는 데이터패턴을 형성하고 상기 데이터패드, 게이트패드, 공통패드 및 공통전극에 포함된 투명도전막을 노출시키는 단계와; 상기 데이터패턴이 형성된 기판 상에 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 컬러필터 어레이 기판을 마스크로 상기 보호막을 제거하여 패드에 포함된 투명도전막을 노출시키는 단계는 상기 컬러필터 어레이 기판을 마스크로 상기 보호막을 대기압 플라즈마를 이용하여 건식식각하는 단계를 포함하는 것을 특징으로 한다.
상기 컬러필터 어레이 기판을 마스크로 상기 보호막을 제거하여 패드의 투명 도전막을 노출시키는 단계는 상기 컬러필터 어레이 기판을 마스크로 상기 보호막을 상압 플라즈마를 이용하여 건식식각하는 단계를 포함하는 것을 특징으로 한다.
상기 컬러필터 어레이 기판을 마스크로 상기 보호막을 제거하여 상기 패드의 투명도전막을 노출시키는 단계는 상기 컬러필터 어레이 기판과 박막트랜지스터 어레이 기판이 합착된 액정셀을 식각액에 담가 상기 컬러필터 어레이 기판에 의해 노출된 상기 보호막을 습식식각하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시패널의 제조방법은 기판 상에 투명도전막을 포함하는 게이트라인, 게이트전극, 게이트패드, 공통라인, 공통전극, 공통패드 및 데이터패드를 포함하는 게이트패턴을 형성하는 단계와; 상기 게이트패턴들이 형성된 기판 상에 반도체패턴과 게이트절연패턴을 형성하는 단계와; 상기 반도체패턴 및 게이트절연패턴이 형성된 기판 상에 데이터라인, 소스전극 및 드레인전극을 포함하는 데이터패턴과 상기 데이터패턴과 동일한 금속으로 화소전극을 형성함과 아울러 상기 데이터패드, 게이트패드 및 공통패드에 포함된 투명도전막을 노출시키는 단계와; 상기 박막트랜지스터를 보호하기 위해 상기 기판 전면에 보호막을 형성하는 단계와; 상기 게이트패드, 데이터패드 및 공통패드를 포함하는 패드영역을 제외한 나머지 영역의 보호막 상에 배향막을 형성하는 단계와; 상기 배향막을 마스크로 상기 패드영역을 덮도록 형성된 보호막을 제거하여 상기 패드에 포함된 투명도전막을 노출시키는 단계를 포함하고; 상기 공통전극과 상기 화소전극은 수평전계를 형성하며; 상기 게이트라인과 상기 게이트전극은 상기 투명도전막과 그 위에 형성된 게이트금속을 포함하고, 상기 공통전극은 상기 투명도전막 만을 포함하는 것을 특징으로 한다.
상기 게이트패턴들이 형성된 기판 상에 반도체패턴과 게이트절연패턴을 형성하는 단계는 상기 게이트패턴들이 형성된 기판 상에 상기 게이트패드, 데이터패드 및 공통패드가 노출되도록 상기 반도체패턴과 게이트절연패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
삭제
상기 게이트패턴들이 형성된 기판 상에 반도체패턴과 게이트절연패턴을 형성하는 단계는 상기 게이트패턴들이 형성된 기판 상에 상기 게이트패드, 데이터패드, 공통패드 및 공통전극이 노출되도록 상기 반도체패턴과 게이트절연패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 배향막을 마스크로 상기 패드를 덮도록 형성된 보호막을 제거하여 상기 패드에 포함된 투명도전막을 노출시키는 단계는 상기 보호막이 형성된 기판 상에 배향막을 인쇄하는 단계와; 상기 배향막을 마스크로 이용하여 상기 게이트패드 및 데이터패드와 공통패드 중 적어도 어느 하나를 덮도록 형성된 보호막을 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 액정표시패널의 제조방법은 상기 게이트라인과, 그 게이트라인과 절연되게 중첩되며 상기 화소전극과 일체화된 스토리지전극을 포함하는 스토리지캐패시터를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 17을 참조하여 상세하게 설명하기로 한다.
도 4는 본 발명의 제1 실시 예에 따른 수평 전계 인가형 액정표시장치의 박막트랜지스터 어레이기판을 나타내는 평면도이며, 도 5는 도 4에서 선"Ⅴ1-Ⅴ1'", "Ⅴ2-Ⅴ2'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 4 및 도 5에 도시된 액정표시패널의 하부 어레이 기판은 하부 기판(101) 위에 게이트 절연패턴(112)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(130)와, 그 교차 구조로 형성된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(122) 및 공통 전극(184)과, 공통 전극(184)과 접속된 공통 라인(186)을 구비한다. 또한, 하부 어레이 기판은 스토리지 전극(128)과 게이트 라인(102)의 중첩부에 형성된 스토리지 캐패시터(140)와, 게이트 라인(102)에서 연장된 게이트 패드(150)와, 데이터 라인(104)에서 연장된 데이터 패드(160)와, 공통 라인(186)에서 연장된 공통 패드(180)를 추가로 구비한다.
게이트 신호를 공급하는 게이트 라인(102)과 화소 신호를 공급하는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역을 정의한다.
액정 구동을 위한 기준 전압을 공급하는 공통 라인(186)은 게이트 라인(102)과 나란하게 형성된다.
박막 트랜지스터(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인(102)에 접속된 게이트 전극(106)과, 데이터 라인(104)에 접속된 소스 전극(108)과, 화소 전극(122)과 일체화된 드레인 전극(110)을 구비한다.
또한, 박막 트랜지스터(130)는 게이트 전극(106)과 게이트 절연패턴(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110)을 사이에 채널을 형성하는 활성층(114)을 더 구비한다. 그리고, 활성층(114)은 스토리지 전극(128)과도 중첩되게 형성된다. 이러한 활성층(114) 위에는 드레인 전극(110) 및 스토리지 전극(128)과 오믹 접촉을 위한 오믹 접촉층(116)이 더 형성된다.
화소 전극(122)은 박막 트랜지스터(130)의 드레인 전극(110)과 일체화됨과 아울러 스토리지 전극(128)과 일체화되어 화소 영역에 형성된다. 특히, 화소 전극(122)은 드레인 전극(110)에서 인접한 게이트 라인(102)과 나란하게 연장된 수평부(122a)와, 수평부(122a)에서 수직 방향으로 신장된 핑거부(122b)를 구비한다. 이러한 화소전극(122)은 데이터라인(104)과 동일하게 데이터금속으로 형성된다. 이 때, 데이터금속은 몰리브덴(Mo), 구리(Cu), 크롬(Cr) 등과 같은 금속이 이용된다.
공통 전극(184)은 공통 라인(186)과 접속되어 화소 영역에서 투명도전막(170)으로 형성된다. 특히, 공통 전극(184)은 화소 영역에서 화소 전극(122)의 핑거부(122b)와 나란하게 형성된다.
이에 따라, 박막 트랜지스터(130)를 통해 화소 신호가 공급된 화소 전극(122)과 공통 라인(186)을 통해 기준 전압이 공급된 공통 전극(184) 사이에는 수평 전계가 형성된다. 특히, 화소 전극(122)의 핑거부(122b)와 공통 전극(184) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 하부 어레이 기판과 상부 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
스토리지 캐패시터(140)는 게이트 라인(102)과, 그 게이트 라인(102)과 게이트 절연패턴(112), 활성층(114), 그리고 오믹 접촉층(116)을 사이에 두고 중첩되고 화소 전극(122)과 일체화된 스토리지 전극(128)으로 구성된다. 이러한 스토리지 캐패시터(140)는 화소 전극(122)에 충전된 화소 신호가 다음 화소 신호에 충전될 때까지 안정적으로 유지되게 한다.
게이트패드(150)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 드라이버에서 생성된 게이트신호를 게이트링크(152)를 통해 게이트라인(102)에 공급한다. 이러한 게이트 패드(150)는 게이트라인(102)과 접속된 게이트링크(152)로부터 신장된 투명도전막(170)이 노출된 구조로 형성된다.
데이터패드(160)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 드라이버에서 생성된 데이터신호를 데이터링크(168)를 통해 데이터라인(104)에 공급한다. 이러한 데이터패드(160)는 데이터라인(104)과 접속된 데이터링크(168)로부터 신장된 투명도전막(170)이 노출된 구조로 형성된다. 여기서, 데이터링크(168)는 투명도전막(170)과 그 투명도전막(170) 상에 형성된 게이트금속층(172)으로 이루어진 데이터링크하부전극(162)과; 데이터라인(104)과 접속된 데이터링크상부전극(166)으로 이루어진다.
공통패드(180)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 드라이버에서 생성된 게이트신호를 공통링크(182)를 통해 공통라인(186)에 공급한다. 이러한 공통 패드(180)는 공통라인(186)과 접속된 공통링크(182)로부터 신장된 투명 도전막(170)이 노출된 구조로 형성된다.
한편, 게이트전극(106), 게이트라인(102), 게이트링크(152), 데이터링크하부전극(162) 및 공통링크(182)는 투명도전막(170), 그 투명도전막(170)과 중첩되게 형성되는 게이트금속층(172)으로 형성된다. 또한, 게이트패드(150), 데이터패드(160), 공통패드(180) 및 공통전극(184)은 게이트금속층(172)이 제거된 투명도전막(170)으로 형성된다.
이와 같이, 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판은 게이트패드(150), 데이터패드(160) 및 공통패드(180)는 내식성이 강한 투명도전막(170)이 노출되도록 형성되므로 부식에 대한 신뢰성을 확보할 수 있다.
도 6a 및 도 6b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제1 마스크공정을 설명하기 위한 평면도 및 단면도이다.
도 6a 및 도 6b를 참조하면, 제1 마스크 공정으로 하부 기판(101) 상에 2층 구조의 게이트 라인(102), 게이트 전극(106), 게이트링크(152), 게이트 패드(150), 데이터패드(160), 데이터링크하부전극(162), 공통전극(184), 공통라인(186), 공통링크(182) 및 공통패드(180)를 포함하는 게이트패턴이 형성된다.
이를 위해, 하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 투명도전막(170)과 게이트금속막(172)이 순차적으로 형성된다. 여기서, 투명도전막(170)은 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO)등과 같은 투명도전성물질이 이용되고, 게이트 금속막(172)은 알루미늄/네오듐(AlNd)을 포함하는 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu), 크롬(Cr), 탄탈(Ta), 티타늄(Ti) 등과 같은 금속이 이용된다. 이어서, 투명도전막(170)과 게이트 금속층(172)이 제1 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 2층 구조의 게이트 라인(102), 게이트 전극(106), 게이트링크(152), 게이트 패드(150), 데이터패드(160), 데이터링크하부전극(162), 공통전극(184), 공통라인(186), 공통링크(182) 및 공통패드(180)를 포함하는 게이트패턴이 형성된다.
도 7a 및 도 7b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제2 마스크공정을 설명하기 위한 평면도 및 단면도이다.
도 7a 및 도 7b를 참조하면, 제2 마스크공정으로 게이트패턴이 형성된 하부기판(101) 상에 게이트절연패턴(112)과; 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다. 이러한 제2 마스크공정을 도 8a 내지 도 8c를 결부하여 상세히 설명하기로 한다.
먼저, 게이트패턴이 형성된 하부 기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 도 8a에 도시된 바와 같이 게이트 절연막(111)과 제1 및 제2 반도체층(113,115)이 순차적으로 형성된다. 여기서, 게이트 절연막(111)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용되며, 제1 반도체층(113)은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층(115)은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다.
이어서, 제2 반도체층(115) 상에 포토레지스트막(306)이 전면 형성된 다음 하부기판(101) 상부에 제2 마스크(300)가 정렬된다. 제2 마스크(300)는 투명한 재질인 마스크기판(302)과, 마스크기판(302)의 차단영역(S2)에 형성된 차단부(304)를 구비한다. 여기서, 마스크 기판(302)이 노출된 영역은 노광 영역(S1)이 된다. 이러한 제2 마스크(300)를 이용한 포토레지스트막을 노광 및 현상함으로써 도 8b에 도시된 바와 같이 제1 마스크(300)의 차단부(304)와 대응하여 차단 영역(S2)에 포토레지스트 패턴(308)이 형성된다. 이러한 포토레지스트 패턴(308)을 이용한 식각 공정으로 제1 및 제2 반도체패턴(113,115)과 게이트절연막(111)이 패터닝됨으로써 도 8c에 도시된 바와 같이 게이트절연패턴(112)과; 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다. 이 때, 게이트절연패턴(112)과 반도체패턴(114,116)은 게이트패드(150), 데이터패드(160), 공통전극(184) 및 공통패드(180)가 노출되도록 형성된다.
도 9a 및 도 9b를 참조하면, 제3 마스크 공정으로 게이트절연패턴(112)과 반도체패턴이 형성된 하부 기판(101) 상에 데이터라인(104), 소스전극(108), 드레인전극(110), 스토리지전극(128), 데이터링크상부전극(166) 및 화소전극(122)을 포함하는 데이터패턴이 형성된다. 그리고, 데이터패드(160), 게이트패드(150), 공통패드(180) 및 공통전극(184)에 포함된 게이트금속막(172)이 제거되어 투명도전막(170)이 노출된다. 이러한 제3 마스크공정을 도 10a 내지 도 10e를 참조하여 상세히 하면 다음과 같다.
도 10a에 도시된 바와 같이 반도체패턴이 형성된 하부기판(101) 상에 스퍼터링 등의 증착 방법을 데이터금속층(109)과 포토레지스트막(378)이 순차적으로 형성 된다. 여기서, 데이터금속층(109)은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.
그런 다음, 부분 노광 마스크인 제3 마스크(370)가 하부기판(101) 상부에 정렬된다. 제3 마스크(370)는 투명한 재질인 마스크 기판(372)과, 마스크 기판(372)의 차단 영역(S2)에 형성된 차단부(374)와, 마스크 기판(372)의 부분 노광 영역(S3)에 형성된 회절 노광부(376)(또는 반투과부)를 구비한다. 여기서, 마스크 기판(372)이 노출된 영역은 노광 영역(S1)이 된다. 이러한 제3 마스크(370)를 이용한 포토레지스트막(378)을 노광한 후 현상함으로써 도 10b에 도시된 바와 같이 제3 마스크(370)의 차단부(374)와 회절 노광부(376)에 대응하여 차단 영역(S2)과 부분 노광 영역(S3)에서 단차를 갖는 포토레지스트 패턴(360)이 형성된다. 즉, 부분 노광 영역(S3)에 형성된 포토레지스트 패턴(360)은 차단 영역(S2)에서 형성된 제1 높이를 갖는 포토레지스트 패턴(360)보다 낮은 제2 높이를 갖게 된다.
이러한 포토레지스트 패턴(360)을 마스크로 이용한 습식 식각 공정으로 데이터 금속층(109)이 패터닝됨으로써 스토리지전극(128), 데이터 라인(104), 데이터 라인(104)과 접속된 소스전극(108)과 드레인 전극(110) 및 화소전극(122), 데이터 라인(104)과 다른 일측에 접속된 데이터 링크 상부전극(166)을 포함하는 데이터패턴이 형성되고, 데이터패턴 하부에 형성된 게이트금속막(172)이 게이트절연패턴(112)과 데이터패턴을 마스크로 제거됨으로써 데이터패드(160), 게이트패드(150), 공통패드(180) 및 공통전극(184)에 포함된 투명도전막(170)이 노출된다.
그리고, 포토레지스트 패턴(360)을 마스크로 이용한 건식 식각 공정으로 활성층(114)과 오믹접촉층(116)은 데이터패턴을 따라 형성된다. 이 때, 데이터패턴과 중첩되는 활성층(114) 및 오믹접촉층(116)을 제외한 나머지 영역에 위치하는 활성층(114) 및 오믹접촉층(116)을 제거하게 된다. 이는 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체패턴에 의한 셀들간의 단락을 방지하기 위해서이다.
이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 부분 노광 영역(S3)에 제2 높이를 갖는 포토레지스트 패턴(360)은 도 10c에 도시된 바와 같이 제거되고, 차단 영역(S2)에 제1 높이를 갖는 포토레지스트 패턴(360)은 높이가 낮아진 상태가 된다. 이러한 포토레지스트 패턴(360)을 이용한 식각 공정으로 부분 노광 영역(S3), 즉 박막 트랜지스터의 채널부에 형성된 데이터 금속층과 오믹접촉층(116)이 제거됨으로써 드레인 전극(110)과 소스 전극(108)이 분리된다. 그리고, 데이터패턴 위에 남아 있던 포토레지스트 패턴(360)은 도 10d에 도시된 바와 같이 스트립 공정으로 제거된다.
이어서, 데이터패턴이 형성된 기판(101)의 전면에 도 10e에 도시된 바와 같이 보호막(118)이 형성된다. 보호막(118)으로는 게이트 절연패턴(112)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
도 11은 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판을 나타 내는 평면도이며, 도 12는 도 11에서 선"ⅩⅡ1-ⅩⅡ1'", "ⅩⅡ2-ⅩⅡ2'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 11 및 도 12를 참조하면, 도 4 및 도 5에 도시된 박막트랜지스터 어레이 기판과 비교하여 공통전극을 투명도전막, 그 투명도전막 상에 형성된 게이트금속막으로 형성되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
공통전극(284)은 공통 라인(286)과 접속되어 화소 영역에 형성된다. 특히, 공통 전극(284)은 화소 영역에서 화소 전극(222)의 핑거부(222b)와 나란하게 형성된다. 공통전극(284)은 화소영역에서 투명도전막(170)과, 그 투명도전막 상에 형성된 게이트금속막(172)으로 이루어진다.
공통전극(284)과 접속된 공통라인(286)에서 신장된 공통패드(280), 공통라인(286)과 나란하게 형성된 게이트라인(202)에서 신장된 게이트패드(250) 및 게이트라인(202)과 절연되게 교차하는 데이터라인(204)에서 신장된 데이터패드(260)는 내식성이 강한 투명도전막(170)이 노출되도록 형성된다.
도 13a 내지 도 13c는 도 15에 도시된 하부 어레이 기판의 제조방법을 나타내는 단면도이다.
도 13a를 참조하면, 제1 마스크 공정으로 하부 기판(101) 상에 2층 구조의 게이트 라인(202), 게이트 전극(206), 게이트링크(252), 게이트 패드(250), 데이터패드(260), 데이터링크하부전극(262), 공통전극(284), 공통라인(286), 공통링크(282) 및 공통패드(280)를 포함하는 게이트패턴이 형성된다.
이를 위해, 하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 투명도전막(170)과 게이트금속막(172)이 순차적으로 형성된다. 여기서, 투명도전막(170)은 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO)등과 같은 투명도전성물질이 이용되고, 게이트금속막(172)은 알루미늄/네오듐(AlNd)을 포함하는 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu), 크롬(Cr), 탄탈(Ta), 티타늄(Ti) 등과 같은 금속이 이용된다. 이어서, 투명도전막(170)과 게이트 금속층(172)이 제1 마스크를 이용한 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 2층 구조의 게이트 라인(202), 게이트 전극(206), 게이트링크(252), 게이트 패드(250), 데이터패드(260), 데이터링크하부전극(262), 공통전극(284), 공통라인(286), 공통링크(282) 및 공통패드(280)를 포함하는 게이트패턴이 형성된다.
도 13b를 참조하면, 제2 마스크공정으로 게이트패턴이 형성된 하부기판(101) 상에 게이트절연패턴(212)과; 활성층(214) 및 오믹접촉층(216)을 포함하는 반도체패턴이 형성된다. 이를 도 14a 내지 도 14c를 결부하여 상세히 설명하기로 한다
먼저, 게이트패턴이 형성된 하부 기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 도 14a에 도시된 바와 같이 게이트 절연막(211)과 제1 및 제2 반도체층(213,215)이 순차적으로 형성된다. 여기서, 게이트 절연막(211)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용되며, 제1 반도체층(213)은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층(215)은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다.
이어서, 제2 반도체층(215) 상에 포토레지스트막(326)이 전면 형성된 다음 하부기판(101) 상부에 제2 마스크(320)가 정렬된다. 제2 마스크(320)는 투명한 재질인 마스크기판(322)과, 마스크기판(322)의 차단영역(S2)에 형성된 차단부(324)를 구비한다. 여기서, 마스크 기판(322)이 노출된 영역은 노광 영역(S1)이 된다. 이러한 제2 마스크(320)를 이용한 포토레지스트막을 노광 및 현상함으로써 도 14b에 도시된 바와 같이 제2 마스크(320)의 차단부(324)와 대응하여 차단 영역(S2)에 포토레지스트 패턴(328)이 형성된다. 이러한 포토레지스트 패턴(328)을 이용한 식각 공정으로 제1 및 제2 반도체패턴(213,215)과 게이트절연막(211)이 패터닝됨으로써 도 14c에 도시된 바와 같이 게이트절연패턴(212)과; 활성층(214) 및 오믹접촉층(216)을 포함하는 반도체패턴이 형성된다. 이 때, 게이트절연패턴(212)과 반도체패턴(214,216)은 게이트패드(250), 데이터패드(260) 및 공통패드(280)이 노출되도록 형성된다.
도 13c를 참조하면, 제3 마스크 공정으로 게이트절연패턴(212)과 반도체패턴이 형성된 하부 기판(101) 상에 데이터라인(204), 소스전극(208), 드레인전극(210), 스토리지전극(228), 데이터링크상부전극(266) 및 화소전극(222)을 포함하는 데이터패턴이 형성된다. 그리고, 데이터패드(260), 게이트패드(250) 및 공통패드(280)에 포함된 게이트금속막(172)이 제거되어 투명도전막(170)이 노출된다. 이러한 제3 마스크공정을 도 15a 내지 도 15e를 참조하여 상세히 하면 다음과 같다.
도 15a에 도시된 바와 같이 반도체패턴이 형성된 하부기판(101) 상에 스퍼터링 등의 증착 방법을 데이터금속층(209)과 포토레지스트막(348)이 순차적으로 형성된다. 여기서, 데이터금속층(109)은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.
그런 다음, 부분 노광 마스크인 제3 마스크(340)가 하부기판(101) 상부에 정렬된다. 제3 마스크(340)는 투명한 재질인 마스크 기판(342)과, 마스크 기판(342)의 차단 영역(S2)에 형성된 차단부(344)와, 마스크 기판(342)의 부분 노광 영역(S3)에 형성된 회절 노광부(346)(또는 반투과부)를 구비한다. 여기서, 마스크 기판(342)이 노출된 영역은 노광 영역(S1)이 된다. 이러한 제3 마스크(340)를 이용한 포토레지스트막(348)을 노광한 후 현상함으로써 도 15b에 도시된 바와 같이 제3 마스크(340)의 차단부(344)와 회절 노광부(346)에 대응하여 차단 영역(S2)과 부분 노광 영역(S3)에서 단차를 갖는 포토레지스트 패턴(350)이 형성된다. 즉, 부분 노광 영역(S3)에 형성된 포토레지스트 패턴(350)은 차단 영역(S2)에서 형성된 제1 높이를 갖는 포토레지스트 패턴(350)보다 낮은 제2 높이를 갖게 된다.
이러한 포토레지스트 패턴(350)을 마스크로 이용한 습식 식각 공정으로 데이터 금속층(209)이 패터닝됨으로써 스토리지전극(228), 데이터 라인(204), 데이터 라인(204)과 접속된 소스전극(208)과 드레인 전극(210) 및 화소전극(222), 데이터 라인(204)과 다른 일측에 접속된 데이터 링크 상부전극(266)을 포함하는 데이터패턴이 형성되고, 데이터패턴 하부에 형성된 게이트금속막(172)이 게이트절연패턴(212)을 마스크로 제거됨으로써 데이터패드(260), 게이트패드(250) 및 공통패드(280)에 포함된 투명도전막(170)이 노출된다.
그리고, 포토레지스트 패턴(350)을 마스크로 이용한 건식 식각 공정으로 활성층(214)과 오믹접촉층(216)은 데이터패턴을 따라 형성된다. 이 때, 데이터패턴과 중첩되는 활성층(214) 및 오믹접촉층(216)을 제외한 나머지 영역에 위치하는 활성층(214) 및 오믹접촉층(216)을 제거하게 된다. 이는 활성층(214) 및 오믹접촉층(216)을 포함하는 반도체패턴에 의한 셀들간의 단락을 방지하기 위해서이다.
이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 부분 노광 영역(S3)에 제2 높이를 갖는 포토레지스트 패턴(350)은 도 15c에 도시된 바와 같이 제거되고, 차단 영역(S2)에 제1 높이(h1)를 갖는 포토레지스트 패턴(350)은 높이가 낮아진 상태가 된다. 이러한 포토레지스트 패턴(350)을 이용한 식각 공정으로 부분 노광 영역(S3), 즉 박막 트랜지스터의 채널부에 형성된 데이터 금속층과 오믹접촉층(216)이 제거됨으로써 드레인 전극(210)과 소스 전극(208)이 분리된다. 그리고, 데이터패턴 위에 남아 있던 포토레지스트 패턴(350)은 도 15d에 도시된 바와 같이 스트립 공정으로 제거된다.
이어서, 데이터패턴이 형성된 기판(101)의 전면에 도 15e에 도시된 바와 같이 보호막(218)이 형성된다. 보호막(218)으로는 게이트 절연패턴(212)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
도 16은 도 5 및 도 12에 도시된 하부 어레이 기판을 포함하는 액정표시패널을 나타내는 단면도이다.
도 16에 도시된 액정표시패널은 실재(354)에 의해 합착된 상부 어레이 기판(390)과 하부 어레이 기판(392)을 구비한다.
상부 어레이 기판(390)은 블랙매트릭스, 컬러필터 및 공통전극을 포함하는 상부 어레이(396)가 상부기판(394) 상에 형성되어 있다.
하부 어레이 기판(392)은 상부 어레이 기판(390)과 중첩되는 영역이 보호패턴(330)에 의해 보호되고, 상부 어레이 기판(390)과 비중첩되는 패드영역의 게이트패드(150,250), 데이터패드(160,260) 및 공통패드(180,280) 중 적어도 어느 하나에 포함된 투명도전막(170)이 노출되게 형성된다.
이러한 액정표시패널의 제조방법을 살펴보면, 먼저 상부 어레이 기판(390)과 하부 어레이 기판(392)을 별도로 형성한 후 실재(354)로 합착한다. 그런 다음, 상부 어레이 기판(390)을 마스크로 이용한 패드오픈공정에 의해 하부 어레이 기판(392)의 보호막(118)이 패터닝됨으로써 표시영역에 보호패턴(330)이 형성되고 패드영역의 게이트패드(150,250), 데이터패드(160,260) 및 공통패드(180,280) 중 적어도 어느 하나에 포함된 투명도전막(170)이 노출된다.
한편, 패드오픈공정은 대기압 플라즈마 발생부에 의해 생성된 플라즈마를 이용하여 상부 어레이 기판(390)에 의해 노출된 각각의 패드를 순차적으로 스캐닝하거나 패드 단위별로 일괄적으로 스캐닝하여 게이트패드(150,250) 및 데이터패드(160,260)와 공통패드(180,280)의 투명도전막(170)을 노출시킨다. 또는 챔버 내에 상부 어레이 기판(390)과 하부 어레이 기판(392)이 합착된 액정셀을 다수개 삽입한 후 상압 플라즈마를 이용하여 상부 어레이 기판(390)에 의해 노출된 패드영역의 보호막(118)을 식각하여 게이트패드(150,250) 및 데이터패드(160,260)와 공통패드(180,280)의 투명도전막(170)을 노출시킨다. 또는 상부 어레이 기판(390)과 하부 어레이 기판(392)이 합착된 액정셀 전체를 식각액에 침지시키거나 게이트패드(150,250) 및 데이터패드(160,260)와 공통패드(180,280)를 포함하는 패드영역만을 식각액에 침지시켜 게이트패드(150,250) 및 데이터패드(160,260)와 공통패드(180,280)의 투명도전막(170)을 노출시킨다.
도 17은 도 5 및 도 12에 도시된 하부 어레이 기판을 포함하는 액정표시패널의 다른 형태를 나타내는 단면도이다.
도 17에 도시된 액정표시패널은 실재(354)에 의해 합착된 상부 어레이 기판(390)과 하부 어레이 기판(392)을 구비한다.
하부 어레이 기판(392)은 배향막(398)에 의해 한정된 표시영역이 보호패턴(330)에 의해 보호되고, 배향막(398)과 비중첩되는 영역에 포함되는 패드영역의 게이트패드(150,250), 데이터패드(160,260) 및 공통패드(180,280) 중 적어도 어느 하나에 포함된 투명도전막(170)이 노출되게 형성된다. 이 때, 보호패턴(330)은 배향막(398)을 마스크로 이용한 식각공정에 의해 패터닝되어 형성되므로 보호패턴(330)과 배향막(398)은 동일패턴으로 형성된다.
상부 어레이 기판(390)은 상부기판(394) 상에 블랙매트릭스, 컬러필터 및 공통전극을 포함하는 상부 어레이(392)가 형성된다.
상술한 바와 같이, 본 발명에 따른 수평 전계 인가형 액정 표시 장치 및 그 제조 방법은 화소 전극을 데이터라인과 동일한 금속으로, 공통전극을 게이트라인에 포함된 금속으로 형성하고, 게이트패드, 데이터패드 및 공통패드는 내식성이 강한 투명전도성금속이 노출되도록 형성한다. 이에 따라, 본 발명에 따른 수평 전계 인가형 액정 표시 장치 및 그 제조 방법은 3마스크 공정으로 박막 트랜지스터 어레이 기판을 제조할 수 있게 되므로 그 박막 트랜지스터 어레이 기판의 구조 및 공정을 단순화하여 제조 원가 절감할 수 있음과 아울러 제조 수율을 향상시킬 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (20)

  1. 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터와; 상기 박막트랜지스터를 보호하기 위한 보호막과; 상기 박막트랜지스터와 접속되며 상기 데이터라인과 동일한 금속으로 형성된 화소전극과; 상기 게이트라인과 평행하게 형성된 공통라인과 접속되어 상기 화소전극과 수평전계를 이루며 투명도전막 만을 포함하는 공통전극 및; 상기 게이트라인과, 데이터라인 및 공통라인 중 적어도 어느 하나와 접속되어 투명도전막으로 형성된 패드를 포함한 박막트랜지스터 어레이 기판 및;
    상기 박막트랜지스터 어레이 기판과 대향되어 합착되는 칼라필터 어레이 기판을 포함하며;
    상기 보호막은 상기 칼라필터 어레이 기판과 중첩되는 영역에 형성되어 상기 패드에 포함된 투명도전막을 노출시키고;
    상기 박막 트랜지스터는 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 대향되는 드레인 전극 및, 상기 게이트 전극과 게이트 절연패턴을 사이에 두고 중첩되고 상기 소스 전극 및 드레인 전극 사이에 채널부를 형성하는 반도체층을 포함하고;
    상기 게이트 라인 및 상기 게이트 전극은 상기 투명도전막과, 그 투명도전막 상에 형성된 게이트금속막을 포함하며;
    상기 패드는 상기 게이트라인과 접속되며 상기 투명도전막으로 형성된 게이트패드, 상기 데이터라인과 접속되며 상기 투명도전막으로 형성된 데이터패드 및, 상기 공통라인과 접속되며 상기 투명도전막으로 형성된 공통패드를 포함하는 것을 특징으로 하는 액정표시패널.
  2. 제 1 항에 있어서,
    상기 보호막 상에 상기 보호막과 동일패턴으로 형성된 배향막을 더 포함하는 것을 특징으로 하는 액정표시패널.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 데이터패드는
    상기 데이터라인과 중첩되는 영역의 상기 투명도전막 상에 형성되는 게이트금속막을 포함하는 것을 특징으로 하는 액정표시패널.
  7. 제 1 항에 있어서,
    상기 게이트라인과, 그 게이트라인과 절연되게 중첩되어 형성되며 상기 화소전극과 일체화된 스토리지전극을 포함하는 스토리지캐패시터를 더 포함하는 것을 특징으로 하는 액정표시패널.
  8. 삭제
  9. 삭제
  10. 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터와, 상기 박막트랜지스터를 보호하기 위한 보호막과, 상기 박막트랜지스터와 접속되며 상기 데이터라인과 동일한 금속으로 형성된 화소전극과, 상기 게이트라인과 평행하게 형성된 공통라인과 접속되어 상기 화소전극과 수평전계를 이루며 투명도전막 만을 포함하는 공통전극과, 상기 게이트라인과 데이터라인 및 공통라인 중 적어도 어느 하나와 접속되어 투명도전막으로 형성된 패드를 포함하는 박막트랜지스터 어레이 기판을 형성하는 단계와;
    상기 박막트랜지스터 어레이 기판과 대향하는 컬러필터 어레이 기판을 형성하는 단계와;
    상기 박막트랜지스터 어레이 기판과 컬러필터 어레이 기판을 상기 패드가 노출되도록 합착하는 단계와;
    상기 컬러필터 어레이 기판을 마스크로 상기 보호막을 제거하여 상기 패드에 포함된 상기 투명도전막을 노출시키는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  11. 제 10 항에 있어서,
    상기 박막트랜지스터 어레이 기판을 형성하는 단계는
    상기 기판 상에 투명도전막을 포함하는 게이트라인, 게이트전극, 게이트패드, 공통라인, 공통전극, 공통패드 및 데이터패드를 포함하는 게이트패턴들을 형성하는 단계와;
    상기 게이트패턴들이 형성된 기판 상에 상기 게이트패드, 데이터패드 및 공통패드가 노출되도록 반도체패턴과 게이트절연패턴을 형성하는 단계와;
    상기 반도체패턴 및 게이트절연패턴이 형성된 기판 상에 데이터라인, 소스전극 및 드레인전극을 포함하는 데이터패턴과 화소전극을 형성하고 상기 데이터패드, 게이트패드 및 공통패드에 포함된 투명도전막을 노출시는 단계와;
    상기 데이터패턴이 형성된 기판 상에 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  12. 제 10 항에 있어서,
    상기 박막트랜지스터 어레이 기판을 형성하는 단계는
    상기 기판 상에 투명도전막을 포함하는 게이트라인, 게이트전극, 게이트패드, 공통라인, 공통전극, 공통패드 및 데이터패드를 포함하는 게이트패턴들을 형성하는 단계와;
    상기 게이트패턴들이 형성된 기판 상에 상기 게이트패드, 공통패드, 데이터패드 및 공통전극이 노출되도록 반도체패턴과 게이트절연패턴을 형성하는 단계와;
    상기 반도체패턴 및 게이트절연패턴이 형성된 기판 상에 데이터라인, 소스전극 및 드레인전극을 포함하는 데이터패턴과 화소전극을 형성하고 상기 데이터패드, 게이트패드, 공통패드, 공통전극에 포함된 투명도전막을 노출시키는 단계와;
    상기 데이터패턴이 형성된 기판 상에 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  13. 제 10 항에 있어서,
    상기 컬러필터 어레이 기판을 마스크로 상기 보호막을 제거하여 패드에 포함 된 투명도전막을 노출시키는 단계는
    상기 컬러필터 어레이 기판을 마스크로 상기 보호막을 대기압 플라즈마를 이용하여 건식식각하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  14. 제 10 항에 있어서,
    상기 컬러필터 어레이 기판을 마스크로 상기 보호막을 제거하여 패드의 투명도전막을 노출시키는 단계는
    상기 컬러필터 어레이 기판을 마스크로 상기 보호막을 상압 플라즈마를 이용하여 건식식각하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  15. 제 10 항에 있어서,
    상기 컬러필터 어레이 기판을 마스크로 상기 보호막을 제거하여 상기 패드의 투명도전막을 노출시키는 단계는
    상기 컬러필터 어레이 기판과 박막트랜지스터 어레이 기판이 합착된 액정셀을 식각액에 담가 상기 컬러필터 어레이 기판에 의해 노출된 상기 보호막을 습식식각하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  16. 기판 상에 투명도전막을 포함하는 게이트라인, 게이트전극, 게이트패드, 공통라인, 공통전극, 공통패드 및 데이터패드를 포함하는 게이트패턴을 형성하는 단계와;
    상기 게이트패턴들이 형성된 기판 상에 반도체패턴과 게이트절연패턴을 형성하는 단계와;
    상기 반도체패턴 및 게이트절연패턴이 형성된 기판 상에 데이터라인, 소스전극 및 드레인전극을 포함하는 데이터패턴과 상기 데이터패턴과 동일한 금속으로 화소전극을 형성함과 아울러 상기 데이터패드, 게이트패드 및 공통패드에 포함된 투명도전막을 노출시키는 단계와;
    상기 박막트랜지스터를 보호하기 위해 상기 기판 전면에 보호막을 형성하는 단계와;
    상기 게이트패드, 데이터패드 및 공통패드를 포함하는 패드영역을 제외한 나머지 영역의 보호막 상에 배향막을 형성하는 단계와;
    상기 배향막을 마스크로 상기 패드영역을 덮도록 형성된 보호막을 제거하여 상기 패드에 포함된 투명도전막을 노출시키는 단계를 포함하고;
    상기 공통전극과 상기 화소전극은 수평전계를 형성하며;
    상기 게이트라인과 상기 게이트전극은 상기 투명도전막과 그 위에 형성된 게이트금속을 포함하고, 상기 공통전극은 상기 투명도전막 만을 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  17. 제 16 항에 있어서,
    상기 게이트패턴들이 형성된 기판 상에 반도체패턴과 게이트절연패턴을 형성하는 단계는
    상기 게이트패턴들이 형성된 기판 상에 상기 게이트패드, 데이터패드 및 공통패드가 노출되도록 상기 반도체패턴과 게이트절연패턴을 형성하는 단계를 포함하 는 것을 특징으로 하는 액정표시패널의 제조방법.
  18. 제 16 항에 있어서,
    상기 게이트패턴들이 형성된 기판 상에 반도체패턴과 게이트절연패턴을 형성하는 단계는
    상기 게이트패턴들이 형성된 기판 상에 상기 게이트패드, 데이터패드, 공통패드 및 공통전극이 노출되도록 상기 반도체패턴과 게이트절연패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  19. 제 16 항에 있어서,
    상기 배향막을 마스크로 상기 패드를 덮도록 형성된 보호막을 제거하여 상기 패드에 포함된 투명도전막을 노출시키는 단계는
    상기 보호막이 형성된 기판 상에 배향막을 인쇄하는 단계와;
    상기 배향막을 마스크로 이용하여 상기 게이트패드 및 데이터패드와 공통패드 중 적어도 어느 하나를 덮도록 형성된 보호막을 식각하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  20. 제 16 항에 있어서,
    상기 게이트라인과, 그 게이트라인과 절연되게 중첩되며 상기 화소전극과 일체화된 스토리지전극을 포함하는 스토리지캐패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
KR1020030071378A 2003-10-14 2003-10-14 수평 전계 인가형 액정 표시 패널 및 그 제조 방법 Expired - Fee Related KR100637061B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020030071378A KR100637061B1 (ko) 2003-10-14 2003-10-14 수평 전계 인가형 액정 표시 패널 및 그 제조 방법
CNB2004100856390A CN100371813C (zh) 2003-10-14 2004-10-13 面内切换型液晶显示装置中的液晶显示板及其制造方法
US10/963,945 US7369202B2 (en) 2003-10-14 2004-10-14 Liquid crystal display panel of horizontal electronic field applying type and fabricating method thereof
JP2004300817A JP4727201B2 (ja) 2003-10-14 2004-10-14 水平電界型の液晶表示パネル

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030071378A KR100637061B1 (ko) 2003-10-14 2003-10-14 수평 전계 인가형 액정 표시 패널 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20050035661A KR20050035661A (ko) 2005-04-19
KR100637061B1 true KR100637061B1 (ko) 2006-10-20

Family

ID=37239032

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030071378A Expired - Fee Related KR100637061B1 (ko) 2003-10-14 2003-10-14 수평 전계 인가형 액정 표시 패널 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100637061B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101236511B1 (ko) * 2005-12-26 2013-02-21 엘지디스플레이 주식회사 수평 전계형 박막 트랜지스터 기판 및 그 제조 방법
KR101290009B1 (ko) * 2006-05-10 2013-07-30 엘지디스플레이 주식회사 액정 표시 장치 및 이의 제조 방법
CN110764329A (zh) * 2019-10-31 2020-02-07 京东方科技集团股份有限公司 阵列基板及其制备方法、液晶显示面板、显示装置

Also Published As

Publication number Publication date
KR20050035661A (ko) 2005-04-19

Similar Documents

Publication Publication Date Title
KR100583311B1 (ko) 액정표시패널 및 그 제조 방법
KR100598737B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100602062B1 (ko) 수평 전계 인가형 액정 표시 장치 및 그 제조 방법
JP4527615B2 (ja) 薄膜トランジスタアレイ基板及びその製造方法
JP4727201B2 (ja) 水平電界型の液晶表示パネル
KR100500779B1 (ko) 박막 트랜지스터 어레이 기판의 제조 방법
KR20070000893A (ko) 수평 전계 인가형 액정 표시 장치 및 그 제조 방법
KR100558714B1 (ko) 액정표시패널 및 그 제조 방법
JP4578402B2 (ja) 薄膜トランジスタ基板及びその製造方法
KR100538327B1 (ko) 수평 전계 인가형 박막 트랜지스터 어레이 기판 및 그제조 방법
KR20050060963A (ko) 박막 트랜지스터 어레이 기판 및 그 제조방법
KR100558717B1 (ko) 수평 전계 인가형 액정 표시 패널 및 그 제조 방법
KR100558713B1 (ko) 수평 전계 인가형 액정 표시 패널 및 그 제조 방법
KR100637061B1 (ko) 수평 전계 인가형 액정 표시 패널 및 그 제조 방법
KR100558718B1 (ko) 액정표시패널 및 그 제조 방법
KR20050105422A (ko) 액정표시패널 및 그 제조 방법
KR100558716B1 (ko) 액정표시패널 및 그 제조 방법
KR100646172B1 (ko) 액정표시장치 및 그 제조 방법
KR100583313B1 (ko) 액정표시장치 및 그 제조 방법
KR101159388B1 (ko) 액정표시소자와 그 제조 방법
KR100558715B1 (ko) 액정표시패널 및 그 제조 방법
KR20050055384A (ko) 액정표시패널 및 그 제조 방법
KR100558712B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100682362B1 (ko) 액정 표시 패널 및 제조 방법
KR100566815B1 (ko) 액정표시패널 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20031014

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20050817

Patent event code: PE09021S01D

AMND Amendment
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20060118

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20060621

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20060118

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

Patent event date: 20050817

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20060721

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20060621

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20060921

Appeal identifier: 2006101006302

Request date: 20060721

AMND Amendment
PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20060818

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20060721

Patent event code: PB09011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20060317

Patent event code: PB09011R02I

Comment text: Amendment to Specification, etc.

Patent event date: 20051017

Patent event code: PB09011R02I

B701 Decision to grant
PB0701 Decision of registration after re-examination before a trial

Patent event date: 20060921

Comment text: Decision to Grant Registration

Patent event code: PB07012S01D

Patent event date: 20060906

Comment text: Transfer of Trial File for Re-examination before a Trial

Patent event code: PB07011S01I

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20061016

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20061017

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090922

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100929

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20110915

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20120928

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20120928

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20130930

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20140918

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20140918

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20150930

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20150930

Start annual number: 10

End annual number: 10

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20180727