JP2000267595A

JP2000267595A - 表示装置用アレイ基板の製造方法

Info

Publication number: JP2000267595A
Application number: JP6803499A
Authority: JP
Inventors: Miyuki Kashimoto; 美由紀樫本; Akira Kubo; 明久保; Madoka Nakajima; まどか中島; Yasuyuki Imamura; 泰之今村
Original assignee: Toshiba Corp; Toshiba Electronic Engineering Co Ltd
Current assignee: Toshiba Corp; Toshiba Development and Engineering Corp
Priority date: 1999-03-15
Filing date: 1999-03-15
Publication date: 2000-09-29

Abstract

(57)【要約】【課題】表示装置用アレイ基板の製造方法におい
て、酸化シリコン膜と窒化シリコン膜とからなる多層絶
縁膜におけるコンタクトホールの形成を効率的に行うこ
とができるとともに、アレイ基板の画素開口率を向上さ
せることができるものを提供する。【解決手段】工程数を低減できる画素上置きタイプの表
示装置用アレイ基板の製造方法において、ＴＦＴのソー
ス電極(126b)を露出させるコンタクトホール(129)と、
外周部の上層金属配線(125b)及び下層金属配線層(111b)
を露出させるコンタクトホール(163-166)とを同時に形
成するにあたり、一つのレジストパターンの下で、ドラ
イエッチングによる窒化シリコン膜(127,117)の除去
と、ウェットエッチングによる酸化シリコン膜(115)の
除去とを連続して行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等の
平面表示装置に用いられるアレイ基板の製造方法に関す
る。

【０００２】

【従来の技術】近年、ＣＲＴディスプレイに代わる平面
型の表示装置が盛んに開発されており、中でも液晶表示
装置は軽量、薄型、低消費電力、目の疲れの少なさ等の
利点から特に注目を集めている。

【０００３】例えば、各表示画素毎にスイッチ素子が配
置された光透過型のアクティブマトリクス型の液晶表示
装置を例にとり説明する。アクティブマトリクス型液晶
表示装置は、アレイ基板と対向基板との間に配向膜を介
して液晶層が保持されて成っている。アレイ基板は、ガ
ラスや石英等の透明絶縁基板上に複数本の信号線と走査
線とが格子状に配置され、各交点部分にアモルファスシ
リコン（以下、ａ−Ｓｉ：Ｈと略称する。）等の半導体
薄膜を用いた薄膜トランジスタ（以下、ＴＦＴと略称す
る。）が接続されている。そしてＴＦＴのゲート電極は
走査線に、ドレイン電極は信号線にそれぞれ電気的に接
続され、さらにソース電極は画素電極を構成する透明導
電材料、例えばＩＴＯ(Indium-Tin-Oxide)に電気的に接
続されている。

【０００４】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯから成る対向電極が配置され、またカラー表示を
実現するのであればカラーフィルタ層が配置されて構成
されている。

【０００５】ここで、通常、上記ゲート電極及び走査線
の上には、その上方の半導体層等とを絶縁するために、
酸化シリコンからなる第１ゲート絶縁膜が配されてお
り、さらに窒化シリコンからなる第２ゲート絶縁膜が配
されている。また、上記透明導電材料の層と信号線等の
金属配線層との間には、窒化シリコンからなる層間絶縁
膜が配されている。

【０００６】このようなアクティブマトリクス液晶表示
装置の製造コストを低減する上で、アレイ基板製造のた
めの工程数が多く、そのためアレイ基板のコスト比率が
高いという問題があった。

【０００７】そこで、特願平８−２６０５７２号におい
ては、画素電極を最上層に配置し、これに伴い信号線、
ソース、ドレイン電極と共に、半導体被膜等を同一のマ
スクパターンに基づいて一括してパターニングを行った
後、ソース電極と画素電極とを接続するソース電極用コ
ンタクトホールの作製と共に、信号線や走査線の接続端
を露出するための外周部コンタクトホールの作製を同時
に行うことが提案されている。これにより、少ないマス
ク数で生産性を向上でき、しかも製造歩留まりを低下さ
せることもない。

【０００８】

【発明が解決しようとする課題】上記のようなアレイ基
板の製造方法を採用するならば、信号線及び走査線の接
続端を露出させるよう、酸化シリコンからなる第１ゲー
ト絶縁膜と窒化シリコンからなる第２ゲート絶縁膜及び
層間絶縁膜とより構成される多層膜にコンタクトホール
を開ける必要が生じる。

【０００９】ところが、ドライエッチング（プラズマエ
ッチング又はＲＩＥエッチング）により上記多層膜にお
けるコンタクトホール形成を試みた場合、全体のエッチ
ング速度、特には、酸化シリコンからなる第１ゲート絶
縁膜に対するエッチング速度が著しく遅いために、コン
タクトホール形成に要する工程時間が極端に長くなる。

【００１０】一方、ウェットエッチング（湿式化学エッ
チング）について、液晶表示装置や半導体の製造の分野
で工業的に一般に用いられているエッチング液により上
記多層膜におけるコンタクトホール形成を試みた場合に
も、酸化シリコンと窒化シリコンとのエッチング速度の
バランスが取れないといった原因で所望のコンタクトホ
ールを実用的な効率で得ることが困難であった。

【００１１】特願平１０−６３２５４においては、ウェ
ットエッチングのエッチング液としてフッ化水素−フッ
化アンモニウム緩衝液（バッファードフッ酸、ＢＨＦ）
を選択することにより、単一のエッチング剤による単一
のエッチング工程のみで上記多層膜にコンタクトホール
を形成することが提案されている。

【００１２】しかし、バッファードフッ酸によるウェッ
トエッチングのみにより、酸化シリコン膜および窒化シ
リコン膜からなる多層膜にコンタクトホールを形成する
場合、多層膜の厚さに比例してエッチング時間が長くな
り、これによりサイドエッチングが大きくなってしまう
という問題があった。サイドエッチング、及びそのブレ
幅が大きくなるために、コンタクトホール形成部の寸法
を大きくとる必要があった。

【００１３】特に、画素電極層の一部がソース電極を覆
う画素上置きタイプであるため、画素電極とソース電極
とのコンタクトホールを形成する領域を、サイドエッチ
ング及びそのブレ幅だけ大きくとる必要があり、その分
だけ、不透明部分であるソース電極の寸法を大きくとる
必要があった。したがって、それだけ、光透過部分の比
率、すなわち、画素の開口率が減少することとなってい
た。

【００１４】図８〜９には、バッファードフッ酸のみに
より、コンタクトホールの形成を行った場合の様子を模
式的に示す。ここで、アレイ基板のパターン形成におけ
る、コンタクトホール形成工程（第６工程の後段）以外
の工程（第１〜５工程、第６工程前段の層間絶縁膜成
膜、及び第７工程）の説明は省略する。

【００１５】図８には、エッチングの初期であって、コ
ンタクトホール(129,165,166)のための開口の大きさが
ほぼレジストパターンの大きさとなっている時点での様
子を模式的に示す。図９には、エッチングの完了後の様
子を模式的に示す。サイドエッチングの進行により、本
来の寸法よりもかなり寸法の大きい開口が、コンタクト
ホール(129,164〜166)をなすように形成される。したが
って、図示のように、多層膜の厚さが大きい場合に、大
幅なサイドエッチングが生じるため、ソース電極(126b)
などの寸法を大きくとる必要がある。

【００１６】また、バッファードフッ酸を用いる場合、
例えば、厚さ６００ｎｍの多層膜を貫くために６〜７分
程度のエッチング時間が必要であり、製造効率を充分に
向上することが出来なかった。

【００１７】本発明は、上記問題点に鑑みなされたもの
であり、酸化シリコン膜と窒化シリコン膜とからなる多
層絶縁膜におけるコンタクトホールの形成を効率的に行
うことができるとともに、開口率を充分に高く保つこと
ができる、アレイ基板の製造方法を提供するものであ
る。

【００１８】

【課題を解決するための手段】請求項１の発明は、基板
上に配置される走査線と、この上に配置される第１絶縁
膜、この上に配置される半導体膜、前記半導体膜に電気
的に接続されるソース電極及びドレイン電極とを含む薄
膜トランジスタと、前記ドレイン電極から導出されて前
記走査線と略直交する信号線と、２次元状に形成され、
前記ソース電極と電気的に接続される画素電極と、前記
走査線の延在部または前記走査線と同時に作成された導
電層パターンと、前記信号線の延在部または前記信号線
と同時に作成された導電層パターンとを、前記走査線上
に形成される第１コンタクトホールを介して電気的に接
続する、前記画素電極と同一工程で形成された接続配線
と、を備えた表示装置用アレイ基板の製造方法におい
て、前記第１コンタクトホールは、少なくとも窒化シリ
コン膜及び酸化シリコン膜をそれぞれ一層以上含んでな
る多層膜を貫通するものであって、ドライエッチングに
より前記窒化シリコン膜の一部を除去する工程と、ウェ
ットエッチングにより前記酸化シリコン膜の一部を除去
する工程とを連続して行うことにより形成されることを
特徴とする。

【００１９】上記構成により、コンタクトホールを形成
する際のサイドエッチングを抑えることができこれによ
りソース電極と画素電極とのコンタクトホールの寸法マ
ージンが不要となり、結果として画素開口率を向上させ
ることができる。また、コンタクトホールを形成する際
の製造効率を向上させ、工程負担及び製造コストを低減
することができる。

【００２０】

【発明の実施の形態】＜アレイ基板の構成＞以下、本発
明の表示装置用アレイ基板の構成について図１から図
２、及び図７に基づいて説明する。

【００２１】図１は、アレイ基板(100)の概略平面図を
示すものであり、図中の下側が液晶表示装置の画面上側
に位置するものであって、図中下側から上側に向かって
走査線が順次選択されるものである。

【００２２】アレイ基板(100)は、ガラス基板(101)上に
配置される４８０本の走査線(111)を含み、各走査線(11
1)の一端は、ガラス基板(101)の一端辺(101a)側に引き
出され、斜め配線部(150)を経て走査線パッド(152)に電
気的に接続される。

【００２３】アレイ基板(100)は、ガラス基板(101)上に
走査線(111)と略直交する１９２０本の信号線(110)を含
み、各信号線(110)はガラス基板(101)の他の一端辺(101
b)側に引き出され、斜め配線部(160)を経て信号線パッ
ド(162)に電気的に接続される。

【００２４】走査線(111)と信号線(110)との交点部分近
傍には、ＴＦＴ(112)が配置されている。

【００２５】（１）ＴＦＴ部分の構造ＴＦＴ(112)の積層構造について、図７の模式図の左半
部を用いて説明する。

【００２６】ＴＦＴ(112)は、下層の金属配線である走
査線(111)をゲートとした逆スタガー型であって、上層
の金属配線である信号線(110)からの延在部分がドレイ
ン電極(126a)をなしており、チャネル部にチャネル保護
被膜(122)を有する。また、ＴＦＴ(112)は画素上置きタ
イプであって、ソース電極(126b)は、この上面を露出さ
せるように層間被覆絶縁膜(127)に設けられたコンタク
トホール(129)を介して、画素電極(131)と接続される。

【００２７】（２）信号線側外周部の構造信号線(110)の外周部付近の構造について、図１〜２及
び図７に基づいて説明する。

【００２８】図１に示すように、走査線(111)と同一工
程にて同一材料で形成される下層配線部(111b)が、各信
号線(110)に対応してガラス基板(101)の一端辺(101b)側
の信号線(110)の斜め配線部(160)及び信号線パッド(16
2)に配置されている。

【００２９】図７に示すように、斜め配線部(160)にお
いては、下層配線部(111b)の上には、２層の絶縁膜(11
5),(117)が配置されている。また、この２層の絶縁膜(1
15),(117)の上に、半導体被膜(119)、低抵抗半導体被膜
(123)及び信号線(110)から延在される上層配線部(125b)
が積層され、この上層配線部(125b)上には層間絶縁膜(1
27)が配置されている。

【００３０】斜め配線部(160)においては、信号線(110)
から延在される上層配線部(125b)と、走査線(111)と同
一工程にて同一材料で形成される下層配線部(111b)とが
積層配置され、この２層によって、斜め配線部(160)の
基部（アレイ基板内側の端部）と信号線パッド(162)と
を電気的に接続している。

【００３１】そのため、斜め配線部(160)において、上
層配線部(125b)または下層配線部(111b)の一方が断線し
ても、他方が接続されているため、斜め配線部(160)に
断線不良が生じることが軽減される。

【００３２】この斜め配線部(160)の基部、及び、信号
線パッド(162)においては、それぞれ、第２コンタクト
ホール(163)及び(165)が形成された領域中に第１コンタ
クトホール(164)及び(166)が形成されている。そして、
これらコンタクトホールの領域に、画素電極(131)と同
一工程にて同一材料のＩＴＯから形成される信号線接続
層(131b)が配されることによって、信号線(110)から延
在される上層配線部(125b)と下層配線部(111b)とが電気
的に接続されている。なお、第１コンタクトホール(16
4)及び(166)は、下層配線部(111b)の主表面の一部を露
出するように２層の絶縁膜(115),(117)、半導体被膜(11
9)、低抵抗半導体被膜(123)及び上層配線部(125b)を貫
通する開口であって、第２コンタクトホール(163)及び
(165)は上層配線部(125b)の主表面の一部を露出するよ
うに層間絶縁膜(127)を貫通する開口である。

【００３３】図２の縦断面斜視図に模式的に示すよう
に、第２コンタクトホール(163)の底面(163b)がドーナ
ツ状をなし、第１コンタクトホール(164)の外端縁(164
b)は、同時に、ドーナツ状の底面(163b)の内縁となって
いる。

【００３４】このように、第２コンタクトホールの形成
された領域中に第１コンタクトホールが配されるため、
コンタクトホール形成のための面積は、両コンタクトホ
ールを接続層(131b)により接続したものにおいての最小
面積とすることができる。

【００３５】また、接続層(131b)はＩＴＯからなるため
抵抗率が高いものの、第１コンタクトホールの底面にて
下層配線部(111b)を覆う接続層(131b)部分と、第２コン
タクトホールの底面にて上層配線部(125b)を覆う接続層
(131b)部分とは、単に第１コンタクトホールの段差面上
の接続層(131b)部分だけを介して結合されている。した
がって、接続層(131b)部分の配線長は最小限となる。し
かも、第１コンタクトホールの外縁の全周にわたってこ
のような接続が行われている。したがって、接続層(131
b)部分の抵抗によってクロストークといった表示不良が
引き起こされることがない。

【００３６】なお、走査線側外周部の構造は、上記に説
明した信号線付近の外周部の構造と同様である。

【００３７】本実施例においては、図１に示すように、
補助容量（Ｃｓ）が走査線の延在部(113)により形成さ
れるものとして説明しているが、走査線(111)と並行す
る補助容量線（Ｃｓ線）を配する構成とすることもでき
る。この場合、走査線(111)と同一工程にて同一材料よ
り形成される各補助容量線（Ｃｓ線）の一端又は両端
が、信号線(110)と同一工程にて同一材料より形成され
るＣｓ束ね線とコンタクトホールを介して接続される。
このコンタクトホールについても、上記で説明した、信
号線側外周部における構造と全く同様のものとすること
ができる。

【００３８】＜アレイ基板の製造工程＞次に、このアレ
イ基板(100)の製造工程について、図３〜７を参照して
詳細に説明する。下記の説明において、走査線付近の外
周部の製造工程は、信号線付近の外周部の製造工程と全
く同様であるので、省略する。

【００３９】（１）第１工程ガラス基板(101)に、スパッタ法により、Ｍｏ−Ｗ膜
（モリブデン−タングステン合金膜）を３００ｎｍの膜
厚に堆積させる。

【００４０】この積層膜上に、フォトリソグラフィを用
いて走査線パターンと補助容量配線の一部を形成し、Ｃ
Ｆ_４／Ｏ_２系ＣＤＥ（ケミカルドライエッチング）でテ
ーパー形状にドライエッチングし、走査線と補助容量配
線パターンを完成させる（第１のパターニング）。

【００４１】これにより、ガラス基板(101)上に４８０
本の走査線(111)を作製すると共に、その一端辺(101a)
側において走査線(111)の斜め配線部(150)及び走査線パ
ッド(152)を構成する下層配線部(111a)、一端辺(101b)
において信号線(110)の斜め配線部(160)及び信号線パッ
ド(162)を構成する下層配線部(111b)をそれぞれ同時に
作製する。

【００４２】さらに、ＴＦＴ領域では走査線(111)と一
体で走査線(111)と直交する方向に導出されるゲート電
極を作製する。また、走査線(111)のパターニングの際
に走査線(111)と直交する方向に導出され、補助容量
（Ｃｓ）を形成するための延在領域(113)も同時に作製
しておく（図１参照）。

【００４３】（２）第２工程第１工程の後、ガラス基板(101)を３００℃以上に加熱
した後、常圧プラズマＣＶＤ法により３５０ｎｍ厚の酸
化シリコン膜（ＳｉＯｘ膜）から成る第１ゲート絶縁膜
(115)を堆積した後、さらに減圧プラズマＣＶＤ法によ
り５０ｎｍ厚の窒化シリコン膜から成る第２ゲート絶縁
膜(117)、５０ｎｍ厚のａ−Ｓｉ：Ｈから成る半導体被
膜(119)及び２００ｎｍ厚の窒化シリコン膜から成るチ
ャネル保護被膜(121)を連続的に大気にさらすことなく
成膜する。

【００４４】ＳｉＯｘ膜の代わりに、ガラス基板(101)
を３００℃以上に加熱した後、熱ＣＶＤ法によるＳｉＯ
_２膜を用いてもよい。

【００４５】（３）第３工程第２工程の後、走査線(111)をマスクとした裏面露光技
術により走査線(111)に自己整合的にチャネル保護被膜
(121)をパターニングし、さらにＴＦＴ領域に対応する
ように第２のマスクパターンを用いて露光し、現像、パ
ターニング（第２のパターニング）を経て、島状のチャ
ネル保護膜(122)を作製する。

【００４６】（４）第４工程第３工程の後、図３に示すように、良好なオーミックコ
ンタクトが得られるように露出する半導体被膜(119)表
面をフッ酸（ＨＦ）系溶液で処理し、プラズマＣＶＤ法
により不純物としてリンを含む３０ｎｍ厚のｎ^＋ａ−Ｓ
ｉ：Ｈから成る低抵抗半導体被膜(123)を堆積し、３０
０ｎｍ厚のＭｏ膜（モリブデン膜）(125)をスパッター
により堆積する。

【００４７】（５）第５工程第４工程の後、図４に示すように、第３のマスクパター
ンを用いて露光、現像した後、Ｍｏ膜(125)、低抵抗半
導体被膜(123)及び半導体被膜(119)についてのパターニ
ングを行う（第３のパターニング）。この際、Ｍｏ膜(1
25)は、リン酸、硝酸、酢酸及び水の混酸を用いたウエ
ットエッチングによりパターニングする。また、低抵抗
半導体被膜(123)及び半導体被膜(119)は、窒化シリコン
膜から成る第１ゲート絶縁膜(115)あるいは第２ゲート
絶縁膜(117)とチャネル保護膜(122)とのエッチング選択
比を制御することによって、プラズマエッチングにより
パターニングする。

【００４８】これにより、ＴＦＴ領域においては、ソー
ス電極(126b)とその下方の低抵抗半導体膜部分(124a)と
を一体に作製し、信号線(110)及びドレイン電極(126a)
とその下方の低抵抗半導体膜部分(124b)とを一体に作製
する。

【００４９】信号線パッド(162)及び斜め配線部(160)の
基部においては、下層配線部(111b)上に沿ってＭｏ膜(1
25)をパターニングして信号線(110)から延在される上層
配線部(125b)を形成すると共に、上層配線部(125b)に沿
って低抵抗半導体被膜(123)及び半導体被膜(119)を一括
してパターニングする。

【００５０】これと同時に、上述した第１コンタクトホ
ール(164),(166)に対応する領域の上層配線部(125b)、
低抵抗半導体被膜(123)及び半導体被膜(119)を貫通する
開口(164a),(166a)を作製する。

【００５１】ここでは、Ｍｏ膜(125)、低抵抗半導体被
膜(123)及び半導体被膜(119)のパターニングは、ウエッ
トエッチングとこれに続くドライエッチングとの連続工
程により行ったが、ドライエッチングのみ、又は、ウエ
ットエッチングのみにより行うこともできる。

【００５２】（６）第６工程第５工程の後、この上に２００ｎｍ厚の窒化シリコン膜
から成る層間絶縁膜(127)を堆積する。

【００５３】そして、第４のマスクパターンを用いて露
光、現像してレジストパターンを形成する。コンタクト
ホール(129,164-166)の形成（第４のパターニング）
は、第４のマスクパターンを用いて形成した同一のレジ
ストパターンにて、ドライエッチング及びウェットエッ
チングをこの順で続けて施すことにより行う。

【００５４】以下、図５〜６を用いて、コンタクトホー
ル(129,164-166)を形成する２段階のエッチング工程に
ついて詳しく説明する。

【００５５】a. ドライエッチングによる窒化シリコン
膜の除去（図５）上記レジストパターンが形成された状態で、２０秒間ケ
ミカルドライエッチング（ＣＤＥ）を行う。

【００５６】これにより、図５に示すように、ＴＦＴ領
域中、ソース電極(126b)に対応する領域の一部において
層間絶縁膜(127)が除去されて、コンタクトホール(129)
が形成される。

【００５７】一方、この時、信号線パッド(162)及び斜
め配線部(160)の基部においては、開口(164a),(166a)、
及びこれら開口(164a),(166a)を囲む開口縁部の個所で
層間絶縁膜(127)が一括して除去される。これにより、
まず、第２コンタクトホール(163),(165)が形成され
る。また、開口(164a),(166a)の底部では、層間絶縁膜
(127)の除去に続き、第２ゲート絶縁膜(117)が連続して
除去される。

【００５８】ドライエッチングは、上記ケミカルドライ
エッチングの他、一般的なプラズマエッチングや、反応
性イオンエッチングであって良い。

【００５９】b. ウェットエッチングによる酸化シリコ
ン膜の除去（図６）上記のドライエッチングに引き続き、同一のレジストパ
ターンが形成された状態にて、フッ化水素−フッ化アン
モニウム緩衝液（バッファードフッ酸、ＢＨＦ）を用い
て６０秒間ウェットエッチングを行う。

【００６０】バッファードフッ酸は、フッ化水素を６
％、フッ化アンモニウムを３０％含有する水溶液であ
る。ウェットエッチングを行うためのエッチング剤とし
ては、バッファードフッ酸以外の他のフッ化水素系薬剤
を用いることもできる。例えばフッ化水素−フッ化アン
モニウムの酢酸溶液、フッ化水素−フッ化アミン緩衝液
その他のものも使用可能である。

【００６１】ウェットエッチングにより、信号線パッド
(162)及び斜め配線部(160)の基部において、開口(164
a),(166a)の底部の個所で第１ゲート絶縁膜が除去され
て第１コンタクトホール(164),(166)が形成される（図
６）。

【００６２】なお、これらコンタクトホール(164-166)
と同時に、走査線側パッド(152)及び走査線側斜め配線
(150)の基部においても、全く同様に、上層配線と下層
配線とを接続するコンタクトホールが形成される。

【００６３】図６に示すエッチング完了時においても、
ソース電極部のコンタクトホール(129)、及び、第２コ
ンタクトホール(163),(165)の寸法は、マスクパターン
にしたがって形成されたレジストパターンにおけるコン
タクトホール部分とほぼ同一である。ウェットエッチン
グの時間が約６０秒と充分に短いため、サイドエッチン
グによる寸法の拡大及びずれはほとんど問題とならない
程度に抑えられている。

【００６４】したがって、ソース電極(126b)の面積寸法
には、コンタクトホール(129)形成の際のサイドエッチ
ングによるマージンを織り込む必要がなく、ＴＦＴ(11
2)の形成と、画素電極(131)への充分な導通とに必要な
最小限の寸法を設定することができる。

【００６５】（７）第７工程第６工程の後、図７に示すように、この上に４０ｎｍ厚
のＩＴＯ膜を基板温度２３０℃でスパッターにより堆積
し、第５のマスクパターンを用いて露光、現像した後、
画素電極(131)を作製するパターニングを行う（第５の
パターニング）。ＩＴＯ膜のパターニングは、ウエット
エッチングであってもドライエッチングであってもかま
わない。

【００６６】図７中に示すように、上記第６工程で形成
されたコンタクトホール(129)を介して、ソース電極(12
6b)と画素電極(131)とが接続される。

【００６７】同時に、信号線パッド(162)及び斜め配線
部(160)の基部においては、図７に示すように、第２コ
ンタクトホール(163),(165)及び第１コンタクトホール
(164),(166)の領域を覆うようにパッチ状の接続層(131
b)を形成する。これにより信号線(110)と信号線接続パ
ッド(162)とは、下層配線部(111b)と上層配線部(125b)
の２層構造の斜め配線部(160)により電気的に接続され
る。なお、走査線側周辺部においても全く同様である。

【００６８】上記実施例によるアレイ基板(1)では、ウ
ェットエッチングのみによってコンタクトホール(129,1
63-66)を形成し他は全く同様とした比較例（上記特願平
１０−６３２５４の製造方法、図８〜９参照）に比べ
て、ソース電極(126b)の面積寸法を小さくすることがで
きたために、画素開口率を０．２％向上することができ
た。

【００６９】また、窒化シリコン膜と酸化シリコン膜と
のそれぞれの除去を最も効率的なエッチングにより行う
ことができるため、全体のエッチングに要する時間を最
小限とすることができ、これにより、アレイ基板の製造
効率の向上及び製造コストの削減を図ることができる。

【００７０】上記実施例の製造方法では、２種のエッチ
ングを切り替えて行うものの、同一のレジストパターン
が形成されたまま連続してエッチングするものであるた
め、切替による工程負担の増加はほとんど生じない。

【００７１】したがって、上記実施例によるアレイ基板
の製造方法によると、画素開口率の向上と製造効率の向
上とを同時に実現することができ、また工程負担及び製
造コストを低減することができる。

【００７２】上記実施例においては、半導体被膜(119)
をａ−Ｓｉ：Ｈで構成する場合について説明したが、多
結晶シリコン膜等であっても全く同様である。また、ア
レイ基板の周縁領域に信号線パッド(162)及び走査線パ
ッド(152)パッド(152),(162)が備えられるものとして説
明したが、アレイ基板の周縁領域に駆動回路部を一体に
形成し、この駆動回路部への入力接続部を形成したもの
であっても良い。

【００７３】

【発明の効果】本発明のアレイ基板の製造方法による
と、画素開口率を向上させることができ、また、製造効
率を向上させ、工程負担及び製造コストを低減すること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るアレイ基板の一部概略
平面図である。

【図２】実施例に係るアレイ基板の周縁の接続パッド部
におけるコンタクトホール形成領域の積層構造について
示す模式的な断面斜視図である。

【図３】実施例のアレイ基板の製造方法に係る、第４工
程終了後における積層断面図である。

【図４】実施例のアレイ基板の製造方法に係る、第５工
程終了後における積層断面図である。

【図５】実施例のアレイ基板の製造方法に係る、第６工
程中、ドライエッチング完了時における積層断面図であ
る。

【図６】実施例のアレイ基板の製造方法に係る、第６工
程終了後（ウェットエッチング完了時）における積層断
面図である。

【図７】実施例のアレイ基板の製造方法に係る、第７工
程終了後における積層断面図である。

【図８】比較例のアレイ基板の製造方法に係る、第６工
程中、エッチング初期の様子を示す積層断面図である。

【図９】比較例のアレイ基板の製造方法に係る、第６工
程終了後の様子を示す積層断面図である。

【符号の説明】

１１０信号線１１１走査線１１１ｂ下層配線部１１２薄膜トランジスタ１１３延在領域１１５第１ゲート絶縁膜１１７第２ゲート絶縁膜１２０半導体膜１２５三層積層金属膜１２５ｂ上層配線部１２６ａドレイン電極１２６ｂソース電極１３１画素電極１３２ＩＴＯ接続層１１１信号線１６４，１６６第１コンタクトホール１６３，１６５第２コンタクトホール１６４ｂ第１コンタクトホールの外端縁１６３ｂ第２コンタクトホールの底面

フロントページの続き (72)発明者久保明兵庫県姫路市余部区上余部50番地株式会社東芝姫路工場内 (72)発明者中島まどか兵庫県姫路市余部区上余部50番地株式会社東芝姫路工場内 (72)発明者今村泰之神奈川県川崎市川崎区日進町７番地１東芝電子エンジニアリング株式会社内Ｆターム(参考） 2H092 GA59 JA26 JA29 JA35 JA36 JA38 JA42 JA44 JA46 JB13 JB23 JB32 JB33 JB38 JB51 JB57 JB63 JB69 KA05 KA07 KA12 KA16 KA18 KB14 KB25 MA05 MA08 MA13 MA14 MA15 MA18 MA19 MA20 MA27 MA35 MA37 MA41 NA07 NA15 NA25 NA27 NA29 PA06 5C094 AA10 AA42 AA43 BA03 BA43 CA19 DA15 EA03 EA04 EA07 FB02 GB01 5F110 AA16 BB01 BB02 CC07 DD02 EE06 EE23 EE37 EE44 FF02 FF03 FF09 FF29 FF30 FF32 GG02 GG13 GG15 GG25 GG47 HK04 HK09 HK16 HK25 HK33 HK35 HK41 HL07 HL23 NN03 NN04 NN12 NN14 NN23 NN24 NN35 NN73 QQ01 QQ04 QQ05 QQ09 QQ12

Claims

【特許請求の範囲】

【請求項１】基板上に配置される走査線と、この上に配置される第１絶縁膜、この上に配置される半
導体膜、前記半導体膜に電気的に接続されるソース電極
及びドレイン電極とを含む薄膜トランジスタと、前記ドレイン電極から導出されて前記走査線と略直交す
る信号線と、２次元状に形成され、前記ソース電極と電気的に接続さ
れる画素電極と、前記走査線の延在部または前記走査線と同時に作成され
た導電層パターンと、前記信号線の延在部または前記信
号線と同時に作成された導電層パターンとを、前記走査
線上に形成される第１コンタクトホールを介して電気的
に接続する、前記画素電極と同一工程で形成された接続
配線と、を備えた表示装置用アレイ基板の製造方法において、前記第１コンタクトホールは、少なくとも窒化シリコン
膜及び酸化シリコン膜をそれぞれ一層以上含んでなる多
層膜を貫通するものであって、ドライエッチングにより
前記窒化シリコン膜の一部を除去する工程と、ウェット
エッチングにより前記酸化シリコン膜の一部を除去する
工程とを連続して行うことにより形成されることを特徴
とする表示装置用アレイ基板の製造方法。
【請求項２】前記第１絶縁膜は、前記酸化シリコン膜及
び前記窒化シリコン膜の積層構造であることを特徴とす
る請求項１記載の表示装置用アレイ基板の製造方法。
【請求項３】前記ソース電極上に配置される第２絶縁膜
の第２コンタクトホールを介して前記画素電極は前記ソ
ース電極と電気的に接続され、前記第１コンタクトホールが前記第１絶縁膜及び前記第
２絶縁膜を貫くことを特徴とする請求項１記載の表示装
置用アレイ基板の製造方法。
【請求項４】前記第１絶縁膜は前記酸化シリコン膜を含
み、前記第２絶縁膜は前記窒化シリコン膜を含むことを
特徴とする請求項３記載の表示装置用アレイ基板の製造
方法。
【請求項５】前記第１絶縁膜は、前記酸化シリコン膜上
に他の前記窒化シリコン膜を含むことを特徴とする請求
項４記載の表示装置用アレイ基板の製造方法。
【請求項６】基板上に配置される走査線と、この上に配置される第１及び第２絶縁膜、この上に配置
される半導体膜、前記半導体膜に電気的に接続されるソ
ース電極及びドレイン電極とを含む薄膜トランジスタ
と、前記ドレイン電極から導出されて前記走査線と略直交す
る信号線と、２次元状に形成され、前記ソース電極と電気的に接続さ
れる画素電極とを備えた表示装置用アレイ基板の製造方
法において、窒化シリコン膜及び酸化シリコン膜をそれぞれ一層以上
含んでなる多層膜を貫通するコンタクトホールを形成す
るにあたり、一つのレジストパターンの下で、ドライエ
ッチングによる前記窒化シリコン膜の除去と、ウェット
エッチングによる前記酸化シリコン膜の除去とを連続し
て行うことを特徴とする表示装置用アレイ基板の製造方
法。