JPS60261174A - マトリツクスアレ− - Google Patents
マトリツクスアレ−Info
- Publication number
- JPS60261174A JPS60261174A JP59117853A JP11785384A JPS60261174A JP S60261174 A JPS60261174 A JP S60261174A JP 59117853 A JP59117853 A JP 59117853A JP 11785384 A JP11785384 A JP 11785384A JP S60261174 A JPS60261174 A JP S60261174A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- insulating layer
- gate
- insulating
- source electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁基板上に薄膜トランジスタ（ＴＰＴ）マト
リックス状に配置して各トランジスタを駆動制御するた
めのマトリックスアレーに関し、例えばマトリックスア
レーを用いた大面積表示装置に有効に利用できるもので
ある。
リックス状に配置して各トランジスタを駆動制御するた
めのマトリックスアレーに関し、例えばマトリックスア
レーを用いた大面積表示装置に有効に利用できるもので
ある。
ＴＦＴを用いたアクティブマトリックスアレーの構造に
よれば、例えば特開昭５８−１７８５５３号公報に示さ
れるように、ゲート電極線とソース電極線との交差点が
あり、両線間にはＴＰＴの一部を構成するケート絶縁層
のみを介在させている。そのためこのゲート絶縁層の膜
厚はＴＰＴの電界効果を決定付けるパラメータであるた
め、十分大きな膜厚にすることができず、上記交差点に
おけるゲート・ソース間でリークを生じる忽れがあった
。
よれば、例えば特開昭５８−１７８５５３号公報に示さ
れるように、ゲート電極線とソース電極線との交差点が
あり、両線間にはＴＰＴの一部を構成するケート絶縁層
のみを介在させている。そのためこのゲート絶縁層の膜
厚はＴＰＴの電界効果を決定付けるパラメータであるた
め、十分大きな膜厚にすることができず、上記交差点に
おけるゲート・ソース間でリークを生じる忽れがあった
。
本発明の目的は、上記点に鑑み、ゲート電極線とソース
電極線の交差点において介在する絶縁手段の絶縁性を改
善し、信頼性を高めると共に、そのだめの追加工程等を
ほとんど増やすことなく達成可能にしたマトリックスア
レーを提供することにある。
電極線の交差点において介在する絶縁手段の絶縁性を改
善し、信頼性を高めると共に、そのだめの追加工程等を
ほとんど増やすことなく達成可能にしたマトリックスア
レーを提供することにある。
本発明では複数のゲート電極線と複数のドレイン電極を
伴った複数のソース電極線とが、絶縁手段を介在して互
いに直交して配置された構造のマトリックスアレイにお
いて、前記絶縁手段は、少なくともトランジスタ素子の
一部を構成するゲート絶縁層及び半導体層を含む複数層
から構成されていることを特徴とする。
伴った複数のソース電極線とが、絶縁手段を介在して互
いに直交して配置された構造のマトリックスアレイにお
いて、前記絶縁手段は、少なくともトランジスタ素子の
一部を構成するゲート絶縁層及び半導体層を含む複数層
から構成されていることを特徴とする。
本発明によるマトリックスアレイの作成方法及び構成に
ついて実施例に従い以下に説明する。第１図はマトリッ
クス状に配された表示用ＴＰＴパネルの１画素を表した
ものであり、第２図は第１図における破線ＡＢでの断面
図である。
ついて実施例に従い以下に説明する。第１図はマトリッ
クス状に配された表示用ＴＰＴパネルの１画素を表した
ものであり、第２図は第１図における破線ＡＢでの断面
図である。
絶縁基板である透明なガラス基板１上にクロム（Ｃｒ）
等の金属を蒸着し、フォトエツチングでパターニングを
行いゲート電極（線）２を形成する。次にプラズマＣＶ
Ｄ法によりシリコン窒化膜（Ｓ１３Ｎ４）等のゲート絶
縁層３及びアモルファスシリコン（ａ−３ｉ）等の半導
体膜を連続製膜後、ａ−３ｉに対してのみフォ・トエノ
チングを施し、トランジスタとして働く半導体層４及び
ゲート電極２とソース電極（線）６との交差点における
半導体層５を形成する。その後ＩＴＯ等の透明導電膜を
蒸着し、フォトエツチングによってソース電極６及びド
レイン電極７を形成して本実施例におけるＴＰＴの作成
工程を終了する。
等の金属を蒸着し、フォトエツチングでパターニングを
行いゲート電極（線）２を形成する。次にプラズマＣＶ
Ｄ法によりシリコン窒化膜（Ｓ１３Ｎ４）等のゲート絶
縁層３及びアモルファスシリコン（ａ−３ｉ）等の半導
体膜を連続製膜後、ａ−３ｉに対してのみフォ・トエノ
チングを施し、トランジスタとして働く半導体層４及び
ゲート電極２とソース電極（線）６との交差点における
半導体層５を形成する。その後ＩＴＯ等の透明導電膜を
蒸着し、フォトエツチングによってソース電極６及びド
レイン電極７を形成して本実施例におけるＴＰＴの作成
工程を終了する。
本発明によるＴＰＴを作動させるためにはゲート電極２
及びソース電極６に各々独立した電気信号を与えること
が必要であるが、この際ゲート電極２とソース電極６の
間にリークが生ずるとトランジスタが圧密に作動しなく
なり表示品質を損なうことになる。従来の構造のＴＰＴ
においてはゲート電極２とソース電極６の交点において
両電極間の絶縁を保つものはゲート絶縁層３のみであっ
たが、本発明による構造においてはゲート絶縁層３の他
に半導体層５が絶縁保持の働きに加わっているため従来
の構造に比べて信頼性の高いものとなっている。
及びソース電極６に各々独立した電気信号を与えること
が必要であるが、この際ゲート電極２とソース電極６の
間にリークが生ずるとトランジスタが圧密に作動しなく
なり表示品質を損なうことになる。従来の構造のＴＰＴ
においてはゲート電極２とソース電極６の交点において
両電極間の絶縁を保つものはゲート絶縁層３のみであっ
たが、本発明による構造においてはゲート絶縁層３の他
に半導体層５が絶縁保持の働きに加わっているため従来
の構造に比べて信頼性の高いものとなっている。
しかも半導体層５はトランジスタ素子となる半導体層４
と同時形成されるため、従来に比べて作成工程を増すこ
とはない。また従来の方法では半導体層５の部分もエツ
チングによって除去されていたため、ゲート電極２とソ
ース電極６の交差点における絶縁層３の表面がエツチン
グ液にさらされて損傷を受け名可能性もあったが、本発
明による方法では前記の様な問題を生ずることがないと
いう利点もある。
と同時形成されるため、従来に比べて作成工程を増すこ
とはない。また従来の方法では半導体層５の部分もエツ
チングによって除去されていたため、ゲート電極２とソ
ース電極６の交差点における絶縁層３の表面がエツチン
グ液にさらされて損傷を受け名可能性もあったが、本発
明による方法では前記の様な問題を生ずることがないと
いう利点もある。
次に本発明における第２実施例について第３図、第４図
を用いて説明する。第３図、第４図における構成番号１
〜７の各要素は第１図、第２図に対応しており、第１実
施例の場合と同様な工程で形成される。第１実施例と異
なる点は半導体層５の上に第２の絶縁層８が位置する点
である。
を用いて説明する。第３図、第４図における構成番号１
〜７の各要素は第１図、第２図に対応しており、第１実
施例の場合と同様な工程で形成される。第１実施例と異
なる点は半導体層５の上に第２の絶縁層８が位置する点
である。
この第２の絶縁層８の形成方法を以下に述べる。
ゲート絶縁層３及び半導体膜を連続製膜した後、さらに
その上に第２の絶縁層を製膜する。次に第２の絶縁層と
半導体膜に対してのみフォトエツチングを行い、半導体
層４．５及び半導体層４．５の上部に積層した第２の絶
縁層か形成される。ここで今一度フオドエツチングを行
い半導体層４の上部の第２の絶縁層のみを除去すると、
半導体層５の上部にのみ第２の絶縁層８が残される。以
上の方法によりゲート電極２とソース電極６の交差点に
おける両電極間の絶縁性を第１実施例の場合以上に高め
ることができる。
その上に第２の絶縁層を製膜する。次に第２の絶縁層と
半導体膜に対してのみフォトエツチングを行い、半導体
層４．５及び半導体層４．５の上部に積層した第２の絶
縁層か形成される。ここで今一度フオドエツチングを行
い半導体層４の上部の第２の絶縁層のみを除去すると、
半導体層５の上部にのみ第２の絶縁層８が残される。以
上の方法によりゲート電極２とソース電極６の交差点に
おける両電極間の絶縁性を第１実施例の場合以上に高め
ることができる。
特に第１実施例の場合、ゲート電極２とソース電極６の
間の絶縁を保っているゲート絶縁層３と半導体層５の膜
厚はトランジスタの作動特性に大きく影響するが、本実
施例における第２の絶縁層８の膜厚はトランジスタの作
動特性に全く影響しないため任意の厚さにすることがで
きるという利点を持つ。
間の絶縁を保っているゲート絶縁層３と半導体層５の膜
厚はトランジスタの作動特性に大きく影響するが、本実
施例における第２の絶縁層８の膜厚はトランジスタの作
動特性に全く影響しないため任意の厚さにすることがで
きるという利点を持つ。
また半導体層４の上部の第２の絶縁層をエツチング除去
する際、半導体層４の上部表面もわずかにエツチングし
ておけば、半導体層４の表面に生する可能性のある酸化
膜等が除去され、後工程で形成されるソース電極６、ド
レイン電極７とのコンタクトが良好にとれるという利点
も付加される。
する際、半導体層４の上部表面もわずかにエツチングし
ておけば、半導体層４の表面に生する可能性のある酸化
膜等が除去され、後工程で形成されるソース電極６、ド
レイン電極７とのコンタクトが良好にとれるという利点
も付加される。
次に本発明における第３の実施例について第５図を用い
て説明する。第５図における構成番号１〜８の各要素は
第４図に対応しており、第２実施例の場合と同様な工程
で形成される。本実施例における構造が第２実施例にお
ける構造と異なっている点は、第２の絶縁層８の幅が半
導体層５の幅よりもやや狭く、但しゲート電極２の幅よ
りもやや広くなっている点、及び半導体層４の上部にも
ソース電極６とドレイン電極７との間隔幅よりもやや広
く第２の絶縁層９が残されている点である。
て説明する。第５図における構成番号１〜８の各要素は
第４図に対応しており、第２実施例の場合と同様な工程
で形成される。本実施例における構造が第２実施例にお
ける構造と異なっている点は、第２の絶縁層８の幅が半
導体層５の幅よりもやや狭く、但しゲート電極２の幅よ
りもやや広くなっている点、及び半導体層４の上部にも
ソース電極６とドレイン電極７との間隔幅よりもやや広
く第２の絶縁層９が残されている点である。
この第２の絶縁層８．９の形成は、第２実施例において
半導体層４の上部の第２の絶縁層をエツチング除去する
工程に代わって、第２の絶縁層８．９を形成する様なフ
ォトエソチング工程を行えば、第２実施例の場合、より
も工程数を増すことなく実現できる。
半導体層４の上部の第２の絶縁層をエツチング除去する
工程に代わって、第２の絶縁層８．９を形成する様なフ
ォトエソチング工程を行えば、第２実施例の場合、より
も工程数を増すことなく実現できる。
本実施例における利点は、第２実施例における各利点に
加えて、第２の絶縁Ｎ８の両端が削られているため絶縁
層３の上部表面から第２の絶縁層８の上部表面に至る段
差がゆるやかになり、前記段差上蔀を被覆するソース電
極６の膜厚の一様性を高め、導電体としての信頼性を高
めること、及び第２の絶縁層９によって半導体層４の上
部表面を保護することである。
加えて、第２の絶縁Ｎ８の両端が削られているため絶縁
層３の上部表面から第２の絶縁層８の上部表面に至る段
差がゆるやかになり、前記段差上蔀を被覆するソース電
極６の膜厚の一様性を高め、導電体としての信頼性を高
めること、及び第２の絶縁層９によって半導体層４の上
部表面を保護することである。
以上述べたように本発明では、ゲート電極とソース電極
との交差点に介在する絶縁手段が、少なくともトランジ
スタ素子の一部を構成するゲート絶縁層及び半導体層を
含む複数層で構成されているから、上記交差点における
絶縁手段の絶縁性を改善して信頼性を高めることができ
、しかもトランジスタ素子の作製プロセスを利用して同
時に形成できるため特別の工程をほとんど増やすことな
く実現できる。
との交差点に介在する絶縁手段が、少なくともトランジ
スタ素子の一部を構成するゲート絶縁層及び半導体層を
含む複数層で構成されているから、上記交差点における
絶縁手段の絶縁性を改善して信頼性を高めることができ
、しかもトランジスタ素子の作製プロセスを利用して同
時に形成できるため特別の工程をほとんど増やすことな
く実現できる。
第１．２図は本発明の第１実施例を示す平面図と断面図
、第３．４図は本発明の第２実施例を示す平面図と断面
図、第５図は本発明の第３実施例を示す断面図である。 １・・・ガラス基板、２・・・ゲート電極、３・・・ゲ
ート絶縁層、４，５・・・半導体層、６・・・ソース電
極、７・・・ドレイン電極、８・・・第２の絶縁層。 代理人弁理士 岡 部 隆 第１図 第２図
、第３．４図は本発明の第２実施例を示す平面図と断面
図、第５図は本発明の第３実施例を示す断面図である。 １・・・ガラス基板、２・・・ゲート電極、３・・・ゲ
ート絶縁層、４，５・・・半導体層、６・・・ソース電
極、７・・・ドレイン電極、８・・・第２の絶縁層。 代理人弁理士 岡 部 隆 第１図 第２図
Claims (3)
- （１）複数のゲート電極線と複数のドレイン電極を伴っ
た複数のソース電極線とが、絶縁手段を介在して互いに
直交して配置された構造のマトリックスアレイにおいて
、前記絶縁手段は、少なくともトランジスタ素子の一部
を構成するゲート絶縁層及び半導体層を含む複数層から
構成されていることを特徴とするマトリックスアレイ。 - （２）前記絶縁手段は、さらに前記半導体層上に形成さ
れた第２の絶縁層を含むことを特徴とする特許請求の範
囲第１項記載のマトリックスアレイ。 - （３）前記第２の絶縁層は前記ゲート電極線の幅よりも
広く、かつ前記両電極線間の前記半導体層の幅よりも狭
くなる大きさに形成されていることを特徴とする特許請
求の範囲第２項記載のマトリックスアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117853A JPS60261174A (ja) | 1984-06-07 | 1984-06-07 | マトリツクスアレ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117853A JPS60261174A (ja) | 1984-06-07 | 1984-06-07 | マトリツクスアレ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60261174A true JPS60261174A (ja) | 1985-12-24 |
Family
ID=14721907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59117853A Pending JPS60261174A (ja) | 1984-06-07 | 1984-06-07 | マトリツクスアレ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60261174A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6139579A (ja) * | 1984-07-31 | 1986-02-25 | Fujitsu Ltd | 薄膜トランジスタマトリックスアレイの製造方法 |
| JPS62126677A (ja) * | 1985-11-27 | 1987-06-08 | Sharp Corp | 薄膜トランジスタアレイ |
| FR2601801A1 (fr) * | 1986-07-16 | 1988-01-22 | Morin Francois | Ecran d'affichage a matrice active utilisant du carbure de silicium amorphe hydrogene et procede de fabrication de cet ecran |
| JPS63158875A (ja) * | 1986-12-22 | 1988-07-01 | Nec Corp | 薄膜トランジスタの製造方法 |
| EP0349255A2 (en) * | 1988-07-01 | 1990-01-03 | Sharp Kabushiki Kaisha | A thin-film transistor array |
| EP0750350A2 (en) * | 1995-06-21 | 1996-12-27 | General Electric Company | Solid state pixel array with supplementary crossover structure |
| US5677547A (en) * | 1982-04-30 | 1997-10-14 | Seiko Epson Corporation | Thin film transistor and display device including same |
| EP0810669A1 (en) * | 1996-05-30 | 1997-12-03 | Nec Corporation | Thin film transistor element array |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58102560A (ja) * | 1981-12-14 | 1983-06-18 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JPS58212177A (ja) * | 1982-06-02 | 1983-12-09 | Matsushita Electric Ind Co Ltd | 絶縁ゲ−ト型トランジスタおよびその製造方法 |
| JPS599941A (ja) * | 1982-07-08 | 1984-01-19 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置の製造方法 |
-
1984
- 1984-06-07 JP JP59117853A patent/JPS60261174A/ja active Pending
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677547A (en) * | 1982-04-30 | 1997-10-14 | Seiko Epson Corporation | Thin film transistor and display device including same |
| JPS6139579A (ja) * | 1984-07-31 | 1986-02-25 | Fujitsu Ltd | 薄膜トランジスタマトリックスアレイの製造方法 |
| JPH0586870B2 (ja) * | 1984-07-31 | 1993-12-14 | Fujitsu Ltd | |
| JPS62126677A (ja) * | 1985-11-27 | 1987-06-08 | Sharp Corp | 薄膜トランジスタアレイ |
| FR2601801A1 (fr) * | 1986-07-16 | 1988-01-22 | Morin Francois | Ecran d'affichage a matrice active utilisant du carbure de silicium amorphe hydrogene et procede de fabrication de cet ecran |
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| US5155564A (en) * | 1988-07-01 | 1992-10-13 | Sharp Kabushiki Kaisha | Thin-film transistor array |
| EP0750350A2 (en) * | 1995-06-21 | 1996-12-27 | General Electric Company | Solid state pixel array with supplementary crossover structure |
| EP0750350A3 (en) * | 1995-06-21 | 1998-08-26 | General Electric Company | Solid state pixel array with supplementary crossover structure |
| EP0810669A1 (en) * | 1996-05-30 | 1997-12-03 | Nec Corporation | Thin film transistor element array |
| US5952675A (en) * | 1996-05-30 | 1999-09-14 | Nec Corporation | Thin film transistor element array |
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