JPH04360575A - 表示装置の製造方法 - Google Patents
表示装置の製造方法Info
- Publication number
- JPH04360575A JPH04360575A JP3136103A JP13610391A JPH04360575A JP H04360575 A JPH04360575 A JP H04360575A JP 3136103 A JP3136103 A JP 3136103A JP 13610391 A JP13610391 A JP 13610391A JP H04360575 A JPH04360575 A JP H04360575A
- Authority
- JP
- Japan
- Prior art keywords
- source
- drain
- electrode
- layer
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、薄膜トランジスタ（
ＴＦＴ）アレイを用いた表示装置においてソ−ス・ドレ
インコンタクトを良好に形成し、表示性能及び製造歩留
の向上に関するものである。
ＴＦＴ）アレイを用いた表示装置においてソ−ス・ドレ
インコンタクトを良好に形成し、表示性能及び製造歩留
の向上に関するものである。
【０００２】
【従来の技術】液晶表示装置は通常二枚の対向電極の間
に液晶などの表示材料が挟持され、この表示材料に電圧
を印加する方法で構成される。この際、少なくとも一方
の基板にマトリクス状に配置した画素電極を設け、これ
らの画素電極に選択的に電圧を印加するために、各画素
毎にＴＦＴ等の非線形特性を有する素子を設けている。
に液晶などの表示材料が挟持され、この表示材料に電圧
を印加する方法で構成される。この際、少なくとも一方
の基板にマトリクス状に配置した画素電極を設け、これ
らの画素電極に選択的に電圧を印加するために、各画素
毎にＴＦＴ等の非線形特性を有する素子を設けている。
【０００３】従来この種の装置としては、図５及び図６
に示すようなものが特開平２−１０２５７２号公報等に
記載されている。図５は従来の表示装置に用いられてい
るＴＦＴアレイ基板の要部を示す平面図、そして図６は
図５のＣ−Ｃ線断面図である。図において、１はガラス
等の透明絶縁基板、２は画素電極、３はゲ−ト電極・配
線、４はゲ−ト絶縁膜、５は半導体層、６エッチングス
トッパ−、７はソース・ドレインのオーミック層、８は
ドレイン電極、そして９はソ−ス電極・配線である。
に示すようなものが特開平２−１０２５７２号公報等に
記載されている。図５は従来の表示装置に用いられてい
るＴＦＴアレイ基板の要部を示す平面図、そして図６は
図５のＣ−Ｃ線断面図である。図において、１はガラス
等の透明絶縁基板、２は画素電極、３はゲ−ト電極・配
線、４はゲ−ト絶縁膜、５は半導体層、６エッチングス
トッパ−、７はソース・ドレインのオーミック層、８は
ドレイン電極、そして９はソ−ス電極・配線である。
【０００４】従来のＴＦＴアレイは以下の様にして形成
されていた。まず、洗浄されたガラス等の透明絶縁基板
１上にＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ
）等の透明導電膜をＥＢ蒸着法等で成膜し、フォトエッ
チング法等でパタ−ニングし画素電極２等を形成する。 ２番目に、ＣｒやＴａ等の金属膜をスパッタ法等で成膜
し、フォトエッチング法等により、ゲ−ト電極・配線３
等を形成する。３番目に、ゲ−ト絶縁膜４となるＳｉＯ
２ やＳｉＮ、半導体層となるｉ−ａ−Ｓｉ５、そして
エッチングストッパ−６となるＳｉＯ２ やＳｉＮを、
３層を連続的にプラズマＣＶＤ法等で成膜する。そして
エッチングストッパ−６をフォトエッチング法等で形成
する。４番目に、ソ−ス・ドレインのオ−ミックコンタ
クト層としてのｎ−ａ−Ｓｉ７をプラズマＣＶＤ法等で
形成する。５番目に、画素電極２とドレイン電極８を接
続するためのコンタクトホ−ルを、フォトエッチング法
等で形成する。６番目に、Ａｌ、Ａｌ／Ｃｒ、Ａｌ／Ｍ
ｏ等の金属膜をスパッタ法等で成膜し、フォトエッチン
グ法等でソ−ス電極・配線９及びドレイン電極８等を形
成する。最後に、ソ−ス・ドレイン分離の為のエッチン
グや保護膜等（図示せず）の形成を行なう。
されていた。まず、洗浄されたガラス等の透明絶縁基板
１上にＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ
）等の透明導電膜をＥＢ蒸着法等で成膜し、フォトエッ
チング法等でパタ−ニングし画素電極２等を形成する。 ２番目に、ＣｒやＴａ等の金属膜をスパッタ法等で成膜
し、フォトエッチング法等により、ゲ−ト電極・配線３
等を形成する。３番目に、ゲ−ト絶縁膜４となるＳｉＯ
２ やＳｉＮ、半導体層となるｉ−ａ−Ｓｉ５、そして
エッチングストッパ−６となるＳｉＯ２ やＳｉＮを、
３層を連続的にプラズマＣＶＤ法等で成膜する。そして
エッチングストッパ−６をフォトエッチング法等で形成
する。４番目に、ソ−ス・ドレインのオ−ミックコンタ
クト層としてのｎ−ａ−Ｓｉ７をプラズマＣＶＤ法等で
形成する。５番目に、画素電極２とドレイン電極８を接
続するためのコンタクトホ−ルを、フォトエッチング法
等で形成する。６番目に、Ａｌ、Ａｌ／Ｃｒ、Ａｌ／Ｍ
ｏ等の金属膜をスパッタ法等で成膜し、フォトエッチン
グ法等でソ−ス電極・配線９及びドレイン電極８等を形
成する。最後に、ソ−ス・ドレイン分離の為のエッチン
グや保護膜等（図示せず）の形成を行なう。
【０００５】
【発明が解決しようとする課題】上記の様にして形成さ
れたＴＦＴアレイは、４番目のソ−ス・ドレインのオ−
ミックコンタクト層７と６番目のソ−ス・ドレイン電極
８、９の金属膜の成膜が連続的でなく、５番目のコンタ
クトホ−ルのパタ−ニング工程がある。このため、その
パタ−ン形成工程の種々の処理によりオ−ミックコンタ
クト層７であるｎ−ａ−Ｓｉ表面が酸化もしくは汚染さ
れ、それによりｎ−ａ−Ｓｉ７とソ−ス・ドレイン電極
８、９の金属膜のオ−ミックコンタクトがうまく形成さ
れないという問題があった。
れたＴＦＴアレイは、４番目のソ−ス・ドレインのオ−
ミックコンタクト層７と６番目のソ−ス・ドレイン電極
８、９の金属膜の成膜が連続的でなく、５番目のコンタ
クトホ−ルのパタ−ニング工程がある。このため、その
パタ−ン形成工程の種々の処理によりオ−ミックコンタ
クト層７であるｎ−ａ−Ｓｉ表面が酸化もしくは汚染さ
れ、それによりｎ−ａ−Ｓｉ７とソ−ス・ドレイン電極
８、９の金属膜のオ−ミックコンタクトがうまく形成さ
れないという問題があった。
【０００６】この発明はこのような問題を解決するため
になされたもので、ソ−ス・ドレインのオ−ミックコン
タクト層７とソ−ス・ドレイン電極８、９の金属膜の良
好なオ−ミックコンタクトを形成するため、構造的及び
プロセス的に改善し、製造歩留及び品質の向上を目的と
している。
になされたもので、ソ−ス・ドレインのオ−ミックコン
タクト層７とソ−ス・ドレイン電極８、９の金属膜の良
好なオ−ミックコンタクトを形成するため、構造的及び
プロセス的に改善し、製造歩留及び品質の向上を目的と
している。
【０００７】
【課題を解決するための手段】この発明に係る表示装置
の製造方法は、ソ−ス・ドレインのオ−ミック層とソ−
ス・ドレイン電極材料とを連続的に成膜するものである
。
の製造方法は、ソ−ス・ドレインのオ−ミック層とソ−
ス・ドレイン電極材料とを連続的に成膜するものである
。
【０００８】
【作用】上記のようにして形成された表示装置は、ソ−
ス・ドレインのオ−ミック層とソ−ス・ドレイン電極の
金属膜の良好なオ−ミックコンタクトが形成可能である
ので、ＴＦＴの特性が改善され、ソ−スからの信号を損
失させせる事無くドレインに伝達可能となる。従って、
このＴＦＴアレイを用いた表示装置の表示品質を飛躍的
に改善することが可能となる。またこれに伴い、ＴＦＴ
アレイ及びそれを用いた表示装置の製造歩留も改善され
ることが期待できる。
ス・ドレインのオ−ミック層とソ−ス・ドレイン電極の
金属膜の良好なオ−ミックコンタクトが形成可能である
ので、ＴＦＴの特性が改善され、ソ−スからの信号を損
失させせる事無くドレインに伝達可能となる。従って、
このＴＦＴアレイを用いた表示装置の表示品質を飛躍的
に改善することが可能となる。またこれに伴い、ＴＦＴ
アレイ及びそれを用いた表示装置の製造歩留も改善され
ることが期待できる。
【０００９】
【実施例】実施例１．図１及び図２はこの発明の一実施
例であり、図１はこの発明の一実施例により製造される
表示装置のＴＦＴアレイ基板の要部を示す平面図、そし
て図２は図１のＡ−Ａ線断面図である。図において、１
はガラス等の透明絶縁基板、２は画素電極、３はゲ−ト
電極・配線、４はゲ−ト絶縁膜、５は半導体層、６はエ
ッチングストッパ−、７はソース・ドレインのオーミッ
ク層、８はドレイン電極、そして９はソ−ス電極・配線
である。
例であり、図１はこの発明の一実施例により製造される
表示装置のＴＦＴアレイ基板の要部を示す平面図、そし
て図２は図１のＡ−Ａ線断面図である。図において、１
はガラス等の透明絶縁基板、２は画素電極、３はゲ−ト
電極・配線、４はゲ−ト絶縁膜、５は半導体層、６はエ
ッチングストッパ−、７はソース・ドレインのオーミッ
ク層、８はドレイン電極、そして９はソ−ス電極・配線
である。
【００１０】以下にこの発明の一実施例による表示装置
の製造方法を説明する。まず、洗浄されたガラス等の透
明絶縁基板１上にＩＴＯ（Ｉｎｄｉｕｍ ＴｉｎＯｘ
ｉｄｅ）等の透明導電膜をＥＢ蒸着法等で成膜し、フォ
トエッチング法等でパタ−ニングし画素電極２等を形成
する。２番目に、ＣｒやＴａ等の金属膜をスパッタ法等
で成膜し、フォトエッチング法等により、ゲ−ト電極・
配線３等を形成する。３番目に、ゲ−ト絶縁膜４となる
ＳｉＯ２ やＳｉＮ、半導体層となるｉ−ａ−Ｓｉ５、
そしてエッチングストッパ−６となるＳｉＯ２ やＳｉ
Ｎを、３層連続的にプラズマＣＶＤ法等で成膜する。そ
してエッチングストッパ−６をフォトエッチング法等で
形成する。ここまでは従来例の場合と同様である。４番
目に、画素電極２とドレイン電極８を接続するためのコ
ンタクトホ−ルをフォトエッチング法等で形成する。５
番目に、ソ−ス・ドレインのオ−ミックコンタクト層と
してのｎ−ａ−Ｓｉ７をプラズマＣＶＤ法等で形成し、
続いてＡｌ、Ａｌ／Ｃｒ、Ａｌ／Ｍｏ等の金属膜をスパ
ッタ法等で成膜し、フォトエッチング法等でソ−ス電極
・配線９及びドレイン電極８等を形成する。この際、画
素電極１とドレイン電極８の良好なコンタクトを得るた
めソ−ス・ドレインのオ−ミックコンタクト層７として
のｎ−ａ−Ｓｉの抵抗率は２×１０２ Ωｃｍ以下で形
成する。最後に、ソ−ス・ドレイン分離の為のエッチン
グや保護膜等（図示せず）の形成を行なう。
の製造方法を説明する。まず、洗浄されたガラス等の透
明絶縁基板１上にＩＴＯ（Ｉｎｄｉｕｍ ＴｉｎＯｘ
ｉｄｅ）等の透明導電膜をＥＢ蒸着法等で成膜し、フォ
トエッチング法等でパタ−ニングし画素電極２等を形成
する。２番目に、ＣｒやＴａ等の金属膜をスパッタ法等
で成膜し、フォトエッチング法等により、ゲ−ト電極・
配線３等を形成する。３番目に、ゲ−ト絶縁膜４となる
ＳｉＯ２ やＳｉＮ、半導体層となるｉ−ａ−Ｓｉ５、
そしてエッチングストッパ−６となるＳｉＯ２ やＳｉ
Ｎを、３層連続的にプラズマＣＶＤ法等で成膜する。そ
してエッチングストッパ−６をフォトエッチング法等で
形成する。ここまでは従来例の場合と同様である。４番
目に、画素電極２とドレイン電極８を接続するためのコ
ンタクトホ−ルをフォトエッチング法等で形成する。５
番目に、ソ−ス・ドレインのオ−ミックコンタクト層と
してのｎ−ａ−Ｓｉ７をプラズマＣＶＤ法等で形成し、
続いてＡｌ、Ａｌ／Ｃｒ、Ａｌ／Ｍｏ等の金属膜をスパ
ッタ法等で成膜し、フォトエッチング法等でソ−ス電極
・配線９及びドレイン電極８等を形成する。この際、画
素電極１とドレイン電極８の良好なコンタクトを得るた
めソ−ス・ドレインのオ−ミックコンタクト層７として
のｎ−ａ−Ｓｉの抵抗率は２×１０２ Ωｃｍ以下で形
成する。最後に、ソ−ス・ドレイン分離の為のエッチン
グや保護膜等（図示せず）の形成を行なう。
【００１１】実施例２．図３及び図４はこの発明の他の
実施例であり、図３は実施例２の表示装置に用いられて
いるＴＦＴアレイ基板の要部を示す平面図、そして図４
は図３のＢ−Ｂ線断面図である。図において、１はガラ
ス等の透明絶縁基板、２は画素電極、３はゲ−ト電極・
配線、４はゲ−ト絶縁膜、５は半導体層、７はソース・
ドレインのオーミック層、８はドレイン電極、そして９
はソ−ス電極・配線である。
実施例であり、図３は実施例２の表示装置に用いられて
いるＴＦＴアレイ基板の要部を示す平面図、そして図４
は図３のＢ−Ｂ線断面図である。図において、１はガラ
ス等の透明絶縁基板、２は画素電極、３はゲ−ト電極・
配線、４はゲ−ト絶縁膜、５は半導体層、７はソース・
ドレインのオーミック層、８はドレイン電極、そして９
はソ−ス電極・配線である。
【００１２】以下にこの発明の他の実施例による表示装
置の製造方法を説明する。まず、洗浄されたガラス等の
透明絶縁基板１上にＣｒやＴａ等の金属膜をスパッタ法
等で成膜し、フォトエッチング法等により、ゲ−ト電極
・配線３等を形成する。２番目に、ゲ−ト絶縁膜４とな
るＳｉＯ２ やＳｉＮ、半導体層となるｉ−ａ−Ｓｉ５
、そしてソ−ス・ドレインのオ−ミックコンタクト層と
してのｎ−ａ−Ｓｉ７の三層を連続的にプラズマＣＶＤ
法等で形成し、続いてＡｌ、Ａｌ／Ｃｒ、Ａｌ／Ｍｏ等
の金属膜をスパッタ法等で成膜し、フォトエッチング法
等でソ−ス電極・配線９及びドレイン電極８等を形成す
る。３番目に、ソ−ス・ドレイン分離の為のｎ−ａ−Ｓ
ｉ及び不要なｉ−ａ−Ｓｉのエッチング等を行う。４番
目にＩＴＯ等の透明導電膜をＥＢ蒸着法等で成膜し、フ
ォトエッチング法等により画素電極２等を形成する。最
後に保護膜等（図示せず）の形成を行なう。
置の製造方法を説明する。まず、洗浄されたガラス等の
透明絶縁基板１上にＣｒやＴａ等の金属膜をスパッタ法
等で成膜し、フォトエッチング法等により、ゲ−ト電極
・配線３等を形成する。２番目に、ゲ−ト絶縁膜４とな
るＳｉＯ２ やＳｉＮ、半導体層となるｉ−ａ−Ｓｉ５
、そしてソ−ス・ドレインのオ−ミックコンタクト層と
してのｎ−ａ−Ｓｉ７の三層を連続的にプラズマＣＶＤ
法等で形成し、続いてＡｌ、Ａｌ／Ｃｒ、Ａｌ／Ｍｏ等
の金属膜をスパッタ法等で成膜し、フォトエッチング法
等でソ−ス電極・配線９及びドレイン電極８等を形成す
る。３番目に、ソ−ス・ドレイン分離の為のｎ−ａ−Ｓ
ｉ及び不要なｉ−ａ−Ｓｉのエッチング等を行う。４番
目にＩＴＯ等の透明導電膜をＥＢ蒸着法等で成膜し、フ
ォトエッチング法等により画素電極２等を形成する。最
後に保護膜等（図示せず）の形成を行なう。
【００１３】
【発明の効果】以上のように、この発明によれば、ソ−
ス・ドレインのオ−ミック層とソ−ス・ドレイン電極材
料とを連続的に成膜するので、オーミック層とソ−ス・
ドレイン電極の金属膜の良好なオ−ミックコンタクト得
られ、ＴＦＴの特性が改善され、ソ−スからの信号を損
失させせる事無くドレインに伝達可能となる。従って、
このＴＦＴアレイを用いた表示装置の表示品質を飛躍的
に改善することが可能となる。またこれに伴い、ＴＦＴ
アレイ及びそれを用いた表示装置の製造歩留も改善され
ることが期待できる。さらに信頼性も向上することが期
待できる。
ス・ドレインのオ−ミック層とソ−ス・ドレイン電極材
料とを連続的に成膜するので、オーミック層とソ−ス・
ドレイン電極の金属膜の良好なオ−ミックコンタクト得
られ、ＴＦＴの特性が改善され、ソ−スからの信号を損
失させせる事無くドレインに伝達可能となる。従って、
このＴＦＴアレイを用いた表示装置の表示品質を飛躍的
に改善することが可能となる。またこれに伴い、ＴＦＴ
アレイ及びそれを用いた表示装置の製造歩留も改善され
ることが期待できる。さらに信頼性も向上することが期
待できる。
【図１】この発明の実施例１により製造された表示装置
の要部示す平面図である。
の要部示す平面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】この発明の実施例２により製造された表示装置
の要部を示す平面図である。
の要部を示す平面図である。
【図４】図３のＢ−Ｂ線断面図である。
【図５】従来法により製造された表示装置の要部を示す
平面図である。
平面図である。
【図６】図５のＣ−Ｃ線断面図である。
１ 透明絶縁基板
２ 画素電極
３ ゲ−ト電極・配線
４ ゲ−ト絶縁膜
５ 半導体層
６ エッチングストッパ−
７ オーミック層
８ ドレイン電極
９ ソ−ス電極・配線
Claims (1)
- 【請求項１】 透明絶縁基板上に少なくとも、画素電
極、ゲ−ト電極、ゲ−ト絶縁膜、半導体層、ソ−ス・ド
レインのオ−ミック層、ソ−ス電極・配線、及びドレイ
ン電極を有する薄膜トランジスタアレイ基板を備え、上
記薄膜トランジスタアレイ基板と透明電極及びカラ−フ
ィルタを有する対向電極基板との間に表示材料を挟持し
た表示装置の製造方法において、上記ソ−ス・ドレイン
のオ−ミック層とソ−ス・ドレイン電極材料とを連続的
に成膜することを特徴とする表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3136103A JPH04360575A (ja) | 1991-06-07 | 1991-06-07 | 表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3136103A JPH04360575A (ja) | 1991-06-07 | 1991-06-07 | 表示装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04360575A true JPH04360575A (ja) | 1992-12-14 |
Family
ID=15167352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3136103A Pending JPH04360575A (ja) | 1991-06-07 | 1991-06-07 | 表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04360575A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0850308A (ja) * | 1994-06-03 | 1996-02-20 | Furontetsuku:Kk | 電気光学素子の製造方法 |
| US9166056B2 (en) | 2011-11-17 | 2015-10-20 | Panasonic Corporation | Thin-film semiconductor device and method of manufacturing the same |
-
1991
- 1991-06-07 JP JP3136103A patent/JPH04360575A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0850308A (ja) * | 1994-06-03 | 1996-02-20 | Furontetsuku:Kk | 電気光学素子の製造方法 |
| US9166056B2 (en) | 2011-11-17 | 2015-10-20 | Panasonic Corporation | Thin-film semiconductor device and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20020001867A1 (en) | Method of fabricating fringe field switching mode liquid crystal display | |
| JP2001056476A (ja) | フリンジフィールド駆動液晶表示装置及びその製造方法 | |
| JPH061314B2 (ja) | 薄膜トランジスタアレイ | |
| KR100673331B1 (ko) | 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치 | |
| KR100322968B1 (ko) | 프린지 필드 구동 액정 표시 장치의 제조방법 | |
| US5995174A (en) | Liquid crystal display apparatus with source/drain electrodes and pixel electrode formed by the same material | |
| US20010005238A1 (en) | Method for manufacturing fringe field switching mode liquid crystal display device | |
| JP2803713B2 (ja) | アクティブマトリクス基板及びその製造方法 | |
| US6862051B2 (en) | Liquid crystal display device and method of manufacturing the same | |
| JPH0580650B2 (ja) | ||
| US5270845A (en) | Liquid crystal display unit manufacturing method including forming one of two gate line layers of display electrode material | |
| KR100488936B1 (ko) | 액정표시소자 | |
| JPS60261174A (ja) | マトリツクスアレ− | |
| KR19980075975A (ko) | 박막 트랜지스터 기판의 제조 방법 | |
| US6861671B2 (en) | Thin film transistor liquid crystal display and fabrication method thereof | |
| JPH04360575A (ja) | 表示装置の製造方法 | |
| KR20020011574A (ko) | 액정 표시 장치용 어레이 기판 및 그 제조 방법 | |
| KR100443829B1 (ko) | 액정표시소자용 어레이기판 및 그 제조방법 | |
| KR20010058183A (ko) | 고개구율 및 고투과율 액정표시장치의 제조방법 | |
| JPH02157827A (ja) | 薄膜トランジスタアレイ装置 | |
| US20020085135A1 (en) | Liquid crystal display device and fabricating method thereof | |
| JPH01227127A (ja) | 薄膜トランジスタアレイ | |
| JPS62192783A (ja) | 表示装置 | |
| JPH0618922A (ja) | 液晶表示装置 | |
| JPS62124530A (ja) | 液晶表示素子 |