JP4166300B2 - 液晶表示装置の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 14
- 239000010410 layer Substances 0.000 claims description 164
- 239000002184 metal Substances 0.000 claims description 85
- 229910052751 metal Inorganic materials 0.000 claims description 85
- 229920002120 photoresistant polymer Polymers 0.000 claims description 66
- 239000004065 semiconductor Substances 0.000 claims description 28
- 239000011241 protective layer Substances 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 15
- 238000000059 patterning Methods 0.000 claims description 5
- 238000007743 anodising Methods 0.000 claims 1
- 239000004020 conductor Substances 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 description 8
- 239000011521 glass Substances 0.000 description 8
- 239000010409 thin film Substances 0.000 description 8
- 239000010408 film Substances 0.000 description 7
- 239000007789 gas Substances 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910018125 Al-Si Inorganic materials 0.000 description 2
- 229910018520 Al—Si Inorganic materials 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Natural products P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 229910018594 Si-Cu Inorganic materials 0.000 description 2
- 229910008332 Si-Ti Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910008465 Si—Cu Inorganic materials 0.000 description 2
- 229910006749 Si—Ti Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000010407 anodic oxide Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- CMSGUKVDXXTJDQ-UHFFFAOYSA-N 4-(2-naphthalen-1-ylethylamino)-4-oxobutanoic acid Chemical compound C1=CC=C2C(CCNC(=O)CCC(=O)O)=CC=CC2=C1 CMSGUKVDXXTJDQ-UHFFFAOYSA-N 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 229910006404 SnO 2 Inorganic materials 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/20—Exposure; Apparatus therefor
- G03F7/2002—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
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- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
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Description
【０００１】
【発明が属する技術分野】
本発明は、アクティブマトリクス型液晶表示装置（Active Matrix Liquid Crystal Display：以下に「AMLCDs」と称する。）の製造方法に関する。特に、本発明は、積層構造を有する液晶表示装置（Liquid Crystal Display：以下に「LCD」と称する。）において、段差被覆性（ステップカバレッジ）の向上によって信号線の断線や短絡を防ぐAMLCDsの製造方法に関する。
【０００２】
【従来の技術】
従来のAMLCDsには、各画素の駆動や制御のために使用される薄膜トランジスタ（Thin Film Transistor:以下に「TFTs」と称する。）のような完全な能動素子を有するスイッチング装置が用いられる。TFTアレイを具備した従来のLCDは、図１５に示すように、透明基板11上に略長方形の画素電極12が行、列で配列されている。各々のゲート配線（アドレス配線：13）は、前記画素電極12の各行配列と近接して形成されており、各々のソース配線（データ配線：14）は、前記画素電極12の各列配列と近接して各々形成されている。前記TFT15は、前記ゲート配線及びソース配線の交差点の付近にゲート配線13及びソースバス配線14に電気的に連結されている構造である。
【０００３】
図１６は、従来のLCDの液晶表示素子の一部を示す平面図であり、図１７は、図１６のＡ−Ａ線に沿った断面図である。
【０００４】
図１６、図１７を参照して説明する。TFTアレイを含む従来のLCDは、ゲート配線13とゲート電極13aが、透明ガラス基板11の上に形成されている。絶縁保護層21は、前記ゲート配線13と前記ゲート電極13aを覆うように前記透明ガラス基板11の上に形成されている。ソース配線14は、前記絶縁層21上に前記ゲート配線13と交差して形成されている。各々の前記ゲート配線13、ソース配線14が交差する各交差部の近くに、前記ゲート配線13から分岐した前記ゲート電極13a上に真性半導体層16（図１６では示されていない）が形成されている。前記絶縁層21は、前記半導体層16と前記ゲート電極13aの間に形成されている。前記ソースバス配線14から分岐するソース電極14aは、前記ゲート電極13aの一方の面上にある前記真性半導体層16の一部分上に形成されている。ドレイン電極17は、前記ソース電極14aと対向するように前記ゲート電極13aの他方の面上に形成されている。この結果、ゲート電極に印加された信号によって前記ソース及び前記ドレイン電極が作動する非線形能動素子であるTFTが完成される。
【０００５】
n+半導体層22は、前記真性半導体層16上に形成されており、金属からなる前記ソース電極14a及び前記ドレイン電極17は、その上に形成されている。前記ソース電極14a及び前記ドレイン電極17は、各々前記不純物半導体層22とオーミックコンタクトになっている。
【０００６】
図１７に示すようにTFTのドレイン電極17は、前記ｎ＋半導体層22とオーミックコンタクトを成し、絶縁保護層25に形成されたコンタクトホール19を通して画素電極12と電気的に接触されている。基本的に、このようなTFTは、前記ゲート電極13a、前記絶縁層21、前記真性半導体層16、前記不純物半導体層22、前記ドレイン電極17及び前記ソース電極14aを含む。前記全ての要素は、薄膜の形成工程、マスクを用いた露光、現象工程、及びエッチング工程の繰り返しによって形成される。
【０００７】
上記に言及された従来のAMLCDは、薄層が各々積層された構造を有する。薄層の重畳領域は前記ゲート、前記ソース配線が交差する各々の交差部、又前記基板上の行、列で配列されたＴＦＴ上の前記画素電極に接触する前記ドレイン電極部に形成されている。
【０００８】
【発明が解決しようとする課題】
一般的に、層の形状は、その上に形成される他の層の形状に影響を及ぼす。例えば、もし先に形成された第１層の形状が逆テーパ及び／または突出部（ショルダー）を有すると、その上に形成される第２薄膜層は前記形成された層を写し取る。それは、LCDの製造方法において第１金属層が逆テーパ及び／または突出部（ショルダー）を有する時に、絶縁層は前記形成された層を写し取ってその上に形成される。結果的に、このような絶縁層上に形成される全ての金属層は、断線、又は短絡の問題点を有する。
【０００９】
このような問題点は、例えばテーパ形状のように所定のパターンでのエッチングが難しいCr等の金属で薄膜を形成する過程、又はパターニング工程で使用されるドライエッチング工程で頻繁に発生する。換言すれば、ドレイン電極になる金属層のテーパ形状は、前記ドレイン電極上に形成される絶縁保護層の形状を決定し、前記絶縁保護層上に形成される画素電極の形状に影響を及ぼす。従って、前記金属層のテーパが所望の形状を有する時だけ、絶縁保護層は所望の形状が得られる。さらに、ドレイン電極の段差から発生する前記画素電極での断線は、前記絶縁保護層が所望の形状を有すれば、防止することができる。
【００１０】
前記ドレイン電極17になる金属層が逆テーパ形状（図１９のＸ部）でエッチングされている場合、その次に形成される前記絶縁保護層25はショルダー27、又はクラックが発生する。そして、前記薄い画素電極12が前記ショルダー27、又はクラックが発生した部分の上で断線されたり（図１９のＹ部）、所望の形状で形成することができなかったりする。又、前記絶縁保護層25にクラックが発生している場合は、画素電極を形成するためのエッチング工程で、前記クラックを通して前記ドレイン電極17にエッチング用試薬（エチャント）が浸透して前記ドレイン電極17をたやすく断線させてしまう。
【００１１】
図１８は、前述したショルダー27、又はクラックによって発生される断線の例を示しており、図１９は、図１８のＢ−Ｂ線に沿った断面図である。
【００１２】
図１８及び図１９に示すように、前記ドレイン電極17は、逆テーパされた端Ｘを有する。前記ドレイン電極17上に形成される前記絶縁保護層25はショルダー27を有し、又前記絶縁保護層25上の前記画素電極12は、前記絶縁保護層25上に形成される工程で断線されている（Ｙ部）。これは、機能不全及び不確実な信号処理を招来する。
【００１３】
従って、積層構造においての良い段差被覆性（ステップカバレッジ）は、安定的な処理工程と良い歩留まりのために要求される。しかし、前記金属層がエッチングされた後、逆テーパ形状をもたないような所望の形状で金属層を形成するための工程の開発及び管理は、非常に難しい。又、良いテーパを持たせるために、Cr等のような金属から成る薄層をエッチングすることも極めて難しい。同様に、ドライエッチング法で形成された薄膜は、前記層に断線を発生させたり、その上に形成される他の薄層にクラックを発生させたりする。従来の製造方法で発生するこのような、又は他の問題点は、TFTのような半導体装置の製造において、歩留まりを低減させる。
【００１４】
従って、本発明は、製造工程を複雑にすることなく、薄膜を積層する構造で発生するステップカバレッジを改善して信号線の断線を防ぐことが可能な液晶表示装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
このような目的を達成するための本発明の製造方法は、基板上に第１金属層を形成し；前記第１金属層上にフォトレジストを塗布し；露光機の解像度より小さい幅のスペースを有するラインアンドスペースパターンのマスクを使用して前記フォトレジストを露光及び現像し；所望の形状に前記第１金属層をエッチングし；前記パターニングされた第１金属層上に絶縁層を形成し；前記絶縁層上に第２金属層を形成する工程を含む。
【００１６】
前記第１金属層上に塗布されたフォトレジストを櫛形状のラインアンドスペースパターンのマスクを使用して露光する時、マスクの前記ライン間のスペース部に対応する前記フォトレジストの第１領域（Ｐ１）は、マスクで覆われていないフォトレジストの第２領域（Ｐ２）より低い程度で露光される。同様に、マスクのライン部の下にあるフォトレジストの第３領域（Ｐ３）は、マスクで覆われていないフォトレジストの領域に比べて、軽く露光される。従って、フォトレジストの露光の程度は、Ｐ２＞Ｐ１＞Ｐ３である。マスクの前記ラインのスペース幅（前記ライン間の距離）は、２μm以下である。
【００１７】
前記第１金属層は、フォトレジストをマスクとしてエッチングされる。前記フォトレジストを通してエッチャントが浸透するのに時間がかかるので、その上にフォトレジストを有しない第１金属層の領域は、その上にフォトレジストを有する領域より急速にエッチングされる。又、その上にフォトレジストの薄層を有する前記第１金属層の領域は、フォトレジストの厚層を有する前記第１金属層の領域より急速にエッチングされる。
【００１８】
従って、ラインアンドスペースパターンを有するフォトレジストで覆われている前記第１金属層の領域は、急な端ではない緩やかな斜面をもつうねり形状でエッチされる。
【００１９】
前記第１金属層上に絶縁層を形成すれば、第１金属層の斜面に対応する緩やかな斜面を有することになる。又、絶縁層上に形成される前記第２金属層も、絶縁層の緩やかな斜面に従う。
【００２０】
前述した方法をゲート配線とソース配線の交差部を形成するのに適用すると、第１層は透明ガラス基板、前記第１金属層はゲート配線、そして前記第２金属層はソース配線になる。
【００２１】
又、前述した方法をＴＦＴの製造に適用すれば、第１金属層はソース及びドレイン電極に成り、前記第２金属層は画素電極とドレイン電極を連結するための画素電極、又は、導電層に成る。前述した方法は、交差部と前記TFTを製造する過程のどちらにも適用することが可能である。
【００２２】
本発明によるLCDの製造方法は、次の如くである。第１金属層は、金属の蒸着によって透明ガラス基板上に形成されている。フォトレジストは、前記第１金属層上に塗布され、所望のパターンを有するマスクの使用によって前記フォトレジストは露光され現像される。ゲート配線とゲート電極は、前記第１金属層のエッチングによって形成されている。絶縁層は、前記ゲート電極とゲート配線とを含む前記基板上に形成されている。ｉ型半導体層は、前記絶縁層上に形成されている。ｎ＋型半導体層は、前記ｉ型半導体層上に形成されている。第２金属層は、前記ｎ＋型半導体層上に形成されている。フォトレジストは、前記第２金属層上に形成され、該フォトレジストは、ラインアンドスペースパターンを有するマスクの使用によって露光され現像されている。前記ラインアンドスペースパターンの前記スペースの幅は、露光機の解像度より小さい。ソース、ドレイン電極は、前記第２金属層のエッチングによって形成されている。絶縁保護層は、前記ソース、ドレイン電極上に形成されている。コンタクトホールは、絶縁保護層に形成される。導電層は、前記絶縁保護層上に形成され、該導電層は、前記ドレイン電極と電気的に接触されている。
【００２３】
半導体層を製造するための本発明は、基板上に第１金属層を形成し；マスクを使用して前記第１金属層上にフォトレジストパターンを形成し、該マスクは、露光機の解像度より小さい空間の幅を有するラインアンドスペースパターンを有し；そして、フォトレジストパターンに対応する第１金属層パターンを形成するために前記フォトレジストパターンを使用して前記第１金属層をパターニングする工程とを含む。
【００２４】
又、液晶表示装置を製造するための本発明は、透明ガラス基板上に第１金属層を形成し、所定のパターンの第１マスクを使用して前記第１金属層上に第１フォトレジストパターンを形成し、前記第１フォトレジストパターンを使用して前記第１金属層をエッチングしてゲート電極を形成し、前記ゲート電極上に第２金属層を形成し、前記第２金属層上に露光機の解像度より小さいスペースの幅のラインアンドスペースパターンを有する第２フォトレジストパターンを形成し、前記第２フォトレジストパターンを使用して前記第２金属層をエッチングしてソース及びドレイン電極を形成し、そして前記ドレイン電極が電気的に接触する透明導電層（ＩＴＯ膜（Ｉｎ2Ｏ3：Ｓｎ膜）、あるいはＮＥＳＡ膜（ＳｎＯ2：Ｓｂ膜）、Ｃｄ2ＳｎＯ4膜、ＺｎＯ膜など）を形成する工程とを含む。
【００２５】
【発明の実施の形態】
実施の形態１
図１〜９は、透明ガラス基板上にTFTを製造するための、本発明の実施の形態による各工程のLCDの断面図である。
【００２６】
約厚さ4000Åの第１金属層は、金属をスパッタリング法によって透明ガラス基板111上に形成される。前記金属の物質はAl又は、Al系合金であるAl-Pd、Al-Si、Al-Si-Ti、Al-Si-Cu等から選択される。前記ゲート電極113aは、写真食刻法で前記第１金属層をエッチングして形成される（図１）。
【００２７】
陽極酸化層113bは、その表面特性の向上のために前記ゲート電極113aの陽極酸化によって前記ゲート電極113a上に形成される。前記ゲート電極113aは前記陽極酸化層113bと共に、耐化学性及び耐熱性、特に次に形成されるゲート絶縁層との結合性等を高くする。前記陽極酸化層113bは、ゲート絶縁層と共に絶縁層として機能し、又前記ゲート電極113aと他の信号線間の絶縁を向上させる役割を果たす（図２）。
【００２８】
Si膜から成るゲート絶縁層121は、プラスマＣＶＤ装置でアンモニアガス、シランガス、窒素ガスの混合ガスの使用によって前記ゲート電極113aを含む前記透明ガラス基板111上に形成される。前記ゲート絶縁層121の厚さは、2000Åである（図３）。
【００２９】
厚さ2000Åのｉ型半導体層116は、ＣＶＤ装置でアンモニアガス、シランガス、水素ガスの混合ガスの使用によって前記絶縁層121上に形成される（図４）。厚さ300Åのｎ＋半導体層122は、プラズマＣＶＤ装置で水素ガス、ホスフィンガスの混合ガスの使用によって前記ｉ型半導体層116上に形成される（図５）。
【００３０】
Al又は、Al-Pd、Al-Si、Al-Si-Ti、Al-Si-CuのようなAl系合金から選択された第２金属層146は、スパッタリング法によって4000Åで形成され、その上にフォトレジスト156が塗布される（図６）。
【００３１】
次に、前記第２金属層146は、その境界面上に、後述するラインアンドスペースパターンを有するマスクを使用してフォトレジストを露光して現象した後に、エッチングされる（図７）。ここで、ラインアンドスペースパターンを有するマスクを使用するのは、緩やかなテーパ形状を形成することにより、逆テーパ形状の発生を防止するためである。
【００３２】
次の工程の説明の前に、この発明の実施の形態１の特徴であるラインアンドスペースパターンを有するマスク、及びこれにより形成される緩やかなテーパ形状について説明する。
【００３３】
図１０は、パターニング過程で使用される露光機の解像度より小さいスペース幅ａのラインアンドスペースパターンを有するマスクを示し、図１１は、図１０に示す前記マスクの前記ラインアンドスペースパターンの部分１５０の拡大図である。
【００３４】
前記ラインアンドスペースパターン150は、マスクの主境界面から外向いて突出した複数のライン部分152とラインとライン間のスペース部分154から成る櫛の形態を形成している。スペース部分154の幅はａである。必要であれば、前記マスクは境界面の他の領域上に形成されたラインアンドスペースパターンを有する。又、ラインアンドスペースパターンは、例えば境界面の内側に入り込まれた形態等の他の形状を有することも可能である。
【００３５】
図１２は、例えば図１０に示したように、露光機の解像度より小さい各々のスペースを有するラインアンドスペースパターンのマスクの使用によって露光及び現像した後に残っているフォトレジスト256を有する金属層246を示す図である。フォトレジスト256の部分256bは図１０のマスクの部分150に対応し、部分256aは図１０のマスクの他の部分（すだれ状でない、長方形の通常の部分）に対応する。
【００３６】
前述したように前記フォトレジスト256を用いて金属層246がエッチングされると、図１３に示されるような形状の前記金属層が形成され、前記金属層の一部は、緩やかな曲線を有する。その結果、絶縁層225は、図１４の断面図に示すような緩やかな斜面を有する前記金属層246を覆う。又、他の層（例えば、画素電極212）も前記金属層246の端の緩やかな斜面を有する前記絶縁層225上に形成される。
【００３７】
さて、図６の前記第２金属層146は、その境界面上に、図１０のようなラインアンドスペースパターンを有するマスクを使用して、図１３に示すように、緩やかなテーパ形状を形成するために前記フォトレジストを露光して現像した後に、エッチングされる（図７）。前記パターンのライン間の各々のスペースａは、図１０に示すように、露光機の解像度より小さくされている。このような形で、ソースバス配線114、ソース電極114a及びドレイン電極117が形成される。
【００３８】
境界部でラインアンドスペースパターンを有するマスクを使用するためには、通常的に露光に使用する露光機の解像度が３−４μｍ（ＦＸ−５１０Ｄ：日本Nikon社露光機の解像度2.4μｍ（特立）3μｍ（L/S））であるので、二つの近接したライン間の各々のスペースａは、２μｍ以下であるのが望ましい。
【００３９】
保護層125は、緩やかなうねり形状（図８、図１３）を有する前記ソースバス配線114、ソース電極114a及び前記ドレイン電極117を含む前記表面上に形成される。又、前記保護層125も、緩やかな斜面のうねり形状を有する。
【００４０】
続いて、フォトレジストは、前記保護層125上に塗布、露光されて現象される。コンタクトホール119は、前記保護層125のエッチングによって形成される。画素電極112は、前記ホールを通して前記ドレイン電極とコンタクトするようにスパッタリング法で形成される（図９）。
【００４１】
前記マスクにより覆われない前記フォトレジストの第２領域は完全に露光されるが、前記ライン間の各スペースに対応する前記フォトレジストの第１領域は、前記スペース間の前記ライン（図１１の部分１５２）によって若干露光される。従って、前記フォトレジストの露光された部分が除去された後に、前記フォトレジストの前記第１領域の約１０％が残る。又、前記マスクの各ライン（図１１の部分１５２）で覆われている前記フォトレジストの第３領域は、若干露光される（そして、除去される）。それは、前記フォトレジストの前記第３領域の約９０％（各ラインの前記端ではもっと薄い）程度が露光、除去された後に残る。この様子を示したのが図１２であり、波状の断面をした部分において、低い部分で約１０％のフォトレジストが残り、高い部分で約９０％のフォトレジストが残っている。
【００４２】
エッチング工程において、その上にフォトレジストを有しない前記第２金属層の第２領域（図１２の領域Ｂ）は、エッチャントが前記フォトレジストを通過して前記第２金属層まで到達する時間がかからないので、その上に約１０％の前記フォトレジストが残っている前記第２金属層の第１領域（図１２の領域Ａ）より急速にエッチングされる。又、若干の前記フォトレジストが除去されたの前記第２金属層の第３領域（図１２の領域Ｃ）は、大部分のフォトレジストが残っているの前記第２金属層の第４領域（図１２の領域Ｄ）より急速にエッチングされる。その結果、前記ラインアンドスペースでパターンされたマスクで覆われている前記第２金属層の前記領域は、図１３のように、段差がある形状ではなく緩やかな斜面のまるで波形形状を有する。
【００４３】
前述した工程の処理工程をドライエッチングに適用すれば、次の如くである。第２金属層の第２領域は、エッチャントによって全部エッチされるので、フォトレジストを有しない。残っている前記フォトレジストの薄層上の前記第２金属層の第１領域は、緩やかな斜面でテーパ形状を有するようにエッチングされる。前記エチャントは、まず前記金属の第２領域に浸透し、次に薄層のフォトレジストを有する前記金属層の前記第１領域を浸透し、次にその上のフォトレジストの厚い層を有する前記第２金属層の第３領域を浸透して、緩やかな斜面の前記第２金属層が形成される。
【００４４】
以上のように、この発明の実施の形態１の製造方法によれば、前述した方法によってパターンされた前記第２金属層の端部は、緩やかな曲線と緩やかなテーパ形状の端を有し、その上の前記絶縁層は前記パターンされた第２金属層の形状に従う。前記保護層（例えは、前記ドレイン電極と接触する画素電極）は、クラックなしに緩やかな斜面を有し、導電層は緩やかな斜面の所望の形状で前記保護層を覆う。従って、前述した方法をＬＣＤｓの製造に適用すれば、積層部分での良好なステップカバレッジが得られて、配線不良の問題点を解決することができる。
【００４５】
なお、本発明の実施の形態ではポジティブレジストを使用した場合を例にとり説明したが、ネガティブフォトレジストが使用される場合には、前記露光された部分を覆わないマスクパターンが使用される。又、本発明は、クロスオバー層を有する全ての半導体製造工程に適用することも可能である。
【００４６】
【発明の効果】
以上のように、本発明によれば、露光機の解像度より小さいスペース幅のラインアンドスペースパターンを用いてパターニングを行うので、保護層あるいは導電層の端部が緩やかになる。したがって、製造工程を複雑にすることなく、薄膜を積層する構造で発生するステップカバレッジを改善して信号線の断線を防ぐことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１によるＬＣＤのＴＦＴの製造工程を示す断面図である（ゲート電極の形成）。
【図２】 本発明の実施の形態１によるＬＣＤのＴＦＴの製造工程を示す断面図である（陽極酸化膜の形成）。
【図３】 本発明の実施の形態１によるＬＣＤのＴＦＴの製造工程を示す断面図である（ゲート絶縁層の形成）。
【図４】 本発明の実施の形態１によるＬＣＤのＴＦＴの製造工程を示す断面図である（ｉ型半導体層の形成）。
【図５】 本発明の実施の形態１によるＬＣＤのＴＦＴの製造工程を示す断面図である（ｎ＋半導体層の形成）。
【図６】 本発明の実施の形態１によるＬＣＤのＴＦＴの製造工程を示す断面図である（第２金属層、フォトレジストの形成）。
【図７】 本発明の実施の形態１によるＬＣＤのＴＦＴの製造工程を示す断面図である（第２金属層のエッチング）。
【図８】 本発明の実施の形態１によるＬＣＤのＴＦＴの製造工程を示す断面図である（保護層の形成）。
【図９】 本発明の実施の形態１によるＬＣＤのＴＦＴの製造工程を示す断面図である（画素電極の形成）。
【図１０】 図１〜図９の製造過程で使用されたラインアンドスペースパータンを有するマスクを示す図である。
【図１１】 図１０に示されたマスクの一部の拡大図である。
【図１２】 本発明の実施の形態１により、図１０に示されたマスクの使用によって、フォトレジストが露光及び現象された後に残っているＴＦＴｓの金属層上のフォトレジストパターンを示す斜視図である。
【図１３】 エッチング工程後の金属層のパターンを示す図。
【図１４】 本発明の実施の形態１によって形成された半導体装置の向上されたステップカバレッジを示す断面図である。
【図１５】 従来のＬＣＤを示す回路図である。
【図１６】 薄膜トランジスタアレイを具備した従来の液晶表示素子の一部を示す平面図である。
【図１７】 図１６のＡ−Ａ‘線に沿った断面図である。
【図１８】 フォトーエッチングから生じる断線を示す平面図である。
【図１９】 図１８のＢ−Ｂ‘線に沿った断面図である。
【符号の説明】
１１、１１１ 透明基板
１２、２１２ 画素電極
１３ ゲート配線
１３ａ、１１３ａ ゲート電極
１３ｂ、１１３ｂ 陽極酸化層
１４、１１４ ソースバス配線
１４ａ、１１４ａ ソース電極
１６、１１６ 真性半導体層
１７、１１７ ドレイン電極
１９、１１９ コンタクトホール
２１、１２１ ゲート絶縁層
２２、１２２ 不純物半導体層
２５、１２５ 絶縁保護層
２７ ショルダー
４６、１４６ 第２金属層
５６ フォトレジスト
１５０ ラインアンドスペースパータン
１５２ ライン部
１５４ スペース部
２２５ 絶縁層
２４６ 金属層
２５６ フォトレジスト
【発明が属する技術分野】
本発明は、アクティブマトリクス型液晶表示装置（Active Matrix Liquid Crystal Display：以下に「AMLCDs」と称する。）の製造方法に関する。特に、本発明は、積層構造を有する液晶表示装置（Liquid Crystal Display：以下に「LCD」と称する。）において、段差被覆性（ステップカバレッジ）の向上によって信号線の断線や短絡を防ぐAMLCDsの製造方法に関する。
【０００２】
【従来の技術】
従来のAMLCDsには、各画素の駆動や制御のために使用される薄膜トランジスタ（Thin Film Transistor:以下に「TFTs」と称する。）のような完全な能動素子を有するスイッチング装置が用いられる。TFTアレイを具備した従来のLCDは、図１５に示すように、透明基板11上に略長方形の画素電極12が行、列で配列されている。各々のゲート配線（アドレス配線：13）は、前記画素電極12の各行配列と近接して形成されており、各々のソース配線（データ配線：14）は、前記画素電極12の各列配列と近接して各々形成されている。前記TFT15は、前記ゲート配線及びソース配線の交差点の付近にゲート配線13及びソースバス配線14に電気的に連結されている構造である。
【０００３】
図１６は、従来のLCDの液晶表示素子の一部を示す平面図であり、図１７は、図１６のＡ−Ａ線に沿った断面図である。
【０００４】
図１６、図１７を参照して説明する。TFTアレイを含む従来のLCDは、ゲート配線13とゲート電極13aが、透明ガラス基板11の上に形成されている。絶縁保護層21は、前記ゲート配線13と前記ゲート電極13aを覆うように前記透明ガラス基板11の上に形成されている。ソース配線14は、前記絶縁層21上に前記ゲート配線13と交差して形成されている。各々の前記ゲート配線13、ソース配線14が交差する各交差部の近くに、前記ゲート配線13から分岐した前記ゲート電極13a上に真性半導体層16（図１６では示されていない）が形成されている。前記絶縁層21は、前記半導体層16と前記ゲート電極13aの間に形成されている。前記ソースバス配線14から分岐するソース電極14aは、前記ゲート電極13aの一方の面上にある前記真性半導体層16の一部分上に形成されている。ドレイン電極17は、前記ソース電極14aと対向するように前記ゲート電極13aの他方の面上に形成されている。この結果、ゲート電極に印加された信号によって前記ソース及び前記ドレイン電極が作動する非線形能動素子であるTFTが完成される。
【０００５】
n+半導体層22は、前記真性半導体層16上に形成されており、金属からなる前記ソース電極14a及び前記ドレイン電極17は、その上に形成されている。前記ソース電極14a及び前記ドレイン電極17は、各々前記不純物半導体層22とオーミックコンタクトになっている。
【０００６】
図１７に示すようにTFTのドレイン電極17は、前記ｎ＋半導体層22とオーミックコンタクトを成し、絶縁保護層25に形成されたコンタクトホール19を通して画素電極12と電気的に接触されている。基本的に、このようなTFTは、前記ゲート電極13a、前記絶縁層21、前記真性半導体層16、前記不純物半導体層22、前記ドレイン電極17及び前記ソース電極14aを含む。前記全ての要素は、薄膜の形成工程、マスクを用いた露光、現象工程、及びエッチング工程の繰り返しによって形成される。
【０００７】
上記に言及された従来のAMLCDは、薄層が各々積層された構造を有する。薄層の重畳領域は前記ゲート、前記ソース配線が交差する各々の交差部、又前記基板上の行、列で配列されたＴＦＴ上の前記画素電極に接触する前記ドレイン電極部に形成されている。
【０００８】
【発明が解決しようとする課題】
一般的に、層の形状は、その上に形成される他の層の形状に影響を及ぼす。例えば、もし先に形成された第１層の形状が逆テーパ及び／または突出部（ショルダー）を有すると、その上に形成される第２薄膜層は前記形成された層を写し取る。それは、LCDの製造方法において第１金属層が逆テーパ及び／または突出部（ショルダー）を有する時に、絶縁層は前記形成された層を写し取ってその上に形成される。結果的に、このような絶縁層上に形成される全ての金属層は、断線、又は短絡の問題点を有する。
【０００９】
このような問題点は、例えばテーパ形状のように所定のパターンでのエッチングが難しいCr等の金属で薄膜を形成する過程、又はパターニング工程で使用されるドライエッチング工程で頻繁に発生する。換言すれば、ドレイン電極になる金属層のテーパ形状は、前記ドレイン電極上に形成される絶縁保護層の形状を決定し、前記絶縁保護層上に形成される画素電極の形状に影響を及ぼす。従って、前記金属層のテーパが所望の形状を有する時だけ、絶縁保護層は所望の形状が得られる。さらに、ドレイン電極の段差から発生する前記画素電極での断線は、前記絶縁保護層が所望の形状を有すれば、防止することができる。
【００１０】
前記ドレイン電極17になる金属層が逆テーパ形状（図１９のＸ部）でエッチングされている場合、その次に形成される前記絶縁保護層25はショルダー27、又はクラックが発生する。そして、前記薄い画素電極12が前記ショルダー27、又はクラックが発生した部分の上で断線されたり（図１９のＹ部）、所望の形状で形成することができなかったりする。又、前記絶縁保護層25にクラックが発生している場合は、画素電極を形成するためのエッチング工程で、前記クラックを通して前記ドレイン電極17にエッチング用試薬（エチャント）が浸透して前記ドレイン電極17をたやすく断線させてしまう。
【００１１】
図１８は、前述したショルダー27、又はクラックによって発生される断線の例を示しており、図１９は、図１８のＢ−Ｂ線に沿った断面図である。
【００１２】
図１８及び図１９に示すように、前記ドレイン電極17は、逆テーパされた端Ｘを有する。前記ドレイン電極17上に形成される前記絶縁保護層25はショルダー27を有し、又前記絶縁保護層25上の前記画素電極12は、前記絶縁保護層25上に形成される工程で断線されている（Ｙ部）。これは、機能不全及び不確実な信号処理を招来する。
【００１３】
従って、積層構造においての良い段差被覆性（ステップカバレッジ）は、安定的な処理工程と良い歩留まりのために要求される。しかし、前記金属層がエッチングされた後、逆テーパ形状をもたないような所望の形状で金属層を形成するための工程の開発及び管理は、非常に難しい。又、良いテーパを持たせるために、Cr等のような金属から成る薄層をエッチングすることも極めて難しい。同様に、ドライエッチング法で形成された薄膜は、前記層に断線を発生させたり、その上に形成される他の薄層にクラックを発生させたりする。従来の製造方法で発生するこのような、又は他の問題点は、TFTのような半導体装置の製造において、歩留まりを低減させる。
【００１４】
従って、本発明は、製造工程を複雑にすることなく、薄膜を積層する構造で発生するステップカバレッジを改善して信号線の断線を防ぐことが可能な液晶表示装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
このような目的を達成するための本発明の製造方法は、基板上に第１金属層を形成し；前記第１金属層上にフォトレジストを塗布し；露光機の解像度より小さい幅のスペースを有するラインアンドスペースパターンのマスクを使用して前記フォトレジストを露光及び現像し；所望の形状に前記第１金属層をエッチングし；前記パターニングされた第１金属層上に絶縁層を形成し；前記絶縁層上に第２金属層を形成する工程を含む。
【００１６】
前記第１金属層上に塗布されたフォトレジストを櫛形状のラインアンドスペースパターンのマスクを使用して露光する時、マスクの前記ライン間のスペース部に対応する前記フォトレジストの第１領域（Ｐ１）は、マスクで覆われていないフォトレジストの第２領域（Ｐ２）より低い程度で露光される。同様に、マスクのライン部の下にあるフォトレジストの第３領域（Ｐ３）は、マスクで覆われていないフォトレジストの領域に比べて、軽く露光される。従って、フォトレジストの露光の程度は、Ｐ２＞Ｐ１＞Ｐ３である。マスクの前記ラインのスペース幅（前記ライン間の距離）は、２μm以下である。
【００１７】
前記第１金属層は、フォトレジストをマスクとしてエッチングされる。前記フォトレジストを通してエッチャントが浸透するのに時間がかかるので、その上にフォトレジストを有しない第１金属層の領域は、その上にフォトレジストを有する領域より急速にエッチングされる。又、その上にフォトレジストの薄層を有する前記第１金属層の領域は、フォトレジストの厚層を有する前記第１金属層の領域より急速にエッチングされる。
【００１８】
従って、ラインアンドスペースパターンを有するフォトレジストで覆われている前記第１金属層の領域は、急な端ではない緩やかな斜面をもつうねり形状でエッチされる。
【００１９】
前記第１金属層上に絶縁層を形成すれば、第１金属層の斜面に対応する緩やかな斜面を有することになる。又、絶縁層上に形成される前記第２金属層も、絶縁層の緩やかな斜面に従う。
【００２０】
前述した方法をゲート配線とソース配線の交差部を形成するのに適用すると、第１層は透明ガラス基板、前記第１金属層はゲート配線、そして前記第２金属層はソース配線になる。
【００２１】
又、前述した方法をＴＦＴの製造に適用すれば、第１金属層はソース及びドレイン電極に成り、前記第２金属層は画素電極とドレイン電極を連結するための画素電極、又は、導電層に成る。前述した方法は、交差部と前記TFTを製造する過程のどちらにも適用することが可能である。
【００２２】
本発明によるLCDの製造方法は、次の如くである。第１金属層は、金属の蒸着によって透明ガラス基板上に形成されている。フォトレジストは、前記第１金属層上に塗布され、所望のパターンを有するマスクの使用によって前記フォトレジストは露光され現像される。ゲート配線とゲート電極は、前記第１金属層のエッチングによって形成されている。絶縁層は、前記ゲート電極とゲート配線とを含む前記基板上に形成されている。ｉ型半導体層は、前記絶縁層上に形成されている。ｎ＋型半導体層は、前記ｉ型半導体層上に形成されている。第２金属層は、前記ｎ＋型半導体層上に形成されている。フォトレジストは、前記第２金属層上に形成され、該フォトレジストは、ラインアンドスペースパターンを有するマスクの使用によって露光され現像されている。前記ラインアンドスペースパターンの前記スペースの幅は、露光機の解像度より小さい。ソース、ドレイン電極は、前記第２金属層のエッチングによって形成されている。絶縁保護層は、前記ソース、ドレイン電極上に形成されている。コンタクトホールは、絶縁保護層に形成される。導電層は、前記絶縁保護層上に形成され、該導電層は、前記ドレイン電極と電気的に接触されている。
【００２３】
半導体層を製造するための本発明は、基板上に第１金属層を形成し；マスクを使用して前記第１金属層上にフォトレジストパターンを形成し、該マスクは、露光機の解像度より小さい空間の幅を有するラインアンドスペースパターンを有し；そして、フォトレジストパターンに対応する第１金属層パターンを形成するために前記フォトレジストパターンを使用して前記第１金属層をパターニングする工程とを含む。
【００２４】
又、液晶表示装置を製造するための本発明は、透明ガラス基板上に第１金属層を形成し、所定のパターンの第１マスクを使用して前記第１金属層上に第１フォトレジストパターンを形成し、前記第１フォトレジストパターンを使用して前記第１金属層をエッチングしてゲート電極を形成し、前記ゲート電極上に第２金属層を形成し、前記第２金属層上に露光機の解像度より小さいスペースの幅のラインアンドスペースパターンを有する第２フォトレジストパターンを形成し、前記第２フォトレジストパターンを使用して前記第２金属層をエッチングしてソース及びドレイン電極を形成し、そして前記ドレイン電極が電気的に接触する透明導電層（ＩＴＯ膜（Ｉｎ2Ｏ3：Ｓｎ膜）、あるいはＮＥＳＡ膜（ＳｎＯ2：Ｓｂ膜）、Ｃｄ2ＳｎＯ4膜、ＺｎＯ膜など）を形成する工程とを含む。
【００２５】
【発明の実施の形態】
実施の形態１
図１〜９は、透明ガラス基板上にTFTを製造するための、本発明の実施の形態による各工程のLCDの断面図である。
【００２６】
約厚さ4000Åの第１金属層は、金属をスパッタリング法によって透明ガラス基板111上に形成される。前記金属の物質はAl又は、Al系合金であるAl-Pd、Al-Si、Al-Si-Ti、Al-Si-Cu等から選択される。前記ゲート電極113aは、写真食刻法で前記第１金属層をエッチングして形成される（図１）。
【００２７】
陽極酸化層113bは、その表面特性の向上のために前記ゲート電極113aの陽極酸化によって前記ゲート電極113a上に形成される。前記ゲート電極113aは前記陽極酸化層113bと共に、耐化学性及び耐熱性、特に次に形成されるゲート絶縁層との結合性等を高くする。前記陽極酸化層113bは、ゲート絶縁層と共に絶縁層として機能し、又前記ゲート電極113aと他の信号線間の絶縁を向上させる役割を果たす（図２）。
【００２８】
Si膜から成るゲート絶縁層121は、プラスマＣＶＤ装置でアンモニアガス、シランガス、窒素ガスの混合ガスの使用によって前記ゲート電極113aを含む前記透明ガラス基板111上に形成される。前記ゲート絶縁層121の厚さは、2000Åである（図３）。
【００２９】
厚さ2000Åのｉ型半導体層116は、ＣＶＤ装置でアンモニアガス、シランガス、水素ガスの混合ガスの使用によって前記絶縁層121上に形成される（図４）。厚さ300Åのｎ＋半導体層122は、プラズマＣＶＤ装置で水素ガス、ホスフィンガスの混合ガスの使用によって前記ｉ型半導体層116上に形成される（図５）。
【００３０】
Al又は、Al-Pd、Al-Si、Al-Si-Ti、Al-Si-CuのようなAl系合金から選択された第２金属層146は、スパッタリング法によって4000Åで形成され、その上にフォトレジスト156が塗布される（図６）。
【００３１】
次に、前記第２金属層146は、その境界面上に、後述するラインアンドスペースパターンを有するマスクを使用してフォトレジストを露光して現象した後に、エッチングされる（図７）。ここで、ラインアンドスペースパターンを有するマスクを使用するのは、緩やかなテーパ形状を形成することにより、逆テーパ形状の発生を防止するためである。
【００３２】
次の工程の説明の前に、この発明の実施の形態１の特徴であるラインアンドスペースパターンを有するマスク、及びこれにより形成される緩やかなテーパ形状について説明する。
【００３３】
図１０は、パターニング過程で使用される露光機の解像度より小さいスペース幅ａのラインアンドスペースパターンを有するマスクを示し、図１１は、図１０に示す前記マスクの前記ラインアンドスペースパターンの部分１５０の拡大図である。
【００３４】
前記ラインアンドスペースパターン150は、マスクの主境界面から外向いて突出した複数のライン部分152とラインとライン間のスペース部分154から成る櫛の形態を形成している。スペース部分154の幅はａである。必要であれば、前記マスクは境界面の他の領域上に形成されたラインアンドスペースパターンを有する。又、ラインアンドスペースパターンは、例えば境界面の内側に入り込まれた形態等の他の形状を有することも可能である。
【００３５】
図１２は、例えば図１０に示したように、露光機の解像度より小さい各々のスペースを有するラインアンドスペースパターンのマスクの使用によって露光及び現像した後に残っているフォトレジスト256を有する金属層246を示す図である。フォトレジスト256の部分256bは図１０のマスクの部分150に対応し、部分256aは図１０のマスクの他の部分（すだれ状でない、長方形の通常の部分）に対応する。
【００３６】
前述したように前記フォトレジスト256を用いて金属層246がエッチングされると、図１３に示されるような形状の前記金属層が形成され、前記金属層の一部は、緩やかな曲線を有する。その結果、絶縁層225は、図１４の断面図に示すような緩やかな斜面を有する前記金属層246を覆う。又、他の層（例えば、画素電極212）も前記金属層246の端の緩やかな斜面を有する前記絶縁層225上に形成される。
【００３７】
さて、図６の前記第２金属層146は、その境界面上に、図１０のようなラインアンドスペースパターンを有するマスクを使用して、図１３に示すように、緩やかなテーパ形状を形成するために前記フォトレジストを露光して現像した後に、エッチングされる（図７）。前記パターンのライン間の各々のスペースａは、図１０に示すように、露光機の解像度より小さくされている。このような形で、ソースバス配線114、ソース電極114a及びドレイン電極117が形成される。
【００３８】
境界部でラインアンドスペースパターンを有するマスクを使用するためには、通常的に露光に使用する露光機の解像度が３−４μｍ（ＦＸ−５１０Ｄ：日本Nikon社露光機の解像度2.4μｍ（特立）3μｍ（L/S））であるので、二つの近接したライン間の各々のスペースａは、２μｍ以下であるのが望ましい。
【００３９】
保護層125は、緩やかなうねり形状（図８、図１３）を有する前記ソースバス配線114、ソース電極114a及び前記ドレイン電極117を含む前記表面上に形成される。又、前記保護層125も、緩やかな斜面のうねり形状を有する。
【００４０】
続いて、フォトレジストは、前記保護層125上に塗布、露光されて現象される。コンタクトホール119は、前記保護層125のエッチングによって形成される。画素電極112は、前記ホールを通して前記ドレイン電極とコンタクトするようにスパッタリング法で形成される（図９）。
【００４１】
前記マスクにより覆われない前記フォトレジストの第２領域は完全に露光されるが、前記ライン間の各スペースに対応する前記フォトレジストの第１領域は、前記スペース間の前記ライン（図１１の部分１５２）によって若干露光される。従って、前記フォトレジストの露光された部分が除去された後に、前記フォトレジストの前記第１領域の約１０％が残る。又、前記マスクの各ライン（図１１の部分１５２）で覆われている前記フォトレジストの第３領域は、若干露光される（そして、除去される）。それは、前記フォトレジストの前記第３領域の約９０％（各ラインの前記端ではもっと薄い）程度が露光、除去された後に残る。この様子を示したのが図１２であり、波状の断面をした部分において、低い部分で約１０％のフォトレジストが残り、高い部分で約９０％のフォトレジストが残っている。
【００４２】
エッチング工程において、その上にフォトレジストを有しない前記第２金属層の第２領域（図１２の領域Ｂ）は、エッチャントが前記フォトレジストを通過して前記第２金属層まで到達する時間がかからないので、その上に約１０％の前記フォトレジストが残っている前記第２金属層の第１領域（図１２の領域Ａ）より急速にエッチングされる。又、若干の前記フォトレジストが除去されたの前記第２金属層の第３領域（図１２の領域Ｃ）は、大部分のフォトレジストが残っているの前記第２金属層の第４領域（図１２の領域Ｄ）より急速にエッチングされる。その結果、前記ラインアンドスペースでパターンされたマスクで覆われている前記第２金属層の前記領域は、図１３のように、段差がある形状ではなく緩やかな斜面のまるで波形形状を有する。
【００４３】
前述した工程の処理工程をドライエッチングに適用すれば、次の如くである。第２金属層の第２領域は、エッチャントによって全部エッチされるので、フォトレジストを有しない。残っている前記フォトレジストの薄層上の前記第２金属層の第１領域は、緩やかな斜面でテーパ形状を有するようにエッチングされる。前記エチャントは、まず前記金属の第２領域に浸透し、次に薄層のフォトレジストを有する前記金属層の前記第１領域を浸透し、次にその上のフォトレジストの厚い層を有する前記第２金属層の第３領域を浸透して、緩やかな斜面の前記第２金属層が形成される。
【００４４】
以上のように、この発明の実施の形態１の製造方法によれば、前述した方法によってパターンされた前記第２金属層の端部は、緩やかな曲線と緩やかなテーパ形状の端を有し、その上の前記絶縁層は前記パターンされた第２金属層の形状に従う。前記保護層（例えは、前記ドレイン電極と接触する画素電極）は、クラックなしに緩やかな斜面を有し、導電層は緩やかな斜面の所望の形状で前記保護層を覆う。従って、前述した方法をＬＣＤｓの製造に適用すれば、積層部分での良好なステップカバレッジが得られて、配線不良の問題点を解決することができる。
【００４５】
なお、本発明の実施の形態ではポジティブレジストを使用した場合を例にとり説明したが、ネガティブフォトレジストが使用される場合には、前記露光された部分を覆わないマスクパターンが使用される。又、本発明は、クロスオバー層を有する全ての半導体製造工程に適用することも可能である。
【００４６】
【発明の効果】
以上のように、本発明によれば、露光機の解像度より小さいスペース幅のラインアンドスペースパターンを用いてパターニングを行うので、保護層あるいは導電層の端部が緩やかになる。したがって、製造工程を複雑にすることなく、薄膜を積層する構造で発生するステップカバレッジを改善して信号線の断線を防ぐことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１によるＬＣＤのＴＦＴの製造工程を示す断面図である（ゲート電極の形成）。
【図２】 本発明の実施の形態１によるＬＣＤのＴＦＴの製造工程を示す断面図である（陽極酸化膜の形成）。
【図３】 本発明の実施の形態１によるＬＣＤのＴＦＴの製造工程を示す断面図である（ゲート絶縁層の形成）。
【図４】 本発明の実施の形態１によるＬＣＤのＴＦＴの製造工程を示す断面図である（ｉ型半導体層の形成）。
【図５】 本発明の実施の形態１によるＬＣＤのＴＦＴの製造工程を示す断面図である（ｎ＋半導体層の形成）。
【図６】 本発明の実施の形態１によるＬＣＤのＴＦＴの製造工程を示す断面図である（第２金属層、フォトレジストの形成）。
【図７】 本発明の実施の形態１によるＬＣＤのＴＦＴの製造工程を示す断面図である（第２金属層のエッチング）。
【図８】 本発明の実施の形態１によるＬＣＤのＴＦＴの製造工程を示す断面図である（保護層の形成）。
【図９】 本発明の実施の形態１によるＬＣＤのＴＦＴの製造工程を示す断面図である（画素電極の形成）。
【図１０】 図１〜図９の製造過程で使用されたラインアンドスペースパータンを有するマスクを示す図である。
【図１１】 図１０に示されたマスクの一部の拡大図である。
【図１２】 本発明の実施の形態１により、図１０に示されたマスクの使用によって、フォトレジストが露光及び現象された後に残っているＴＦＴｓの金属層上のフォトレジストパターンを示す斜視図である。
【図１３】 エッチング工程後の金属層のパターンを示す図。
【図１４】 本発明の実施の形態１によって形成された半導体装置の向上されたステップカバレッジを示す断面図である。
【図１５】 従来のＬＣＤを示す回路図である。
【図１６】 薄膜トランジスタアレイを具備した従来の液晶表示素子の一部を示す平面図である。
【図１７】 図１６のＡ−Ａ‘線に沿った断面図である。
【図１８】 フォトーエッチングから生じる断線を示す平面図である。
【図１９】 図１８のＢ−Ｂ‘線に沿った断面図である。
【符号の説明】
１１、１１１ 透明基板
１２、２１２ 画素電極
１３ ゲート配線
１３ａ、１１３ａ ゲート電極
１３ｂ、１１３ｂ 陽極酸化層
１４、１１４ ソースバス配線
１４ａ、１１４ａ ソース電極
１６、１１６ 真性半導体層
１７、１１７ ドレイン電極
１９、１１９ コンタクトホール
２１、１２１ ゲート絶縁層
２２、１２２ 不純物半導体層
２５、１２５ 絶縁保護層
２７ ショルダー
４６、１４６ 第２金属層
５６ フォトレジスト
１５０ ラインアンドスペースパータン
１５２ ライン部
１５４ スペース部
２２５ 絶縁層
２４６ 金属層
２５６ フォトレジスト
Claims (7)
- 基板上に第１金属層を形成する第１の工程と、
前記第１金属層上に第１フォトレジストを塗布し、所定のパターンの第１マスクを使用して前記第１金属層上に第１フォトレジストパターンを形成する第２の工程と、
前記第１フォトレジストパターンにより前記第１金属層をパターニングしてゲート電極を形成する第３の工程と、
前記ゲート電極の陽極酸化によって前記ゲート電極上に陽極酸化層を形成する第４の工程と、
前記陽極酸化層が形成された前記ゲート電極上にゲート絶縁層を形成し、前記ゲート絶縁層上に第２金属層を形成する第５の工程と、
前記第２金属層上に第２フォトレジストパターンを塗布し、露光機の解像度より小さいスペース幅のラインアンドスペースパターンを有する第２マスクを使用して前記第２金属層上に第２フォトレジストパターンを形成する第６の工程と、
前記第２フォトレジストパターンを使用して前記第２金属層をエッチングしてソース及びドレイン電極を形成する第７の工程と、
画素電極が前記ドレイン電極に電気的に接触するように、ＩＴＯ膜、又は導電物質層を形成する第８の工程とを含み、
前記ラインアンドスペースパターンは前記マスクの境界面より外側に突出した形状の複数の平行なラインによって構成されており、前記複数のライン間には、前記マスクの外側方向に延びる開空間が形成されており、前記開空間の幅が、２μｍ以下であることを特徴とする液晶表示装置の製造方法。 - 前記ゲート電極上の前記第２金属層を形成する前記第５の工程において、前記ゲート電極上にゲート絶縁層を形成し、前記ゲート絶縁層上にｉ型半導体層を形成し、前記ｉ型半導体層上にｎ＋半導体層を形成し、そして前記ｎ＋半導体層上に前記第２金属層を形成する工程を含むことを特徴とする請求項１記載の液晶表示装置の製造方法。
- 前記ソース及びドレイン電極上に絶縁保護層を形成し、前記絶縁保護層にコンタクトホールを形成する工程を備えることを特徴とする請求項１記載の液晶表示装置の製造方法。
- 前記第２フォトレジストパターンは、うねり形状の端部を有することを特徴とする請求項１記載の液晶表示装置の製造方法。
- 前記第２フォトレジストパターンのうねり形状の端部は、テーパ形状で漸次薄くなることを特徴とする請求項４記載の液晶表示装置の製造方法。
- 前記第１フォトレジストパターンは、うねり形状の端部を有することを特徴とする請求項１記載の液晶表示装置の製造方法。
- 前記第１フォトレジストパターンのうねり形状の端部は、テーパ形状で漸次薄くなることを特徴とする請求項６記載の液晶表示装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996-21099 | 1996-06-12 | ||
| KR1019960021099A KR100229611B1 (ko) | 1996-06-12 | 1996-06-12 | 액정표시장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1062818A JPH1062818A (ja) | 1998-03-06 |
| JP4166300B2 true JP4166300B2 (ja) | 2008-10-15 |
Family
ID=19461658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14379397A Expired - Lifetime JP4166300B2 (ja) | 1996-06-12 | 1997-06-02 | 液晶表示装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6043000A (ja) |
| JP (1) | JP4166300B2 (ja) |
| KR (1) | KR100229611B1 (ja) |
| DE (1) | DE19724245B4 (ja) |
| FR (1) | FR2750797B1 (ja) |
| GB (1) | GB2314209B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100229611B1 (ko) * | 1996-06-12 | 1999-11-15 | 구자홍 | 액정표시장치의 제조방법 |
| KR100288150B1 (ko) * | 1997-11-27 | 2001-05-02 | 구본준 | 액정표시장치의 제조방법 |
| US7083900B2 (en) * | 1997-11-27 | 2006-08-01 | Lg Electronics Inc. | Method for manufacturing a liquid crystal display device |
| US6206848B1 (en) * | 1998-06-04 | 2001-03-27 | Alcon Laboratories, Inc. | Liquefracture handpiece |
| US6161923A (en) * | 1998-07-22 | 2000-12-19 | Hewlett-Packard Company | Fine detail photoresist barrier |
| KR100595416B1 (ko) * | 1998-09-11 | 2006-09-18 | 엘지.필립스 엘시디 주식회사 | 회절노광을 이용한 액정 표시 장치 제조 방법 |
| KR100364832B1 (ko) * | 2000-05-18 | 2002-12-16 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 제조방법 |
| KR100494683B1 (ko) * | 2000-05-31 | 2005-06-13 | 비오이 하이디스 테크놀로지 주식회사 | 4-마스크를 이용한 박막 트랜지스터 액정표시장치의제조시에 사용하는 할프톤 노광 공정용 포토 마스크 |
| US6960510B2 (en) * | 2002-07-01 | 2005-11-01 | International Business Machines Corporation | Method of making sub-lithographic features |
| TWI296059B (en) * | 2004-05-14 | 2008-04-21 | Innolux Display Corp | Photo mask and method of manufacturing slant reflected bumps using same |
| KR100873275B1 (ko) * | 2007-03-19 | 2008-12-11 | 매그나칩 반도체 유한회사 | 이미지센서의 제조 방법 |
| KR101143837B1 (ko) * | 2007-10-15 | 2012-07-12 | 삼성테크윈 주식회사 | 전자 소자를 내장하는 회로기판 및 회로기판의 제조 방법 |
| JP5242777B2 (ja) * | 2009-04-30 | 2013-07-24 | シャープ株式会社 | 液晶パネルの製造方法、液晶パネル用ガラス基板およびこれを備えた液晶パネル |
| KR101958355B1 (ko) * | 2012-05-22 | 2019-07-03 | 삼성디스플레이 주식회사 | 어시스트 패턴을 포함하는 마스크 |
| KR102705677B1 (ko) | 2012-07-20 | 2024-09-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치, 및 표시 장치를 포함하는 전자 장치 |
| KR102319094B1 (ko) * | 2014-10-15 | 2021-11-01 | 삼성디스플레이 주식회사 | 마스크, 이의 제조 방법 및 이를 이용한 표시 패널의 제조 방법 |
| CN205880497U (zh) * | 2016-05-30 | 2017-01-11 | 鄂尔多斯市源盛光电有限责任公司 | 一种掩膜板 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3823463C1 (ja) * | 1988-07-11 | 1990-02-01 | Du Pont De Nemours (Deutschland) Gmbh, 4000 Duesseldorf, De | |
| JPH0224631A (ja) | 1988-07-13 | 1990-01-26 | Seikosha Co Ltd | 薄膜トランジスタアレイ |
| JPH0440457A (ja) * | 1990-06-06 | 1992-02-10 | Seiko Epson Corp | 半導体装置の製造方法 |
| KR920015482A (ko) * | 1991-01-30 | 1992-08-27 | 김광호 | 광리소그라피의 한계해상도 이하의 미세패턴 형성방법 |
| JPH04257826A (ja) | 1991-02-13 | 1992-09-14 | Sharp Corp | アクティブマトリクス基板の製造方法 |
| EP0500456B1 (en) * | 1991-02-19 | 1998-05-06 | Fujitsu Limited | Projection exposure method and an optical mask for use in projection exposure |
| KR100256619B1 (ko) * | 1991-07-12 | 2000-06-01 | 사와무라 시코 | 포토마스크 및 그것을 사용한 레지시트 패턴 형성방법 |
| JP3087364B2 (ja) * | 1991-08-27 | 2000-09-11 | 株式会社日立製作所 | マスクの製造方法 |
| US5242770A (en) * | 1992-01-16 | 1993-09-07 | Microunity Systems Engineering, Inc. | Mask for photolithography |
| JPH06260383A (ja) * | 1993-03-03 | 1994-09-16 | Nikon Corp | 露光方法 |
| JPH0728074A (ja) * | 1993-07-09 | 1995-01-31 | Sharp Corp | 表示装置及びその製造方法 |
| KR100208441B1 (ko) * | 1995-06-15 | 1999-07-15 | 김영환 | 포토마스크의 패턴 구조 |
| KR100229611B1 (ko) * | 1996-06-12 | 1999-11-15 | 구자홍 | 액정표시장치의 제조방법 |
-
1996
- 1996-06-12 KR KR1019960021099A patent/KR100229611B1/ko not_active IP Right Cessation
-
1997
- 1997-02-12 US US08/799,416 patent/US6043000A/en not_active Expired - Lifetime
- 1997-06-02 GB GB9711349A patent/GB2314209B/en not_active Expired - Lifetime
- 1997-06-02 JP JP14379397A patent/JP4166300B2/ja not_active Expired - Lifetime
- 1997-06-04 FR FR9706862A patent/FR2750797B1/fr not_active Expired - Lifetime
- 1997-06-09 DE DE19724245A patent/DE19724245B4/de not_active Expired - Lifetime
-
2000
- 2000-01-14 US US09/482,855 patent/US6395457B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE19724245B4 (de) | 2009-09-10 |
| US6395457B1 (en) | 2002-05-28 |
| GB2314209A (en) | 1997-12-17 |
| FR2750797A1 (fr) | 1998-01-09 |
| GB2314209B (en) | 1999-01-27 |
| DE19724245A1 (de) | 1997-12-18 |
| KR980003736A (ko) | 1998-03-30 |
| JPH1062818A (ja) | 1998-03-06 |
| KR100229611B1 (ko) | 1999-11-15 |
| FR2750797B1 (fr) | 2003-09-19 |
| US6043000A (en) | 2000-03-28 |
| GB9711349D0 (en) | 1997-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040521 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060605 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070509 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070809 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070910 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080109 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080227 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080730 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130808 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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