JPH10290012A - アクティブマトリクス型液晶表示装置およびその製造方法 - Google Patents
アクティブマトリクス型液晶表示装置およびその製造方法Info
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- JPH10290012A JPH10290012A JP9096110A JP9611097A JPH10290012A JP H10290012 A JPH10290012 A JP H10290012A JP 9096110 A JP9096110 A JP 9096110A JP 9611097 A JP9611097 A JP 9611097A JP H10290012 A JPH10290012 A JP H10290012A
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Abstract
(57)【要約】
【課題】 フォトリソグラフィー工程の数を増加させる
ことなく、薄膜トランジスタの構造を改善することによ
り歩留まりおよび性能の向上を図る。 【解決手段】 絶縁基板１０１上への金属膜１０２の成
膜、パターニングによりボトムゲート電極１とゲートバ
スライン２を形成する工程と、絶縁膜成膜工程と、金属
膜１０２’の成膜、パターニングによりドレイン電極３
とドレインバスライン４とソース電極５を形成する工程
と、半導体膜１０４、絶縁膜１０５の成膜、パターニン
グによりアイランド６を形成する工程と、絶縁膜成膜工
程と、絶縁膜のパターニングによりボトムゲート電極−
トップゲート電極導通用コンタクトホール７とソース電
極−画素電極導通用コンタクトホール７を形成する工程
と、透明導電膜１０６の成膜、パターニングによりトッ
プゲート電極９と画素電極８を形成する工程、を有す
る。
ことなく、薄膜トランジスタの構造を改善することによ
り歩留まりおよび性能の向上を図る。 【解決手段】 絶縁基板１０１上への金属膜１０２の成
膜、パターニングによりボトムゲート電極１とゲートバ
スライン２を形成する工程と、絶縁膜成膜工程と、金属
膜１０２’の成膜、パターニングによりドレイン電極３
とドレインバスライン４とソース電極５を形成する工程
と、半導体膜１０４、絶縁膜１０５の成膜、パターニン
グによりアイランド６を形成する工程と、絶縁膜成膜工
程と、絶縁膜のパターニングによりボトムゲート電極−
トップゲート電極導通用コンタクトホール７とソース電
極−画素電極導通用コンタクトホール７を形成する工程
と、透明導電膜１０６の成膜、パターニングによりトッ
プゲート電極９と画素電極８を形成する工程、を有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置およびその製造方法に関し、特に、
デュアルゲート構造の薄膜トランジスタをスイッチング
素子として用いたアクティブマトリクス型液晶表示装置
およびその製造方法に関するものである。
クス型液晶表示装置およびその製造方法に関し、特に、
デュアルゲート構造の薄膜トランジスタをスイッチング
素子として用いたアクティブマトリクス型液晶表示装置
およびその製造方法に関するものである。
【０００２】
【従来の技術】デュアルゲート構造の薄膜トランジスタ
はトランジスタ特性の向上を目的としたものであり、既
にいくつかのものが提案されている。例えば、図６〜図
１２は特開平２−３０４５３２号公報に開示されたデュ
アルゲート構造の薄膜トランジスタをスイッチング素子
としたアクティブマトリクス型液晶表示装置（以下、第
１の従来例という）であり、これを製造工程順に示した
ものである。なお、各図において、（ａ）は平面図、
（ｂ）は（ａ）におけるＡ−Ａ’線に沿う断面図、
（ｃ）は（ａ）におけるＢ−Ｂ’線に沿う断面図、であ
る。
はトランジスタ特性の向上を目的としたものであり、既
にいくつかのものが提案されている。例えば、図６〜図
１２は特開平２−３０４５３２号公報に開示されたデュ
アルゲート構造の薄膜トランジスタをスイッチング素子
としたアクティブマトリクス型液晶表示装置（以下、第
１の従来例という）であり、これを製造工程順に示した
ものである。なお、各図において、（ａ）は平面図、
（ｂ）は（ａ）におけるＡ−Ａ’線に沿う断面図、
（ｃ）は（ａ）におけるＢ−Ｂ’線に沿う断面図、であ
る。
【０００３】図６は第１の工程を示すものであり、ガラ
ス等からなる透明絶縁基板１０１上に、スパッタリング
によって成膜したインジウム−すず酸化膜（以下、ＩＴ
Ｏと記す）等の透明導電膜１０６を、フォトレジスト１
０７を用いたフォトリソグラフィー工程とＩＴＯウェッ
トエッチによって、画素電極８の形状にパターニングす
る。
ス等からなる透明絶縁基板１０１上に、スパッタリング
によって成膜したインジウム−すず酸化膜（以下、ＩＴ
Ｏと記す）等の透明導電膜１０６を、フォトレジスト１
０７を用いたフォトリソグラフィー工程とＩＴＯウェッ
トエッチによって、画素電極８の形状にパターニングす
る。
【０００４】図７は第２の工程を示すものであり、第１
の工程が終了した基板上に、スパッタリングにより成膜
したクロム（以下、Ｃｒと記す）等の金属膜１０２を、
フォトレジスト１０７を用いたフォトリソグラフィー工
程とＣｒウェットエッチによって、ボトムゲート電極１
とこれに接続されたゲートバスライン２およびコンタク
ト部１０の形状にパターニングする。
の工程が終了した基板上に、スパッタリングにより成膜
したクロム（以下、Ｃｒと記す）等の金属膜１０２を、
フォトレジスト１０７を用いたフォトリソグラフィー工
程とＣｒウェットエッチによって、ボトムゲート電極１
とこれに接続されたゲートバスライン２およびコンタク
ト部１０の形状にパターニングする。
【０００５】図８は第３の工程を示すものであり、第２
の工程が終了した基板上に、プラズマＣＶＤ（Chemical
Vapor Deposition ）法により成膜した窒化シリコン
（以下、ＳｉＮと記す）等の絶縁膜１０３、非結晶シリ
コン（以下、ａ−Ｓｉと記す）等の半導体膜１０４、ｎ
型非結晶シリコン（以下、ｎ+ ａ−Ｓｉと記す）等のｎ
型半導体膜１０４’を、フォトレジスト１０７を用いた
フォトリソグラフィー工程とｎ+ ａ−Ｓｉ／ａ−Ｓｉド
ライエッチによって、アイランド６の形状にパターニン
グする。
の工程が終了した基板上に、プラズマＣＶＤ（Chemical
Vapor Deposition ）法により成膜した窒化シリコン
（以下、ＳｉＮと記す）等の絶縁膜１０３、非結晶シリ
コン（以下、ａ−Ｓｉと記す）等の半導体膜１０４、ｎ
型非結晶シリコン（以下、ｎ+ ａ−Ｓｉと記す）等のｎ
型半導体膜１０４’を、フォトレジスト１０７を用いた
フォトリソグラフィー工程とｎ+ ａ−Ｓｉ／ａ−Ｓｉド
ライエッチによって、アイランド６の形状にパターニン
グする。
【０００６】図９は第４の工程を示すものであり、第３
の工程が終了した基板上に、フォトレジスト１０７を用
いたフォトリソグラフィー工程とＳｉＮドライエッチに
よって、コンタクトホール７を形成する。
の工程が終了した基板上に、フォトレジスト１０７を用
いたフォトリソグラフィー工程とＳｉＮドライエッチに
よって、コンタクトホール７を形成する。
【０００７】図１０は第５の工程を示すものであり、第
４の工程が終了した基板上に、スパッタリングにより成
膜したＣｒ等の金属膜１０２’を、フォトレジスト１０
７を用いたフォトリソグラフィー工程とＣｒウェットエ
ッチによって、ドレイン電極３とこれに接続されたドレ
インバスライン４およびソース電極５の形状にパターニ
ングする。
４の工程が終了した基板上に、スパッタリングにより成
膜したＣｒ等の金属膜１０２’を、フォトレジスト１０
７を用いたフォトリソグラフィー工程とＣｒウェットエ
ッチによって、ドレイン電極３とこれに接続されたドレ
インバスライン４およびソース電極５の形状にパターニ
ングする。
【０００８】図１１は第６の工程を示すものであり、第
５の工程が終了した基板のドレイン電極３とソース電極
５間のｎ+ ａ−Ｓｉをｎ+ ａ−Ｓｉドライエッチにより
除去（以下、チャネルエッチという）し、プラズマＣＶ
ＤによりＳｉＮ等の絶縁膜１０５を成膜した後、フォト
レジスト１０７を用いたフォトリソグラフィー工程とＳ
ｉＮドライエッチによって、コンタクトホール７’を形
成する。
５の工程が終了した基板のドレイン電極３とソース電極
５間のｎ+ ａ−Ｓｉをｎ+ ａ−Ｓｉドライエッチにより
除去（以下、チャネルエッチという）し、プラズマＣＶ
ＤによりＳｉＮ等の絶縁膜１０５を成膜した後、フォト
レジスト１０７を用いたフォトリソグラフィー工程とＳ
ｉＮドライエッチによって、コンタクトホール７’を形
成する。
【０００９】図１２は第７の工程を示すものであり、第
６の工程が終了した基板上に、スパッタリングにより成
膜したＣｒ等の金属膜１０２”を、フォトレジスト１０
７を用いたフォトリソグラフィー工程とＣｒウェットエ
ッチによって、トップゲート電極９の形状にパターニン
グする。
６の工程が終了した基板上に、スパッタリングにより成
膜したＣｒ等の金属膜１０２”を、フォトレジスト１０
７を用いたフォトリソグラフィー工程とＣｒウェットエ
ッチによって、トップゲート電極９の形状にパターニン
グする。
【００１０】以上をまとめると、第１の従来例の薄膜ト
ランジスタを製造するには、画素電極８のパターニン
グ工程、ボトムゲート電極１、ゲートバスライン２、
コンタクト部１０のパターニング工程、アイランド６
のパターニング工程、コンタクトホール７の形成工
程、ドレイン電極３、ドレインバスライン４、ソース
電極５のパターニング工程、コンタクトホール７’の
形成工程、トップゲート電極９のパターニング工程、
の７回ものフォトリソグラフィー工程が必要となる。こ
のように、フォトリソグラフィー工程の回数が多いと、
単にフォトマスク等の間接部材の使用量、露光装置等の
装置使用工数によるコストアップだけでなく、歩留まり
の低下なども起こり、製造コストが大幅にアップすると
いう問題点が生じる。
ランジスタを製造するには、画素電極８のパターニン
グ工程、ボトムゲート電極１、ゲートバスライン２、
コンタクト部１０のパターニング工程、アイランド６
のパターニング工程、コンタクトホール７の形成工
程、ドレイン電極３、ドレインバスライン４、ソース
電極５のパターニング工程、コンタクトホール７’の
形成工程、トップゲート電極９のパターニング工程、
の７回ものフォトリソグラフィー工程が必要となる。こ
のように、フォトリソグラフィー工程の回数が多いと、
単にフォトマスク等の間接部材の使用量、露光装置等の
装置使用工数によるコストアップだけでなく、歩留まり
の低下なども起こり、製造コストが大幅にアップすると
いう問題点が生じる。
【００１１】また、構造に起因する問題点として、ゲー
トバスライン２と画素電極８が絶縁膜を介さずに形成さ
れているため、ゲートバスライン２と画素電極８をオー
バーラップさせることができず、高開口率化に制限を与
えてしまう。
トバスライン２と画素電極８が絶縁膜を介さずに形成さ
れているため、ゲートバスライン２と画素電極８をオー
バーラップさせることができず、高開口率化に制限を与
えてしまう。
【００１２】そこで、第１の従来例の欠点を補う方法と
して、特開平５−５３１４７号公報には、より少ないフ
ォトリソグラフィー工程数で、かつ画素電極とゲートバ
スラインおよびドレインバスラインを絶縁膜によって層
分離し、デュアルゲート構造の薄膜トランジスタを作製
する製造方法（以下、第２の従来例という）が開示され
ている。
して、特開平５−５３１４７号公報には、より少ないフ
ォトリソグラフィー工程数で、かつ画素電極とゲートバ
スラインおよびドレインバスラインを絶縁膜によって層
分離し、デュアルゲート構造の薄膜トランジスタを作製
する製造方法（以下、第２の従来例という）が開示され
ている。
【００１３】図１３〜図１７は、第２の従来例のアクテ
ィブマトリクス型液晶表示装置を製造工程順に示すもの
である。なお、各図において、（ａ）は平面図、（ｂ）
は（ａ）におけるＡ−Ａ’線に沿う断面図、（ｃ）は
（ａ）におけるＢ−Ｂ’線に沿う断面図、である。
ィブマトリクス型液晶表示装置を製造工程順に示すもの
である。なお、各図において、（ａ）は平面図、（ｂ）
は（ａ）におけるＡ−Ａ’線に沿う断面図、（ｃ）は
（ａ）におけるＢ−Ｂ’線に沿う断面図、である。
【００１４】図１３は第１の工程を示すものであり、ガ
ラス等からなる透明絶縁基板１０１上に、スパッタリン
グによって成膜したＣｒ等の金属膜１０２を、フォトレ
ジスト１０７を用いたフォトリソグラフィー工程とＣｒ
ウェットエッチによって、ボトムゲート電極１とこれに
接続されたゲートバスライン２の形状にパターニングす
る。
ラス等からなる透明絶縁基板１０１上に、スパッタリン
グによって成膜したＣｒ等の金属膜１０２を、フォトレ
ジスト１０７を用いたフォトリソグラフィー工程とＣｒ
ウェットエッチによって、ボトムゲート電極１とこれに
接続されたゲートバスライン２の形状にパターニングす
る。
【００１５】図１４は第２の工程を示すものであり、第
１の工程が終了した基板上に、プラズマＣＶＤ法により
成膜したＳｉＮ等の絶縁膜１０３、ａ−Ｓｉ等の半導体
膜１０４、ｎ+ ａ−Ｓｉ等のｎ型半導体膜１０４’を、
フォトレジスト１０７を用いたフォトリソグラフィー工
程とｎ+ ａ−Ｓｉ／ａ−Ｓｉドライエッチによって、ア
イランド６の形状にパターニングする。
１の工程が終了した基板上に、プラズマＣＶＤ法により
成膜したＳｉＮ等の絶縁膜１０３、ａ−Ｓｉ等の半導体
膜１０４、ｎ+ ａ−Ｓｉ等のｎ型半導体膜１０４’を、
フォトレジスト１０７を用いたフォトリソグラフィー工
程とｎ+ ａ−Ｓｉ／ａ−Ｓｉドライエッチによって、ア
イランド６の形状にパターニングする。
【００１６】図１５は第３の工程を示すものであり、第
２の工程が終了した基板上に、スパッタリングにより成
膜したＣｒ等の金属膜１０２’を、フォトレジスト１０
７を用いたフォトリソグラフィー工程とＣｒウェットエ
ッチによって、ドレイン電極３、これに接続されたドレ
インバスライン４およびソース電極５の形状にパターニ
ングする。
２の工程が終了した基板上に、スパッタリングにより成
膜したＣｒ等の金属膜１０２’を、フォトレジスト１０
７を用いたフォトリソグラフィー工程とＣｒウェットエ
ッチによって、ドレイン電極３、これに接続されたドレ
インバスライン４およびソース電極５の形状にパターニ
ングする。
【００１７】図１６は第４の工程を示すものであり、第
３の工程が終了した基板に、チャネルエッチを施し、プ
ラズマＣＶＤによりＳｉＮ等の絶縁膜１０５を成膜した
後、フォトレジスト１０７を用いたフォトリソグラフィ
ー工程とＳｉＮドライエッチによって、コンタクトホー
ル７および画素電極形成予定地の開口部を形成する。
３の工程が終了した基板に、チャネルエッチを施し、プ
ラズマＣＶＤによりＳｉＮ等の絶縁膜１０５を成膜した
後、フォトレジスト１０７を用いたフォトリソグラフィ
ー工程とＳｉＮドライエッチによって、コンタクトホー
ル７および画素電極形成予定地の開口部を形成する。
【００１８】図１７は第５の工程を示すものであり、第
４の工程が終了した基板上に、スパッタリングにより成
膜したＩＴＯ等の透明導電膜１０６を、フォトレジスト
１０７を用いたフォトリソグラフィー工程とＩＴＯウェ
ットエッチによって、画素電極８およびトップゲート電
極９の形状にパターニングする。
４の工程が終了した基板上に、スパッタリングにより成
膜したＩＴＯ等の透明導電膜１０６を、フォトレジスト
１０７を用いたフォトリソグラフィー工程とＩＴＯウェ
ットエッチによって、画素電極８およびトップゲート電
極９の形状にパターニングする。
【００１９】
【発明が解決しようとする課題】しかしながら、上記従
来例にはそれぞれ次のような問題点があった。第１の問
題点は、第１の従来例（特開平２−３０４５３２号公
報）の場合、コストが高くなる。その理由は、第１の従
来例の薄膜トランジスタを製造するには、画素電極の
パターニング工程、ボトムゲート電極、ゲートバスラ
イン、コンタクト部のパターニング工程、アイランド
のパターニング工程、コンタクトホールの形成工程、
ドレイン電極、ドレインバスライン、ソース電極のパ
ターニング工程、コンタクトホールの形成工程、ト
ップゲート電極のパターニング工程、の７回のフォトリ
ソグラフィー工程が必要となるからである。そして、こ
のようにフォトリソグラフィー工程の回数が多いと、単
にフォトマスク等の間接部材の使用量、露光装置等の装
置使用工数によるコストアップだけでなく、歩留まりの
低下なども起こり、製造コストが大幅にアップするため
である。
来例にはそれぞれ次のような問題点があった。第１の問
題点は、第１の従来例（特開平２−３０４５３２号公
報）の場合、コストが高くなる。その理由は、第１の従
来例の薄膜トランジスタを製造するには、画素電極の
パターニング工程、ボトムゲート電極、ゲートバスラ
イン、コンタクト部のパターニング工程、アイランド
のパターニング工程、コンタクトホールの形成工程、
ドレイン電極、ドレインバスライン、ソース電極のパ
ターニング工程、コンタクトホールの形成工程、ト
ップゲート電極のパターニング工程、の７回のフォトリ
ソグラフィー工程が必要となるからである。そして、こ
のようにフォトリソグラフィー工程の回数が多いと、単
にフォトマスク等の間接部材の使用量、露光装置等の装
置使用工数によるコストアップだけでなく、歩留まりの
低下なども起こり、製造コストが大幅にアップするため
である。
【００２０】第２の問題点は、第１の従来例の場合、液
晶表示装置としての高開口率化に制限を受けることであ
る。その理由は、ゲートバスラインと画素電極が絶縁膜
を介さずに形成されているため、ゲートバスラインと画
素電極をオーバーラップさせる構造にできないからであ
る。
晶表示装置としての高開口率化に制限を受けることであ
る。その理由は、ゲートバスラインと画素電極が絶縁膜
を介さずに形成されているため、ゲートバスラインと画
素電極をオーバーラップさせる構造にできないからであ
る。
【００２１】第３の問題点は、第２の従来例の場合、ト
ップゲート電極の段切れが起きやすいということであ
る。その理由は、第２の従来例は逆スタガー構造であ
り、チャネルエッチのバラツキマージンのため、アイラ
ンドとなる半導体膜を数千Åまで厚くする必要がある。
そのため、アイランドの段差によってトップゲート電極
が大きな段差を持つ構造となるため、トップゲート電極
の段切れが起こりやすくなる。なお、ＩＴＯはウェット
エッチによる加工性が悪く、１０００Å以上の膜厚にす
ることは困難である。
ップゲート電極の段切れが起きやすいということであ
る。その理由は、第２の従来例は逆スタガー構造であ
り、チャネルエッチのバラツキマージンのため、アイラ
ンドとなる半導体膜を数千Åまで厚くする必要がある。
そのため、アイランドの段差によってトップゲート電極
が大きな段差を持つ構造となるため、トップゲート電極
の段切れが起こりやすくなる。なお、ＩＴＯはウェット
エッチによる加工性が悪く、１０００Å以上の膜厚にす
ることは困難である。
【００２２】第４の問題点は、第２の従来例の場合、ト
ランジスタ性能が光の影響を受けやすいということであ
る。その理由は、第２の従来例はトップゲート電極に透
明導電膜を使用しているため、トランジスタの上方が遮
光されない構造となっている。そのため、トランジスタ
上方からの光により、トランジスタオフ時のリーク電流
が大きくなってしまうからである。
ランジスタ性能が光の影響を受けやすいということであ
る。その理由は、第２の従来例はトップゲート電極に透
明導電膜を使用しているため、トランジスタの上方が遮
光されない構造となっている。そのため、トランジスタ
上方からの光により、トランジスタオフ時のリーク電流
が大きくなってしまうからである。
【００２３】第５の問題点は、第２の従来例の場合、ド
レインバスラインの断線が発生しやすいということであ
る。その理由は、第２の従来例ではドレインバスライン
の形成工程がアイランド形成工程の後、すなわち、パー
ティクル発生量の多いプラズマＣＶＤ工程の後だからで
ある。そのため、プラズマＣＶＤ工程中に付着したパー
ティクルによって特にドレインバスラインの断線が発生
しやすくなる。
レインバスラインの断線が発生しやすいということであ
る。その理由は、第２の従来例ではドレインバスライン
の形成工程がアイランド形成工程の後、すなわち、パー
ティクル発生量の多いプラズマＣＶＤ工程の後だからで
ある。そのため、プラズマＣＶＤ工程中に付着したパー
ティクルによって特にドレインバスラインの断線が発生
しやすくなる。
【００２４】本発明は、上記の課題を解決するためにな
されたものであって、デュアルゲート構造の薄膜トラン
ジスタをスイッチング素子としたアクティブマトリクス
型液晶表示装置およびその製造方法において、フォトリ
ソグラフィー工程の数を増加させることなく、薄膜トラ
ンジスタの構造を改善することにより歩留まりおよび性
能の向上を図ることを目的とする。
されたものであって、デュアルゲート構造の薄膜トラン
ジスタをスイッチング素子としたアクティブマトリクス
型液晶表示装置およびその製造方法において、フォトリ
ソグラフィー工程の数を増加させることなく、薄膜トラ
ンジスタの構造を改善することにより歩留まりおよび性
能の向上を図ることを目的とする。
【００２５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のアクティブマトリクス型液晶表示装置
は、絶縁基板上に形成されたボトムゲート電極およびこ
れに接続されたゲートバスラインと、これらボトムゲー
ト電極、ゲートバスラインを覆う第１の絶縁膜と、第１
の絶縁膜上に形成されたドレイン電極およびこれに接続
されたドレインバスラインおよびソース電極と、ドレイ
ン電極およびソース電極の少なくとも一部と重なるよう
に下層側から半導体膜と第２の絶縁膜で形成されたアイ
ランドと、アイランドを覆う第３の絶縁膜と、第３の絶
縁膜上に形成された透明導電膜からなるトップゲート電
極および画素電極、を有してなり、ボトムゲート電極と
トップゲート電極がコンタクトホールを介して電気的に
接続されるとともに、ソース電極と画素電極がコンタク
トホールを介して電気的に接続されたことを特徴とする
ものである。
めに、本発明のアクティブマトリクス型液晶表示装置
は、絶縁基板上に形成されたボトムゲート電極およびこ
れに接続されたゲートバスラインと、これらボトムゲー
ト電極、ゲートバスラインを覆う第１の絶縁膜と、第１
の絶縁膜上に形成されたドレイン電極およびこれに接続
されたドレインバスラインおよびソース電極と、ドレイ
ン電極およびソース電極の少なくとも一部と重なるよう
に下層側から半導体膜と第２の絶縁膜で形成されたアイ
ランドと、アイランドを覆う第３の絶縁膜と、第３の絶
縁膜上に形成された透明導電膜からなるトップゲート電
極および画素電極、を有してなり、ボトムゲート電極と
トップゲート電極がコンタクトホールを介して電気的に
接続されるとともに、ソース電極と画素電極がコンタク
トホールを介して電気的に接続されたことを特徴とする
ものである。
【００２６】また、本発明のアクティブマトリクス型液
晶表示装置の製造方法は、絶縁基板上に導電膜を成膜し
た後、この導電膜をパターニングすることにより、ボト
ムゲート電極およびこれに接続されたゲートバスライン
を形成する工程と、これらボトムゲート電極、ゲートバ
スラインを覆う第１の絶縁膜を成膜する工程と、第１の
絶縁膜上に導電膜を成膜した後、この導電膜をパターニ
ングすることにより、ドレイン電極およびこれに接続さ
れたドレインバスラインおよびソース電極を形成する工
程と、ドレイン電極およびソース電極上に半導体膜、第
２の絶縁膜を順次成膜した後、これら半導体膜、第２の
絶縁膜をパターニングすることにより、ドレイン電極お
よびソース電極の少なくとも一部と重なるアイランドを
形成する工程と、アイランドを覆う第３の絶縁膜を成膜
する工程と、第３の絶縁膜およびその下の絶縁膜をパタ
ーニングすることにより、ボトムゲート電極−トップゲ
ート電極導通用コンタクトホールおよびソース電極−画
素電極導通用コンタクトホールを同時に形成する工程
と、第３の絶縁膜上に透明導電膜を成膜した後、この透
明導電膜をパターニングすることにより、ボトムゲート
電極と電気的に接続されたトップゲート電極およびソー
ス電極と電気的に接続された画素電極を形成する工程、
を有することを特徴とするものである。そして、上記の
製造方法において、前記半導体膜、第２の絶縁膜の成膜
を行う際に、ホスフィンプラズマ処理およびプラズマＣ
ＶＤ法を用いることができる。
晶表示装置の製造方法は、絶縁基板上に導電膜を成膜し
た後、この導電膜をパターニングすることにより、ボト
ムゲート電極およびこれに接続されたゲートバスライン
を形成する工程と、これらボトムゲート電極、ゲートバ
スラインを覆う第１の絶縁膜を成膜する工程と、第１の
絶縁膜上に導電膜を成膜した後、この導電膜をパターニ
ングすることにより、ドレイン電極およびこれに接続さ
れたドレインバスラインおよびソース電極を形成する工
程と、ドレイン電極およびソース電極上に半導体膜、第
２の絶縁膜を順次成膜した後、これら半導体膜、第２の
絶縁膜をパターニングすることにより、ドレイン電極お
よびソース電極の少なくとも一部と重なるアイランドを
形成する工程と、アイランドを覆う第３の絶縁膜を成膜
する工程と、第３の絶縁膜およびその下の絶縁膜をパタ
ーニングすることにより、ボトムゲート電極−トップゲ
ート電極導通用コンタクトホールおよびソース電極−画
素電極導通用コンタクトホールを同時に形成する工程
と、第３の絶縁膜上に透明導電膜を成膜した後、この透
明導電膜をパターニングすることにより、ボトムゲート
電極と電気的に接続されたトップゲート電極およびソー
ス電極と電気的に接続された画素電極を形成する工程、
を有することを特徴とするものである。そして、上記の
製造方法において、前記半導体膜、第２の絶縁膜の成膜
を行う際に、ホスフィンプラズマ処理およびプラズマＣ
ＶＤ法を用いることができる。
【００２７】高開口率かつ製造プロセス短縮を実現する
ためには、液晶表示装置の基本構造として、画素電極を
最上層に形成することが有効である。さらに、トランジ
スタのオン電流の増大、オフ電流の低減のためには、デ
ュアルゲート構造にすることが有効である。よって、ト
ップゲート電極に画素電極と同じ薄いＩＴＯ等の透明導
電膜を用いていかに歩留まり良く薄膜トランジスタを形
成し、特性を確保するかということが技術のポイントと
なる。そこで、以下に、本発明の構成でいかにしてこの
目的が達成できるかについて述べる。
ためには、液晶表示装置の基本構造として、画素電極を
最上層に形成することが有効である。さらに、トランジ
スタのオン電流の増大、オフ電流の低減のためには、デ
ュアルゲート構造にすることが有効である。よって、ト
ップゲート電極に画素電極と同じ薄いＩＴＯ等の透明導
電膜を用いていかに歩留まり良く薄膜トランジスタを形
成し、特性を確保するかということが技術のポイントと
なる。そこで、以下に、本発明の構成でいかにしてこの
目的が達成できるかについて述べる。
【００２８】本発明における薄膜トランジスタは基本的
に順スタガー構造であるため、アイランドとなる半導体
膜の膜厚を数百Åまで薄くすることができる。このた
め、アイランドの段差に起因するトップゲートの断線を
防止し、歩留まりを向上することができる。
に順スタガー構造であるため、アイランドとなる半導体
膜の膜厚を数百Åまで薄くすることができる。このた
め、アイランドの段差に起因するトップゲートの断線を
防止し、歩留まりを向上することができる。
【００２９】ところで、通常、半導体膜に光が照射され
た場合、ホールと電子が発生し、トランジスタオフ時の
リーク電流の原因となる。しかしながら、半導体膜の膜
厚が薄くなった場合、フロントチャネルとバックチャネ
ルの距離が近づき、光により発生するホールおよび電子
が、バックチャネル部の欠陥と再結合するため、消滅す
る。そのため、光によるトランジスタオフ時のリーク電
流の増大が防止でき、トランジスタ上に遮光膜がなくて
も正常なトランジスタ特性を保つことが可能となる。さ
らに、デュアルゲート構造であるため、半導体膜全体を
反転させることによるリーク電流の低減も期待できる。
た場合、ホールと電子が発生し、トランジスタオフ時の
リーク電流の原因となる。しかしながら、半導体膜の膜
厚が薄くなった場合、フロントチャネルとバックチャネ
ルの距離が近づき、光により発生するホールおよび電子
が、バックチャネル部の欠陥と再結合するため、消滅す
る。そのため、光によるトランジスタオフ時のリーク電
流の増大が防止でき、トランジスタ上に遮光膜がなくて
も正常なトランジスタ特性を保つことが可能となる。さ
らに、デュアルゲート構造であるため、半導体膜全体を
反転させることによるリーク電流の低減も期待できる。
【００３０】また、本発明の製造方法では、ゲートバス
ラインおよびドレインバスラインをパーティクル発生量
の多いプラズマＣＶＤ工程の前に形成している。そのた
め、プラズマＣＶＤ工程でのパーティクル起因のバスラ
イン断線がなくなり、バスライン断線率が大幅に低減す
る。その結果、歩留まりが向上するという効果も得られ
る。
ラインおよびドレインバスラインをパーティクル発生量
の多いプラズマＣＶＤ工程の前に形成している。そのた
め、プラズマＣＶＤ工程でのパーティクル起因のバスラ
イン断線がなくなり、バスライン断線率が大幅に低減す
る。その結果、歩留まりが向上するという効果も得られ
る。
【００３１】
【発明の実施の形態】以下、本発明の一実施の形態を図
１〜図５を参照して説明する。図１〜図５は、本実施の
形態であるデュアルゲート構造の薄膜トランジスタをス
イッチング素子としたアクティブマトリクス基板回路
（アクティブマトリクス型液晶表示装置）の一部を製造
工程順に示すものである。なお、各図において、（ａ）
は平面図、（ｂ）は（ａ）におけるＡ−Ａ’線に沿う断
面図、（ｃ）は（ａ）におけるＢ−Ｂ’線に沿う断面
図、である。
１〜図５を参照して説明する。図１〜図５は、本実施の
形態であるデュアルゲート構造の薄膜トランジスタをス
イッチング素子としたアクティブマトリクス基板回路
（アクティブマトリクス型液晶表示装置）の一部を製造
工程順に示すものである。なお、各図において、（ａ）
は平面図、（ｂ）は（ａ）におけるＡ−Ａ’線に沿う断
面図、（ｃ）は（ａ）におけるＢ−Ｂ’線に沿う断面
図、である。
【００３２】図１は第１の工程を示すものであり、ガラ
ス基板等からなる透明絶縁基板１０１上に、スパッタリ
ングによってＣｒ等からなる膜厚１５００Åの金属膜１
０２（導電膜）を成膜した後、フォトレジスト１０７を
用いたフォトリソグラフィー工程とＣｒウェットエッチ
によりパターニングし、ボトムゲート電極１とこれに接
続されたゲートバスライン２を形成する。
ス基板等からなる透明絶縁基板１０１上に、スパッタリ
ングによってＣｒ等からなる膜厚１５００Åの金属膜１
０２（導電膜）を成膜した後、フォトレジスト１０７を
用いたフォトリソグラフィー工程とＣｒウェットエッチ
によりパターニングし、ボトムゲート電極１とこれに接
続されたゲートバスライン２を形成する。
【００３３】図２は第２の工程を示すものであり、第１
の工程が終了した基板上に、常圧ＣＶＤ法により酸化シ
リコン等からなる膜厚３０００Åの絶縁膜１０３（第１
の絶縁膜）を成膜した後、スパッタリングによりＣｒ等
からなる膜厚１５００Åの金属膜１０２’（導電膜）を
形成し、フォトレジスト１０７を用いたフォトリソグラ
フィー工程とＣｒウェットエッチによりパターニング
し、ドレイン電極３とこれに接続されたドレインバスラ
イン４およびソース電極５を形成する。
の工程が終了した基板上に、常圧ＣＶＤ法により酸化シ
リコン等からなる膜厚３０００Åの絶縁膜１０３（第１
の絶縁膜）を成膜した後、スパッタリングによりＣｒ等
からなる膜厚１５００Åの金属膜１０２’（導電膜）を
形成し、フォトレジスト１０７を用いたフォトリソグラ
フィー工程とＣｒウェットエッチによりパターニング
し、ドレイン電極３とこれに接続されたドレインバスラ
イン４およびソース電極５を形成する。
【００３４】図３は第３の工程を示すものであり、第２
の工程が終了した基板上に、ホスフィン（ＰＨ3 ）プラ
ズマ処理およびプラズマＣＶＤ法によりａ−Ｓｉ等から
なる膜厚５００Åの半導体膜１０４、ＳｉＮ等からなる
膜厚５００Åの絶縁膜１０５（第２の絶縁膜）を成膜
し、フォトレジスト１０７を用いたフォトリソグラフィ
ー工程とＳｉＮ／ａ−Ｓｉドライエッチによりパターニ
ングし、アイランド６を形成する。
の工程が終了した基板上に、ホスフィン（ＰＨ3 ）プラ
ズマ処理およびプラズマＣＶＤ法によりａ−Ｓｉ等から
なる膜厚５００Åの半導体膜１０４、ＳｉＮ等からなる
膜厚５００Åの絶縁膜１０５（第２の絶縁膜）を成膜
し、フォトレジスト１０７を用いたフォトリソグラフィ
ー工程とＳｉＮ／ａ−Ｓｉドライエッチによりパターニ
ングし、アイランド６を形成する。
【００３５】図４は第４の工程を示すものであり、第３
の工程が終了した基板上に、プラズマＣＶＤ法によりＳ
ｉＮ等からなる膜厚２５００Åの絶縁膜１０５’（第３
の絶縁膜）を成膜した後、フォトレジスト１０７を用い
たフォトリソグラフィー工程とＳｉＮドライエッチによ
ってパターニングし、ボトムゲート電極１と次工程で形
成するトップゲート電極、ソース電極５と次工程で形成
する画素電極をそれぞれ導通させるためのコンタクトホ
ール７、７を形成する。
の工程が終了した基板上に、プラズマＣＶＤ法によりＳ
ｉＮ等からなる膜厚２５００Åの絶縁膜１０５’（第３
の絶縁膜）を成膜した後、フォトレジスト１０７を用い
たフォトリソグラフィー工程とＳｉＮドライエッチによ
ってパターニングし、ボトムゲート電極１と次工程で形
成するトップゲート電極、ソース電極５と次工程で形成
する画素電極をそれぞれ導通させるためのコンタクトホ
ール７、７を形成する。
【００３６】図５は第５の工程を示すものであり、第４
の工程が終了した基板上に、スパッタリングによりＩＴ
Ｏ等の膜厚５００Åの透明導電膜１０６を成膜した後、
フォトレジスト１０７を用いたフォトリソグラフィー工
程とＩＴＯウェットエッチによってパターニングし、コ
ンタクトホール７を介してソース電極５と電気的に接続
された画素電極８、およびコンタクトホール７を介して
ボトムゲート電極１と電気的に接続されたトップゲート
電極９を形成する。
の工程が終了した基板上に、スパッタリングによりＩＴ
Ｏ等の膜厚５００Åの透明導電膜１０６を成膜した後、
フォトレジスト１０７を用いたフォトリソグラフィー工
程とＩＴＯウェットエッチによってパターニングし、コ
ンタクトホール７を介してソース電極５と電気的に接続
された画素電極８、およびコンタクトホール７を介して
ボトムゲート電極１と電気的に接続されたトップゲート
電極９を形成する。
【００３７】このように、本実施の形態によれば、ボ
トムゲート電極１、ゲートバスライン２のパターニング
工程、ドレイン電極３、ドレインバスライン４、ソー
ス電極５のパターニング工程、アイランド６のパター
ニング工程、コンタクトホール７の形成工程、画素
電極８、トップゲート電極９のパターニング工程、の５
回のフォトリソグラフィー工程で薄膜トランジスタを製
造することが可能になる。したがって、従来例１の場合
に比べて、フォトリソグラフィー工程の回数が減り、フ
ォトマスク等の間接部材の使用量、露光装置等の装置使
用工数の低減、歩留まりの向上等の結果、製造コストを
低減することができる。
トムゲート電極１、ゲートバスライン２のパターニング
工程、ドレイン電極３、ドレインバスライン４、ソー
ス電極５のパターニング工程、アイランド６のパター
ニング工程、コンタクトホール７の形成工程、画素
電極８、トップゲート電極９のパターニング工程、の５
回のフォトリソグラフィー工程で薄膜トランジスタを製
造することが可能になる。したがって、従来例１の場合
に比べて、フォトリソグラフィー工程の回数が減り、フ
ォトマスク等の間接部材の使用量、露光装置等の装置使
用工数の低減、歩留まりの向上等の結果、製造コストを
低減することができる。
【００３８】また、本実施の形態の薄膜トランジスタの
構造は、従来例１の構造と異なり、ゲートバスライン２
と画素電極８が絶縁膜１０３を介して形成されているた
め、ゲートバスライン２と画素電極８をオーバーラップ
させることができ、高開口率化を図ることができる。
構造は、従来例１の構造と異なり、ゲートバスライン２
と画素電極８が絶縁膜１０３を介して形成されているた
め、ゲートバスライン２と画素電極８をオーバーラップ
させることができ、高開口率化を図ることができる。
【００３９】そして、順スタガー構造であるから、アイ
ランド６となる半導体膜１０４を数百Åまで薄くするこ
とができる（本実施の形態では５００Å）ため、トップ
ゲート電極９の段差が従来より小さくなり、トップゲー
ト電極９の段切れが発生する確率が低減する。また、ゲ
ートバスライン２、ドレインバスライン４をパーティク
ル発生量の多いプラズマＣＶＤ工程の前に形成している
ため、このパーティクルに起因するバスライン断線の発
生も抑えられる。その結果、歩留まりの向上を図ること
ができる。本実施の形態の製造方法を用いて４００枚の
液晶パネルを実際に試作してみたところ、トップゲート
電極の段切れの発生は全くなく、ゲートバスライン、ド
レインバスラインの断線はそれぞれ２パネル、４パネル
であり、従来の２〜４％の不良発生率に比べて充分に低
減できたことが確認された。
ランド６となる半導体膜１０４を数百Åまで薄くするこ
とができる（本実施の形態では５００Å）ため、トップ
ゲート電極９の段差が従来より小さくなり、トップゲー
ト電極９の段切れが発生する確率が低減する。また、ゲ
ートバスライン２、ドレインバスライン４をパーティク
ル発生量の多いプラズマＣＶＤ工程の前に形成している
ため、このパーティクルに起因するバスライン断線の発
生も抑えられる。その結果、歩留まりの向上を図ること
ができる。本実施の形態の製造方法を用いて４００枚の
液晶パネルを実際に試作してみたところ、トップゲート
電極の段切れの発生は全くなく、ゲートバスライン、ド
レインバスラインの断線はそれぞれ２パネル、４パネル
であり、従来の２〜４％の不良発生率に比べて充分に低
減できたことが確認された。
【００４０】さらに、本実施の形態の構造では、トップ
ゲート電極９も画素電極８と同一のＩＴＯ等の透明導電
膜１０６で形成されるためトランジスタが遮光されない
ものの、アイランド６の半導体膜１０４を薄くしたこと
の作用によって、トランジスタオフ時のリーク電流が抑
えられ、光の影響を受けにくい安定したトランジスタ性
能を発揮することができる。
ゲート電極９も画素電極８と同一のＩＴＯ等の透明導電
膜１０６で形成されるためトランジスタが遮光されない
ものの、アイランド６の半導体膜１０４を薄くしたこと
の作用によって、トランジスタオフ時のリーク電流が抑
えられ、光の影響を受けにくい安定したトランジスタ性
能を発揮することができる。
【００４１】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば薄膜トランジスタに用いる各膜の種類や膜厚、各工
程の製造条件等に関しては、本実施の形態で示したもの
に限らず、適宜採用することが可能である。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば薄膜トランジスタに用いる各膜の種類や膜厚、各工
程の製造条件等に関しては、本実施の形態で示したもの
に限らず、適宜採用することが可能である。
【００４２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果が得られる。第１の効果は、ト
ップゲート電極の断線を低減することができ、歩留まり
が向上する。その理由は、順スタガー構造とすることに
より、アイランドとなる半導体膜の膜厚を数百Å程度ま
で薄くすることができるためである。
よれば、次のような効果が得られる。第１の効果は、ト
ップゲート電極の断線を低減することができ、歩留まり
が向上する。その理由は、順スタガー構造とすることに
より、アイランドとなる半導体膜の膜厚を数百Å程度ま
で薄くすることができるためである。
【００４３】第２の効果は、光によるトランジスタ性能
への影響が低減できることである。この理由も第１の効
果の場合と同様、順スタガー構造とすることにより、ア
イランドとなる半導体膜の膜厚を数百Å程度まで薄くす
ることができるためである。通常、半導体膜に光が照射
された場合、ホールと電子が発生し、トランジスタオフ
時のリーク電流の原因となる。しかしながら、半導体膜
の膜厚が薄くなった場合、フロントチャネルとバックチ
ャネルの距離が近づき、光により発生するホールおよび
電子が、バックチャネル部の欠陥と再結合するため、消
滅する。そのため、光によるトランジスタオフ時のリー
ク電流の増大が防止できる。
への影響が低減できることである。この理由も第１の効
果の場合と同様、順スタガー構造とすることにより、ア
イランドとなる半導体膜の膜厚を数百Å程度まで薄くす
ることができるためである。通常、半導体膜に光が照射
された場合、ホールと電子が発生し、トランジスタオフ
時のリーク電流の原因となる。しかしながら、半導体膜
の膜厚が薄くなった場合、フロントチャネルとバックチ
ャネルの距離が近づき、光により発生するホールおよび
電子が、バックチャネル部の欠陥と再結合するため、消
滅する。そのため、光によるトランジスタオフ時のリー
ク電流の増大が防止できる。
【００４４】第３の効果は、ゲートバスラインおよびド
レインバスライン断線率を低減することができ、歩留ま
りが向上する。その理由は、ゲートバスラインおよびド
レインバスラインをパーティクル発生量の多いプラズマ
ＣＶＤ工程の前に形成している。したがって、プラズマ
ＣＶＤ工程でのパーティクルに起因するバスライン断線
がなくなるためである。
レインバスライン断線率を低減することができ、歩留ま
りが向上する。その理由は、ゲートバスラインおよびド
レインバスラインをパーティクル発生量の多いプラズマ
ＣＶＤ工程の前に形成している。したがって、プラズマ
ＣＶＤ工程でのパーティクルに起因するバスライン断線
がなくなるためである。
【００４５】本発明においてはこれらの効果を奏するこ
とができ、その結果、アクティブマトリクス型液晶表示
装置における歩留まりの向上、特性の向上、製造コスト
の低減を実現することができる。
とができ、その結果、アクティブマトリクス型液晶表示
装置における歩留まりの向上、特性の向上、製造コスト
の低減を実現することができる。
【図面の簡単な説明】
【図１】 本発明の一実施の形態のアクティブマトリク
ス型液晶表示装置の製造方法において、（ａ）第１の工
程時の状態を示す平面図、（ｂ）（ａ）のＡ−Ａ’線に
沿う断面図、（ｃ）（ａ）のＢ−Ｂ’線に沿う断面図、
である。
ス型液晶表示装置の製造方法において、（ａ）第１の工
程時の状態を示す平面図、（ｂ）（ａ）のＡ−Ａ’線に
沿う断面図、（ｃ）（ａ）のＢ−Ｂ’線に沿う断面図、
である。
【図２】 同、（ａ）第２の工程時の状態を示す平面
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
【図３】 同、（ａ）第３の工程時の状態を示す平面
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
【図４】 同、（ａ）第４の工程時の状態を示す平面
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
【図５】 同、（ａ）第５の工程時の状態を示す平面
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
【図６】 第１の従来例のアクティブマトリクス型液晶
表示装置の製造方法において、（ａ）第１の工程時の状
態を示す平面図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面
図、（ｃ）（ａ）のＢ−Ｂ’線に沿う断面図、である。
表示装置の製造方法において、（ａ）第１の工程時の状
態を示す平面図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面
図、（ｃ）（ａ）のＢ−Ｂ’線に沿う断面図、である。
【図７】 同、（ａ）第２の工程時の状態を示す平面
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
【図８】 同、（ａ）第３の工程時の状態を示す平面
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
【図９】 同、（ａ）第４の工程時の状態を示す平面
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
【図１０】 同、（ａ）第５の工程時の状態を示す平面
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
【図１１】 同、（ａ）第６の工程時の状態を示す平面
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
【図１２】 同、（ａ）第７の工程時の状態を示す平面
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
【図１３】 第２の従来例のアクティブマトリクス型液
晶表示装置の製造方法において、（ａ）第１の工程時の
状態を示す平面図、（ｂ）（ａ）のＡ−Ａ’線に沿う断
面図、（ｃ）（ａ）のＢ−Ｂ’線に沿う断面図、であ
る。
晶表示装置の製造方法において、（ａ）第１の工程時の
状態を示す平面図、（ｂ）（ａ）のＡ−Ａ’線に沿う断
面図、（ｃ）（ａ）のＢ−Ｂ’線に沿う断面図、であ
る。
【図１４】 同、（ａ）第２の工程時の状態を示す平面
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
【図１５】 同、（ａ）第３の工程時の状態を示す平面
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
【図１６】 同、（ａ）第４の工程時の状態を示す平面
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
【図１７】 同、（ａ）第５の工程時の状態を示す平面
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
図、（ｂ）（ａ）のＡ−Ａ’線に沿う断面図、（ｃ）
（ａ）のＢ−Ｂ’線に沿う断面図、である。
１ ボトムゲート電極 ２ ゲートバスライン ３ ドレイン電極 ４ ドレインバスライン ５ ソース電極 ６ アイランド ７，７’ コンタクトホール ８ 画素電極 ９ トップゲート電極 １０ コンタクト部 １０１ 絶縁基板 １０２ 金属膜（ボトムゲート用、導電膜） １０２’金属膜（ソース・ドレイン用、導電膜） １０２”金属膜（トップゲート用、導電膜） １０３ 絶縁膜（ボトムゲート絶縁膜、第１の絶縁膜） １０４ 半導体膜 １０４’ｎ型半導体膜 １０５ 絶縁膜（１stトップゲート絶縁膜、第２の絶縁
膜） １０５’絶縁膜（２ndトップゲート絶縁膜、第３の絶縁
膜） １０６ 透明導電膜 １０７ フォトレジスト
膜） １０５’絶縁膜（２ndトップゲート絶縁膜、第３の絶縁
膜） １０６ 透明導電膜 １０７ フォトレジスト
Claims (3)
- 【請求項１】 デュアルゲート構造の薄膜トランジスタ
をスイッチング素子としたアクティブマトリクス型液晶
表示装置であって、 絶縁基板上に形成されたボトムゲート電極および該ボト
ムゲート電極に接続されたゲートバスラインと、 これらボトムゲート電極、ゲートバスラインを覆う第１
の絶縁膜と、 該第１の絶縁膜上に形成されたドレイン電極および該ド
レイン電極に接続されたドレインバスラインおよびソー
ス電極と、 前記ドレイン電極およびソース電極の少なくとも一部と
重なるように下層側から半導体膜と第２の絶縁膜で形成
されたアイランドと、 該アイランドを覆う第３の絶縁膜と、 該第３の絶縁膜上に形成された透明導電膜からなるトッ
プゲート電極および画素電極、を有してなり、 前記ボトムゲート電極と前記トップゲート電極がコンタ
クトホールを介して電気的に接続されるとともに、前記
ソース電極と前記画素電極がコンタクトホールを介して
電気的に接続されたことを特徴とするアクティブマトリ
クス型液晶表示装置。 - 【請求項２】 デュアルゲート構造の薄膜トランジスタ
をスイッチング素子としたアクティブマトリクス型液晶
表示装置の製造方法であって、 絶縁基板上に導電膜を成膜した後、該導電膜をパターニ
ングすることにより、ボトムゲート電極および該ボトム
ゲート電極に接続されたゲートバスラインを形成する工
程と、 これらボトムゲート電極、ゲートバスラインを覆う第１
の絶縁膜を成膜する工程と、 該第１の絶縁膜上に導電膜を成膜した後、該導電膜をパ
ターニングすることにより、ドレイン電極および該ドレ
イン電極に接続されたドレインバスラインおよびソース
電極を形成する工程と、 前記ドレイン電極およびソース電極上に半導体膜、第２
の絶縁膜を順次成膜した後、これら半導体膜、第２の絶
縁膜をパターニングすることにより、前記ドレイン電極
およびソース電極の少なくとも一部と重なるアイランド
を形成する工程と、 該アイランドを覆う第３の絶縁膜を成膜する工程と、 該第３の絶縁膜およびその下の絶縁膜をパターニングす
ることにより、ボトムゲート電極−トップゲート電極導
通用コンタクトホールおよびソース電極−画素電極導通
用コンタクトホールを同時に形成する工程と、 前記第３の絶縁膜上に透明導電膜を成膜した後、該透明
導電膜をパターニングすることにより、前記ボトムゲー
ト電極と電気的に接続されたトップゲート電極および前
記ソース電極と電気的に接続された画素電極を形成する
工程、 を有することを特徴とするアクティブマトリクス型液晶
表示装置の製造方法。 - 【請求項３】 請求項２に記載のアクティブマトリクス
型液晶表示装置の製造方法において、 前記半導体膜、第２の絶縁膜の成膜を行う際に、ホスフ
ィンプラズマ処理およびプラズマＣＶＤ法を用いること
を特徴とするアクティブマトリクス型液晶表示装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9096110A JPH10290012A (ja) | 1997-04-14 | 1997-04-14 | アクティブマトリクス型液晶表示装置およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9096110A JPH10290012A (ja) | 1997-04-14 | 1997-04-14 | アクティブマトリクス型液晶表示装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10290012A true JPH10290012A (ja) | 1998-10-27 |
Family
ID=14156260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9096110A Pending JPH10290012A (ja) | 1997-04-14 | 1997-04-14 | アクティブマトリクス型液晶表示装置およびその製造方法 |
Country Status (1)
| Country | Link |
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