JP3415712B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
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Description
【０００１】
【発明の属する技術分野】本発明は、高集積化・低コス
トが要求される容量・抵抗・トランジスタ混載の半導体
装置に関するものである。
トが要求される容量・抵抗・トランジスタ混載の半導体
装置に関するものである。
【０００２】
【従来の技術】従来より、ＭＯＳ型トランジスタに加え
て容量素子や抵抗素子が混載された半導体装置（アナロ
グディジタル混載）においては、通常のＭＯＳ型トラン
ジスタを形成するための製造工程（ディジタル）に、容
量素子や抵抗素子（アナログ）の製造工程を付加する形
の製造工程で実現される。その場合、容量素子の占める
面積を低減するために、単位面積当たりの容量値が大き
い容量素子を形成することが望ましい。
て容量素子や抵抗素子が混載された半導体装置（アナロ
グディジタル混載）においては、通常のＭＯＳ型トラン
ジスタを形成するための製造工程（ディジタル）に、容
量素子や抵抗素子（アナログ）の製造工程を付加する形
の製造工程で実現される。その場合、容量素子の占める
面積を低減するために、単位面積当たりの容量値が大き
い容量素子を形成することが望ましい。
【０００３】ここで、従来のＭＯＳトランジスタと２層
ポリシリコン型容量素子とを混載した半導体装置の構造
および製造工程について説明する。図８ａ〜図８ｃは、
ｎチャネル型ＭＯＳトランジスタ及び２層ポリシリコン
型容量素子を搭載した半導体装置の製造工程を示す断面
図である。
ポリシリコン型容量素子とを混載した半導体装置の構造
および製造工程について説明する。図８ａ〜図８ｃは、
ｎチャネル型ＭＯＳトランジスタ及び２層ポリシリコン
型容量素子を搭載した半導体装置の製造工程を示す断面
図である。
【０００４】まず、図８ａに示すように、シリコン基板
のｐウエル１０１の一部にＬＯＣＯＳ分離１０２を形成
する。このｐウエル１０１の表面が露出している領域が
トランジスタ形成領域Ｒtra であり、ＬＯＣＯＳ分離１
０２の上が容量素子形成領域Ｒcap である。
のｐウエル１０１の一部にＬＯＣＯＳ分離１０２を形成
する。このｐウエル１０１の表面が露出している領域が
トランジスタ形成領域Ｒtra であり、ＬＯＣＯＳ分離１
０２の上が容量素子形成領域Ｒcap である。
【０００５】さらに、図８ｂに示すように、例えばポリ
シリコン膜を２００ｎｍの厚みで堆積してＰＯＣｌ3 拡
散法等によって不純物を導入した第１の導電膜１０３
（図示せず）を堆積し、所望のパターンを有する第１の
レジスト膜１０４を形成した後、ドライエッチング法に
より第１の導電膜１０３をパターニングして、下部容量
電極１０３ａを形成する。
シリコン膜を２００ｎｍの厚みで堆積してＰＯＣｌ3 拡
散法等によって不純物を導入した第１の導電膜１０３
（図示せず）を堆積し、所望のパターンを有する第１の
レジスト膜１０４を形成した後、ドライエッチング法に
より第１の導電膜１０３をパターニングして、下部容量
電極１０３ａを形成する。
【０００６】さらに、図８ｃに示すように、ゲート酸化
膜１０５をパイロ酸化により例えば１０ｎｍ形成する。
このとき、下部容量電極１０３ａの上に約２０ｎｍの酸
化膜が同時に形成されこれが容量膜１０６となる（単結
晶シリコンよりもポリシリコンの方が酸化されやすいた
めゲート酸化膜１０５よりも膜厚が厚くなる）。その
後、ＬＯＣＯＳ分離１０２，ゲート酸化膜１０５及び容
量膜１０６の上に、第１の導電膜１０３と同程度の厚み
を有するポリシリコン膜からなる第２の導電膜１０７
（図示せず）を形成し、第２の導電膜１０７の上に所望
のパターンを有する第２のレジスト膜１０９を形成す
る。そして、トランジスタ形成領域Ｒtra の一部及び容
量素子形成領域Ｒcao の第１の導電膜１０３ａの一部を
覆う第２のレジスト膜１０９を用いて、ドライエッチン
グ法により第２の導電膜１０７をパターニングして、ト
ランジスタ形成領域Ｒtra にはゲート電極１０７ａを、
容量素子形成領域Ｒcap の容量膜１０６の上には上部容
量電極１０７ｂをそれぞれ形成する。
膜１０５をパイロ酸化により例えば１０ｎｍ形成する。
このとき、下部容量電極１０３ａの上に約２０ｎｍの酸
化膜が同時に形成されこれが容量膜１０６となる（単結
晶シリコンよりもポリシリコンの方が酸化されやすいた
めゲート酸化膜１０５よりも膜厚が厚くなる）。その
後、ＬＯＣＯＳ分離１０２，ゲート酸化膜１０５及び容
量膜１０６の上に、第１の導電膜１０３と同程度の厚み
を有するポリシリコン膜からなる第２の導電膜１０７
（図示せず）を形成し、第２の導電膜１０７の上に所望
のパターンを有する第２のレジスト膜１０９を形成す
る。そして、トランジスタ形成領域Ｒtra の一部及び容
量素子形成領域Ｒcao の第１の導電膜１０３ａの一部を
覆う第２のレジスト膜１０９を用いて、ドライエッチン
グ法により第２の導電膜１０７をパターニングして、ト
ランジスタ形成領域Ｒtra にはゲート電極１０７ａを、
容量素子形成領域Ｒcap の容量膜１０６の上には上部容
量電極１０７ｂをそれぞれ形成する。
【０００７】さらに、図８ｄに示すように、ｐウエル１
０１内にｎ型不純物を導入してなるソース・ドレイン領
域を形成し、層間絶縁膜１１３と、コンタクトホール１
１４と、金属配線層１１５とを逐次形成して、ｎチャネ
ルトランジスタと２層ポリシリコン型容量素子とを混載
した半導体装置が形成される。
０１内にｎ型不純物を導入してなるソース・ドレイン領
域を形成し、層間絶縁膜１１３と、コンタクトホール１
１４と、金属配線層１１５とを逐次形成して、ｎチャネ
ルトランジスタと２層ポリシリコン型容量素子とを混載
した半導体装置が形成される。
【０００８】
【発明が解決しようとする課題】しかしながら、上記図
８ａ〜図８ｄに示す工程で形成される容量素子の容量膜
はＭＯＳトランジスタのゲート酸化膜と同時に形成され
るので、単位面積当たりの容量値は、ゲート酸化膜の材
質や膜厚によって規定される。しかし、シリコン酸化膜
の単位面積当りの容量値は小さいので、容量素子の容量
膜の単位面積当りの容量値のみを大きくすることは困難
である。しかも、この容量膜はポリシリコンの酸化によ
って形成されるが、ポリシリコンの酸化速度はシリコン
単結晶の酸化速度よりも大きいので、容量膜の膜厚はゲ
ート酸化膜に比べかなり厚くなる。従って、容量膜の単
位面積当たりの容量値はどうしても小さくなり、占有面
積の低減を図ることは困難である。
８ａ〜図８ｄに示す工程で形成される容量素子の容量膜
はＭＯＳトランジスタのゲート酸化膜と同時に形成され
るので、単位面積当たりの容量値は、ゲート酸化膜の材
質や膜厚によって規定される。しかし、シリコン酸化膜
の単位面積当りの容量値は小さいので、容量素子の容量
膜の単位面積当りの容量値のみを大きくすることは困難
である。しかも、この容量膜はポリシリコンの酸化によ
って形成されるが、ポリシリコンの酸化速度はシリコン
単結晶の酸化速度よりも大きいので、容量膜の膜厚はゲ
ート酸化膜に比べかなり厚くなる。従って、容量膜の単
位面積当たりの容量値はどうしても小さくなり、占有面
積の低減を図ることは困難である。
【０００９】一方、２層ポリシリコンを用いる場合で
も、上記図８ａ〜図８ｄに示す方法とは異なる方法とし
て、ゲート酸化膜と容量素子の容量膜とを異なる材質の
絶縁膜で形成する方法もありうる。その場合には、上記
図８ｃに示す状態で酸化膜の代わりに別途堆積したシリ
コン窒化膜をパターニングして容量膜１０６とする方法
がとられる。この場合、単位面積当たりの容量値は、ゲ
ート酸化膜の材質や膜厚によって規定されないために、
占有面積を低減することは可能である。しかし、別途シ
リコン窒化膜をパターニングするためのエッチングマス
クを形成する工程が必要となり、製造工程数が増加する
ために、総合的な製造コストが上昇せざるを得ない。
も、上記図８ａ〜図８ｄに示す方法とは異なる方法とし
て、ゲート酸化膜と容量素子の容量膜とを異なる材質の
絶縁膜で形成する方法もありうる。その場合には、上記
図８ｃに示す状態で酸化膜の代わりに別途堆積したシリ
コン窒化膜をパターニングして容量膜１０６とする方法
がとられる。この場合、単位面積当たりの容量値は、ゲ
ート酸化膜の材質や膜厚によって規定されないために、
占有面積を低減することは可能である。しかし、別途シ
リコン窒化膜をパターニングするためのエッチングマス
クを形成する工程が必要となり、製造工程数が増加する
ために、総合的な製造コストが上昇せざるを得ない。
【００１０】また、上述の方法の変形として、ゲート酸
化膜を形成した後、トランジスタのゲート電極及び容量
素子の下部容量電極となる導電膜を堆積し、この上にシ
リコン窒化膜等を形成する方法もある。しかし、ゲート
電極には低抵抗の材料であるシリサイド膜が上部に積層
された導電膜が使われるが、このシリサイド膜などを容
量下部電極に用いた場合は、その上面に形成される容量
膜の耐圧性や信頼性が劣化するという問題がある。な
お、上記図８ｂに示す状態で第１の導電膜１０３ａの上
にシリコン窒化膜等を先に堆積しておくことも考えられ
るが、そのようにすると、ゲート酸化膜を形成する際に
シリコン窒化膜が酸化されて容量膜の単位面積当りの容
量値が結局小さくなる。
化膜を形成した後、トランジスタのゲート電極及び容量
素子の下部容量電極となる導電膜を堆積し、この上にシ
リコン窒化膜等を形成する方法もある。しかし、ゲート
電極には低抵抗の材料であるシリサイド膜が上部に積層
された導電膜が使われるが、このシリサイド膜などを容
量下部電極に用いた場合は、その上面に形成される容量
膜の耐圧性や信頼性が劣化するという問題がある。な
お、上記図８ｂに示す状態で第１の導電膜１０３ａの上
にシリコン窒化膜等を先に堆積しておくことも考えられ
るが、そのようにすると、ゲート酸化膜を形成する際に
シリコン窒化膜が酸化されて容量膜の単位面積当りの容
量値が結局小さくなる。
【００１１】また、ＭＯＳトランジスタのウエルのゲー
ト酸化膜近傍の表面濃度を制御してデプレッション型Ｍ
ＯＳトランジスタを形成し、同時にゲート酸化膜を容量
とする容量素子を形成する方法も知られている。この方
法では、製造工程数の増加は比較的少ないが、単位面積
当たりの容量値は比較的小さいので、容量素子の占有面
積が大きくなり、高集積化しにくい。また、容量値の電
圧依存性が大きくなるので、アナログ回路に使用できる
程度の精度が得られていない。
ト酸化膜近傍の表面濃度を制御してデプレッション型Ｍ
ＯＳトランジスタを形成し、同時にゲート酸化膜を容量
とする容量素子を形成する方法も知られている。この方
法では、製造工程数の増加は比較的少ないが、単位面積
当たりの容量値は比較的小さいので、容量素子の占有面
積が大きくなり、高集積化しにくい。また、容量値の電
圧依存性が大きくなるので、アナログ回路に使用できる
程度の精度が得られていない。
【００１２】以上のように、いずれのタイプにおいても
一長一短があり、品質，省面積化，製造コストという総
合的な要求を満足できるものは現在のところ実用化され
ていない。今後、アナログデジタル混載型ＬＳＩにおい
ても、いっそうの微細化と高集積化とが要望されている
が、アナログ部に関しては、省面積化と製造工程数の低
減を同時に有効に果たし得るプロセスが提案されていな
いために、アナログデジタル混載型ＬＳＩの集積化を実
現する上で大きな課題となっている。
一長一短があり、品質，省面積化，製造コストという総
合的な要求を満足できるものは現在のところ実用化され
ていない。今後、アナログデジタル混載型ＬＳＩにおい
ても、いっそうの微細化と高集積化とが要望されている
が、アナログ部に関しては、省面積化と製造工程数の低
減を同時に有効に果たし得るプロセスが提案されていな
いために、アナログデジタル混載型ＬＳＩの集積化を実
現する上で大きな課題となっている。
【００１３】一方、抵抗素子に関しては、従来、例えば
ポリシリコンにＰＯＣｌ3 拡散法やイオン注入法によっ
て不純物が導入された導電膜（シート抵抗３０〜１００
Ω／□）で形成されるが、ゲート電極としては局所的な
配線としても使えるようにポリシリコンとシリサイドが
積層されたポリサイドのような低抵抗な導電膜（シート
抵抗５〜１０Ω／□）が使われるようになってきてい
る。しかし、抵抗素子においてある抵抗値を得る場合、
抵抗素子の面積を低減するためには、抵抗膜として比較
的高抵抗値を有する導電膜を使用する必要がある。この
ため、工程数を増大することなく、ゲート電極に用いる
導電膜は低抵抗で、抵抗素子に用いる導電膜は比較的高
抵抗の材料で形成することが課題となっている。
ポリシリコンにＰＯＣｌ3 拡散法やイオン注入法によっ
て不純物が導入された導電膜（シート抵抗３０〜１００
Ω／□）で形成されるが、ゲート電極としては局所的な
配線としても使えるようにポリシリコンとシリサイドが
積層されたポリサイドのような低抵抗な導電膜（シート
抵抗５〜１０Ω／□）が使われるようになってきてい
る。しかし、抵抗素子においてある抵抗値を得る場合、
抵抗素子の面積を低減するためには、抵抗膜として比較
的高抵抗値を有する導電膜を使用する必要がある。この
ため、工程数を増大することなく、ゲート電極に用いる
導電膜は低抵抗で、抵抗素子に用いる導電膜は比較的高
抵抗の材料で形成することが課題となっている。
【００１４】本発明の目的は、トランジスタと容量素子
と抵抗素子とのいずれか２つを混載した半導体装置にお
いて、容量素子や抵抗素子の占有面積の低減を図りつ
つ、製造工程数増加によるコストの増大を抑制すること
にある。
と抵抗素子とのいずれか２つを混載した半導体装置にお
いて、容量素子や抵抗素子の占有面積の低減を図りつ
つ、製造工程数増加によるコストの増大を抑制すること
にある。
【００１５】
【課題を解決するための手段】本発明の第１の半導体装
置は、半導体基板上に少なくともＭＩＳトランジスタと
容量素子とを搭載した半導体装置であって、上記ＭＩＳ
トランジスタは、上記半導体基板上に形成されたゲート
絶縁膜と、上記ゲート絶縁膜上に積層された第１の導電
膜と第２の導電膜とからなるゲート電極とを少なくとも
備えており、上記容量素子は、上記半導体基板上に形成
された上記第１の導電膜からなる下部容量電極と、上記
下部容量電極上の一部領域に形成された，上記ゲート絶
縁膜とは材質が異なる絶縁膜からなる容量膜と、上記容
量膜の上に形成され上記第２の導電膜からなる上部容量
電極と、上記容量膜の一端部から上記下部容量電極上の
他部領域に跨って形成された上記第２の導電膜からなる
引き出し電極とを備え、上記下部容量電極の一端部は、
上記引き出し電極の一端部に一致し、上記下部容量電極
の他端部は、上記容量膜の他端部に一致している。この
構成により、ＭＩＳトランジスタのゲート電極を構成す
る第１，第２の導電膜によって容量素子の下部容量電
極，上部容量電極が構成されているので、第１，第２の
導電膜をパターニングすることで、ＭＩＳトランジスタ
のゲート電極と容量素子の各電極とが同時に形成可能な
構造となる。すなわち、ＭＩＳトランジスタのみを搭載
した半導体装置と比較して、容量膜を形成するためのマ
スク工程を追加するだけで済む。また、容量素子の容量
膜がＭＩＳトランジスタのゲート絶縁膜とは異なる材質
を有する絶縁膜で構成されているので、単位面積当りの
容量値の高い材質で構成することが可能となり、容量素
子の占有面積の低減が可能となる。したがって、２層ポ
リシリコンプロセスを用いて、ＭＩＳトランジスタと占
有面積の小さい容量素子とを混載した半導体装置が低コ
ストで得られることになる。
置は、半導体基板上に少なくともＭＩＳトランジスタと
容量素子とを搭載した半導体装置であって、上記ＭＩＳ
トランジスタは、上記半導体基板上に形成されたゲート
絶縁膜と、上記ゲート絶縁膜上に積層された第１の導電
膜と第２の導電膜とからなるゲート電極とを少なくとも
備えており、上記容量素子は、上記半導体基板上に形成
された上記第１の導電膜からなる下部容量電極と、上記
下部容量電極上の一部領域に形成された，上記ゲート絶
縁膜とは材質が異なる絶縁膜からなる容量膜と、上記容
量膜の上に形成され上記第２の導電膜からなる上部容量
電極と、上記容量膜の一端部から上記下部容量電極上の
他部領域に跨って形成された上記第２の導電膜からなる
引き出し電極とを備え、上記下部容量電極の一端部は、
上記引き出し電極の一端部に一致し、上記下部容量電極
の他端部は、上記容量膜の他端部に一致している。この
構成により、ＭＩＳトランジスタのゲート電極を構成す
る第１，第２の導電膜によって容量素子の下部容量電
極，上部容量電極が構成されているので、第１，第２の
導電膜をパターニングすることで、ＭＩＳトランジスタ
のゲート電極と容量素子の各電極とが同時に形成可能な
構造となる。すなわち、ＭＩＳトランジスタのみを搭載
した半導体装置と比較して、容量膜を形成するためのマ
スク工程を追加するだけで済む。また、容量素子の容量
膜がＭＩＳトランジスタのゲート絶縁膜とは異なる材質
を有する絶縁膜で構成されているので、単位面積当りの
容量値の高い材質で構成することが可能となり、容量素
子の占有面積の低減が可能となる。したがって、２層ポ
リシリコンプロセスを用いて、ＭＩＳトランジスタと占
有面積の小さい容量素子とを混載した半導体装置が低コ
ストで得られることになる。
【００１６】本発明の第２の半導体装置は、半導体基板
上に少なくとも容量素子と抵抗素子とを搭載した半導体
装置であって、上記容量素子は、上記半導体基板上に形
成された第１の導電膜からなる下部容量電極と、上記下
部容量電極上の一部領域に形成された絶縁膜からなる容
量膜と、上記容量膜の上に形成された第２の導電膜から
なる上部容量電極と、上記容量膜の一端部から上記下部
容量電極上の他部領域に跨って形成された上記第２の導
電膜からなる引き出し電極とを備え、上記下部容量電極
の一端部は、上記引き出し電極の一端部に一致し、上記
下部容量電極の他端部は、上記容量膜の他端部に一致し
ており、を上記抵抗素子は、上記半導体基板上に形成さ
れた，上記第１の導電膜からなる抵抗膜と、上記抵抗膜
の上に形成され上記容量素子の容量膜と共通の絶縁膜か
らなるエッチング保護膜と、上記エッチング保護膜の両
端部からその外方の抵抗膜に跨って形成され上記第２の
導電膜からなる２つの引き出し電極とを備えている。
上に少なくとも容量素子と抵抗素子とを搭載した半導体
装置であって、上記容量素子は、上記半導体基板上に形
成された第１の導電膜からなる下部容量電極と、上記下
部容量電極上の一部領域に形成された絶縁膜からなる容
量膜と、上記容量膜の上に形成された第２の導電膜から
なる上部容量電極と、上記容量膜の一端部から上記下部
容量電極上の他部領域に跨って形成された上記第２の導
電膜からなる引き出し電極とを備え、上記下部容量電極
の一端部は、上記引き出し電極の一端部に一致し、上記
下部容量電極の他端部は、上記容量膜の他端部に一致し
ており、を上記抵抗素子は、上記半導体基板上に形成さ
れた，上記第１の導電膜からなる抵抗膜と、上記抵抗膜
の上に形成され上記容量素子の容量膜と共通の絶縁膜か
らなるエッチング保護膜と、上記エッチング保護膜の両
端部からその外方の抵抗膜に跨って形成され上記第２の
導電膜からなる２つの引き出し電極とを備えている。
【００１７】この構成により、抵抗素子の抵抗膜上にエ
ッチング保護膜が形成されているので、抵抗膜の両端の
引き出し電極と抵抗膜の抵抗膜を同時にエッチングする
ことが可能となる。しかも、ＭＩＳトランジスタのゲー
ト電極を構成する第１，第２の導電膜が抵抗素子の抵抗
膜，引き出し電極とそれぞれ共通の導電膜で構成されて
いるので、第１，第２の導電膜をパターニングすること
で、ＭＩＳトランジスタのゲート電極と抵抗素子の抵抗
膜，引き出し電極とが同時に形成可能な構造となる。す
なわち、ＭＩＳトランジスタのみを搭載した半導体装置
と比較して、エッチング保護膜を形成するためのマスク
工程を追加するだけで済む。また、トランジスタのゲー
ト電極が２層構造を有しているので、上層の第２の導電
膜の抵抗値を低くすれば下層の第１の導電膜の抵抗値を
高くしてもよいので、第１の導電膜で構成される抵抗素
子の抵抗率を高くすることができ、抵抗素子の占有面積
の低減が可能となる。したがって、２層ポリシリコンプ
ロセスを用いて、ＭＩＳトランジスタと占有面積の小さ
い抵抗素子とを混載した半導体装置が低コストで得られ
ることになる。
ッチング保護膜が形成されているので、抵抗膜の両端の
引き出し電極と抵抗膜の抵抗膜を同時にエッチングする
ことが可能となる。しかも、ＭＩＳトランジスタのゲー
ト電極を構成する第１，第２の導電膜が抵抗素子の抵抗
膜，引き出し電極とそれぞれ共通の導電膜で構成されて
いるので、第１，第２の導電膜をパターニングすること
で、ＭＩＳトランジスタのゲート電極と抵抗素子の抵抗
膜，引き出し電極とが同時に形成可能な構造となる。す
なわち、ＭＩＳトランジスタのみを搭載した半導体装置
と比較して、エッチング保護膜を形成するためのマスク
工程を追加するだけで済む。また、トランジスタのゲー
ト電極が２層構造を有しているので、上層の第２の導電
膜の抵抗値を低くすれば下層の第１の導電膜の抵抗値を
高くしてもよいので、第１の導電膜で構成される抵抗素
子の抵抗率を高くすることができ、抵抗素子の占有面積
の低減が可能となる。したがって、２層ポリシリコンプ
ロセスを用いて、ＭＩＳトランジスタと占有面積の小さ
い抵抗素子とを混載した半導体装置が低コストで得られ
ることになる。
【００１８】上記第１の半導体装置において、上記半導
体基板上に形成された上記第１の導電膜からなる抵抗膜
と、上記抵抗膜の上に形成された上記容量素子の容量膜
と共通の絶縁膜からなる保護膜と、上記エッチング保護
膜の両端部からその外方の抵抗膜に跨って形成され上記
第２の導電膜からなる２つの引き出し電極とを有する抵
抗素子をさらに備えていることにより、ＭＩＳトランジ
スタと容量素子と抵抗素子とを混載した半導体装置が低
コストで得られる。
体基板上に形成された上記第１の導電膜からなる抵抗膜
と、上記抵抗膜の上に形成された上記容量素子の容量膜
と共通の絶縁膜からなる保護膜と、上記エッチング保護
膜の両端部からその外方の抵抗膜に跨って形成され上記
第２の導電膜からなる２つの引き出し電極とを有する抵
抗素子をさらに備えていることにより、ＭＩＳトランジ
スタと容量素子と抵抗素子とを混載した半導体装置が低
コストで得られる。
【００１９】上記第１の導電膜をポリシリコン膜で構成
することが好ましい。
することが好ましい。
【００２０】上記絶縁膜をシリコン窒化膜，ＰＺＴ及び
タンタル酸化膜のうちの少なくともいずれか１つで構成
することにより、単位面積当りの容量値が高い容量膜
と、第１，第２の導電膜のエッチングストッパとしての
機能の高いエッチング保護膜とが得られることになる。
タンタル酸化膜のうちの少なくともいずれか１つで構成
することにより、単位面積当りの容量値が高い容量膜
と、第１，第２の導電膜のエッチングストッパとしての
機能の高いエッチング保護膜とが得られることになる。
【００２１】上記第２の導電膜をポリシリコン，チタン
シリサイド及びタングステンシリサイドのうちの少なく
ともいずれか１つで構成することにより、トランジスタ
のゲート電極、容量素子の上部容量電極、容量素子及び
抵抗素子の引き出し電極の抵抗値が低減されて、無駄な
消費電力が低減される。しかも、抵抗素子の抵抗膜の抵
抗値は高く維持しうる。
シリサイド及びタングステンシリサイドのうちの少なく
ともいずれか１つで構成することにより、トランジスタ
のゲート電極、容量素子の上部容量電極、容量素子及び
抵抗素子の引き出し電極の抵抗値が低減されて、無駄な
消費電力が低減される。しかも、抵抗素子の抵抗膜の抵
抗値は高く維持しうる。
【００２２】上記第１の導電膜からなるフローティング
ゲート電極と、上記絶縁膜からなるフローティングゲー
ト上絶縁膜と、上記フローティングゲート上絶縁膜の上
に形成され上記第２の導電膜からなる制御ゲート電極と
を有するＥＥＰＲＯＭのメモリセルをさらに備えること
により、半導体装置の適用範囲が拡大され、機能性の高
い半導体装置が得られる。
ゲート電極と、上記絶縁膜からなるフローティングゲー
ト上絶縁膜と、上記フローティングゲート上絶縁膜の上
に形成され上記第２の導電膜からなる制御ゲート電極と
を有するＥＥＰＲＯＭのメモリセルをさらに備えること
により、半導体装置の適用範囲が拡大され、機能性の高
い半導体装置が得られる。
【００２３】本発明の半導体装置の製造方法は、半導体
基板上に少なくともＭＩＳトランジスタと容量素子を搭
載した半導体装置の製造方法であって、上記半導体基板
上に絶縁部材を形成する工程（ａ）と、上記半導体基板
の活性領域上にゲート絶縁膜を形成する工程（ｂ）と、
上記絶縁部材及び上記ゲート絶縁膜上に第１の導電膜を
堆積する工程（ｃ）と、上記第１の導電膜の上に絶縁膜
を堆積する工程（ｄ）と、上記絶縁膜をパターニングし
て、容量素子形成領域に上記容量素子の容量膜を形成す
る工程（ｅ）と、上記工程（ｅ）の後に、上記容量膜及
び上記第１の導電膜の上に第２の導電膜を堆積する工程
（ｆ）と、上記第２の導電膜上に、上記ＭＩＳトランジ
スタのゲート電極となる部分を覆う第１のレジスト膜
と、上記容量素子の上部容量電極と下部容量電極の引き
出し電極となる部分を覆う第２のレジスト膜を形成する
工程（ｇ）と、上記第１及び第２のレジスト膜のみをエ
ッチングマスクとして、上記第２の導電膜のドライエッ
チングを行って、上記ＭＩＳトランジスタの上部ゲート
電極と上記容量素子の上部容量電極及び引き出し電極を
形成した後、上記第１及び第２のレジスト膜と上記容量
膜をエッチングマスクとして、上記第１の導電膜のドラ
イエッチングを行って、上記ＭＩＳトランジスタの下部
ゲート電極と上記容量素子の下部容量電極を形成する工
程（ｈ）とを備えている。
基板上に少なくともＭＩＳトランジスタと容量素子を搭
載した半導体装置の製造方法であって、上記半導体基板
上に絶縁部材を形成する工程（ａ）と、上記半導体基板
の活性領域上にゲート絶縁膜を形成する工程（ｂ）と、
上記絶縁部材及び上記ゲート絶縁膜上に第１の導電膜を
堆積する工程（ｃ）と、上記第１の導電膜の上に絶縁膜
を堆積する工程（ｄ）と、上記絶縁膜をパターニングし
て、容量素子形成領域に上記容量素子の容量膜を形成す
る工程（ｅ）と、上記工程（ｅ）の後に、上記容量膜及
び上記第１の導電膜の上に第２の導電膜を堆積する工程
（ｆ）と、上記第２の導電膜上に、上記ＭＩＳトランジ
スタのゲート電極となる部分を覆う第１のレジスト膜
と、上記容量素子の上部容量電極と下部容量電極の引き
出し電極となる部分を覆う第２のレジスト膜を形成する
工程（ｇ）と、上記第１及び第２のレジスト膜のみをエ
ッチングマスクとして、上記第２の導電膜のドライエッ
チングを行って、上記ＭＩＳトランジスタの上部ゲート
電極と上記容量素子の上部容量電極及び引き出し電極を
形成した後、上記第１及び第２のレジスト膜と上記容量
膜をエッチングマスクとして、上記第１の導電膜のドラ
イエッチングを行って、上記ＭＩＳトランジスタの下部
ゲート電極と上記容量素子の下部容量電極を形成する工
程（ｈ）とを備えている。
【００２４】この方法により、同じエッチングマスクを
用いて第１，第２の導電膜からそれぞれ上部，下部容量
電極を同時に形成することが可能となる。そして、同じ
基板上にＭＩＳトランジスタを形成する際にも、第１，
第２導電膜を利用してゲート電極を形成できる。しか
も、第１導電膜上に容量膜が形成されるので、同じ基板
上にＭＩＳトランジスタを形成する際にも、容量膜を形
成する工程はゲート酸化工程とは独立して行われること
から、要求に応じて単位面積当りの容量値の高い材料で
容量膜を形成することが可能となる。したがって、ＭＩ
Ｓトランジスタを搭載した半導体装置の製造工程に対
し、わずかの工程の追加で容量素子を形成する工程を組
み込むことが可能となり、安価にかつ占有面積の小さい
容量素子を各種素子と混載するための基本的な容量素子
形成用プロセスとなる。
用いて第１，第２の導電膜からそれぞれ上部，下部容量
電極を同時に形成することが可能となる。そして、同じ
基板上にＭＩＳトランジスタを形成する際にも、第１，
第２導電膜を利用してゲート電極を形成できる。しか
も、第１導電膜上に容量膜が形成されるので、同じ基板
上にＭＩＳトランジスタを形成する際にも、容量膜を形
成する工程はゲート酸化工程とは独立して行われること
から、要求に応じて単位面積当りの容量値の高い材料で
容量膜を形成することが可能となる。したがって、ＭＩ
Ｓトランジスタを搭載した半導体装置の製造工程に対
し、わずかの工程の追加で容量素子を形成する工程を組
み込むことが可能となり、安価にかつ占有面積の小さい
容量素子を各種素子と混載するための基本的な容量素子
形成用プロセスとなる。
【００２５】また、ＭＩＳトランジスタ形成のための工
程数に対しわずかのマスク工程数の追加によって、上記
各請求項の製造方法による容量素子とＭＩＳトランジス
タとが同じ半導体基板上に搭載される。しかも、半導体
基板全体が第１の導電膜で覆われた状態で絶縁膜のパタ
ーニングのためのエッチングが行われるので、ＭＩＳト
ランジスタの活性領域がエッチング工程によって汚染さ
れる虞れも極めて少なくて済む。したがって、占有面積
の小さい容量素子と特性の良好なＭＩＳトランジスタと
を混載した半導体装置が安価に製造されることになる。
程数に対しわずかのマスク工程数の追加によって、上記
各請求項の製造方法による容量素子とＭＩＳトランジス
タとが同じ半導体基板上に搭載される。しかも、半導体
基板全体が第１の導電膜で覆われた状態で絶縁膜のパタ
ーニングのためのエッチングが行われるので、ＭＩＳト
ランジスタの活性領域がエッチング工程によって汚染さ
れる虞れも極めて少なくて済む。したがって、占有面積
の小さい容量素子と特性の良好なＭＩＳトランジスタと
を混載した半導体装置が安価に製造されることになる。
【００２６】上記工程（ｇ）では、上記容量膜の所定領
域を覆う第１領域と上記容量膜の一端部から外方に亘る
領域を覆う第２領域とを有する上記第２のレジスト膜を
形成し、上記工程（ｈ）では、上記第２のレジスト膜を
エッチングマスクとして上記第２の導電膜のドライエッ
チングを行うことにより、上記第１領域の下方に残存す
る上記上部容量電極と、上記第２領域の下方に残存する
上記引き出し電極とを形成することにより、上記第１領
域の下方に残存する第２の導電膜からなる上部容量電極
を形成し、上記第２領域の下方に残存する第２の導電膜
からなる下部容量電極の引き出し電極を形成し、上記容
量膜及び上記第２のレジスト膜のうち少なくともいずれ
か一方で覆われる領域に亘って残存する第１の導電膜か
らなる下部容量電極を形成することにより、レジスト膜
と容量膜とをエッチングマスクとして用いたエッチング
によって、第１，第２の導電膜から下部容量電極，上部
容量電極及び引き出し電極が同時に形成され、マスク工
程の低減と占有面積の小さい容量素子の形成とを極めて
容易に実現することができる。
域を覆う第１領域と上記容量膜の一端部から外方に亘る
領域を覆う第２領域とを有する上記第２のレジスト膜を
形成し、上記工程（ｈ）では、上記第２のレジスト膜を
エッチングマスクとして上記第２の導電膜のドライエッ
チングを行うことにより、上記第１領域の下方に残存す
る上記上部容量電極と、上記第２領域の下方に残存する
上記引き出し電極とを形成することにより、上記第１領
域の下方に残存する第２の導電膜からなる上部容量電極
を形成し、上記第２領域の下方に残存する第２の導電膜
からなる下部容量電極の引き出し電極を形成し、上記容
量膜及び上記第２のレジスト膜のうち少なくともいずれ
か一方で覆われる領域に亘って残存する第１の導電膜か
らなる下部容量電極を形成することにより、レジスト膜
と容量膜とをエッチングマスクとして用いたエッチング
によって、第１，第２の導電膜から下部容量電極，上部
容量電極及び引き出し電極が同時に形成され、マスク工
程の低減と占有面積の小さい容量素子の形成とを極めて
容易に実現することができる。
【００２７】上記半導体基板上に抵抗素子をさらに搭載
した半導体装置の製造方法として、上記工程（ｅ）で
は、上記絶縁膜をパターニングして、抵抗素子形成領域
にエッチング保護膜を形成し、上記工程（ｆ）では、上
記エッチング保護膜上にも上記第２の導電膜を堆積し、
上記工程（ｇ）では、上記第２導電膜の上に上記エッチ
ング保護膜の両端部から外方に亘る領域を覆う２つの領
域からなる第３のレジスト膜を形成し、上記工程（ｈ）
では、上記第３レジスト膜及び上記エッチング保護膜を
エッチングマスクとして、上記エッチング保護膜及び上
記第３のレジスト膜のうちいずれか一方で覆われた領域
に亘って残存する第１導電膜からなる抵抗膜を形成し、
上記第３のレジスト膜のみにより覆われた領域に残存す
る第２導電膜からなる上記抵抗膜の引き出し電極を形成
する工程とを備えていることにより、第１，第２の導電
膜をエッチングする工程で、抵抗素子の抵抗膜と引き出
し電極とが同時に形成され、少ない工程数で抵抗素子が
形成される。しかも、抵抗素子を形成する際に、抵抗膜
がエッチング保護膜で覆われているので、抵抗値のバラ
ツキが小さい抵抗膜が形成され、特性も向上する。した
がって、少ない工程数で特性の良好な抵抗素子を製造で
きるとともにＭＩＳトランジスタ等のプロセスに適合し
た基本的な抵抗素子製造プロセスとなる。
した半導体装置の製造方法として、上記工程（ｅ）で
は、上記絶縁膜をパターニングして、抵抗素子形成領域
にエッチング保護膜を形成し、上記工程（ｆ）では、上
記エッチング保護膜上にも上記第２の導電膜を堆積し、
上記工程（ｇ）では、上記第２導電膜の上に上記エッチ
ング保護膜の両端部から外方に亘る領域を覆う２つの領
域からなる第３のレジスト膜を形成し、上記工程（ｈ）
では、上記第３レジスト膜及び上記エッチング保護膜を
エッチングマスクとして、上記エッチング保護膜及び上
記第３のレジスト膜のうちいずれか一方で覆われた領域
に亘って残存する第１導電膜からなる抵抗膜を形成し、
上記第３のレジスト膜のみにより覆われた領域に残存す
る第２導電膜からなる上記抵抗膜の引き出し電極を形成
する工程とを備えていることにより、第１，第２の導電
膜をエッチングする工程で、抵抗素子の抵抗膜と引き出
し電極とが同時に形成され、少ない工程数で抵抗素子が
形成される。しかも、抵抗素子を形成する際に、抵抗膜
がエッチング保護膜で覆われているので、抵抗値のバラ
ツキが小さい抵抗膜が形成され、特性も向上する。した
がって、少ない工程数で特性の良好な抵抗素子を製造で
きるとともにＭＩＳトランジスタ等のプロセスに適合し
た基本的な抵抗素子製造プロセスとなる。
【００２８】上記工程（ｅ）では、上記絶縁膜をパター
ニングして、ＥＥＰＲＯＭ形成領域の活性領域における
上記絶縁膜の一部をＥＥＰＲＯＭのフローティングゲー
ト上絶縁膜として残し、上記工程（ｆ）では、上記フロ
ーティングゲート上絶縁膜の上にも上記第２の導膜を堆
積し、上記工程（ｇ）では、上記第２導電膜の上に上記
フローティングゲート上絶縁膜の一部を覆う第４のレジ
スト膜を形成し、上記工程（ｈ）では、上記第４のレジ
スト膜及び上記フローティングゲート上絶縁膜をエッチ
ングマスクとして、上記第４レジスト膜の下方に残存す
る上記第２の導電膜からなるＥＥＰＲＯＭの制御ゲート
電極を形成し、上記フローティングゲート上絶縁膜の下
方に残存する上記第１の導電膜からなるＥＥＰＲＯＭの
フローティングゲート電極を形成することにより、ＥＥ
ＰＲＯＭのメモリセルがＭＩＳトランジスタ、容量素
子，抵抗素子等と同時に半導体装置に形成される。しか
も、ＥＥＰＲＯＭのメモリセルの各要素を形成するため
の特別のマスク工程は不要である。したがって、占有面
積の小さい容量素子や抵抗素子を混載したＥＥＰＲＯＭ
が低コストで製造できることになる。
ニングして、ＥＥＰＲＯＭ形成領域の活性領域における
上記絶縁膜の一部をＥＥＰＲＯＭのフローティングゲー
ト上絶縁膜として残し、上記工程（ｆ）では、上記フロ
ーティングゲート上絶縁膜の上にも上記第２の導膜を堆
積し、上記工程（ｇ）では、上記第２導電膜の上に上記
フローティングゲート上絶縁膜の一部を覆う第４のレジ
スト膜を形成し、上記工程（ｈ）では、上記第４のレジ
スト膜及び上記フローティングゲート上絶縁膜をエッチ
ングマスクとして、上記第４レジスト膜の下方に残存す
る上記第２の導電膜からなるＥＥＰＲＯＭの制御ゲート
電極を形成し、上記フローティングゲート上絶縁膜の下
方に残存する上記第１の導電膜からなるＥＥＰＲＯＭの
フローティングゲート電極を形成することにより、ＥＥ
ＰＲＯＭのメモリセルがＭＩＳトランジスタ、容量素
子，抵抗素子等と同時に半導体装置に形成される。しか
も、ＥＥＰＲＯＭのメモリセルの各要素を形成するため
の特別のマスク工程は不要である。したがって、占有面
積の小さい容量素子や抵抗素子を混載したＥＥＰＲＯＭ
が低コストで製造できることになる。
【００２９】上記絶縁膜をパターニングする工程の前
に、素子分離を形成しようとする領域の上記絶縁膜，上
記第１の導電膜及び半導体基板の一部を順次除去して、
素子分離溝を形成する工程と、上記素子分離溝内を埋め
込みかつ上記絶縁膜上を覆う素子分離用絶縁膜堆積する
工程と、上記絶縁膜をマスクとして、上記素子分離用絶
縁膜を平坦化する工程とを備えることにより、容量素子
の容量膜や抵抗素子の抵抗膜となる絶縁膜をエッチング
ストッパとして利用して、トレンチ分離構造の素子分離
溝が形成される。したがって、わずかの工程の追加だけ
で、容量素子，抵抗素子，ＭＩＳトランジスタ，ＥＥＰ
ＲＯＭのメモリセル等を搭載した半導体装置に素子分離
機能の高いトレンチ構造の素子分離が形成されることに
なる。
に、素子分離を形成しようとする領域の上記絶縁膜，上
記第１の導電膜及び半導体基板の一部を順次除去して、
素子分離溝を形成する工程と、上記素子分離溝内を埋め
込みかつ上記絶縁膜上を覆う素子分離用絶縁膜堆積する
工程と、上記絶縁膜をマスクとして、上記素子分離用絶
縁膜を平坦化する工程とを備えることにより、容量素子
の容量膜や抵抗素子の抵抗膜となる絶縁膜をエッチング
ストッパとして利用して、トレンチ分離構造の素子分離
溝が形成される。したがって、わずかの工程の追加だけ
で、容量素子，抵抗素子，ＭＩＳトランジスタ，ＥＥＰ
ＲＯＭのメモリセル等を搭載した半導体装置に素子分離
機能の高いトレンチ構造の素子分離が形成されることに
なる。
【００３０】
【発明の実施の形態】（第１の実施形態）
まず、第１の実施形態に係る半導体装置びその製造方法
について、図１ａ〜図１ｄ，図２ａ及び図２ｂを参照し
ながら説明する。図１ａ〜図１ｄ，図２ａ及び図２ｂ
は、ｎチャネルトランジスタと容量素子とを搭載した半
導体装置の製造工程を示す断面図である。
について、図１ａ〜図１ｄ，図２ａ及び図２ｂを参照し
ながら説明する。図１ａ〜図１ｄ，図２ａ及び図２ｂ
は、ｎチャネルトランジスタと容量素子とを搭載した半
導体装置の製造工程を示す断面図である。
【００３１】図１ａに示すように、シリコン基板のｐウ
エル１に例えばＬＯＣＯＳ法により形成したＬＯＣＯＳ
分離２を形成する。このＰウエル１がトランジスタ形成
領域Ｒtra であり、ＬＯＣＯＳ分離２上が容量素子形成
領域Ｒcap である。
エル１に例えばＬＯＣＯＳ法により形成したＬＯＣＯＳ
分離２を形成する。このＰウエル１がトランジスタ形成
領域Ｒtra であり、ＬＯＣＯＳ分離２上が容量素子形成
領域Ｒcap である。
【００３２】さらに、図１ｂに示すように、トランジス
タ形成領域Ｒtra のシリコン基板表面にゲート酸化膜３
をパイロ酸化により例えば１０ｎｍの厚みで形成した
後、例えばポリシリコンを２００ｎｍの厚みで堆積し、
ＰＯＣｌ3 拡散法によって不純物を導入した第１の導電
膜４を形成する。続いて、第１の導電膜４の上面に、酸
化シリコンより単位体積当たりの容量が大きい材料例え
ば窒化シリコンからなる絶縁膜である窒化膜５をＣＶＤ
法により１０ｎｍの厚みで堆積する。
タ形成領域Ｒtra のシリコン基板表面にゲート酸化膜３
をパイロ酸化により例えば１０ｎｍの厚みで形成した
後、例えばポリシリコンを２００ｎｍの厚みで堆積し、
ＰＯＣｌ3 拡散法によって不純物を導入した第１の導電
膜４を形成する。続いて、第１の導電膜４の上面に、酸
化シリコンより単位体積当たりの容量が大きい材料例え
ば窒化シリコンからなる絶縁膜である窒化膜５をＣＶＤ
法により１０ｎｍの厚みで堆積する。
【００３３】さらに、図１ｃに示すように、窒化膜５の
うち少なくとも容量膜として残したい部分を覆うレジス
ト膜６を形成し、これを用いて熱リン酸による窒化膜５
のエッチングを行い、一部が容量膜となる容量膜５ａを
形成する。このとき、第１のレジスト膜６は、トランジ
スタ形成領域Ｒtra の上では全て開口されているので、
トランジスタ形成領域Ｒtra の窒化膜５は全て除去され
る。この工程では、半導体基板の活性領域も第１の導電
膜４で覆われているので、窒化膜５のエッチングによる
半導体基板内の汚染を防止することができる。
うち少なくとも容量膜として残したい部分を覆うレジス
ト膜６を形成し、これを用いて熱リン酸による窒化膜５
のエッチングを行い、一部が容量膜となる容量膜５ａを
形成する。このとき、第１のレジスト膜６は、トランジ
スタ形成領域Ｒtra の上では全て開口されているので、
トランジスタ形成領域Ｒtra の窒化膜５は全て除去され
る。この工程では、半導体基板の活性領域も第１の導電
膜４で覆われているので、窒化膜５のエッチングによる
半導体基板内の汚染を防止することができる。
【００３４】さらに、図１ｄに示すように、ポリシリコ
ン膜で構成される第２の導電膜７を上記第１の導電膜４
及び容量膜５ａの上に第１の導電膜４と同じ程度の厚み
で堆積する。ただし、第２の導電膜７は低抵抗のポリサ
イドで構成してもよい。
ン膜で構成される第２の導電膜７を上記第１の導電膜４
及び容量膜５ａの上に第１の導電膜４と同じ程度の厚み
で堆積する。ただし、第２の導電膜７は低抵抗のポリサ
イドで構成してもよい。
【００３５】さらに、図２ａに示すように、第２の導電
膜７の上に、トランジスタ形成領域Ｒtra ではゲート電
極となる部分のみを、容量素子形成領域Ｒcap では上部
容量電極と下部容量電極からの引き出し電極となる部分
をそれぞれ覆う第２のレジスト膜８を形成する。このと
き、容量素子形成領域Ｒcap において、第２のレジスト
膜８は、容量膜５ａの大部分を覆う第１領域８ａと、容
量膜５ａの他端付近とその側方に露出する第１の導電膜
５とに亘る領域を覆う第２領域８ｂとに分割して形成さ
れている。そして、この第２のレジスト膜８と容量膜５
ａとをエッチングマスクとして用い、第１の導電膜４及
び第２の導電膜７のドライエッチングを行う。このドラ
イエッチングによって、第２の導電膜７及び第１の導電
膜４を逐次エッチングし、２層ポリシリコン型の下部容
量電極４ｂ、上部容量電極７ｂ及びゲート電極９を形成
する。
膜７の上に、トランジスタ形成領域Ｒtra ではゲート電
極となる部分のみを、容量素子形成領域Ｒcap では上部
容量電極と下部容量電極からの引き出し電極となる部分
をそれぞれ覆う第２のレジスト膜８を形成する。このと
き、容量素子形成領域Ｒcap において、第２のレジスト
膜８は、容量膜５ａの大部分を覆う第１領域８ａと、容
量膜５ａの他端付近とその側方に露出する第１の導電膜
５とに亘る領域を覆う第２領域８ｂとに分割して形成さ
れている。そして、この第２のレジスト膜８と容量膜５
ａとをエッチングマスクとして用い、第１の導電膜４及
び第２の導電膜７のドライエッチングを行う。このドラ
イエッチングによって、第２の導電膜７及び第１の導電
膜４を逐次エッチングし、２層ポリシリコン型の下部容
量電極４ｂ、上部容量電極７ｂ及びゲート電極９を形成
する。
【００３６】このとき、トランジスタ形成領域Ｒtra で
は、前の工程で窒化膜５が除去されているので、第２の
レジスト膜８のみがエッチングマスクとして機能し、第
２のレジストマスク８下方の第１の導電膜のゲート部４
ａと第２の導電膜のゲート部７ａが残置され、両者から
なるトランジスタのゲート電極９が形成される。一方、
容量素子形成領域Ｒcap では、第２のレジスト膜８の上
記第１領域８ａで覆われた第２の導電膜が残置されて上
部容量電極７ｂとなり、第２のレジスト膜８の上記第２
領域８ｂで覆われた第２の導電膜が残置されて引き出し
電極７ｃとなり、第２のレジスト膜８又は容量膜４ｂの
いずれかによって覆われた第１の導電膜４が残置されて
下部容量電極４ｂとなる。上記引き出し電極７ｃは、容
量膜５ａの外方となる部分で下部容量電極４ｂに接続さ
れている。
は、前の工程で窒化膜５が除去されているので、第２の
レジスト膜８のみがエッチングマスクとして機能し、第
２のレジストマスク８下方の第１の導電膜のゲート部４
ａと第２の導電膜のゲート部７ａが残置され、両者から
なるトランジスタのゲート電極９が形成される。一方、
容量素子形成領域Ｒcap では、第２のレジスト膜８の上
記第１領域８ａで覆われた第２の導電膜が残置されて上
部容量電極７ｂとなり、第２のレジスト膜８の上記第２
領域８ｂで覆われた第２の導電膜が残置されて引き出し
電極７ｃとなり、第２のレジスト膜８又は容量膜４ｂの
いずれかによって覆われた第１の導電膜４が残置されて
下部容量電極４ｂとなる。上記引き出し電極７ｃは、容
量膜５ａの外方となる部分で下部容量電極４ｂに接続さ
れている。
【００３７】すなわち、ドライエッチング工程におい
て、第２の導電膜７に対しては第２のレジスト膜８のみ
がマスクとして機能するので、第２のレジスト膜８のパ
ターンに対応した形状の上部容量電極７ｂと引き出し電
極７ｃとが形成される。一方、第１の導電膜４に対して
は、第２のレジスト膜８と容量膜５ａとがマスクとして
機能する。いいかえると、第２のレジスト膜８の開口部
では容量膜５ａはエッチングストッパとして機能する。
したがって、容量素子形成領域Ｒcap では、下部容量電
極４ｂの一方の端部は容量膜５ａの一方の端部に一致
し、下部容量膜４ｂの他方の端部は第２のレジスト膜８
の第２領域８ｂの１つの端部に一致する。
て、第２の導電膜７に対しては第２のレジスト膜８のみ
がマスクとして機能するので、第２のレジスト膜８のパ
ターンに対応した形状の上部容量電極７ｂと引き出し電
極７ｃとが形成される。一方、第１の導電膜４に対して
は、第２のレジスト膜８と容量膜５ａとがマスクとして
機能する。いいかえると、第２のレジスト膜８の開口部
では容量膜５ａはエッチングストッパとして機能する。
したがって、容量素子形成領域Ｒcap では、下部容量電
極４ｂの一方の端部は容量膜５ａの一方の端部に一致
し、下部容量膜４ｂの他方の端部は第２のレジスト膜８
の第２領域８ｂの１つの端部に一致する。
【００３８】次に、図２ｂに示すように、第２のレジス
ト膜８を除去した後、シリコン基板内及びポリシリコン
膜内に不純物イオンの注入を行って、ソース・ドレイン
領域１２を形成すると同時に、ゲート電極９，上部容量
電極７ｂ及び引き出し電極７ｃを低抵抗化する。その
後、全面上に層間絶縁膜１３を堆積し、層間絶縁膜１３
にソース・ドレイン領域１２，上部容量電極７ｂ及び引
き出し電極７ｃに到達するコンタクトホール１４を形成
した後、上方から金属膜を堆積してコンタクトホールを
埋め込むと共に金属配線層１５を形成する。
ト膜８を除去した後、シリコン基板内及びポリシリコン
膜内に不純物イオンの注入を行って、ソース・ドレイン
領域１２を形成すると同時に、ゲート電極９，上部容量
電極７ｂ及び引き出し電極７ｃを低抵抗化する。その
後、全面上に層間絶縁膜１３を堆積し、層間絶縁膜１３
にソース・ドレイン領域１２，上部容量電極７ｂ及び引
き出し電極７ｃに到達するコンタクトホール１４を形成
した後、上方から金属膜を堆積してコンタクトホールを
埋め込むと共に金属配線層１５を形成する。
【００３９】ここで、本実施例の製造工程で形成される
容量素子の容量膜５ａと従来の容量膜の構造とを比較す
ると、従来の容量膜は、ポリシリコン膜の熱酸化によっ
て形成されるためゲート酸化膜よりも厚い厚みが２０ｎ
ｍ程度の酸化膜である。それに対し、本発明の半導体装
置及びその製造方法を用いれば、例えば厚みが１０ｎｍ
の窒化膜の形成が可能となる。したがって、本実施例の
容量膜５ａは、窒化膜の誘電率が酸化膜の約２倍である
ことと、厚みがほぼ１／２に低減できることとによっ
て、従来の容量膜に比べ単位面積当たりの容量値を約４
倍に向上させることができる。すなわち、半導体装置に
おける容量素子の占有面積を従来の容量素子に比べて４
分の１に縮小することができる。
容量素子の容量膜５ａと従来の容量膜の構造とを比較す
ると、従来の容量膜は、ポリシリコン膜の熱酸化によっ
て形成されるためゲート酸化膜よりも厚い厚みが２０ｎ
ｍ程度の酸化膜である。それに対し、本発明の半導体装
置及びその製造方法を用いれば、例えば厚みが１０ｎｍ
の窒化膜の形成が可能となる。したがって、本実施例の
容量膜５ａは、窒化膜の誘電率が酸化膜の約２倍である
ことと、厚みがほぼ１／２に低減できることとによっ
て、従来の容量膜に比べ単位面積当たりの容量値を約４
倍に向上させることができる。すなわち、半導体装置に
おける容量素子の占有面積を従来の容量素子に比べて４
分の１に縮小することができる。
【００４０】下記表１は、従来の２層ポリシリコンプロ
セスによる方式でゲート酸化膜と同時に容量膜（酸化膜
使用）を形成する場合と、従来の２層ポリシリコンプロ
セスによる方式でゲート酸化膜とは異なる材質の容量膜
（窒化膜使用）を形成した場合と、本実施形態の２層ポ
リシリコンプロセスを用いて容量膜（窒化膜使用）を形
成する場合とで、基本的なトランジスタのみの製造工程
に必要なマスク工程に対して追加すべきマスク工程の数
と厚みが同じとしたときの容量素子の容量密度（Ｆ／ｃ
ｍ2 ）とを比較した結果を示すものであり、上述の効果
が明確に示されている。
セスによる方式でゲート酸化膜と同時に容量膜（酸化膜
使用）を形成する場合と、従来の２層ポリシリコンプロ
セスによる方式でゲート酸化膜とは異なる材質の容量膜
（窒化膜使用）を形成した場合と、本実施形態の２層ポ
リシリコンプロセスを用いて容量膜（窒化膜使用）を形
成する場合とで、基本的なトランジスタのみの製造工程
に必要なマスク工程に対して追加すべきマスク工程の数
と厚みが同じとしたときの容量素子の容量密度（Ｆ／ｃ
ｍ2 ）とを比較した結果を示すものであり、上述の効果
が明確に示されている。
【００４１】
【表１】
【００４２】なお、第１の実施形態では、容量膜として
窒化膜を使用した場合について説明したが、ゲート酸化
膜の膜厚よりも薄い酸化膜や他の高誘電膜材料を適用し
ても同様の効果が期待できる。
窒化膜を使用した場合について説明したが、ゲート酸化
膜の膜厚よりも薄い酸化膜や他の高誘電膜材料を適用し
ても同様の効果が期待できる。
【００４３】（第２の実施形態）
次に、第２の実施形態に係る半導体装置の製造方法につ
いて、図３ａ〜図３ｄ及び図４ａ〜図４ｄを参照しなが
ら説明する。図３ａ〜図３ｄ及び図４ａ〜図４ｄは、本
実施例に係るｎチャネルトランジスタと容量素子とを搭
載した半導体装置の製造工程を示す断面図である。本実
施形態では、容量素子の容量膜をトレンチ分離形成時の
エッチングストッパとして用いている。
いて、図３ａ〜図３ｄ及び図４ａ〜図４ｄを参照しなが
ら説明する。図３ａ〜図３ｄ及び図４ａ〜図４ｄは、本
実施例に係るｎチャネルトランジスタと容量素子とを搭
載した半導体装置の製造工程を示す断面図である。本実
施形態では、容量素子の容量膜をトレンチ分離形成時の
エッチングストッパとして用いている。
【００４４】まず、図３ａに示すように、シリコン基板
のｐウエル２１上に、ゲート酸化膜等となる酸化膜２２
をパイロ酸化により例えば１０ｎｍの厚みで形成した
後、ポリシリコン膜を２００ｎｍの厚みで堆積した後Ｐ
ＯＣｌ3 拡散法によって不純物を導入した第１の導電膜
２３を形成する。次に、第１の導電膜２３の表面部分を
例えばパイロ酸化して、厚みが１０ｎｍ程度のシリコン
酸化膜２４を形成した後、アンモニアガス中の急速加熱
（ＲＴＡ）によってシリコン酸化膜２４の表面部分を窒
化して、厚みが５ｎｍ程度のシリコン窒化膜２５を形成
する。
のｐウエル２１上に、ゲート酸化膜等となる酸化膜２２
をパイロ酸化により例えば１０ｎｍの厚みで形成した
後、ポリシリコン膜を２００ｎｍの厚みで堆積した後Ｐ
ＯＣｌ3 拡散法によって不純物を導入した第１の導電膜
２３を形成する。次に、第１の導電膜２３の表面部分を
例えばパイロ酸化して、厚みが１０ｎｍ程度のシリコン
酸化膜２４を形成した後、アンモニアガス中の急速加熱
（ＲＴＡ）によってシリコン酸化膜２４の表面部分を窒
化して、厚みが５ｎｍ程度のシリコン窒化膜２５を形成
する。
【００４５】さらに、図３ｂに示すように、所望のパタ
ーンを有する第１のレジスト膜２６を用いて、ドライエ
ッチング法により、シリコン窒化膜２５、シリコン酸化
膜２４、ゲート酸化膜２２及びｐウエル２１の一部を除
去して、素子分離溝２７を形成する。この素子分離溝２
７により、図３ｂに示すトランジスタ形成領域Ｒtraと
容量素子形成領域Ｒcap とが分離される。すなわち、酸
化膜２２，第１の導電膜２３，シリコン酸化膜２４及び
シリコン窒化膜２５がそれぞれ２つの酸化膜２２ａ，２
２ｂと、２つの第１の導電膜２３ａ，２３ｂと、２つの
シリコン酸化膜２４ａ，２４ｂと、２つのシリコン窒化
膜２５ａ，２５ｂとに分離される。
ーンを有する第１のレジスト膜２６を用いて、ドライエ
ッチング法により、シリコン窒化膜２５、シリコン酸化
膜２４、ゲート酸化膜２２及びｐウエル２１の一部を除
去して、素子分離溝２７を形成する。この素子分離溝２
７により、図３ｂに示すトランジスタ形成領域Ｒtraと
容量素子形成領域Ｒcap とが分離される。すなわち、酸
化膜２２，第１の導電膜２３，シリコン酸化膜２４及び
シリコン窒化膜２５がそれぞれ２つの酸化膜２２ａ，２
２ｂと、２つの第１の導電膜２３ａ，２３ｂと、２つの
シリコン酸化膜２４ａ，２４ｂと、２つのシリコン窒化
膜２５ａ，２５ｂとに分離される。
【００４６】さらに、図３ｃに示すように、第１のレジ
スト膜２６を除去した後、素子分離溝２７の中及びシリ
コン窒化膜２５ａ，２５ｂの上に酸化膜からなる素子分
離用絶縁膜２８を例えば５００ｎｍ程度の厚みで堆積す
る。このとき、素子分離溝２７には酸化膜が埋め込まれ
た状態となり、それ以外の領域は素子分離用絶縁膜２８
が５００ｎｍ程度の厚みで堆積された状態となる。
スト膜２６を除去した後、素子分離溝２７の中及びシリ
コン窒化膜２５ａ，２５ｂの上に酸化膜からなる素子分
離用絶縁膜２８を例えば５００ｎｍ程度の厚みで堆積す
る。このとき、素子分離溝２７には酸化膜が埋め込まれ
た状態となり、それ以外の領域は素子分離用絶縁膜２８
が５００ｎｍ程度の厚みで堆積された状態となる。
【００４７】さらに、図３ｄに示すように、例えばエッ
チバック法により、素子分離用絶縁膜２８を最終的にシ
リコン窒化膜２５ａ，２５ｂの表面と同じ高さになるま
で除去する。このとき、シリコン窒化膜２５ａ，２５ｂ
のような酸化膜に対するエッチング選択比の高い材料か
らなる膜を形成しておくことによって、第１の導電膜２
３ａ，２３ｂがエッチングされることなく所定の膜厚を
維持することができる。ただし、シリコン窒化膜２５
ａ，２５ｂが若干エッチングされている場合があるの
で、シリコン酸化膜２４ａ，２４ｂの表面部分を再度窒
化しておくとより安定した容量が形成できる。この工程
によって、半導体基板上を複数の活性領域に区画するト
レンチ分離２８ａが形成される。
チバック法により、素子分離用絶縁膜２８を最終的にシ
リコン窒化膜２５ａ，２５ｂの表面と同じ高さになるま
で除去する。このとき、シリコン窒化膜２５ａ，２５ｂ
のような酸化膜に対するエッチング選択比の高い材料か
らなる膜を形成しておくことによって、第１の導電膜２
３ａ，２３ｂがエッチングされることなく所定の膜厚を
維持することができる。ただし、シリコン窒化膜２５
ａ，２５ｂが若干エッチングされている場合があるの
で、シリコン酸化膜２４ａ，２４ｂの表面部分を再度窒
化しておくとより安定した容量が形成できる。この工程
によって、半導体基板上を複数の活性領域に区画するト
レンチ分離２８ａが形成される。
【００４８】さらに、図４ａに示すように、所望のパタ
ーンを有する第２のレジスト膜３０を形成する。この第
２のレジスト膜３０は、トランジスタ形成領域Ｒtra の
上方で開口され、容量素子形成領域Ｒcap の一部のみを
覆うパターンを有する。そして、この第２のレジスト膜
３０を用いて、例えば熱リン酸によって窒化膜からなる
シリコン窒化膜２５ａ，２５ｂを選択的に除去し、引き
続きフッ酸（ＨＦ：Ｈ２Ｏ＝１：２０）の２０秒ウエッ
トエッチによりシリコン酸化膜２４ａ，２４ｂを選択的
に除去する。この工程によって、トランジスタ形成領域
Ｒtra においてはシリコン窒化膜２５ａ及びシリコン酸
化膜２４ａが全て除去され、容量素子形成領域Ｒcap に
おいてはシリコン窒化膜２５ｂ及びシリコン酸化膜２４
ｂの一部が残置されて第１の容量膜２４ｃ及び第２の容
量膜２５ｃが形成される。このとき、同時にトレンチ分
離２８ａも第１の導電膜２３ａ，２３ｂとほぼ同じ高さ
まで除去される。
ーンを有する第２のレジスト膜３０を形成する。この第
２のレジスト膜３０は、トランジスタ形成領域Ｒtra の
上方で開口され、容量素子形成領域Ｒcap の一部のみを
覆うパターンを有する。そして、この第２のレジスト膜
３０を用いて、例えば熱リン酸によって窒化膜からなる
シリコン窒化膜２５ａ，２５ｂを選択的に除去し、引き
続きフッ酸（ＨＦ：Ｈ２Ｏ＝１：２０）の２０秒ウエッ
トエッチによりシリコン酸化膜２４ａ，２４ｂを選択的
に除去する。この工程によって、トランジスタ形成領域
Ｒtra においてはシリコン窒化膜２５ａ及びシリコン酸
化膜２４ａが全て除去され、容量素子形成領域Ｒcap に
おいてはシリコン窒化膜２５ｂ及びシリコン酸化膜２４
ｂの一部が残置されて第１の容量膜２４ｃ及び第２の容
量膜２５ｃが形成される。このとき、同時にトレンチ分
離２８ａも第１の導電膜２３ａ，２３ｂとほぼ同じ高さ
まで除去される。
【００４９】さらに、図４ｂに示すように、第２のレジ
スト膜３０を除去した後、全面上に、図３ａに示す第１
の導電膜２３と同程度の厚みのポリシリコンからなる第
２の導電膜３１を堆積する。このとき、第２の導電膜と
しては低抵抗のポリサイドを用いてもよい。
スト膜３０を除去した後、全面上に、図３ａに示す第１
の導電膜２３と同程度の厚みのポリシリコンからなる第
２の導電膜３１を堆積する。このとき、第２の導電膜と
しては低抵抗のポリサイドを用いてもよい。
【００５０】さらに、図４ｃに示すように、所望のパタ
ーンを有する第３のレジスト膜３２を形成する。この第
３のレジスト膜３２の形状は上記第１の実施形態におけ
る第２のレジスト膜６の形状と基本的に同じである。す
なわち、第３のレジスト膜３２，第２の容量膜２５ｃ及
び第１の容量膜２４ｃをマスクとして、ドライエッチン
グ法により、第２の導電膜３１及び第１の導電膜２３
ａ，２３ｂを逐次エッチングする。この工程により、ト
ランジスタ形成領域Ｒtra においては、第１の導電膜２
３ａ及び第２の導電膜３１の一部２３ｃ，３１ａが残置
されて両者からなるゲート電極３３が形成される。一
方、容量素子形成領域Ｒcap においては、第１の導電膜
２３ｂ全体が下部容量電極となり、酸化膜２２ｂが下部
容量電極２３ｂの下敷き膜となって、下部容量電極２３
ｂ上の第１，第２容量膜２４ｃ，２５ｃの上に第２の導
電膜３１からパターニングされた上部容量電極３１ｂが
形成され、下部容量電極２３ｂと第１，第２の容量膜２
４ｃ，２５ｃとの上に跨がって第２の導電膜３１からパ
ターニングされた引き出し電極３１ｃが形成される。こ
のとき、第１，第２の容量膜２４ｃ，２５ｃがエッチン
グマスク（エッチングストッパ）として機能し、下部容
量電極２３ｂの一部が除去されるのを有効に防止してい
る。
ーンを有する第３のレジスト膜３２を形成する。この第
３のレジスト膜３２の形状は上記第１の実施形態におけ
る第２のレジスト膜６の形状と基本的に同じである。す
なわち、第３のレジスト膜３２，第２の容量膜２５ｃ及
び第１の容量膜２４ｃをマスクとして、ドライエッチン
グ法により、第２の導電膜３１及び第１の導電膜２３
ａ，２３ｂを逐次エッチングする。この工程により、ト
ランジスタ形成領域Ｒtra においては、第１の導電膜２
３ａ及び第２の導電膜３１の一部２３ｃ，３１ａが残置
されて両者からなるゲート電極３３が形成される。一
方、容量素子形成領域Ｒcap においては、第１の導電膜
２３ｂ全体が下部容量電極となり、酸化膜２２ｂが下部
容量電極２３ｂの下敷き膜となって、下部容量電極２３
ｂ上の第１，第２容量膜２４ｃ，２５ｃの上に第２の導
電膜３１からパターニングされた上部容量電極３１ｂが
形成され、下部容量電極２３ｂと第１，第２の容量膜２
４ｃ，２５ｃとの上に跨がって第２の導電膜３１からパ
ターニングされた引き出し電極３１ｃが形成される。こ
のとき、第１，第２の容量膜２４ｃ，２５ｃがエッチン
グマスク（エッチングストッパ）として機能し、下部容
量電極２３ｂの一部が除去されるのを有効に防止してい
る。
【００５１】次に、図４ｄに示すように、上記第１の実
施形態における図２ｂに示す工程と同様の処理を行っ
て、ソース・ドレイン領域３６，層間絶縁膜３７，コン
タクトホール３８及び金属配線層３９を形成する。
施形態における図２ｂに示す工程と同様の処理を行っ
て、ソース・ドレイン領域３６，層間絶縁膜３７，コン
タクトホール３８及び金属配線層３９を形成する。
【００５２】本実施例では、分離機能の高いトレンチ分
離構造を採りながら、図３ｄに示すエッチバック工程に
おいて、シリコン窒化膜２５ａ，２５ｂがエッチングス
トッパとして機能することで、第１の導電膜２３ａ，２
３ｂがエッチングされることなく所定の膜厚を維持する
ことができるので、ゲート電極３３の膜厚がばらつくこ
とによる信頼性の劣化や、ゲート配線の抵抗ばらつきを
抑制できる。そして、一般的なトレンチ分離の形成方法
では、このシリコン窒化膜２５ａ，２５ｂは全て除去さ
れるが、本実施例では、容量素子形成領域Ｒcap におけ
るシリコン窒化膜２５ｂをさらにパターニングして容量
素子の第２容量膜２５ｃとして利用することができ、工
程の増大を有効に防止することができる。
離構造を採りながら、図３ｄに示すエッチバック工程に
おいて、シリコン窒化膜２５ａ，２５ｂがエッチングス
トッパとして機能することで、第１の導電膜２３ａ，２
３ｂがエッチングされることなく所定の膜厚を維持する
ことができるので、ゲート電極３３の膜厚がばらつくこ
とによる信頼性の劣化や、ゲート配線の抵抗ばらつきを
抑制できる。そして、一般的なトレンチ分離の形成方法
では、このシリコン窒化膜２５ａ，２５ｂは全て除去さ
れるが、本実施例では、容量素子形成領域Ｒcap におけ
るシリコン窒化膜２５ｂをさらにパターニングして容量
素子の第２容量膜２５ｃとして利用することができ、工
程の増大を有効に防止することができる。
【００５３】（第３の実施形態）
次に、ＭＯＳトランジスタと容量素子に加えて、ＥＥＰ
ＲＯＭのセルを形成した例である第３の実施形態につい
て説明する。図５ａ〜図５ｄ及び図６ａ〜図６ｄは、本
実施形態に係る半導体装置の製造工程を示す断面図であ
る。
ＲＯＭのセルを形成した例である第３の実施形態につい
て説明する。図５ａ〜図５ｄ及び図６ａ〜図６ｄは、本
実施形態に係る半導体装置の製造工程を示す断面図であ
る。
【００５４】まず、図５ａに示すように、上記第２実施
形態における図３ａと同様の処理を行って、シリコン基
板のｐウエル２１上に酸化膜２２，第１の導電膜２３，
シリコン酸化膜２４及びシリコン窒化膜２５を順次形成
した後、図５ｂに示すように、所望のパターンを有する
第１のレジスト膜２６を用いて、素子分離溝２７を形成
する。このとき、本実施形態では、上記第２の実施形態
とは異なり、素子分離溝２７によって、ｐウエル１をト
ランジスタ形成領域Ｒtra と容量素子形成領域Ｒcap と
ＥＥＰＲＯＭ形成領域Ｒepr とに区画する。
形態における図３ａと同様の処理を行って、シリコン基
板のｐウエル２１上に酸化膜２２，第１の導電膜２３，
シリコン酸化膜２４及びシリコン窒化膜２５を順次形成
した後、図５ｂに示すように、所望のパターンを有する
第１のレジスト膜２６を用いて、素子分離溝２７を形成
する。このとき、本実施形態では、上記第２の実施形態
とは異なり、素子分離溝２７によって、ｐウエル１をト
ランジスタ形成領域Ｒtra と容量素子形成領域Ｒcap と
ＥＥＰＲＯＭ形成領域Ｒepr とに区画する。
【００５５】ここで、図５ｃ，図５ｄ及び図６ａ〜図６
ｄに示す工程において、トランジスタ形成領域Ｒtra 及
び容量素子形成領域Ｒcap における処理は、上記第２実
施形態で説明したとおりである。したがって、以下の説
明では、ＥＥＰＲＯＭ形成領域Ｒepr における処理を中
心として説明する。
ｄに示す工程において、トランジスタ形成領域Ｒtra 及
び容量素子形成領域Ｒcap における処理は、上記第２実
施形態で説明したとおりである。したがって、以下の説
明では、ＥＥＰＲＯＭ形成領域Ｒepr における処理を中
心として説明する。
【００５６】図５ｂに示す工程では、素子分離溝２７に
よって、酸化膜２２，第１の導電膜２３，シリコン酸化
膜２４及びシリコン窒化膜２５がそれぞれ３つの酸化膜
２２ａ，２２ｂ，２２ｄと、３つの第１の導電膜２３
ａ，２３ｂ，２３ｄと、３つのシリコン酸化膜２４ａ，
２４ｂ，２４ｄと、３つのシリコン窒化膜２５ａ，２５
ｂ，２５ｄとに分離される。
よって、酸化膜２２，第１の導電膜２３，シリコン酸化
膜２４及びシリコン窒化膜２５がそれぞれ３つの酸化膜
２２ａ，２２ｂ，２２ｄと、３つの第１の導電膜２３
ａ，２３ｂ，２３ｄと、３つのシリコン酸化膜２４ａ，
２４ｂ，２４ｄと、３つのシリコン窒化膜２５ａ，２５
ｂ，２５ｄとに分離される。
【００５７】さらに、図５ｃに示すように、第１のレジ
スト膜２６を除去した後、素子分離溝２７の中及びシリ
コン窒化膜２５ａ，２５ｂ、２５ｄの上に酸化膜からな
る素子分離用絶縁膜２８を例えば５００ｎｍ程度の厚み
で堆積する。このとき、素子分離溝２７には酸化膜が埋
め込まれた状態となり、それ以外の領域は素子分離用絶
縁膜２８が５００ｎｍ程度の厚みで堆積された状態とな
る。
スト膜２６を除去した後、素子分離溝２７の中及びシリ
コン窒化膜２５ａ，２５ｂ、２５ｄの上に酸化膜からな
る素子分離用絶縁膜２８を例えば５００ｎｍ程度の厚み
で堆積する。このとき、素子分離溝２７には酸化膜が埋
め込まれた状態となり、それ以外の領域は素子分離用絶
縁膜２８が５００ｎｍ程度の厚みで堆積された状態とな
る。
【００５８】さらに、図５ｄに示すように、エッチバッ
ク法により、素子分離用絶縁膜２８を最終的にシリコン
窒化膜２５ａ，２５ｂ、２５ｄの表面と同じ高さになる
まで除去する。この工程によって、互いに孤立したトレ
ンチ分離２８ａが形成される。
ク法により、素子分離用絶縁膜２８を最終的にシリコン
窒化膜２５ａ，２５ｂ、２５ｄの表面と同じ高さになる
まで除去する。この工程によって、互いに孤立したトレ
ンチ分離２８ａが形成される。
【００５９】さらに、図６ａに示すように、所望のパタ
ーンを有する第２のレジスト膜３０を形成する。この第
２のレジスト膜３０は、トランジスタ形成領域Ｒtra の
上方で開口され、容量素子形成領域Ｒcap 及びＥＥＰＲ
ＯＭ形成領域Ｒepr の一部のみを覆うパターンを有す
る。そして、この第２のレジスト膜３０を用いて、上記
第２実施形態と同様のエッチングを行うことにより、ト
ランジスタ形成領域Ｒtra においてはシリコン窒化膜２
５ａ及びシリコン酸化膜２４ａが全て除去され、容量素
子形成領域Ｒcap においてはシリコン窒化膜２５ｂ及び
シリコン酸化膜２４ｂの一部が残置されて第１の容量膜
２４ｃ及び第２の容量膜２５ｃとなり、ＥＥＰＲＯＭ形
成領域では、シリコン酸化膜２４ｄ及びシリコン窒化膜
２５ｄから第１，第２のゲート上絶縁膜２４ｅ，２５ｅ
がパターニングされる。
ーンを有する第２のレジスト膜３０を形成する。この第
２のレジスト膜３０は、トランジスタ形成領域Ｒtra の
上方で開口され、容量素子形成領域Ｒcap 及びＥＥＰＲ
ＯＭ形成領域Ｒepr の一部のみを覆うパターンを有す
る。そして、この第２のレジスト膜３０を用いて、上記
第２実施形態と同様のエッチングを行うことにより、ト
ランジスタ形成領域Ｒtra においてはシリコン窒化膜２
５ａ及びシリコン酸化膜２４ａが全て除去され、容量素
子形成領域Ｒcap においてはシリコン窒化膜２５ｂ及び
シリコン酸化膜２４ｂの一部が残置されて第１の容量膜
２４ｃ及び第２の容量膜２５ｃとなり、ＥＥＰＲＯＭ形
成領域では、シリコン酸化膜２４ｄ及びシリコン窒化膜
２５ｄから第１，第２のゲート上絶縁膜２４ｅ，２５ｅ
がパターニングされる。
【００６０】さらに、図６ｂに示すように、第２のレジ
スト膜３０を除去した後、全面上に、図３ａに示す第１
の導電膜２３と同じ厚み及び同じ材質（ポリシリコン）
からなる第２の導電膜３１を堆積する。
スト膜３０を除去した後、全面上に、図３ａに示す第１
の導電膜２３と同じ厚み及び同じ材質（ポリシリコン）
からなる第２の導電膜３１を堆積する。
【００６１】さらに、図６ｃに示すように、所望のパタ
ーンを有する第３のレジスト膜３２を形成する。この第
３のレジスト膜３２の形状は、トランジスタ形成領域Ｒ
traと容量素子形成領域Ｒcap とにおいては、上記第２
の実施形態における第２のレジスト膜６の形状と同じ形
状を有する。一方、ＥＥＰＲＯＭ形成領域Ｒepr におい
ては、第１，第２のゲート上絶縁膜の一部を覆うように
形成されている。この第３のレジスト膜３０を用いてド
ライエッチングを行うことにより、トランジスタ形成領
域Ｒtra においては、上記第２の実施形態と同様にゲー
ト電極３３が形成され、容量素子形成領域Ｒcap におい
ては、上記第２の実施形態と同様に、下部容量電極２３
ｂと、下敷き膜２２ｂと、上部容量電極３１ｂと、引き
出し電極３１ｃとが形成される。ＥＥＰＲＯＭ形成領域
Ｒepr では第１の導電膜２４ｄからパターニングされた
フローティングゲート電極２３ｅと、シリコン酸化膜２
４ｄ及びシリコン窒化膜２５ｄからパターニングされた
第１，第２のゲート上絶縁膜２４ｅ，２５ｅと、第２の
導電膜３１からパターニングされた制御ゲート電極３１
ｄとが形成される。なお、酸化膜２２ｄはＥＥＰＲＯＭ
のセルトランジスタのゲート酸化膜として機能する。こ
のとき、第１，第２の容量膜２４ｃ，２５ｃがフローテ
ィングゲート電極２３ｅを形成する際のエッチングマス
クとして機能している。
ーンを有する第３のレジスト膜３２を形成する。この第
３のレジスト膜３２の形状は、トランジスタ形成領域Ｒ
traと容量素子形成領域Ｒcap とにおいては、上記第２
の実施形態における第２のレジスト膜６の形状と同じ形
状を有する。一方、ＥＥＰＲＯＭ形成領域Ｒepr におい
ては、第１，第２のゲート上絶縁膜の一部を覆うように
形成されている。この第３のレジスト膜３０を用いてド
ライエッチングを行うことにより、トランジスタ形成領
域Ｒtra においては、上記第２の実施形態と同様にゲー
ト電極３３が形成され、容量素子形成領域Ｒcap におい
ては、上記第２の実施形態と同様に、下部容量電極２３
ｂと、下敷き膜２２ｂと、上部容量電極３１ｂと、引き
出し電極３１ｃとが形成される。ＥＥＰＲＯＭ形成領域
Ｒepr では第１の導電膜２４ｄからパターニングされた
フローティングゲート電極２３ｅと、シリコン酸化膜２
４ｄ及びシリコン窒化膜２５ｄからパターニングされた
第１，第２のゲート上絶縁膜２４ｅ，２５ｅと、第２の
導電膜３１からパターニングされた制御ゲート電極３１
ｄとが形成される。なお、酸化膜２２ｄはＥＥＰＲＯＭ
のセルトランジスタのゲート酸化膜として機能する。こ
のとき、第１，第２の容量膜２４ｃ，２５ｃがフローテ
ィングゲート電極２３ｅを形成する際のエッチングマス
クとして機能している。
【００６２】次に、図６ｄに示すように、上記第１の実
施形態における図２ｂに示す工程と同様の処理を行っ
て、ソース・ドレイン領域３６，層間絶縁膜３７，コン
タクトホール３８及び金属配線層３９を形成する。
施形態における図２ｂに示す工程と同様の処理を行っ
て、ソース・ドレイン領域３６，層間絶縁膜３７，コン
タクトホール３８及び金属配線層３９を形成する。
【００６３】本実施例では、上記第２の実施形態と同様
の効果に加え、ＥＥＰＲＯＭをも同時に形成できる利点
がある。
の効果に加え、ＥＥＰＲＯＭをも同時に形成できる利点
がある。
【００６４】（第４の実施形態）
次に、トランジスタと抵抗素子とを同時に搭載した例に
係る第４の実施形態について説明する。図７ａ〜図７ｄ
は、本実施例に係る半導体装置の製造工程を示す断面図
である。本実施形態は、上記第２実施形態における第１
の導電膜を抵抗膜として用いるものである。
係る第４の実施形態について説明する。図７ａ〜図７ｄ
は、本実施例に係る半導体装置の製造工程を示す断面図
である。本実施形態は、上記第２実施形態における第１
の導電膜を抵抗膜として用いるものである。
【００６５】本実施形態においても、説明は省略する
が、上記第２の実施形態における図３ａ〜図３ｄに示す
工程をまったく同じ工程を行っており、その後、図７ａ
に示す工程を行う。
が、上記第２の実施形態における図３ａ〜図３ｄに示す
工程をまったく同じ工程を行っており、その後、図７ａ
に示す工程を行う。
【００６６】図７ａに示す工程では、所望のパターンを
有する第２のレジスト膜３０をマスクとして、例えば熱
リン酸によってシリコン窒化膜及びシリコン酸化膜の選
択的エッチングを行う（エッチング条件は、上記第２の
実施形態と同様である）。本実施例では、第２のレジス
ト膜３０は、抵抗素子形成領域Ｒres の一部のみを覆っ
ており、トランジスタ形成領域Ｒtra におけるシリコン
酸化膜２４ａ及びシリコン窒化膜２５ａは全て除去され
る一方、抵抗素子形成領域Ｒres において、２つの第
１，第２の保護膜２４ｆ，２５ｆが形成される。その
際、各保護膜２４ｆ，２５ｆの両側には、第１の導電膜
２３ｂの表面が十分なスペースを持って露出している。
有する第２のレジスト膜３０をマスクとして、例えば熱
リン酸によってシリコン窒化膜及びシリコン酸化膜の選
択的エッチングを行う（エッチング条件は、上記第２の
実施形態と同様である）。本実施例では、第２のレジス
ト膜３０は、抵抗素子形成領域Ｒres の一部のみを覆っ
ており、トランジスタ形成領域Ｒtra におけるシリコン
酸化膜２４ａ及びシリコン窒化膜２５ａは全て除去され
る一方、抵抗素子形成領域Ｒres において、２つの第
１，第２の保護膜２４ｆ，２５ｆが形成される。その
際、各保護膜２４ｆ，２５ｆの両側には、第１の導電膜
２３ｂの表面が十分なスペースを持って露出している。
【００６７】さらに、図７ｂに示すように、第２のレジ
スト膜３０を除去した後、全面上に、図３ａに示す第１
の導電膜２３と同じ厚み及び同じ材質（ポリシリコン）
からなる第２の導電膜３１を堆積する。第２の導電膜３
１を第１の導電膜２３と同様に堆積する。このとき第２
の導電膜３１としては低抵抗のポリサイドを用いてもよ
い。
スト膜３０を除去した後、全面上に、図３ａに示す第１
の導電膜２３と同じ厚み及び同じ材質（ポリシリコン）
からなる第２の導電膜３１を堆積する。第２の導電膜３
１を第１の導電膜２３と同様に堆積する。このとき第２
の導電膜３１としては低抵抗のポリサイドを用いてもよ
い。
【００６８】さらに、図７ｃに示すように、所望のパタ
ーンを有する第３のレジスト膜３２を形成する。この第
３のレジスト膜３２の形状は、トランジスタ形成領域Ｒ
traにおいては上記第２の実施形態における形状と同じ
であるが、抵抗素子形成領域Ｒres においては上記第２
の実施形態における形状とは異なる。すなわち、抵抗素
子形成領域Ｒres においては、各保護膜２４ｆ，２５ｆ
の両端部とその側方の第１の導電膜２３ｂとに亘る領域
をそれぞれ覆う２つの部分に分割して形成されている。
そして、第３のレジスト膜３２と、２つの保護膜２４
ｆ，２５ｆをマスクとして、ドライエッチング法によ
り、第２の導電膜３１及び第１の導電膜２３ａを逐次エ
ッチングする。この工程により、トランジスタ形成領域
Ｒtra においては、第１の導電膜２３ａ及び第２の導電
膜３１の一部２３ｃ，３１ａが残置されて両者からなる
ゲート電極３３が形成される。一方、容量素子形成領域
Ｒcapにおいては、第１の導電膜２３ｆ全体が比較的高
抵抗の抵抗膜となり、酸化膜２２ｂが抵抗膜２３ｆの下
敷き膜となる。また、抵抗膜２３ｆ及び第１，第２の保
護膜２４ｆ，２５ｆの上に、第２の導電膜３１からパタ
ーニングされた２つの引き出し電極３１ｆ，３１ｇが形
成される。このとき、第１，第２の保護膜２４ｆ，２５
ｆがエッチングマスク（エッチングストッパ）として機
能し、抵抗膜２３ｆの一部が除去されるのを有効に防止
している。
ーンを有する第３のレジスト膜３２を形成する。この第
３のレジスト膜３２の形状は、トランジスタ形成領域Ｒ
traにおいては上記第２の実施形態における形状と同じ
であるが、抵抗素子形成領域Ｒres においては上記第２
の実施形態における形状とは異なる。すなわち、抵抗素
子形成領域Ｒres においては、各保護膜２４ｆ，２５ｆ
の両端部とその側方の第１の導電膜２３ｂとに亘る領域
をそれぞれ覆う２つの部分に分割して形成されている。
そして、第３のレジスト膜３２と、２つの保護膜２４
ｆ，２５ｆをマスクとして、ドライエッチング法によ
り、第２の導電膜３１及び第１の導電膜２３ａを逐次エ
ッチングする。この工程により、トランジスタ形成領域
Ｒtra においては、第１の導電膜２３ａ及び第２の導電
膜３１の一部２３ｃ，３１ａが残置されて両者からなる
ゲート電極３３が形成される。一方、容量素子形成領域
Ｒcapにおいては、第１の導電膜２３ｆ全体が比較的高
抵抗の抵抗膜となり、酸化膜２２ｂが抵抗膜２３ｆの下
敷き膜となる。また、抵抗膜２３ｆ及び第１，第２の保
護膜２４ｆ，２５ｆの上に、第２の導電膜３１からパタ
ーニングされた２つの引き出し電極３１ｆ，３１ｇが形
成される。このとき、第１，第２の保護膜２４ｆ，２５
ｆがエッチングマスク（エッチングストッパ）として機
能し、抵抗膜２３ｆの一部が除去されるのを有効に防止
している。
【００６９】次に、図７ｄに示すように、上記第１の実
施形態における図２ｂに示す工程と同様の処理を行っ
て、ソース・ドレイン領域３６，層間絶縁膜３７，コン
タクトホール３８及び金属配線層３９を形成する。
施形態における図２ｂに示す工程と同様の処理を行っ
て、ソース・ドレイン領域３６，層間絶縁膜３７，コン
タクトホール３８及び金属配線層３９を形成する。
【００７０】本実施形態においては、抵抗素子の抵抗膜
２３ｆがＭＯＳトランジスタのゲート電極３３の下層２
３ｃと共通のポリシリコン膜で構成されている。その場
合、ゲート電極３３には上層３１ａが積層されているの
で、上層３１ａが低抵抗であれば下層２３ｃは高抵抗と
できる。従って、抵抗素子の抵抗膜２３ｆを比較的高抵
抗名材料で構成することが可能となり、抵抗素子の占有
面積の低減を図ることができるのである。
２３ｆがＭＯＳトランジスタのゲート電極３３の下層２
３ｃと共通のポリシリコン膜で構成されている。その場
合、ゲート電極３３には上層３１ａが積層されているの
で、上層３１ａが低抵抗であれば下層２３ｃは高抵抗と
できる。従って、抵抗素子の抵抗膜２３ｆを比較的高抵
抗名材料で構成することが可能となり、抵抗素子の占有
面積の低減を図ることができるのである。
【００７１】また、第２の実施形態と同様に、分離機能
の高いトレンチ分離構造を採りながら、エッチバック工
程において、シリコン窒化膜がエッチングストッパとし
て機能することで第１の導電膜がエッチングされること
なく所定の膜厚を維持することができるので、ゲート電
極３３の膜厚がばらつくことによる信頼性の劣化や、ゲ
ート配線の抵抗ばらつきを抑制できる。そして、一般的
なトレンチ分離の形成方法では、このシリコン窒化膜は
全て除去されるが、本実施例では、抵抗素子形成領域Ｒ
res におけるシリコン窒化膜２５ｆを引き出し電極３１
ｆ，３１ｇのパターニング時における抵抗膜２３ｆに対
するエッチングストッパとして利用することができ、工
程の増大を有効に防止することができる。
の高いトレンチ分離構造を採りながら、エッチバック工
程において、シリコン窒化膜がエッチングストッパとし
て機能することで第１の導電膜がエッチングされること
なく所定の膜厚を維持することができるので、ゲート電
極３３の膜厚がばらつくことによる信頼性の劣化や、ゲ
ート配線の抵抗ばらつきを抑制できる。そして、一般的
なトレンチ分離の形成方法では、このシリコン窒化膜は
全て除去されるが、本実施例では、抵抗素子形成領域Ｒ
res におけるシリコン窒化膜２５ｆを引き出し電極３１
ｆ，３１ｇのパターニング時における抵抗膜２３ｆに対
するエッチングストッパとして利用することができ、工
程の増大を有効に防止することができる。
【００７２】なお、ゲート電極３３は、２つの導電膜２
３，３１の積層構造となっているので、上層である第２
の導電膜３１を局所的な配線としても使えるようにポリ
シリコンとシリサイドが積層されたポリサイドのような
低抵抗な導電膜（シート抵抗５〜１０Ω／□）を用いて
もよい。この場合、抵抗素子はポリシリコンにＰＯＣｌ
3 拡散法やイオン注入法によって不純物が導入された導
電膜（シート抵抗３０〜１００Ω／□）で形成される第
１の導電膜２３を用いているので、抵抗素子の面積が大
きくなることはない。
３，３１の積層構造となっているので、上層である第２
の導電膜３１を局所的な配線としても使えるようにポリ
シリコンとシリサイドが積層されたポリサイドのような
低抵抗な導電膜（シート抵抗５〜１０Ω／□）を用いて
もよい。この場合、抵抗素子はポリシリコンにＰＯＣｌ
3 拡散法やイオン注入法によって不純物が導入された導
電膜（シート抵抗３０〜１００Ω／□）で形成される第
１の導電膜２３を用いているので、抵抗素子の面積が大
きくなることはない。
【００７３】（その他の実施形態）
上記第２，第３，第４の実施形態では、容量膜や保護膜
をシリコン窒化膜とシリコン酸化膜との積層構造で構成
したが、ゲート酸化膜の窒化膜単層や他の高誘電膜材料
を適用しても同様の効果が期待できる。
をシリコン窒化膜とシリコン酸化膜との積層構造で構成
したが、ゲート酸化膜の窒化膜単層や他の高誘電膜材料
を適用しても同様の効果が期待できる。
【００７４】また、上記各実施形態では、トランジスタ
形成領域Ｒtra にはｎチャネルトランジスタを形成した
が、ｎチャネルトランジスタ，ｐチャネルトランジスタ
を共に形成することもでき、あるいはバイポーラトラン
ジスタを形成してもよいことはいうまでもない。
形成領域Ｒtra にはｎチャネルトランジスタを形成した
が、ｎチャネルトランジスタ，ｐチャネルトランジスタ
を共に形成することもでき、あるいはバイポーラトラン
ジスタを形成してもよいことはいうまでもない。
【００７５】さらに、上記各実施形態と同様の工程を用
いて、容量素子と抵抗素子とを共に搭載し、あるいはト
ランジスタ，容量素子及び抵抗素子を共に搭載した半導
体装置を形成することもできる。
いて、容量素子と抵抗素子とを共に搭載し、あるいはト
ランジスタ，容量素子及び抵抗素子を共に搭載した半導
体装置を形成することもできる。
【００７６】
【発明の効果】本発明の半導体装置又はその製造方法に
よれば、工程数の増大を抑制しながら、容量素子の容量
膜の占有面積を低減することが可能となり、ＭＩＳトラ
ンジスタと占有面積の小さい容量素子とを混載した安価
な半導体装置の提供を図ることができる。
よれば、工程数の増大を抑制しながら、容量素子の容量
膜の占有面積を低減することが可能となり、ＭＩＳトラ
ンジスタと占有面積の小さい容量素子とを混載した安価
な半導体装置の提供を図ることができる。
【図１】第１の実施形態に係るＭＯＳＦＥＴと容量素子
とを混載した半導体装置の製造工程のうち第２の導電膜
を堆積するまでの工程を示す半導体装置の断面図であ
る。
とを混載した半導体装置の製造工程のうち第２の導電膜
を堆積するまでの工程を示す半導体装置の断面図であ
る。
【図２】第１の実施形態に係る半導体装置の製造工程の
うち第１及び第２の導電膜をパターニングした後の工程
を示す半導体装置の断面図である。
うち第１及び第２の導電膜をパターニングした後の工程
を示す半導体装置の断面図である。
【図３】第２の実施形態に係るトレンチ分離構造を有し
ＭＯＳＦＥＴと容量素子とを混載した半導体装置の製造
工程のうちトレンチ分離を形成するまでの工程を示す半
導体装置の断面図である。
ＭＯＳＦＥＴと容量素子とを混載した半導体装置の製造
工程のうちトレンチ分離を形成するまでの工程を示す半
導体装置の断面図である。
【図４】第２の実施形態に係る半導体装置の製造工程の
うち絶縁膜から容量膜をパターニングした後の工程を示
す半導体装置の断面図である。
うち絶縁膜から容量膜をパターニングした後の工程を示
す半導体装置の断面図である。
【図５】第３の実施形態に係るＭＯＳＦＥＴとＥＥＰＲ
ＯＭのメモリセルセルと容量素子とを混載した半導体装
置の製造工程のうちトレンチ分離を形成するまでの工程
を示す半導体装置の断面図である。
ＯＭのメモリセルセルと容量素子とを混載した半導体装
置の製造工程のうちトレンチ分離を形成するまでの工程
を示す半導体装置の断面図である。
【図６】第３の実施形態に係る半導体装置の製造工程の
うち絶縁膜から容量膜をパターニングした後の工程を示
す半導体装置の断面図である。
うち絶縁膜から容量膜をパターニングした後の工程を示
す半導体装置の断面図である。
【図７】第４の実施例に係るトレンチ分離構造を有しＭ
ＯＳＦＥＴと抵抗素子とを混載した半導体装置の製造工
程のうちトレンチ分離を形成した後の工程を示す半導体
装置の断面図である。
ＯＳＦＥＴと抵抗素子とを混載した半導体装置の製造工
程のうちトレンチ分離を形成した後の工程を示す半導体
装置の断面図である。
【図８】従来のＭＯＳＦＥＴと容量素子とを混載した半
導体装置の製造工程を示す半導体装置の断面図である。
導体装置の製造工程を示す半導体装置の断面図である。
１ ｐウエル
２ ＬＯＣＯＳ分離
３ ゲート酸化膜
４ 第１の導電膜
４ｂ 下部容量電極
５ 窒化膜（絶縁膜）
５ａ 容量膜
６ 第１のレジスト膜
７ 第２の導電膜
７ｂ 上部容量電極
７ｃ 引き出し電極
８ 第２のレジスト膜
９ ゲート電極
１２ ソース・ドレイン領域
１５ 金属配線
２１ ｐウエル
２２ 酸化膜
２２ｂ ゲート酸化膜
２３ 第１の導電膜
２３ｂ 下部容量電極
２３ｅ フローティングゲート電極
２３ｆ 抵抗膜
２４ シリコン酸化膜
２５ シリコン窒化膜
２６ 第１のレジスト膜
２７ 素子分離溝
２８ 素子分離用絶縁膜
２８ａ トレンチ分離
３０ 第２のレジスト膜
３１ 第２の導電膜
３１ｂ 上部容量電極
３１ｃ 引き出し電極
３１ｄ 制御ゲート電極
３１ｆ，３１ｇ 引き出し電極
３２ 第２のレジスト膜
３７ 層間絶縁膜
３９ 金属配線
Ｒtra トランジスタ形成領域
Ｒcap 容量素子形成領域
Ｒres 抵抗素子形成領域
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/06 Ｈ０１Ｌ 29/78 ３０１Ｙ
27/115 ３７１
29/423
29/49
29/78
29/788
29/792
(72)発明者 中林 隆
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(72)発明者 山下 恭司
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(72)発明者 受田 高明
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(72)発明者 荒井 雅利
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(72)発明者 山田 隆順
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(56)参考文献 特開 平６−61423（ＪＰ，Ａ)
特開 平３−105981（ＪＰ，Ａ)
特開 昭63−141349（ＪＰ，Ａ)
特開 昭50−146270（ＪＰ，Ａ)
特開 昭61−214542（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
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H01L 21/336
H01L 21/8247
H01L 27/04
H01L 27/06
H01L 27/115
H01L 29/43
H01L 29/78
H01L 29/788
H01L 29/792
Claims (12)
- 【請求項１】 半導体基板上に少なくともＭＩＳトラン
ジスタと容量素子とを搭載した半導体装置であって、 上記ＭＩＳトランジスタは、 上記半導体基板上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜上に積層された第１の導電膜と第２の
導電膜とからなるゲート電極とを少なくとも備えてお
り、 上記容量素子は、 上記半導体基板上に形成された上記第１の導電膜からな
る下部容量電極と、 上記下部容量電極上の一部領域に形成された，上記ゲー
ト絶縁膜とは材質が異なる絶縁膜からなる容量膜と、 上記容量膜の上に形成され上記第２の導電膜からなる上
部容量電極と、 上記容量膜の一端部から上記下部容量電極上の他部領域
に跨って形成された上記第２の導電膜からなる引き出し
電極とを備え、 上記下部容量電極の一端部は、上記引き出し電極の一端
部に一致し、 上記下部容量電極の他端部は、上記容量膜の他端部に一
致して いることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に少なくとも容量素子と抵
抗素子とを搭載した半導体装置であって、 上記容量素子は、 上記半導体基板上に形成された第１の導電膜からなる下
部容量電極と、 上記下部容量電極上の一部領域に形成された絶縁膜から
なる容量膜と、 上記容量膜の上に形成された第２の導電膜からなる上部
容量電極と、 上記容量膜の一端部から上記下部容量電極上の他部領域
に跨って形成された上記第２の導電膜からなる引き出し
電極とを備え、 上記下部容量電極の一端部は、上記引き出し電極の一端
部に一致し、上記下部容量電極の他端部は、上記容量膜
の他端部に一致しており、 上記抵抗素子は、 上記半導体基板上に形成された，上記第１の導電膜から
なる抵抗膜と、 上記抵抗膜の上に形成され上記容量素子の容量膜と共通
の絶縁膜からなるエッチング保護膜と、 上記エッチング保護膜の両端部からその外方の抵抗膜に
跨って形成され上記第２の導電膜からなる２つの引き出
し電極とを備えていることを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 上記半導体基板上に形成された上記第１の導電膜からな
る抵抗膜と、 上記抵抗膜の上に形成された上記容量素子の容量膜と共
通の絶縁膜からなるエッチング保護膜と、 上記エッチング保護膜の両端部からその外方の抵抗膜に
跨って形成され上記第２の導電膜からなる２つの引き出
し電極とを有する抵抗素子をさらに備えていることを特
徴とする半導体装置。 - 【請求項４】 請求項１〜３のうちいずれか１つに記載
の半導体装置において、 上記第１の導電膜は、ポリシリコン膜で構成されている
ことを特徴とする半導体装置。 - 【請求項５】 請求項１〜４のうちいずれか１つに記載
の半導体装置において、 上記絶縁膜は、シリコン窒化膜，ＰＺＴ及びタンタル酸
化膜のうちの少なくともいずれか１つで構成されている
ことを特徴とする半導体装置。 - 【請求項６】 請求項１〜５のうちいずれか１つに記載
の半導体装置において、 上記第２の導電膜は、ポリシリコン，チタンシリサイド
及びタングステンシリサイドのうちの少なくともいずれ
１つで構成されていることを特徴とする半導体装置。 - 【請求項７】 請求項１〜３のうちいずれか１つに記載
の半導体装置において、 上記第１の導電膜からなるフローティングゲート電極
と、 上記絶縁膜からなるフローティングゲート上絶縁膜と、 上記フローティングゲート上絶縁膜の上に形成され上記
第２の導電膜からなる制御ゲート電極とを有するＥＥＰ
ＲＯＭのメモリセルをさらに備えていることを特徴とす
る半導体装置。 - 【請求項８】 半導体基板上に少なくともＭＩＳトラン
ジスタと容量素子を搭載した半導体装置の製造方法であ
って、 上記半導体基板上に絶縁部材を形成する工程（ａ）と、 上記半導体基板の活性領域上にゲート絶縁膜を形成する
工程（ｂ）と、 上記絶縁部材及び上記ゲート絶縁膜上に第１の導電膜を
堆積する工程（ｃ）と、 上記第１の導電膜の上に絶縁膜を堆積する工程（ｄ）
と、 上記絶縁膜をパターニングして、容量素子形成領域に上
記容量素子の容量膜を形成する工程（ｅ）と、 上記工程（ｅ）の後に、上記容量膜及び上記第１の導電
膜の上に第２の導電膜を堆積する工程（ｆ）と、 上記第２の導電膜上に、上記ＭＩＳトランジスタのゲー
ト電極となる部分を覆う第１のレジスト膜と、上記容量
素子の上部容量電極と下部容量電極の引き出し電極とな
る部分を覆う第２のレジスト膜を形成する工程（ｇ）
と、上記第１及び第２のレジスト膜のみをエッチングマスク
として、上記第２の導電膜のドライエッチングを行っ
て、上記ＭＩＳトランジスタの上部ゲート電極と上記容
量素子の上部容量電極及び引き出し電極を形成した後、
上記第１及び第２のレジスト膜と上記容量膜をエッチン
グマスクとして、上記第１の導電膜のドライエッチング
を行って、上記ＭＩＳトランジスタの下部ゲート電極と
上記容量素子の下部容量電極を形成する 工程（ｈ）とを
備えていることを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、上記工程（ｇ）では、上記容量膜の所定領域を覆う第１
領域と上記容量膜の一端部から外方に亘る領域を覆う第
２領域とを有する上記第２のレジスト膜を形成し、 上記工程（ｈ）では、上記第２のレジスト膜をエッチン
グマスクとして上記第 ２の導電膜のドライエッチングを
行うことにより、上記第１領域の下方に残存する上記上
部容量電極と、上記第２領域の下方に残存する上記引き
出し電極とを形成する ことを特徴とする半導体装置の製
造方法。 - 【請求項１０】 請求項８又は９記載の半導体装置の製
造方法において、 上記半導体基板上に抵抗素子をさらに搭載した半導体装
置の製造方法であって、 上記工程（ｅ）では、上記絶縁膜をパターニングして、
抵抗素子形成領域にエッチング保護膜を形成し、 上記工程（ｆ）では、上記エッチング保護膜上にも上記
第２の導電膜を堆積し、 上記工程（ｇ）では、上記第２導電膜の上に上記エッチ
ング保護膜の両端部から外方に亘る領域を覆う２つの領
域からなる第３のレジスト膜を形成し、 上記工程（ｈ）では、上記第３レジスト膜及び上記エッ
チング保護膜をエッチングマスクとして、上記エッチン
グ保護膜及び上記第３のレジスト膜のうちいずれか一方
で覆われた領域に亘って残存する第１導電膜からなる抵
抗膜を形成し、上記第３のレジスト膜のみにより覆われ
た領域に残存する第２導電膜からなる上記抵抗膜の引き
出し電極を形成する工程とを備えていることを特徴とす
る半導体装置の製造方法。 - 【請求項１１】 請求項８記載の半導体装置の製造方法
において、 上記工程（ｅ）では、上記絶縁膜をパターニングして、
ＥＥＰＲＯＭ形成領域の活性領域における上記絶縁膜の
一部をＥＥＰＲＯＭのフローティングゲート上絶縁膜と
して残し、 上記工程（ｆ）では、上記フローティングゲート上絶縁
膜の上にも上記第２の導電膜を堆積し、 上記工程（ｇ）では、上記第２導電膜の上に上記フロー
ティングゲート上絶縁膜の一部を覆う第４のレジスト膜
を形成し、 上記工程（ｈ）では、上記第４のレジスト膜及び上記フ
ローティングゲート上絶縁膜をエッチングマスクとし
て、上記第４レジスト膜の下方に残存する上記第２の導
電膜からなるＥＥＰＲＯＭの制御ゲート電極を形成し、
上記フローティングゲート上絶縁膜の下方に残存する上
記第１の導電膜からなるＥＥＰＲＯＭのフローティング
ゲート電極を形成することを特徴とする半導体装置の製
造方法。 - 【請求項１２】 請求項８〜１１のうちいずれか１つに
記載の半導体装置の製造方法において、 上記絶縁膜をパターニングする工程の前に、 素子分離を形成しようとする領域の上記絶縁膜，上記第
１の導電膜及び半導体基板の一部を順次除去して、素子
分離溝を形成する工程と、 上記素子分離溝内を埋め込みかつ上記絶縁膜上を覆う素
子分離用絶縁膜堆積する工程と、 上記絶縁膜をマスクとして、上記素子分離用絶縁膜を平
坦化する工程とを備えていることを特徴とする半導体装
置の製造方法。
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|---|---|---|---|---|
| JP3374680B2 (ja) * | 1996-11-06 | 2003-02-10 | 株式会社デンソー | 半導体装置の製造方法 |
| DE19717792A1 (de) * | 1997-04-26 | 1998-11-05 | Micronas Semiconductor Holding | Verfahren zum Herstellen einer Kapazitätsstruktur auf einem Siliziumsubstrat in einem MOS-Prozeß |
| JPH1117034A (ja) * | 1997-06-24 | 1999-01-22 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| US6198123B1 (en) * | 1997-08-29 | 2001-03-06 | Cardiac Pacemakers, Inc. | Shielded integrated circuit capacitor connected to a lateral transistor |
| KR100470992B1 (ko) * | 1997-10-20 | 2005-07-04 | 삼성전자주식회사 | 비활성메모리장치의저항형성방법 |
| JP3199004B2 (ja) * | 1997-11-10 | 2001-08-13 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6214690B1 (en) * | 1997-12-18 | 2001-04-10 | Advanced Micro Devices, Inc. | Method of forming a semiconductor device having integrated electrode and isolation region formation |
| KR100275741B1 (ko) * | 1998-08-31 | 2000-12-15 | 윤종용 | 비휘발성 기억소자의 제조방법 |
| US5950090A (en) * | 1998-11-16 | 1999-09-07 | United Microelectronics Corp. | Method for fabricating a metal-oxide semiconductor transistor |
| US6218234B1 (en) * | 1999-04-26 | 2001-04-17 | Chartered Semiconductor Manufacturing, Ltd. | Dual gate and double poly capacitor analog process integration |
| JP3587100B2 (ja) | 1999-09-17 | 2004-11-10 | セイコーエプソン株式会社 | 不揮発性メモリトランジスタを含む半導体装置の製造方法 |
| JP3383244B2 (ja) * | 1999-09-29 | 2003-03-04 | シャープ株式会社 | 半導体トランジスタ及びその製造方法 |
| US6426249B1 (en) * | 2000-03-16 | 2002-07-30 | International Business Machines Corporation | Buried metal dual damascene plate capacitor |
| US6548389B2 (en) * | 2000-04-03 | 2003-04-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP4008651B2 (ja) * | 2000-10-31 | 2007-11-14 | 株式会社東芝 | 半導体装置とその製造方法 |
| KR100431302B1 (ko) * | 2002-05-07 | 2004-05-12 | 주식회사 하이닉스반도체 | 시스템 온 칩 소자의 제조방법 |
| WO2004021440A1 (en) * | 2002-09-02 | 2004-03-11 | Advanced Micro Devices, Inc. | Semiconductor device including a field effect transistor and a passive capacitor having reduced leakage current and an improved capacitance per unit area |
| DE10240423B4 (de) * | 2002-09-02 | 2007-02-22 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterelement mit einem Feldeffekttransistor und einem passiven Kondensator mit reduziertem Leckstrom und einer verbesserten Kapazität pro Einheitsfläche und Verfahren zu dessen Herstellung |
| KR100449256B1 (ko) * | 2002-11-28 | 2004-09-18 | 주식회사 하이닉스반도체 | 디램 메모리 셀의 제조방법 |
| JP2004221234A (ja) * | 2003-01-14 | 2004-08-05 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4546054B2 (ja) * | 2003-08-29 | 2010-09-15 | パナソニック株式会社 | 半導体装置の製造方法 |
| JP2006040947A (ja) * | 2004-07-22 | 2006-02-09 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4583878B2 (ja) | 2004-10-29 | 2010-11-17 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP4113199B2 (ja) * | 2005-04-05 | 2008-07-09 | 株式会社東芝 | 半導体装置 |
| JP4129009B2 (ja) | 2005-05-31 | 2008-07-30 | 株式会社東芝 | 半導体集積回路装置 |
| KR100672160B1 (ko) * | 2005-12-28 | 2007-01-19 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 레지스터 형성방법 |
| US7960810B2 (en) | 2006-09-05 | 2011-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with reliable high-voltage gate oxide and method of manufacture thereof |
| KR20100076256A (ko) * | 2008-12-26 | 2010-07-06 | 주식회사 동부하이텍 | Ｐｉｐ 커패시터의 제조 방법 |
| JP5556490B2 (ja) * | 2010-08-06 | 2014-07-23 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP5418441B2 (ja) * | 2010-08-13 | 2014-02-19 | 富士通セミコンダクター株式会社 | 半導体装置 |
| CN102737970B (zh) * | 2011-04-01 | 2015-04-22 | 无锡华润上华半导体有限公司 | 半导体器件及其栅介质层制造方法 |
| JP2012248814A (ja) * | 2011-05-31 | 2012-12-13 | Toshiba Corp | 半導体装置およびその製造方法 |
| CN103311241B (zh) * | 2012-03-16 | 2016-10-05 | 北大方正集团有限公司 | 一种双多晶电容和mos管的集成结构及其制造方法 |
| JP5573971B2 (ja) * | 2013-01-16 | 2014-08-20 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4367580A (en) * | 1980-03-21 | 1983-01-11 | Texas Instruments Incorporated | Process for making polysilicon resistors |
| US4577390A (en) * | 1983-02-23 | 1986-03-25 | Texas Instruments Incorporated | Fabrication of polysilicon to polysilicon capacitors with a composite dielectric layer |
| JPS59210658A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 半導体装置の製造方法 |
| JP2695185B2 (ja) * | 1988-05-02 | 1997-12-24 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| IT1237894B (it) * | 1989-12-14 | 1993-06-18 | Sgs Thomson Microelectronics | Processo per la fabbricazione di circuiti integrati comprendenti componenti elettronici di due tipi diversi aventi ciascuno coppie di elettrodi ricavati dagli stessi strati di silicio policristallino e separati da dielettrici diversi |
| JPH03214726A (ja) * | 1990-01-19 | 1991-09-19 | Nec Corp | Ｍｉｓ型半導体装置 |
| FR2658951B1 (fr) * | 1990-02-23 | 1992-05-07 | Bonis Maurice | Procede de fabrication d'un circuit integre pour filiere analogique rapide utilisant des lignes d'interconnexions locales en siliciure. |
| JP3019430B2 (ja) * | 1991-01-21 | 2000-03-13 | ソニー株式会社 | 半導体集積回路装置 |
| JP3214726B2 (ja) | 1992-01-31 | 2001-10-02 | 富士通株式会社 | 半導体装置とその製造方法 |
| US5185689A (en) * | 1992-04-29 | 1993-02-09 | Motorola Inc. | Capacitor having a ruthenate electrode and method of formation |
| US5397729A (en) * | 1992-06-15 | 1995-03-14 | Asahi Kasei Microsystems Co., Ltd. | Method for fabrication of semiconductor device having polycrystalline silicon and metal silicides |
| JP2705476B2 (ja) * | 1992-08-07 | 1998-01-28 | ヤマハ株式会社 | 半導体装置の製造方法 |
| US5500387A (en) * | 1994-02-16 | 1996-03-19 | Texas Instruments Incorporated | Method of making high performance capacitors and/or resistors for integrated circuits |
| US5661325A (en) * | 1994-07-29 | 1997-08-26 | Nkk Corporation | SRAM structure |
| US5550072A (en) * | 1994-08-30 | 1996-08-27 | National Semiconductor Corporation | Method of fabrication of integrated circuit chip containing EEPROM and capacitor |
| JP3348997B2 (ja) * | 1994-11-17 | 2002-11-20 | 株式会社東芝 | 半導体装置の製造方法 |
| US5618749A (en) * | 1995-03-31 | 1997-04-08 | Yamaha Corporation | Method of forming a semiconductor device having a capacitor and a resistor |
| JP3243151B2 (ja) * | 1995-06-01 | 2002-01-07 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| DE19531629C1 (de) * | 1995-08-28 | 1997-01-09 | Siemens Ag | Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur |
| JP2874620B2 (ja) * | 1995-11-14 | 1999-03-24 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5614431A (en) * | 1995-12-20 | 1997-03-25 | International Business Machines Corporation | Method of making buried strap trench cell yielding an extended transistor |
| US5585303A (en) * | 1996-02-28 | 1996-12-17 | United Microelectronics Corporation | Method for manufacturing a stacked/trench DRAM capacitor |
| US5883417A (en) * | 1996-06-27 | 1999-03-16 | Winbond Electronics Corporation | Poly-load resistor for SRAM cell |
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