JP2000223570A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】コンタクト孔のアスペクト比を小さくすること
ができると共に、配線層の段差部分に形成されるエッチ
ング残りをなくすことができる半導体装置及びその製造
方法を提供する。 【解決手段】シリコン半導体基板２上の半導体単結晶層
の一部には、素子形成領域を分離するためＳＴＩである
絶縁膜４ａ、４ｂが形成されている。前記絶縁膜４ａ、
４ｂ中には、半導体基板２の単結晶層表面２ａよりも低
い位置にその上端表面を有する多結晶シリコン膜（抵抗
素子）６、及び多結晶シリコン膜（キャパシタ下部電
極）８が形成され、ＳＴＩを含む半導体基板２の表面は
平坦化されている。
ができると共に、配線層の段差部分に形成されるエッチ
ング残りをなくすことができる半導体装置及びその製造
方法を提供する。 【解決手段】シリコン半導体基板２上の半導体単結晶層
の一部には、素子形成領域を分離するためＳＴＩである
絶縁膜４ａ、４ｂが形成されている。前記絶縁膜４ａ、
４ｂ中には、半導体基板２の単結晶層表面２ａよりも低
い位置にその上端表面を有する多結晶シリコン膜（抵抗
素子）６、及び多結晶シリコン膜（キャパシタ下部電
極）８が形成され、ＳＴＩを含む半導体基板２の表面は
平坦化されている。
Description
【０００１】
【発明の属する技術分野】この発明は、配線層を有する
半導体装置に関し、特に抵抗やキャパシタなどの受動素
子とＣＭＯＳ電界効果トランジスタなどの能動素子を混
載した半導体装置及びその製造方法に関するものであ
る。
半導体装置に関し、特に抵抗やキャパシタなどの受動素
子とＣＭＯＳ電界効果トランジスタなどの能動素子を混
載した半導体装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】以下に半導体装置における配線層の形成
に関する従来の技術について説明する。
に関する従来の技術について説明する。
【０００３】抵抗やキャパシタなどの受動素子と、ＣＭ
ＯＳ電界効果トランジスタ（以下ＣＭＯＳＦＥＴ）など
の能動素子を混載したデバイスとして、アナログ混載Ｃ
ＭＯＳデバイスがある。受動素子のうち、抵抗素子に
は、拡散抵抗と多結晶シリコン抵抗があるが、高精度の
素子特性が要求されるアナログデバイスでは、通常、多
結晶シリコン抵抗が用いられる。
ＯＳ電界効果トランジスタ（以下ＣＭＯＳＦＥＴ）など
の能動素子を混載したデバイスとして、アナログ混載Ｃ
ＭＯＳデバイスがある。受動素子のうち、抵抗素子に
は、拡散抵抗と多結晶シリコン抵抗があるが、高精度の
素子特性が要求されるアナログデバイスでは、通常、多
結晶シリコン抵抗が用いられる。
【０００４】また、受動素子のうち、キャパシタには、
半導体単結晶層を下部電極、多結晶シリコンを上部電極
とするＭＯＳキャパシタ、また金属で絶縁膜を挟んだ構
造を持つＭＩＭキャパシタ、多結晶シリコンで絶縁膜を
挟んだ構造を持つポリキャパシタがある。
半導体単結晶層を下部電極、多結晶シリコンを上部電極
とするＭＯＳキャパシタ、また金属で絶縁膜を挟んだ構
造を持つＭＩＭキャパシタ、多結晶シリコンで絶縁膜を
挟んだ構造を持つポリキャパシタがある。
【０００５】これらのキャパシタのうち、ＭＩＭキャパ
シタは、抵抗値が低いことや電圧依存性がないことか
ら、主に高周波デバイスに用いられる。一方、絶縁膜の
耐圧特性に優れているのは絶縁膜の形成方法の優位性か
ら、ＭＯＳキャパシタとポリキャパシタであるが、高精
度な素子特性が得られるのはポリキャパシタである。よ
って、アナログ回路ではポリキャパシタが用いられる。
以上の理由から、アナログ混載ＣＭＯＳデバイスを製造
する上では、多結晶シリコン抵抗とポリキャパシタを形
成する技術が重要になってくる。
シタは、抵抗値が低いことや電圧依存性がないことか
ら、主に高周波デバイスに用いられる。一方、絶縁膜の
耐圧特性に優れているのは絶縁膜の形成方法の優位性か
ら、ＭＯＳキャパシタとポリキャパシタであるが、高精
度な素子特性が得られるのはポリキャパシタである。よ
って、アナログ回路ではポリキャパシタが用いられる。
以上の理由から、アナログ混載ＣＭＯＳデバイスを製造
する上では、多結晶シリコン抵抗とポリキャパシタを形
成する技術が重要になってくる。
【０００６】また、素子のサイズの観点からは、次のよ
うなことが言える。現状、受動素子の寸法を縮小するこ
とは困難である。さらに、抵抗素子に関し、低い抵抗値
を必要とする回路では、多結晶シリコンの薄膜化は制限
される。これに対し、ＣＭＯＳＦＥＴのゲート寸法の縮
小は、微細化技術の進歩により、サブミクロン領域にま
で達し、優れたデバイス特性を得ている。ただし、そこ
ではゲート抵抗の増大が問題となるため、ゲート電極の
膜厚はＣＭＯＳ回路の特性上、薄膜化することは困難で
ある。また、微細化が進むＣＭＯＳデバイスでは、多層
配線とソース／ドレインをつなぐコンタクト孔のアスペ
クト比が大きくなりつつあるため、多層配線とＣＭＯＳ
デバイスを絶縁する層間膜の膜厚も制限を受けることに
なる。
うなことが言える。現状、受動素子の寸法を縮小するこ
とは困難である。さらに、抵抗素子に関し、低い抵抗値
を必要とする回路では、多結晶シリコンの薄膜化は制限
される。これに対し、ＣＭＯＳＦＥＴのゲート寸法の縮
小は、微細化技術の進歩により、サブミクロン領域にま
で達し、優れたデバイス特性を得ている。ただし、そこ
ではゲート抵抗の増大が問題となるため、ゲート電極の
膜厚はＣＭＯＳ回路の特性上、薄膜化することは困難で
ある。また、微細化が進むＣＭＯＳデバイスでは、多層
配線とソース／ドレインをつなぐコンタクト孔のアスペ
クト比が大きくなりつつあるため、多層配線とＣＭＯＳ
デバイスを絶縁する層間膜の膜厚も制限を受けることに
なる。
【０００７】以下に従来のアナログ混載ＣＭＯＳデバイ
スの構造及び製造方法について説明する。
スの構造及び製造方法について説明する。
【０００８】図９〜図１２は、従来のアナログ混載ＣＭ
ＯＳデバイスの製造方法を示す各工程の断面図である。
最低２層以上必要になる多結晶シリコン配線のうち、１
層は独立に多結晶シリコン配線を用い、残りの１層はゲ
ート電極に用いる配線を併用するものとして説明する。
ＯＳデバイスの製造方法を示す各工程の断面図である。
最低２層以上必要になる多結晶シリコン配線のうち、１
層は独立に多結晶シリコン配線を用い、残りの１層はゲ
ート電極に用いる配線を併用するものとして説明する。
【０００９】微細化されたＣＭＯＳ回路では、熱工程の
制約が厳しいため、前者の多結晶シリコン配線は、ゲー
ト電極形成前に作る必要がある。このため、図９に示す
ように、１層目の多結晶シリコン配線１０２ａ、１０２
ｂの形成は、素子分離形成後に行われる。ここで、多結
晶シリコン配線１０２ａ、１０２ｂの下層の絶縁膜１０
４は素子分離を行うための薄膜層であり、シリコン半導
体基板１０６に形成されたトレンチに埋め込まれたもの
である。１層目の多結晶シリコン配線１０２ａ、１０２
ｂには、それぞれ所定の抵抗値を得るために必要な不純
物イオンが注入され、活性化アニールが行われて、抵抗
素子１０２ａ、あるいはキャパシタの下部電極１０２ｂ
が形成される。
制約が厳しいため、前者の多結晶シリコン配線は、ゲー
ト電極形成前に作る必要がある。このため、図９に示す
ように、１層目の多結晶シリコン配線１０２ａ、１０２
ｂの形成は、素子分離形成後に行われる。ここで、多結
晶シリコン配線１０２ａ、１０２ｂの下層の絶縁膜１０
４は素子分離を行うための薄膜層であり、シリコン半導
体基板１０６に形成されたトレンチに埋め込まれたもの
である。１層目の多結晶シリコン配線１０２ａ、１０２
ｂには、それぞれ所定の抵抗値を得るために必要な不純
物イオンが注入され、活性化アニールが行われて、抵抗
素子１０２ａ、あるいはキャパシタの下部電極１０２ｂ
が形成される。
【００１０】続いて、図１０に示すように、キャパシタ
に必要な絶縁膜１０８を堆積し加工する。その後、２層
目の配線形成を行う。このとき、形成される配線は、図
１１に示すように、絶縁膜１０８上では多結晶シリコン
膜１１０ａとシリサイド膜１１０ｂからなる上部電極と
なる。また、素子形成領域のゲート絶縁膜１１２上で
は、多結晶シリコン膜１１０ａとシリサイド膜１１０ｂ
からなるゲート電極となる。
に必要な絶縁膜１０８を堆積し加工する。その後、２層
目の配線形成を行う。このとき、形成される配線は、図
１１に示すように、絶縁膜１０８上では多結晶シリコン
膜１１０ａとシリサイド膜１１０ｂからなる上部電極と
なる。また、素子形成領域のゲート絶縁膜１１２上で
は、多結晶シリコン膜１１０ａとシリサイド膜１１０ｂ
からなるゲート電極となる。
【００１１】この２層目の配線形成工程において、抵抗
素子１０２ａ上には２層目の配線は不要であるため、完
全に除去することが望ましい。しかしながら、一方で薄
膜化が進むゲート絶縁膜１１２に対して過剰なオーバー
エッチングは行えないため、実際には抵抗素子１０２ａ
上に多結晶シリコン膜１１０ａのエッチング残り１１４
が存在する。
素子１０２ａ上には２層目の配線は不要であるため、完
全に除去することが望ましい。しかしながら、一方で薄
膜化が進むゲート絶縁膜１１２に対して過剰なオーバー
エッチングは行えないため、実際には抵抗素子１０２ａ
上に多結晶シリコン膜１１０ａのエッチング残り１１４
が存在する。
【００１２】次に、図１２に示すように、層間膜として
絶縁膜１１６でデバイス全体を埋め込み、平坦化工程を
行う。続いて、絶縁膜１１６をエッチングしてコンタク
ト孔を開口し、さらにコンタクト孔内の側壁にバリアメ
タルをスパッタした後、コンタクト材１１８を埋め込
む。しかし、コンタクト孔のアスペクト比が高い場合、
バリアメタルはコンタクト孔の側壁を十分に被覆できな
くなる。よって、バリアメタルが被覆できる範囲内で、
デバイスを埋め込んだ前記絶縁膜１１６の膜厚の上限が
決定される。
絶縁膜１１６でデバイス全体を埋め込み、平坦化工程を
行う。続いて、絶縁膜１１６をエッチングしてコンタク
ト孔を開口し、さらにコンタクト孔内の側壁にバリアメ
タルをスパッタした後、コンタクト材１１８を埋め込
む。しかし、コンタクト孔のアスペクト比が高い場合、
バリアメタルはコンタクト孔の側壁を十分に被覆できな
くなる。よって、バリアメタルが被覆できる範囲内で、
デバイスを埋め込んだ前記絶縁膜１１６の膜厚の上限が
決定される。
【００１３】また一方、キャパシタにおいては、薄膜化
が困難な２層の多結晶シリコン配線１０２ｂ、１１０ａ
が絶縁膜１０８を挟んで形成されている。よって、図１
３に示すように、デバイスを埋め込んだ絶縁膜１２０の
膜厚が薄い場合、キャパシタの上部電極であるシリサイ
ド膜１１０ｂが絶縁膜１２０の平坦化工程で露出する。
これにより、絶縁膜１２０上に形成されるＡｌ配線１２
２とシリサイド膜１１０ｂが電気的にショートしてしま
う。
が困難な２層の多結晶シリコン配線１０２ｂ、１１０ａ
が絶縁膜１０８を挟んで形成されている。よって、図１
３に示すように、デバイスを埋め込んだ絶縁膜１２０の
膜厚が薄い場合、キャパシタの上部電極であるシリサイ
ド膜１１０ｂが絶縁膜１２０の平坦化工程で露出する。
これにより、絶縁膜１２０上に形成されるＡｌ配線１２
２とシリサイド膜１１０ｂが電気的にショートしてしま
う。
【００１４】
【発明が解決しようとする課題】以上述べたように、優
れた特性を有する微細化されたＣＭＯＳ回路と、受動素
子を含むアナログ回路を混載する場合、膜厚方向の制約
が厳しくなってくる。また、ポリキャパシタがある場
合、多結晶シリコン配線は下部電極と上部電極の最低２
層必要になるが、２層目の多結晶シリコン配線の形成
は、１層目の多結晶シリコン配線で生じる段差上に行わ
なければならない。したがって、このときの加工の際
に、１層目の多結晶シリコン配線の側壁に、２層目の多
結晶シリコンのエッチングできなかった部分（エッチン
グ残り）が残ってしまうという問題がある。
れた特性を有する微細化されたＣＭＯＳ回路と、受動素
子を含むアナログ回路を混載する場合、膜厚方向の制約
が厳しくなってくる。また、ポリキャパシタがある場
合、多結晶シリコン配線は下部電極と上部電極の最低２
層必要になるが、２層目の多結晶シリコン配線の形成
は、１層目の多結晶シリコン配線で生じる段差上に行わ
なければならない。したがって、このときの加工の際
に、１層目の多結晶シリコン配線の側壁に、２層目の多
結晶シリコンのエッチングできなかった部分（エッチン
グ残り）が残ってしまうという問題がある。
【００１５】言い換えると、アナログ混載ＣＭＯＳデバ
イスは、素子サイズの縮小が著しく薄膜化が求められる
ＣＭＯＳデバイスと、サイズの縮小が困難で薄膜化が制
限されるアナログデバイスの組み合わせであることか
ら、２つのデバイスの要求は相反するものとなる。具体
的には、例えば層間膜を薄膜化したいという要求と、配
線層の薄膜化を制限したいという要求とが相反するもの
になる。また、２層の多結晶シリコン配線が必要なキャ
パシタと、１層のみでよい抵抗素子があるため、抵抗素
子の側壁にエッチング残りが生じるという問題がある。
エッチング残りが存在すると、以降の工程において、こ
のエッチング残りがはがれて、製造中の半導体装置及び
その製造工程に不具合を起こす恐れがある。
イスは、素子サイズの縮小が著しく薄膜化が求められる
ＣＭＯＳデバイスと、サイズの縮小が困難で薄膜化が制
限されるアナログデバイスの組み合わせであることか
ら、２つのデバイスの要求は相反するものとなる。具体
的には、例えば層間膜を薄膜化したいという要求と、配
線層の薄膜化を制限したいという要求とが相反するもの
になる。また、２層の多結晶シリコン配線が必要なキャ
パシタと、１層のみでよい抵抗素子があるため、抵抗素
子の側壁にエッチング残りが生じるという問題がある。
エッチング残りが存在すると、以降の工程において、こ
のエッチング残りがはがれて、製造中の半導体装置及び
その製造工程に不具合を起こす恐れがある。
【００１６】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、多層配線層間を絶縁する層間膜の膜厚
を薄くすることにより、前記層間膜に形成されるコンタ
クト孔のアスペクト比を小さくすることができると共
に、配線層によって形成される段差をなくすことによ
り、段差部分に形成されるエッチング残りをなくすこと
ができる半導体装置及びその製造方法を提供することを
目的とする。
れたものであり、多層配線層間を絶縁する層間膜の膜厚
を薄くすることにより、前記層間膜に形成されるコンタ
クト孔のアスペクト比を小さくすることができると共
に、配線層によって形成される段差をなくすことによ
り、段差部分に形成されるエッチング残りをなくすこと
ができる半導体装置及びその製造方法を提供することを
目的とする。
【００１７】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体装置は、半導体基板上の半導
体層と、前記半導体層の一部に形成された素子形成領域
を分離するための素子分離絶縁層と、前記素子分離絶縁
層中に形成されるとともに、前記半導体層の表面よりも
低い位置にその上端の表面が形成された導電層とを具備
することを特徴とする。
に、この発明に係る半導体装置は、半導体基板上の半導
体層と、前記半導体層の一部に形成された素子形成領域
を分離するための素子分離絶縁層と、前記素子分離絶縁
層中に形成されるとともに、前記半導体層の表面よりも
低い位置にその上端の表面が形成された導電層とを具備
することを特徴とする。
【００１８】また、この発明に係る半導体装置は、半導
体基板上に複数の配線層を有する半導体装置であって、
前記半導体基板上の半導体層と、前記半導体層の一部に
形成された素子形成領域を分離するためのトレンチアイ
ソレーションと、前記トレンチアイソレーション中に形
成されるとともに、前記半導体層の表面よりも低い位置
にその上端の表面が形成された少なくとも１層以上の前
記配線層とを具備することを特徴とする。
体基板上に複数の配線層を有する半導体装置であって、
前記半導体基板上の半導体層と、前記半導体層の一部に
形成された素子形成領域を分離するためのトレンチアイ
ソレーションと、前記トレンチアイソレーション中に形
成されるとともに、前記半導体層の表面よりも低い位置
にその上端の表面が形成された少なくとも１層以上の前
記配線層とを具備することを特徴とする。
【００１９】また、この発明に係る半導体装置の製造方
法は、半導体基板の半導体層をエッチングしてトレンチ
を形成する工程と、前記トレンチ内に、その上端表面が
前記半導体層の上端表面より低くなるように導電層を形
成する工程と、前記導電層が形成された前記トレンチ内
に絶縁物を埋め込む工程とを具備することを特徴とす
る。
法は、半導体基板の半導体層をエッチングしてトレンチ
を形成する工程と、前記トレンチ内に、その上端表面が
前記半導体層の上端表面より低くなるように導電層を形
成する工程と、前記導電層が形成された前記トレンチ内
に絶縁物を埋め込む工程とを具備することを特徴とす
る。
【００２０】また、この発明に係る半導体装置の製造方
法は、半導体基板の半導体層をエッチングしてトレンチ
を形成する工程と、前記トレンチ内に絶縁層を形成する
工程と、前記トレンチ内の前記絶縁層上に、前記半導体
層の上端表面よりその上端表面が低くなるように導電層
を形成する工程と、前記導電層が形成された前記トレン
チ内に絶縁物を埋め込み、前記トレンチを含む前記半導
体基板の表面を平坦化する工程とを具備することを特徴
とする。
法は、半導体基板の半導体層をエッチングしてトレンチ
を形成する工程と、前記トレンチ内に絶縁層を形成する
工程と、前記トレンチ内の前記絶縁層上に、前記半導体
層の上端表面よりその上端表面が低くなるように導電層
を形成する工程と、前記導電層が形成された前記トレン
チ内に絶縁物を埋め込み、前記トレンチを含む前記半導
体基板の表面を平坦化する工程とを具備することを特徴
とする。
【００２１】また、この発明に係る半導体装置の製造方
法は、半導体基板の半導体層をエッチングしてトレンチ
を形成する工程と、前記トレンチ内を含む半導体基板の
全面に第１の絶縁層を形成する工程と、前記トレンチ内
の前記第１の絶縁層上に第１の導電層を形成する工程
と、前記第１の導電層を含む半導体基板の全面に第２の
絶縁層を形成して前記トレンチ内を埋め込む工程と、前
記第２の絶縁層をエッチングして前記トレンチを含む前
記半導体基板の表面を平坦化する工程と、前記第１の導
電層上に形成されている前記第２の絶縁層をエッチング
して開口部を形成する工程と、前記開口部内の前記第１
の導電層上に第３の絶縁層を形成する工程と、前記第３
の絶縁層上に第２の導電層を形成する工程とを具備する
ことを特徴とする。
法は、半導体基板の半導体層をエッチングしてトレンチ
を形成する工程と、前記トレンチ内を含む半導体基板の
全面に第１の絶縁層を形成する工程と、前記トレンチ内
の前記第１の絶縁層上に第１の導電層を形成する工程
と、前記第１の導電層を含む半導体基板の全面に第２の
絶縁層を形成して前記トレンチ内を埋め込む工程と、前
記第２の絶縁層をエッチングして前記トレンチを含む前
記半導体基板の表面を平坦化する工程と、前記第１の導
電層上に形成されている前記第２の絶縁層をエッチング
して開口部を形成する工程と、前記開口部内の前記第１
の導電層上に第３の絶縁層を形成する工程と、前記第３
の絶縁層上に第２の導電層を形成する工程とを具備する
ことを特徴とする。
【００２２】すなわち、この発明は、素子分離絶縁膜、
例えばＳＴＩ（Shallow Trench Isolation）の形成工程
を利用して複数の配線層を形成する工程において、少な
くとも一層以上の配線層の上端が、素子活性領域の半導
体単結晶層表面よりも低い位置に形成されることを特徴
とする。配線層の上端が半導体単結晶層表面よりも低い
位置に形成される半導体装置では、この配線層を抵抗素
子やキャパシタの下部電極として利用することにより、
アナログ混載ＣＭＯＳデバイスを容易に形成することが
できる。
例えばＳＴＩ（Shallow Trench Isolation）の形成工程
を利用して複数の配線層を形成する工程において、少な
くとも一層以上の配線層の上端が、素子活性領域の半導
体単結晶層表面よりも低い位置に形成されることを特徴
とする。配線層の上端が半導体単結晶層表面よりも低い
位置に形成される半導体装置では、この配線層を抵抗素
子やキャパシタの下部電極として利用することにより、
アナログ混載ＣＭＯＳデバイスを容易に形成することが
できる。
【００２３】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。
実施の形態について説明する。
【００２４】図１は、この発明の実施の形態の半導体装
置の構造を示す断面図である。
置の構造を示す断面図である。
【００２５】この図１に示すように、シリコン半導体基
板２には、素子形成領域を分離するための素子分離領域
として、絶縁膜４ａ、４ｂが埋め込まれたＳＴＩ（Shal
lowTrench Isolation）が形成されている。このＳＴＩ
（絶縁膜４ａ、４ｂ）中には、多結晶シリコン膜（抵抗
素子）６、多結晶シリコン膜（キャパシタ下部電極）８
が形成されている。ここで、前記多結晶シリコン膜６、
８の上端の膜表面は、素子形成領域における半導体基板
２の単結晶層表面２ａよりも低い位置にある。前記多結
晶シリコン膜６は抵抗素子であり、多結晶シリコン膜８
はキャパシタの下部電極である。
板２には、素子形成領域を分離するための素子分離領域
として、絶縁膜４ａ、４ｂが埋め込まれたＳＴＩ（Shal
lowTrench Isolation）が形成されている。このＳＴＩ
（絶縁膜４ａ、４ｂ）中には、多結晶シリコン膜（抵抗
素子）６、多結晶シリコン膜（キャパシタ下部電極）８
が形成されている。ここで、前記多結晶シリコン膜６、
８の上端の膜表面は、素子形成領域における半導体基板
２の単結晶層表面２ａよりも低い位置にある。前記多結
晶シリコン膜６は抵抗素子であり、多結晶シリコン膜８
はキャパシタの下部電極である。
【００２６】キャパシタの下部電極である多結晶シリコ
ン膜８上には、絶縁膜１０を介して多結晶シリコン膜１
２ａとタングステンシリサイド（ＷＳｉ2）膜１２ｂの
積層構造（ポリサイド）からなる上部電極が形成されて
いる。また、素子形成領域の半導体基板２上には、ゲー
ト絶縁膜１４を介して多結晶シリコン膜１２ａとタング
ステンシリサイド膜１２ｂの積層構造（ポリサイド）か
らなるゲート電極が形成されている。
ン膜８上には、絶縁膜１０を介して多結晶シリコン膜１
２ａとタングステンシリサイド（ＷＳｉ2）膜１２ｂの
積層構造（ポリサイド）からなる上部電極が形成されて
いる。また、素子形成領域の半導体基板２上には、ゲー
ト絶縁膜１４を介して多結晶シリコン膜１２ａとタング
ステンシリサイド膜１２ｂの積層構造（ポリサイド）か
らなるゲート電極が形成されている。
【００２７】これらを含む半導体基板２上にはさらに層
間絶縁膜１６が形成され、この層間絶縁膜１６内には、
上部電極（多結晶シリコン膜１２ａ、タングステンシリ
サイド膜１２ｂ）、半導体基板２に接続されたコンタク
ト材１８が埋め込まれている。さらに、これらコンタク
ト材１８上には、配線２０が形成されている。
間絶縁膜１６が形成され、この層間絶縁膜１６内には、
上部電極（多結晶シリコン膜１２ａ、タングステンシリ
サイド膜１２ｂ）、半導体基板２に接続されたコンタク
ト材１８が埋め込まれている。さらに、これらコンタク
ト材１８上には、配線２０が形成されている。
【００２８】次に、この発明の実施の形態の半導体装置
の製造方法について説明する。
の製造方法について説明する。
【００２９】図２〜図８は、前記実施の形態の半導体装
置の製造方法を示す各工程の断面図である。
置の製造方法を示す各工程の断面図である。
【００３０】まず、シリコン半導体基板２上に、シリコ
ン酸化膜３０を３０［ｎｍ］、ＣＭＰのストッパーとな
るシリコン窒化膜３２を２００［ｎｍ］、さらにシリコ
ン酸化膜３４を５００［ｎｍ］堆積する。続いて、ＣＭ
ＯＳＦＥＴの素子形成領域となる部分をフォトレジスト
で覆い、半導体基板２上のシリコン酸化膜３４、シリコ
ン窒化膜３２、及びシリコン酸化膜３０をドライエッチ
ングなどの異方性エッチング法により順次エッチングす
る。さらに、フォトレジストを剥離した後、図２に示す
ように、シリコン酸化膜３４をマスクにして、ＲＩＥ法
により、半導体基板２の単結晶層を６００［ｎｍ］程度
の深さだけエッチングする。
ン酸化膜３０を３０［ｎｍ］、ＣＭＰのストッパーとな
るシリコン窒化膜３２を２００［ｎｍ］、さらにシリコ
ン酸化膜３４を５００［ｎｍ］堆積する。続いて、ＣＭ
ＯＳＦＥＴの素子形成領域となる部分をフォトレジスト
で覆い、半導体基板２上のシリコン酸化膜３４、シリコ
ン窒化膜３２、及びシリコン酸化膜３０をドライエッチ
ングなどの異方性エッチング法により順次エッチングす
る。さらに、フォトレジストを剥離した後、図２に示す
ように、シリコン酸化膜３４をマスクにして、ＲＩＥ法
により、半導体基板２の単結晶層を６００［ｎｍ］程度
の深さだけエッチングする。
【００３１】次に、半導体基板２の全面にシリコン酸化
膜４ａを２００［ｎｍ］堆積する。さらに、シリコン酸
化膜４ａ上に、多結晶シリコン膜を３００［ｎｍ］堆積
する。そして、図３に示すように、この多結晶シリコン
膜を、塩素（Ｃｌ２ ）系のガスを用いたＲＩＥ法によ
りパターニングして、抵抗素子６とキャパシタの下部電
極８を形成する。この後、これら抵抗素子６と下部電極
８にＢＦ２ を加速電圧５０［ｋｅＶ］でイオン注入す
る。
膜４ａを２００［ｎｍ］堆積する。さらに、シリコン酸
化膜４ａ上に、多結晶シリコン膜を３００［ｎｍ］堆積
する。そして、図３に示すように、この多結晶シリコン
膜を、塩素（Ｃｌ２ ）系のガスを用いたＲＩＥ法によ
りパターニングして、抵抗素子６とキャパシタの下部電
極８を形成する。この後、これら抵抗素子６と下部電極
８にＢＦ２ を加速電圧５０［ｋｅＶ］でイオン注入す
る。
【００３２】続いて、多結晶シリコン膜からなる抵抗素
子６と下部電極８を含む半導体基板２の全面にシリコン
酸化膜４ｂを５００［ｎｍ］堆積する。さらに、図４に
示すように、シリコン窒化膜３２をストッパーにしてＣ
ＭＰにより、シリコン酸化膜４ａ、４ｂをポリッシング
して基板表面を平坦化する。この後、９００℃でアニー
ルを行い、多結晶シリコン膜の抵抗素子６及び下部電極
８に注入された不純物の活性化を行う。ここまでの工程
により、素子分離領域のＳＴＩ中に埋め込まれた１層目
の多結晶シリコン配線、ここでは抵抗素子６と下部電極
８が形成される。
子６と下部電極８を含む半導体基板２の全面にシリコン
酸化膜４ｂを５００［ｎｍ］堆積する。さらに、図４に
示すように、シリコン窒化膜３２をストッパーにしてＣ
ＭＰにより、シリコン酸化膜４ａ、４ｂをポリッシング
して基板表面を平坦化する。この後、９００℃でアニー
ルを行い、多結晶シリコン膜の抵抗素子６及び下部電極
８に注入された不純物の活性化を行う。ここまでの工程
により、素子分離領域のＳＴＩ中に埋め込まれた１層目
の多結晶シリコン配線、ここでは抵抗素子６と下部電極
８が形成される。
【００３３】次に、キャパシタの下部電極８の上に堆積
されているシリコン酸化膜４ｂをＣＦ４ 系のガスを用
いたドライエッチングにより開口する。続いて、シリコ
ン窒化膜１０を４０［ｎｍ］堆積する。そして、図５に
示すように、キャパシタの絶縁膜として使用する領域を
残して、ドライエッチングにより不要な領域のシリコン
窒化膜１０を除去する。
されているシリコン酸化膜４ｂをＣＦ４ 系のガスを用
いたドライエッチングにより開口する。続いて、シリコ
ン窒化膜１０を４０［ｎｍ］堆積する。そして、図５に
示すように、キャパシタの絶縁膜として使用する領域を
残して、ドライエッチングにより不要な領域のシリコン
窒化膜１０を除去する。
【００３４】図５に示す半導体装置の以降の工程には、
ゲート電極を形成する通常の工程を用いる。そして、図
１に示すような構造の半導体装置を製造する。この製造
工程を簡単に説明すると、次のようになる。
ゲート電極を形成する通常の工程を用いる。そして、図
１に示すような構造の半導体装置を製造する。この製造
工程を簡単に説明すると、次のようになる。
【００３５】図５に示す構造を持つ半導体装置のシリコ
ン窒化膜３２、シリコン酸化膜３０を除去し、図６に示
すように、素子形成領域における半導体基板２上にゲー
ト絶縁膜１４を形成する。続いて、多結晶シリコン膜１
２ａ、タングステンシリサイド膜１２ｂを順次堆積す
る。前記多結晶シリコン膜１２ａの膜厚は、例えば１０
０［ｎｍ］、ゲート絶縁膜１４の膜厚は、例えば３００
［ｎｍ］とする。そして、ＲＩＥ法によりパターニング
して、図７に示すように、多結晶シリコン膜１２ａとタ
ングステンシリサイド膜１２ｂの積層構造（ポリサイ
ド）からなるゲート電極とキャパシタの上部電極を形成
する。
ン窒化膜３２、シリコン酸化膜３０を除去し、図６に示
すように、素子形成領域における半導体基板２上にゲー
ト絶縁膜１４を形成する。続いて、多結晶シリコン膜１
２ａ、タングステンシリサイド膜１２ｂを順次堆積す
る。前記多結晶シリコン膜１２ａの膜厚は、例えば１０
０［ｎｍ］、ゲート絶縁膜１４の膜厚は、例えば３００
［ｎｍ］とする。そして、ＲＩＥ法によりパターニング
して、図７に示すように、多結晶シリコン膜１２ａとタ
ングステンシリサイド膜１２ｂの積層構造（ポリサイ
ド）からなるゲート電極とキャパシタの上部電極を形成
する。
【００３６】さらに、図８に示すように、層間膜となる
絶縁膜１６を堆積する。この絶縁膜１６をＲＩＥ法によ
りエッチングして、絶縁膜１６上に形成される配線２０
とコンタクトを取るためのコンタクト孔を開口する。続
いて、コンタクト孔にコンタクト材１８を埋め込み、そ
の後、コンタクト材１８上に、１層目の多結晶シリコン
配線である抵抗素子６や下部電極８に接続される配線２
０を形成する。以上の工程により、図１に示すような半
導体装置を製造する。
絶縁膜１６を堆積する。この絶縁膜１６をＲＩＥ法によ
りエッチングして、絶縁膜１６上に形成される配線２０
とコンタクトを取るためのコンタクト孔を開口する。続
いて、コンタクト孔にコンタクト材１８を埋め込み、そ
の後、コンタクト材１８上に、１層目の多結晶シリコン
配線である抵抗素子６や下部電極８に接続される配線２
０を形成する。以上の工程により、図１に示すような半
導体装置を製造する。
【００３７】以下に、図１２に示す従来の半導体装置
と、図１に示すこの実施の形態の半導体装置を比較し
て、この実施の形態の半導体装置の効果を説明する。
と、図１に示すこの実施の形態の半導体装置を比較し
て、この実施の形態の半導体装置の効果を説明する。
【００３８】図１２に示す従来の半導体装置では、抵抗
素子の側壁にエッチング残りが生じているが、図１に示
すこの実施の形態の半導体装置の抵抗素子では、平坦な
構造になっているため、エッチング残りが生じることは
ない。また、従来の半導体装置におけるキャパシタは、
多結晶シリコン膜（下部電極）と多結晶シリコン膜（上
部電極）の積層構造となっているためコンタクト孔のア
スペクト比が大きくなっているのに対し、この実施の形
態の半導体装置におけるキャパシタの高さは、ゲート電
極の高さで決まるので、層間絶縁膜の膜厚を従来の半導
体装置の層間絶縁膜と比較して、薄膜化でき、コンタク
ト孔のアスペクト比を小さくすることができる。
素子の側壁にエッチング残りが生じているが、図１に示
すこの実施の形態の半導体装置の抵抗素子では、平坦な
構造になっているため、エッチング残りが生じることは
ない。また、従来の半導体装置におけるキャパシタは、
多結晶シリコン膜（下部電極）と多結晶シリコン膜（上
部電極）の積層構造となっているためコンタクト孔のア
スペクト比が大きくなっているのに対し、この実施の形
態の半導体装置におけるキャパシタの高さは、ゲート電
極の高さで決まるので、層間絶縁膜の膜厚を従来の半導
体装置の層間絶縁膜と比較して、薄膜化でき、コンタク
ト孔のアスペクト比を小さくすることができる。
【００３９】すなわち、この発明の実施の形態の半導体
装置では、ロジック回路に用いられる微細化されたＣＭ
ＯＳＦＥＴと、アナログ回路に必要な受動素子の混載プ
ロセスを容易にすることができる。
装置では、ロジック回路に用いられる微細化されたＣＭ
ＯＳＦＥＴと、アナログ回路に必要な受動素子の混載プ
ロセスを容易にすることができる。
【００４０】詳細な効果を列挙すると次のようになる。
第１に、最低２層必要となる多結晶シリコン配線のう
ち、１層目の多結晶シリコン配線の段差がない状態で２
層目の多結晶シリコン配線を形成できるため、加工上の
問題をなくすことができる。第２に、ポリキャパシタで
必要になる多結晶シリコンの積層構造のうち、下部電極
の多結晶シリコン配線が素子分離の絶縁膜中に埋め込ま
れているため、上部電極に関しては従来の単層の多結晶
シリコン配線のプロセスとほぼ同様なプロセスが利用で
きる。
第１に、最低２層必要となる多結晶シリコン配線のう
ち、１層目の多結晶シリコン配線の段差がない状態で２
層目の多結晶シリコン配線を形成できるため、加工上の
問題をなくすことができる。第２に、ポリキャパシタで
必要になる多結晶シリコンの積層構造のうち、下部電極
の多結晶シリコン配線が素子分離の絶縁膜中に埋め込ま
れているため、上部電極に関しては従来の単層の多結晶
シリコン配線のプロセスとほぼ同様なプロセスが利用で
きる。
【００４１】第３に、素子分離の絶縁膜下に埋め込まれ
た多結晶シリコン配線の膜厚は、素子分離の深さの範囲
内で厚膜化が可能となり、ポリ抵抗の低抵抗化の範囲が
拡大される。第４に、素子分離の絶縁膜下に埋め込まれ
た多結晶シリコン配線層の上端が半導体単結晶層の表面
よりも下にあるため、素子分離形成時の平坦化工程にお
いて多結晶シリコン配線層の膜減りが無く、抵抗値の再
現性に優れている。したがって、受動素子に高精度な特
性が求められるアナログ回路の形成に対して非常に有効
である。第５に、ＣＭＯＳＦＥＴのさらなる微細化に対
しても、大幅なプロセス変更やデザインの変更なしに、
アナログ混載ＣＭＯＳデバイスを形成することができ
る。
た多結晶シリコン配線の膜厚は、素子分離の深さの範囲
内で厚膜化が可能となり、ポリ抵抗の低抵抗化の範囲が
拡大される。第４に、素子分離の絶縁膜下に埋め込まれ
た多結晶シリコン配線層の上端が半導体単結晶層の表面
よりも下にあるため、素子分離形成時の平坦化工程にお
いて多結晶シリコン配線層の膜減りが無く、抵抗値の再
現性に優れている。したがって、受動素子に高精度な特
性が求められるアナログ回路の形成に対して非常に有効
である。第５に、ＣＭＯＳＦＥＴのさらなる微細化に対
しても、大幅なプロセス変更やデザインの変更なしに、
アナログ混載ＣＭＯＳデバイスを形成することができ
る。
【００４２】以上説明したようにこの実施の形態の半導
体装置及びその製造方法は、ＳＴＩ（Shallow Trench I
solation）の形成工程を利用して複数の多結晶シリコン
配線を形成する工程において、少なくとも一層以上の多
結晶シリコン配線の上端が、素子活性領域の半導体単結
晶層表面よりも低い位置に形成されることを特徴とす
る。多結晶シリコン配線の上端が素子活性領域の半導体
単結晶層表面よりも低い位置に形成される半導体装置で
は、前記多結晶シリコン配線を抵抗素子やキャパシタの
下部電極として利用することにより、アナログ混載ＣＭ
ＯＳデバイスを容易に形成することができる。
体装置及びその製造方法は、ＳＴＩ（Shallow Trench I
solation）の形成工程を利用して複数の多結晶シリコン
配線を形成する工程において、少なくとも一層以上の多
結晶シリコン配線の上端が、素子活性領域の半導体単結
晶層表面よりも低い位置に形成されることを特徴とす
る。多結晶シリコン配線の上端が素子活性領域の半導体
単結晶層表面よりも低い位置に形成される半導体装置で
は、前記多結晶シリコン配線を抵抗素子やキャパシタの
下部電極として利用することにより、アナログ混載ＣＭ
ＯＳデバイスを容易に形成することができる。
【００４３】
【発明の効果】以上述べたようにこの発明によれば、デ
バイスと配線層間、あるいは多層配線層間を絶縁する層
間膜の膜厚を薄くすることにより、前記層間膜に形成さ
れるコンタクト孔のアスペクト比を小さくすることがで
きると共に、配線層によって形成される段差をなくすこ
とにより、段差部分に形成されるエッチング残りをなく
すことができる半導体装置及びその製造方法を提供する
ことが可能である。
バイスと配線層間、あるいは多層配線層間を絶縁する層
間膜の膜厚を薄くすることにより、前記層間膜に形成さ
れるコンタクト孔のアスペクト比を小さくすることがで
きると共に、配線層によって形成される段差をなくすこ
とにより、段差部分に形成されるエッチング残りをなく
すことができる半導体装置及びその製造方法を提供する
ことが可能である。
【図１】この発明の実施の形態の半導体装置の構造を示
す断面図である。
す断面図である。
【図２】前記実施の形態の半導体装置の製造方法を示す
各工程の断面図である。
各工程の断面図である。
【図３】前記実施の形態の半導体装置の製造方法を示す
各工程の断面図である。
各工程の断面図である。
【図４】前記実施の形態の半導体装置の製造方法を示す
各工程の断面図である。
各工程の断面図である。
【図５】前記実施の形態の半導体装置の製造方法を示す
各工程の断面図である。
各工程の断面図である。
【図６】前記実施の形態の半導体装置の製造方法を示す
各工程の断面図である。
各工程の断面図である。
【図７】前記実施の形態の半導体装置の製造方法を示す
各工程の断面図である。
各工程の断面図である。
【図８】前記実施の形態の半導体装置の製造方法を示す
各工程の断面図である。
各工程の断面図である。
【図９】従来のアナログ混載ＣＭＯＳデバイスの製造方
法を示す各工程の断面図である。
法を示す各工程の断面図である。
【図１０】従来のアナログ混載ＣＭＯＳデバイスの製造
方法を示す各工程の断面図である。
方法を示す各工程の断面図である。
【図１１】従来のアナログ混載ＣＭＯＳデバイスの製造
方法を示す各工程の断面図である。
方法を示す各工程の断面図である。
【図１２】従来のアナログ混載ＣＭＯＳデバイスの構造
を示す断面図である。
を示す断面図である。
【図１３】従来の別のアナログ混載ＣＭＯＳデバイスの
構造を示す断面図である。
構造を示す断面図である。
２ …シリコン半導体基板 ２ａ …単結晶層表面 ４ａ …絶縁膜 ４ｂ …絶縁膜 ６ …多結晶シリコン膜（抵抗素子） ８ …多結晶シリコン膜（キャパシタ下部電極） １０ …絶縁膜 １２ａ…多結晶シリコン膜 １２ｂ…タングステンシリサイド（ＷＳｉ２）膜 １４ …ゲート絶縁膜 １６ …層間絶縁膜 １８ …コンタクト材 ２０ …配線 ３０ …シリコン酸化膜 ３２ …シリコン窒化膜 ３４ …シリコン酸化膜
フロントページの続き Ｆターム(参考） 5F033 HH04 HH28 JJ00 KK04 MM07 NN02 QQ08 QQ09 QQ11 QQ13 QQ16 QQ25 QQ37 QQ48 QQ73 RR04 RR06 TT02 XX03 XX21 XX31 5F038 AC05 AC15 AR09 AR13 CA05 EZ15 EZ17 5F048 AA01 AC03 AC10 BA01 BB05 BB08 BG01 BG14
Claims (9)
- 【請求項１】 半導体基板上の半導体層と、 前記半導体層の一部に形成された素子形成領域を分離す
るための素子分離絶縁層と、 前記素子分離絶縁層中に形成された、前記半導体層の表
面よりも上端の表面が低い導電層と、 を具備することを特徴とする半導体装置。 - 【請求項２】 半導体基板上に複数の配線層を有する半
導体装置において、 前記半導体基板上の半導体層と、 前記半導体層の一部に形成された素子形成領域を分離す
るためのトレンチアイソレーションと、 前記トレンチアイソレーション中に形成された、前記半
導体層の表面よりも上端の表面が低い少なくとも１層以
上の前記配線層と、 を具備することを特徴とする半導体装置。 - 【請求項３】 前記導電層は、受動素子として用いられ
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記導電層は、多結晶シリコン層である
ことを特徴とする請求項１または３に記載の半導体装
置。 - 【請求項５】 前記配線層は、受動素子として用いられ
ることを特徴とする請求項２に記載の半導体装置。 - 【請求項６】 前記配線層は、多結晶シリコン層である
ことを特徴とする請求項２または５に記載の半導体装
置。 - 【請求項７】 前記受動素子は、抵抗素子あるいはキャ
パシタであることを特徴とする請求項３または５に記載
の半導体装置。 - 【請求項８】 半導体基板の半導体層をエッチングして
トレンチを形成する工程と、 前記トレンチ内に前記トレンチの深さよりも膜厚の薄い
絶縁層を形成する工程と、 前記トレンチ内の前記絶縁層上に、前記半導体層の上端
表面よりその上端表面が低くなるように導電層を形成す
る工程と、 前記導電層が形成された前記トレンチ内に絶縁物を埋め
込み、前記トレンチを含む前記半導体基板の表面を平坦
化する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項９】 半導体基板の半導体層をエッチングして
トレンチを形成する工程と、 前記トレンチ内を含む半導体基板の全面に前記トレンチ
の深さよりも膜厚の薄い第１の絶縁層を形成する工程
と、 前記トレンチ内の前記第１の絶縁層上に第１の導電層を
形成する工程と、 前記第１の導電層を含む半導体基板の全面に第２の絶縁
層を形成して前記トレンチ内を埋め込む工程と、 前記第２の絶縁層をエッチングして前記トレンチを含む
前記半導体基板の表面を平坦化する工程と、 前記第１の導電層上に形成されている前記第２の絶縁層
をエッチングして開口部を形成する工程と、 前記開口部内の前記第１の導電層上に第３の絶縁層を形
成する工程と、 前記第３の絶縁層上に第２の導電層を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11027209A JP2000223570A (ja) | 1999-02-04 | 1999-02-04 | 半導体装置及びその製造方法 |
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|---|---|---|---|
| JP11027209A JP2000223570A (ja) | 1999-02-04 | 1999-02-04 | 半導体装置及びその製造方法 |
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|---|---|
| JP2000223570A true JP2000223570A (ja) | 2000-08-11 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11027209A Pending JP2000223570A (ja) | 1999-02-04 | 1999-02-04 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000223570A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6664162B2 (en) | 2001-09-27 | 2003-12-16 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing capacitor |
| US6921960B2 (en) * | 2000-10-31 | 2005-07-26 | Kabushiki Kaisha Toshiba | Capacitor element with an opening portion formed in a peripheral circuit |
-
1999
- 1999-02-04 JP JP11027209A patent/JP2000223570A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6921960B2 (en) * | 2000-10-31 | 2005-07-26 | Kabushiki Kaisha Toshiba | Capacitor element with an opening portion formed in a peripheral circuit |
| US6664162B2 (en) | 2001-09-27 | 2003-12-16 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing capacitor |
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Legal Events
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