JP2003273230A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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Abstract
(57)【要約】
【課題】 製造工程を削減するとともに印加電圧依存性
が小さく、しかも平面寸法が小さく、接続抵抗を低減し
た高密度な容量素子を備える半導体装置及びその製造方
法を提供する。 【解決手段】 半導体基板１０１にデジタル回路領域と
アナログ回路領域を区画して半導体素子ＴＲ１，ＴＲ２
を形成し、各半導体素子を覆う層間絶縁膜１０８に下層
のコンタクトプラグ１１０，１０９を形成し、層間絶縁
膜１０８上に各下層のコンタクトプラグに接続される下
部電極１１２ａ，１１２ｂ、容量絶縁膜１１３ａ，１１
３ｂ、上部電極１１４ａ，１１４ｂ，１１５ａ，１１５
ｂを積層してＭＩＭ構造の容量素子Ｃ１，Ｃ２を形成
し、上層絶縁膜１１８を形成した上に各容量素子の上部
電極につながる上層のコンタクトプラグ１１６ａ，１１
６ｂを形成し、上部絶縁膜上に各上層のコンタクトにつ
ながる配線１１７を形成する。
が小さく、しかも平面寸法が小さく、接続抵抗を低減し
た高密度な容量素子を備える半導体装置及びその製造方
法を提供する。 【解決手段】 半導体基板１０１にデジタル回路領域と
アナログ回路領域を区画して半導体素子ＴＲ１，ＴＲ２
を形成し、各半導体素子を覆う層間絶縁膜１０８に下層
のコンタクトプラグ１１０，１０９を形成し、層間絶縁
膜１０８上に各下層のコンタクトプラグに接続される下
部電極１１２ａ，１１２ｂ、容量絶縁膜１１３ａ，１１
３ｂ、上部電極１１４ａ，１１４ｂ，１１５ａ，１１５
ｂを積層してＭＩＭ構造の容量素子Ｃ１，Ｃ２を形成
し、上層絶縁膜１１８を形成した上に各容量素子の上部
電極につながる上層のコンタクトプラグ１１６ａ，１１
６ｂを形成し、上部絶縁膜上に各上層のコンタクトにつ
ながる配線１１７を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はメモリ回路とアナロ
グ回路とを混載した半導体装置に関し、特にアナログ回
路に設けられる容量素子の特性改善を可能にした半導体
装置及びその製造方法に関するものである。
グ回路とを混載した半導体装置に関し、特にアナログ回
路に設けられる容量素子の特性改善を可能にした半導体
装置及びその製造方法に関するものである。
【０００２】
【従来の技術】近年、ロジック回路にメモリ回路を搭載
した半導体装置が用途、目的に応じて数多く設計されて
いる。例えば、ロジック回路にＤＲＡＭセルを搭載した
ＤＲＡＭ混載ロジック回路が提供されている。このＤＲ
ＡＭ混載ロジック回路では、ＤＲＡＭセルを構成するデ
ジタル回路の容量素子とは別に、ロジック回路を構成す
るアナログ回路にも容量素子が要求されることがあり、
その場合にはＤＲＡＭセルの容量素子とは別工程で容量
素子の形成を行っている。すなわち、ＤＲＡＭセルの容
量素子は通常下部電極と上部電極の両方、あるいは下部
電極と上部電極の一方にポリシリコンを用いた構成を採
用することがあるが、この構造の容量素子をそのままア
ナログ回路に適用すると容量素子の印加電圧依存性の点
で好ましくないためである。
した半導体装置が用途、目的に応じて数多く設計されて
いる。例えば、ロジック回路にＤＲＡＭセルを搭載した
ＤＲＡＭ混載ロジック回路が提供されている。このＤＲ
ＡＭ混載ロジック回路では、ＤＲＡＭセルを構成するデ
ジタル回路の容量素子とは別に、ロジック回路を構成す
るアナログ回路にも容量素子が要求されることがあり、
その場合にはＤＲＡＭセルの容量素子とは別工程で容量
素子の形成を行っている。すなわち、ＤＲＡＭセルの容
量素子は通常下部電極と上部電極の両方、あるいは下部
電極と上部電極の一方にポリシリコンを用いた構成を採
用することがあるが、この構造の容量素子をそのままア
ナログ回路に適用すると容量素子の印加電圧依存性の点
で好ましくないためである。
【０００３】容量素子の印加電圧依存性は、印加電圧の
変化に伴う容量値の変化であり、ＤＲＡＭセル等では問
題にならない程度の印加電圧依存性でも、アナログ回路
では回路動作上の影響が大きく、理想的には印加電圧依
存性が存在しない容量素子を形成することが望まれる。
この点で、シリコン基板とゲート電極で構成されるいわ
ゆるＭＯＳキャパシタは、本質的に電圧依存性を持つた
め、アナログ回路の容量素子として用いることができ
ず、また、前述したようなＤＲＡＭセルを構成する容量
素子（キャパシタ）も印加電圧の依存性は必ずしも小さ
くなくアナログ回路の容量素子に用いることはできな
い。そのため、従来では、ＤＲＡＭ混載ロジック回路を
製造する際には、ＤＲＡＭの容量素子形成工程とは別に
アナログ回路の容量素子を形成していた。
変化に伴う容量値の変化であり、ＤＲＡＭセル等では問
題にならない程度の印加電圧依存性でも、アナログ回路
では回路動作上の影響が大きく、理想的には印加電圧依
存性が存在しない容量素子を形成することが望まれる。
この点で、シリコン基板とゲート電極で構成されるいわ
ゆるＭＯＳキャパシタは、本質的に電圧依存性を持つた
め、アナログ回路の容量素子として用いることができ
ず、また、前述したようなＤＲＡＭセルを構成する容量
素子（キャパシタ）も印加電圧の依存性は必ずしも小さ
くなくアナログ回路の容量素子に用いることはできな
い。そのため、従来では、ＤＲＡＭ混載ロジック回路を
製造する際には、ＤＲＡＭの容量素子形成工程とは別に
アナログ回路の容量素子を形成していた。
【０００４】図８は従来のＤＲＡＭ混載ロジック回路の
断面図である。シリコン基板２０１のＳＴＩ（溝型素子
分離領域）２０２によって区分された領域にそれぞれＰ
型領域２０３，Ｎ型領域２０４を形成し、ゲート酸化膜
２０５及びゲート電極２０６を形成した後、ソース・ド
レイン領域２０７を形成してＤＲＡＭ領域のトランジス
タＴＲ１１と、ロジック回路を構成するアナログ回路の
トランジスタＴＲ１２を形成する。その上で、前記各ト
ランジスタＴＲ１１，ＴＲ１２を層間絶縁膜２０８で覆
い、表面を平坦化する。ここでＤＲＡＭ領域とはＤＲＡ
Ｍセルとその周辺回路を含む領域である。次いで、ＤＲ
ＡＭ領域ではトランジスタＴＲ１１につながるコンタク
トプラグ２０９をポリシリコンで形成する。次いで、そ
の上にシリコン酸化膜２１０を形成し、表面を平坦化し
た上でＤＲＡＭ領域とアナログ回路領域にシリンダ２１
６を開口し、このシリンダ２１６の内面にのみ表面に凹
凸を形成した導電性ポリシリコン膜２１１を所要の厚さ
に形成する。更に、この導電性ポリシリコン膜２１１の
表面にキャパシタ絶縁膜として窒化シリコン膜２１２を
形成する。次いで、その上に導電性ポリシリコン膜によ
りＤＲＡＭ領域に上部電極２１３を形成する。これによ
りＤＲＡＭ領域の容量素子Ｃ１１が形成される。また、
この導電性ポリシリコン膜２１３はアナログ回路の領域
では形成しよとする容量素子Ｃ１２の下部電極となる。
次いで、アナログ回路の領域では、前記下部電極２１３
上に容量絶縁膜２１４を形成し、さらにその上にタング
ステンシリサイド膜からなる上部電極２１５を形成して
容量素子Ｃ１２を形成する。続いて、層間絶縁膜２１７
を形成し表面を平坦化した上でＤＲＡＭ領域の容量素子
Ｃ１１の上部電極２１３及びアナログ回路領域の容量素
子Ｃ１２の上部電極２１５と下部電極２１３のそれぞれ
につながるコンタクト２１８及び上部配線２１９を形成
する。
断面図である。シリコン基板２０１のＳＴＩ（溝型素子
分離領域）２０２によって区分された領域にそれぞれＰ
型領域２０３，Ｎ型領域２０４を形成し、ゲート酸化膜
２０５及びゲート電極２０６を形成した後、ソース・ド
レイン領域２０７を形成してＤＲＡＭ領域のトランジス
タＴＲ１１と、ロジック回路を構成するアナログ回路の
トランジスタＴＲ１２を形成する。その上で、前記各ト
ランジスタＴＲ１１，ＴＲ１２を層間絶縁膜２０８で覆
い、表面を平坦化する。ここでＤＲＡＭ領域とはＤＲＡ
Ｍセルとその周辺回路を含む領域である。次いで、ＤＲ
ＡＭ領域ではトランジスタＴＲ１１につながるコンタク
トプラグ２０９をポリシリコンで形成する。次いで、そ
の上にシリコン酸化膜２１０を形成し、表面を平坦化し
た上でＤＲＡＭ領域とアナログ回路領域にシリンダ２１
６を開口し、このシリンダ２１６の内面にのみ表面に凹
凸を形成した導電性ポリシリコン膜２１１を所要の厚さ
に形成する。更に、この導電性ポリシリコン膜２１１の
表面にキャパシタ絶縁膜として窒化シリコン膜２１２を
形成する。次いで、その上に導電性ポリシリコン膜によ
りＤＲＡＭ領域に上部電極２１３を形成する。これによ
りＤＲＡＭ領域の容量素子Ｃ１１が形成される。また、
この導電性ポリシリコン膜２１３はアナログ回路の領域
では形成しよとする容量素子Ｃ１２の下部電極となる。
次いで、アナログ回路の領域では、前記下部電極２１３
上に容量絶縁膜２１４を形成し、さらにその上にタング
ステンシリサイド膜からなる上部電極２１５を形成して
容量素子Ｃ１２を形成する。続いて、層間絶縁膜２１７
を形成し表面を平坦化した上でＤＲＡＭ領域の容量素子
Ｃ１１の上部電極２１３及びアナログ回路領域の容量素
子Ｃ１２の上部電極２１５と下部電極２１３のそれぞれ
につながるコンタクト２１８及び上部配線２１９を形成
する。
【０００５】このように製造される従来のＤＲＡＭ混載
ロジック回路では、特にアナログ回路領域における容量
素子Ｃ１２は下部電極２１３が導電性ポリシリコンで形
成され、上部電極２１５がタングステンシリサイド膜で
形成されているため、ＤＲＡＭ領域の容量素子Ｃ１１の
ように下部電極と上部電極がそれぞれポリシリコンで形
成された構成に比較して印加電圧依存性を小さくする上
では有効である。
ロジック回路では、特にアナログ回路領域における容量
素子Ｃ１２は下部電極２１３が導電性ポリシリコンで形
成され、上部電極２１５がタングステンシリサイド膜で
形成されているため、ＤＲＡＭ領域の容量素子Ｃ１１の
ように下部電極と上部電極がそれぞれポリシリコンで形
成された構成に比較して印加電圧依存性を小さくする上
では有効である。
【０００６】しかしながら、従来のＤＲＡＭ混載ロジッ
ク回路では、ＤＲＡＭ領域のキャパシタを形成した工程
の後にアナログ回路の容量素子を製造する工程が必要で
あり、全体としての製造工程数が多くなるという問題が
ある。また、アナログ回路の容量素子の下部電極と上部
電極のそれぞれをコンタクトにより上部配線に接続して
いるため、トランジスタと容量素子とを接続する配線の
引回し長さが長くなり、当該配線に寄生する寄生容量に
よって容量素子の容量値に影響を及ぼすことがある。ま
た、アナログ回路領域では上部電極に対してコンタクト
２１８を接続する際に、ＤＲＡＭ領域のキャパシタの上
部電極に対するコンタクトと同時に形成しているため、
アナログ回路領域の上部電極のコンタクトの形成時の制
御を誤るとコンタクトが上部電極を突き抜ける懸念があ
り、コンタクト形成時の制御が難しいという問題もあ
る。
ク回路では、ＤＲＡＭ領域のキャパシタを形成した工程
の後にアナログ回路の容量素子を製造する工程が必要で
あり、全体としての製造工程数が多くなるという問題が
ある。また、アナログ回路の容量素子の下部電極と上部
電極のそれぞれをコンタクトにより上部配線に接続して
いるため、トランジスタと容量素子とを接続する配線の
引回し長さが長くなり、当該配線に寄生する寄生容量に
よって容量素子の容量値に影響を及ぼすことがある。ま
た、アナログ回路領域では上部電極に対してコンタクト
２１８を接続する際に、ＤＲＡＭ領域のキャパシタの上
部電極に対するコンタクトと同時に形成しているため、
アナログ回路領域の上部電極のコンタクトの形成時の制
御を誤るとコンタクトが上部電極を突き抜ける懸念があ
り、コンタクト形成時の制御が難しいという問題もあ
る。
【０００７】このような問題に対して、ＤＲＡＭ領域の
キャパシタとアナログ回路領域の容量素子を同時に形成
する技術が提案されている。例えば、特開平１１−８７
６３９号公報には、ＤＲＡＭ領域のキャパシタを形成す
る工程において論理回路（アナログ回路）の容量素子を
同時に形成する技術が記載されている。この公報では、
ＤＲＡＭ領域とアナログ回路領域のトランジスタを形成
し、層間絶縁膜を形成した後に、ＤＲＡＭ領域とアナロ
グ回路領域のそれぞれにおいて当該層間絶縁膜上に下部
電極、誘電体膜、上部電極を順次積層して容量素子を形
成している。また、この容量素子としては、下部電極と
上部電極にそれぞれチタンナイトライド等の金属を用い
た、いわゆるＭＩＭ構造の容量素子を形成している。
キャパシタとアナログ回路領域の容量素子を同時に形成
する技術が提案されている。例えば、特開平１１−８７
６３９号公報には、ＤＲＡＭ領域のキャパシタを形成す
る工程において論理回路（アナログ回路）の容量素子を
同時に形成する技術が記載されている。この公報では、
ＤＲＡＭ領域とアナログ回路領域のトランジスタを形成
し、層間絶縁膜を形成した後に、ＤＲＡＭ領域とアナロ
グ回路領域のそれぞれにおいて当該層間絶縁膜上に下部
電極、誘電体膜、上部電極を順次積層して容量素子を形
成している。また、この容量素子としては、下部電極と
上部電極にそれぞれチタンナイトライド等の金属を用い
た、いわゆるＭＩＭ構造の容量素子を形成している。
【０００８】このため、公報に記載の技術では、ＤＲＡ
Ｍ領域とアナログ回路領域の各容量素子を同時に形成す
るために製造工程数を削減する上で有効である。また、
アナログ回路領域の容量素子がＭＩＭ構造であるため印
加電圧依存性を改善する上でも有効になる。
Ｍ領域とアナログ回路領域の各容量素子を同時に形成す
るために製造工程数を削減する上で有効である。また、
アナログ回路領域の容量素子がＭＩＭ構造であるため印
加電圧依存性を改善する上でも有効になる。
【０００９】
【発明が解決しようとする課題】しかしながら、公報の
技術では、ＤＲＡＭ領域の容量素子においては、下部電
極と上部電極のいずれも下層の層間絶縁膜に形成したコ
ンタクトを介してシリコン基板に形成したトランジスタ
に電気接続しているのに対し、アナログ回路領域の容量
素子は下部電極と上部電極のいずれも上層の層間絶縁膜
に形成したコンタクトを介して上部配線に電気接続した
構成がとられている。そのため、いずれの容量素子にお
いても、コンタクトを配設するために下部電極と上部電
極とが平面方向に重ならない領域を確保する必要があ
り、容量素子の平面寸法を縮小する上での障害になる。
また、アナログ回路領域では、容量素子をトランジスタ
に電気接続するために、上部配線からトランジスタに向
けてコンタクトを形成し、このコンタクト及び上部配線
を介して容量素子に電気接続している。そのため、当該
電気接続の配線における抵抗が大きくなるという問題が
生じる。
技術では、ＤＲＡＭ領域の容量素子においては、下部電
極と上部電極のいずれも下層の層間絶縁膜に形成したコ
ンタクトを介してシリコン基板に形成したトランジスタ
に電気接続しているのに対し、アナログ回路領域の容量
素子は下部電極と上部電極のいずれも上層の層間絶縁膜
に形成したコンタクトを介して上部配線に電気接続した
構成がとられている。そのため、いずれの容量素子にお
いても、コンタクトを配設するために下部電極と上部電
極とが平面方向に重ならない領域を確保する必要があ
り、容量素子の平面寸法を縮小する上での障害になる。
また、アナログ回路領域では、容量素子をトランジスタ
に電気接続するために、上部配線からトランジスタに向
けてコンタクトを形成し、このコンタクト及び上部配線
を介して容量素子に電気接続している。そのため、当該
電気接続の配線における抵抗が大きくなるという問題が
生じる。
【００１０】本発明の目的は、製造工程を削減するとと
もに印加電圧依存性が小さく、しかも平面寸法が小さい
高密度な容量素子を備える半導体装置及びその製造方法
を提供するものである。また、本発明は容量素子に対す
る接続抵抗の低減が可能な半導体装置及びその製造方法
を提供するものである。
もに印加電圧依存性が小さく、しかも平面寸法が小さい
高密度な容量素子を備える半導体装置及びその製造方法
を提供するものである。また、本発明は容量素子に対す
る接続抵抗の低減が可能な半導体装置及びその製造方法
を提供するものである。
【００１１】
【課題を解決するための手段】本発明は、容量素子を備
えるデジタル回路と、容量素子を備えるアナログ回路と
を混載した半導体装置であって、デジタル回路の容量素
子とアナログ回路の容量素子はＭＩＭ構造をした同一層
に形成されるとともに、容量素子の下部電極は下層のコ
ンタクトにより半導体基板上の素子に電気接続され、容
量素子の上部電極は上層のコンタクトにより上部配線に
電気接続されていることを特徴とする。ここで、デジタ
ル回路の容量素子はシリンダ型であり、アナログ回路の
容量素子はプレーナ型である構成としてもよい。また、
アナログ回路の容量素子の下層のコンタクトは複数本設
けられることが好ましい。
えるデジタル回路と、容量素子を備えるアナログ回路と
を混載した半導体装置であって、デジタル回路の容量素
子とアナログ回路の容量素子はＭＩＭ構造をした同一層
に形成されるとともに、容量素子の下部電極は下層のコ
ンタクトにより半導体基板上の素子に電気接続され、容
量素子の上部電極は上層のコンタクトにより上部配線に
電気接続されていることを特徴とする。ここで、デジタ
ル回路の容量素子はシリンダ型であり、アナログ回路の
容量素子はプレーナ型である構成としてもよい。また、
アナログ回路の容量素子の下層のコンタクトは複数本設
けられることが好ましい。
【００１２】本発明の半導体装置の製造方法は、半導体
基板にデジタル回路領域とアナログ回路領域を区画し、
両領域にそれぞれ半導体素子を形成する工程と、各半導
体素子を覆う層間絶縁膜に各半導体素子にそれぞれつな
がる下層のコンタクトを形成する工程と、層間絶縁膜上
に各下層のコンタクトに接続される下部電極、容量絶縁
膜、上部電極を順次積層してそれぞれ容量素子を形成す
る工程と、各容量素子を覆う上層絶縁膜を形成する工程
と、上層絶縁膜に各容量素子の上部電極にそれぞれつな
がる上層のコンタクトを形成する工程と、上部絶縁膜上
に各上層のコンタクトにつながる配線を形成する工程と
を含んでいる。この場合、下層のコンタクトを形成する
工程では、アナログ回路領域では半導体素子と容量素子
との間を接続する複数のコンタクトを形成することが好
ましい。
基板にデジタル回路領域とアナログ回路領域を区画し、
両領域にそれぞれ半導体素子を形成する工程と、各半導
体素子を覆う層間絶縁膜に各半導体素子にそれぞれつな
がる下層のコンタクトを形成する工程と、層間絶縁膜上
に各下層のコンタクトに接続される下部電極、容量絶縁
膜、上部電極を順次積層してそれぞれ容量素子を形成す
る工程と、各容量素子を覆う上層絶縁膜を形成する工程
と、上層絶縁膜に各容量素子の上部電極にそれぞれつな
がる上層のコンタクトを形成する工程と、上部絶縁膜上
に各上層のコンタクトにつながる配線を形成する工程と
を含んでいる。この場合、下層のコンタクトを形成する
工程では、アナログ回路領域では半導体素子と容量素子
との間を接続する複数のコンタクトを形成することが好
ましい。
【００１３】本発明の半導体装置及び製造方法によれ
ば、デジタル回路領域とアナログ回路領域の容量素子を
同一工程で形成しているので、製造工程を低減すること
が可能になる。また、容量素子はＭＩＭ構造であるため
印加電圧依存性が小さく、特にアナログ回路領域の容量
素子として有効になる。さらに、容量素子は下部電極は
下層のコンタクトにより半導体素子に接続され、上部電
極は上層のコンタクトにより上部配線に接続されてお
り、下部電極と上部電極とに平面方向に重ならない領域
を最小限に抑えて容量素子の縮小化が可能になる。ま
た、容量素子の下部電極及び上部電極につながる配線長
を短くし、配線抵抗を低減し、アナログ回路への影響を
抑制することが可能になる。さらに、上層のコンタクト
の形成に際してはデジタル回路領域とアナログ回路領域
とで同じ深さのコンタクトを形成するため、コンタクト
による上部電極の突き抜けが生じることはない。
ば、デジタル回路領域とアナログ回路領域の容量素子を
同一工程で形成しているので、製造工程を低減すること
が可能になる。また、容量素子はＭＩＭ構造であるため
印加電圧依存性が小さく、特にアナログ回路領域の容量
素子として有効になる。さらに、容量素子は下部電極は
下層のコンタクトにより半導体素子に接続され、上部電
極は上層のコンタクトにより上部配線に接続されてお
り、下部電極と上部電極とに平面方向に重ならない領域
を最小限に抑えて容量素子の縮小化が可能になる。ま
た、容量素子の下部電極及び上部電極につながる配線長
を短くし、配線抵抗を低減し、アナログ回路への影響を
抑制することが可能になる。さらに、上層のコンタクト
の形成に際してはデジタル回路領域とアナログ回路領域
とで同じ深さのコンタクトを形成するため、コンタクト
による上部電極の突き抜けが生じることはない。
【００１４】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態の半
導体装置の断面図である。シリコン基板１０１はＤＲＡ
Ｍセル及びその周辺回路を含むＤＲＡＭ領域と、ロジッ
ク回路（アナログ回路）領域とに区分されており、各領
域において前記シリコン基板１０１上にトランジスタＴ
Ｒ１，ＴＲ２が形成され、層間絶縁膜１０８により被覆
されている。また、前記ＤＲＡＭ領域とアナログ回路領
域にはそれぞれ前記層間絶縁膜１０８上に容量素子Ｃ
１，Ｃ２が形成されている。前記各容量素子Ｃ１，Ｃ２
はそれぞれ下部電極１１２ａ，１１２ｂ、容量絶縁膜１
１３ａ，１１３ｂ、上部電極１１４ａ，１１５ａ，１１
４ｂ，１１５ｂが積層されたＭＩＭ構造として構成さ
れ、ＤＲＡＭセル領域ではＭＩＭ構造のシリンダー型容
量素子として、アナログ回路領域ではＭＩＭ構造のプレ
ーナー型容量素子として形成されている。その上で、前
記ＤＲＡＭセル領域及びアナログ回路領域の各容量素子
の下部電極１１２ａ，１１２ｂは前記層間絶縁膜１０８
に形成されたコンタクトプラグ１１０，１０９によりト
ランジスタＴＲ１，ＴＲ２と電気接続される。また、前
記各容量素子Ｃ１，Ｃ２は上層絶縁膜１１８により被覆
されており、その上で各上部電極１１４ａ，１１５ａ，
１１４ｂ，１１５ｂは前記上層絶縁膜１１８に形成され
たコンタクトプラグ１１６ａ，１１６ｂにより前記上層
絶縁膜１１８上に形成された上部電極１１７に電気接続
されている。
参照して説明する。図１は本発明の第１の実施形態の半
導体装置の断面図である。シリコン基板１０１はＤＲＡ
Ｍセル及びその周辺回路を含むＤＲＡＭ領域と、ロジッ
ク回路（アナログ回路）領域とに区分されており、各領
域において前記シリコン基板１０１上にトランジスタＴ
Ｒ１，ＴＲ２が形成され、層間絶縁膜１０８により被覆
されている。また、前記ＤＲＡＭ領域とアナログ回路領
域にはそれぞれ前記層間絶縁膜１０８上に容量素子Ｃ
１，Ｃ２が形成されている。前記各容量素子Ｃ１，Ｃ２
はそれぞれ下部電極１１２ａ，１１２ｂ、容量絶縁膜１
１３ａ，１１３ｂ、上部電極１１４ａ，１１５ａ，１１
４ｂ，１１５ｂが積層されたＭＩＭ構造として構成さ
れ、ＤＲＡＭセル領域ではＭＩＭ構造のシリンダー型容
量素子として、アナログ回路領域ではＭＩＭ構造のプレ
ーナー型容量素子として形成されている。その上で、前
記ＤＲＡＭセル領域及びアナログ回路領域の各容量素子
の下部電極１１２ａ，１１２ｂは前記層間絶縁膜１０８
に形成されたコンタクトプラグ１１０，１０９によりト
ランジスタＴＲ１，ＴＲ２と電気接続される。また、前
記各容量素子Ｃ１，Ｃ２は上層絶縁膜１１８により被覆
されており、その上で各上部電極１１４ａ，１１５ａ，
１１４ｂ，１１５ｂは前記上層絶縁膜１１８に形成され
たコンタクトプラグ１１６ａ，１１６ｂにより前記上層
絶縁膜１１８上に形成された上部電極１１７に電気接続
されている。
【００１５】図１の半導体装置の製造方法を図２〜図４
を参照して説明する。先ず、図２（ａ）に示すように、
Ｐ型シリコン基板１０１の所要領域に浅い溝を形成し、
この浅い溝内に絶縁膜を充填してＳＴＩ構造のフィール
ド酸化膜１０２を形成してＤＲＡＭセル領域とアナログ
回路領域とを区分する。なお、前記フィールド酸化膜１
０２は同時に各領域内においてそれぞれのトランジスタ
を区画する。次いで、イオン注入により、Ｐウェル１０
３及びＮウェル１０４を形成し、その上に７ｎｍの厚さ
のシリコン酸化膜からなるゲート酸化膜１０５を形成
し、さらにｎ型不純物をドーピングしたポリシリコンを
１５０ｎｍの厚さに堆積し、フォトリソグラフィ技術及
びエッチング技術を用いてパターン形成してゲート電極
１０６を形成する。その後、ＤＲＡＭセル領域及びアナ
ログ回路領域の所要領域にイオン注入及び熱処理を行い
ソース・ドレインの不純物拡散層１０７を形成し、それ
ぞれトランジスタＴＲ１，ＴＲ２を形成する。
を参照して説明する。先ず、図２（ａ）に示すように、
Ｐ型シリコン基板１０１の所要領域に浅い溝を形成し、
この浅い溝内に絶縁膜を充填してＳＴＩ構造のフィール
ド酸化膜１０２を形成してＤＲＡＭセル領域とアナログ
回路領域とを区分する。なお、前記フィールド酸化膜１
０２は同時に各領域内においてそれぞれのトランジスタ
を区画する。次いで、イオン注入により、Ｐウェル１０
３及びＮウェル１０４を形成し、その上に７ｎｍの厚さ
のシリコン酸化膜からなるゲート酸化膜１０５を形成
し、さらにｎ型不純物をドーピングしたポリシリコンを
１５０ｎｍの厚さに堆積し、フォトリソグラフィ技術及
びエッチング技術を用いてパターン形成してゲート電極
１０６を形成する。その後、ＤＲＡＭセル領域及びアナ
ログ回路領域の所要領域にイオン注入及び熱処理を行い
ソース・ドレインの不純物拡散層１０７を形成し、それ
ぞれトランジスタＴＲ１，ＴＲ２を形成する。
【００１６】次に、図２（ｂ）に示すように層間絶縁膜
としてボロン及びリンを各々数％含有しているＢＰＳＧ
膜１０８ａをＣＶＤ法で５００ｎｍの厚さに堆積し、Ｃ
ＭＰ法（化学機械研磨法）により表面を２００ｎｍ程度
研磨することにより表面を平坦化する。そして、ＤＲＡ
Ｍ領域及びアナログ回路領域において、フォトリソグラ
フィ技術及びエッチング技術を用いて、所望のトランジ
スタ、ここでは当該トランジスタの不純物拡散層１０７
やゲート電極１０６等と接続するためのコンタクトホー
ルを形成する。次いで、コンタクトホールにＴｉＮ（チ
タンナイトライド）膜を１０ｎｍ及びブランケットＷ
（タングステン）を４００ｎｍの厚さに堆積し、全面エ
ッチバック又はＣＭＰ法による研磨を行うことによりコ
ンタクトプラグ１１０，１０９ａを形成する。更に、Ｂ
ＰＳＧ膜１０８ｂを８００ｎｍ堆積し、ＣＭＰ法により
３００ｎｍ研磨して表面を平坦化して前記層間絶縁膜１
０８ａと一体化した層間絶縁膜１０８を形成した後、ア
ナログ回路領域においてのみ前記コンタクトプラグ１０
９ａの直上にコンタクトホールを開口し、Ｗを堆積して
エッチバックしてコンタクトプラグ１０９ｂを形成する
ことにより、アナログ回路領域にコンタクトプラグ１０
９を形成する。そして、ＤＲＡＭ領域のコンタクトプラ
グ１１０上の領域のみを開口するフォトリソグラフィを
行い、層間絶縁膜１０８をコンタクトプラグ１１０が露
出するまで約３００ｎｍエッチングすることにより、層
間絶縁膜１０８に円形あるいは矩形等、所要形状の凹部
からなるシリンダ１１１を形成する。
としてボロン及びリンを各々数％含有しているＢＰＳＧ
膜１０８ａをＣＶＤ法で５００ｎｍの厚さに堆積し、Ｃ
ＭＰ法（化学機械研磨法）により表面を２００ｎｍ程度
研磨することにより表面を平坦化する。そして、ＤＲＡ
Ｍ領域及びアナログ回路領域において、フォトリソグラ
フィ技術及びエッチング技術を用いて、所望のトランジ
スタ、ここでは当該トランジスタの不純物拡散層１０７
やゲート電極１０６等と接続するためのコンタクトホー
ルを形成する。次いで、コンタクトホールにＴｉＮ（チ
タンナイトライド）膜を１０ｎｍ及びブランケットＷ
（タングステン）を４００ｎｍの厚さに堆積し、全面エ
ッチバック又はＣＭＰ法による研磨を行うことによりコ
ンタクトプラグ１１０，１０９ａを形成する。更に、Ｂ
ＰＳＧ膜１０８ｂを８００ｎｍ堆積し、ＣＭＰ法により
３００ｎｍ研磨して表面を平坦化して前記層間絶縁膜１
０８ａと一体化した層間絶縁膜１０８を形成した後、ア
ナログ回路領域においてのみ前記コンタクトプラグ１０
９ａの直上にコンタクトホールを開口し、Ｗを堆積して
エッチバックしてコンタクトプラグ１０９ｂを形成する
ことにより、アナログ回路領域にコンタクトプラグ１０
９を形成する。そして、ＤＲＡＭ領域のコンタクトプラ
グ１１０上の領域のみを開口するフォトリソグラフィを
行い、層間絶縁膜１０８をコンタクトプラグ１１０が露
出するまで約３００ｎｍエッチングすることにより、層
間絶縁膜１０８に円形あるいは矩形等、所要形状の凹部
からなるシリンダ１１１を形成する。
【００１７】次に、図３（ａ）に示すように、下部電極
となるＴｉＮ膜１１２を層間絶縁膜の上面に３０ｎｍの
厚さに堆積した後、図３（ｂ）に示すように、フォトリ
ソグラフィによりＤＲＡＭ領域のシリンダ１１１の内面
と、アナログ回路領域のコンタクトプラグ１０９上の容
量素子を形成する領域にのみ残し、ＤＲＡＭ領域にはシ
リンダ形状をした下部電極１１２ａを、アナログ回路領
域には平坦な下部電極１１２ｂを形成する。次いで、図
４（Ａ）のように、全面に容量絶縁膜となるＴａ2 Ｏ5
（タンタルオキサイド）膜１１３を１６ｎｍの厚さに堆
積し、さらにその上に上部電極となるＴｉＮ膜１１４を
３０ｎｍの厚さに及びＷ膜１１５を１００ｎｍの厚さに
順次堆積する。
となるＴｉＮ膜１１２を層間絶縁膜の上面に３０ｎｍの
厚さに堆積した後、図３（ｂ）に示すように、フォトリ
ソグラフィによりＤＲＡＭ領域のシリンダ１１１の内面
と、アナログ回路領域のコンタクトプラグ１０９上の容
量素子を形成する領域にのみ残し、ＤＲＡＭ領域にはシ
リンダ形状をした下部電極１１２ａを、アナログ回路領
域には平坦な下部電極１１２ｂを形成する。次いで、図
４（Ａ）のように、全面に容量絶縁膜となるＴａ2 Ｏ5
（タンタルオキサイド）膜１１３を１６ｎｍの厚さに堆
積し、さらにその上に上部電極となるＴｉＮ膜１１４を
３０ｎｍの厚さに及びＷ膜１１５を１００ｎｍの厚さに
順次堆積する。
【００１８】その後、図４（ｂ）に示すように、フォト
リソグラフィ技術、及びエッチング技術により、ＤＲＡ
Ｍ領域とアナログ回路領域の各ＴｉＮ膜１１４とＴａ2
Ｏ5膜１１５及び容量絶縁膜１１３を各下部電極とほぼ
同じ平面形状となるように選択的に残すした上部電極１
１４ａ，１１５ａ，１１４ｂ，１１５ｂと容量絶縁膜１
１３ａ，１１３ｂを形成することにより、ＤＲＡＭ領域
ではシリンダ型をしたＭＩＭ構造の容量素子Ｃ１が形成
され、アナログ回路領域ではプレーナ型をしたＭＩＭ構
造の容量素子Ｃ２がそれぞれ形成される。しかる後、図
１に示したように、前記容量素子Ｃ１，Ｃ２を覆うよう
に上層絶縁膜１１８を堆積し、かつＣＭＰ法により平坦
化した上で、各容量素子Ｃ１，Ｃ２の上部電極１１５
ａ，１１５ｂの直上にコンタクトホールを開口し、さら
にコンタクトホール内にＷを埋め込んでコンタクトプラ
グ１１６ａ，１１６ｂを形成する。また、このコンタク
トプラグ１１６ａ，１１６ｂを含む前記上層絶縁膜１１
８の上に上部配線１１７を形成し，ＤＲＡＭ領域及びア
ナログ回路領域の各容量素子Ｃ１，Ｃ２の上部電極１１
５ａ，１１５ｂと上部配線１１７を電気的に接続する。
リソグラフィ技術、及びエッチング技術により、ＤＲＡ
Ｍ領域とアナログ回路領域の各ＴｉＮ膜１１４とＴａ2
Ｏ5膜１１５及び容量絶縁膜１１３を各下部電極とほぼ
同じ平面形状となるように選択的に残すした上部電極１
１４ａ，１１５ａ，１１４ｂ，１１５ｂと容量絶縁膜１
１３ａ，１１３ｂを形成することにより、ＤＲＡＭ領域
ではシリンダ型をしたＭＩＭ構造の容量素子Ｃ１が形成
され、アナログ回路領域ではプレーナ型をしたＭＩＭ構
造の容量素子Ｃ２がそれぞれ形成される。しかる後、図
１に示したように、前記容量素子Ｃ１，Ｃ２を覆うよう
に上層絶縁膜１１８を堆積し、かつＣＭＰ法により平坦
化した上で、各容量素子Ｃ１，Ｃ２の上部電極１１５
ａ，１１５ｂの直上にコンタクトホールを開口し、さら
にコンタクトホール内にＷを埋め込んでコンタクトプラ
グ１１６ａ，１１６ｂを形成する。また、このコンタク
トプラグ１１６ａ，１１６ｂを含む前記上層絶縁膜１１
８の上に上部配線１１７を形成し，ＤＲＡＭ領域及びア
ナログ回路領域の各容量素子Ｃ１，Ｃ２の上部電極１１
５ａ，１１５ｂと上部配線１１７を電気的に接続する。
【００１９】このような第１の実施形態の半導体装置で
は、ＤＲＡＭ領域とアナログ回路領域の容量素子Ｃ１，
Ｃ２を同一工程で形成しているので、製造工程を低減す
ることが可能である。また、容量素子Ｃ１，Ｃ２はＭＩ
Ｍ構造であるため印加電圧依存性が小さく、特にアナロ
グ回路領域の容量素子として有効である。さらに、ＤＲ
ＡＭ領域とアナログ回路領域の各容量素子は下部電極１
１２ａ，１１２ｂは下層の層間絶縁膜１０８に形成した
コンタクトプラグ１１０，１０９によりシリコン基板１
０１上のトランジスタＴＲ１，ＴＲ２に電気接続され、
上部電極１１５ａ，１１５ｂは上層絶縁膜１１８に形成
したコンタクトプラグ１１６ａ，１１６ｂにより上部配
線１１７に電気接続されている。そのため、下部電極１
１２ａ，１１２ｂと上部電極１１４ａ，１１５ａ，１１
４ｂ，１１５ｂとに平面方向に重ならない領域を最小限
に抑えることができ、容量素子Ｃ１，Ｃ２の平面寸法を
縮小することが可能になる。また、容量素子Ｃ１，Ｃ２
の下部電極１１２ａ，１１２ｂとトランジスタＴＲ１，
ＴＲ２との間、及び上部電極１１５ａ，１１５ｂと上部
配線１１７との間を最も短い配線長で電気接続すること
が可能になり、配線抵抗を低減し、アナログ回路への影
響を抑制することが可能になる。さらに、上部電極１１
５ａ，１１５ｂと上部配線１１７とを接続するコンタク
トプラグ１１６ａ，１１６ｂの形成に際してはＤＲＡＭ
領域とアナログ回路領域とで同じ深さのコンタクトプラ
グを形成するため、コンタクトプラグが上部電極を突き
抜けるようなこともない。
は、ＤＲＡＭ領域とアナログ回路領域の容量素子Ｃ１，
Ｃ２を同一工程で形成しているので、製造工程を低減す
ることが可能である。また、容量素子Ｃ１，Ｃ２はＭＩ
Ｍ構造であるため印加電圧依存性が小さく、特にアナロ
グ回路領域の容量素子として有効である。さらに、ＤＲ
ＡＭ領域とアナログ回路領域の各容量素子は下部電極１
１２ａ，１１２ｂは下層の層間絶縁膜１０８に形成した
コンタクトプラグ１１０，１０９によりシリコン基板１
０１上のトランジスタＴＲ１，ＴＲ２に電気接続され、
上部電極１１５ａ，１１５ｂは上層絶縁膜１１８に形成
したコンタクトプラグ１１６ａ，１１６ｂにより上部配
線１１７に電気接続されている。そのため、下部電極１
１２ａ，１１２ｂと上部電極１１４ａ，１１５ａ，１１
４ｂ，１１５ｂとに平面方向に重ならない領域を最小限
に抑えることができ、容量素子Ｃ１，Ｃ２の平面寸法を
縮小することが可能になる。また、容量素子Ｃ１，Ｃ２
の下部電極１１２ａ，１１２ｂとトランジスタＴＲ１，
ＴＲ２との間、及び上部電極１１５ａ，１１５ｂと上部
配線１１７との間を最も短い配線長で電気接続すること
が可能になり、配線抵抗を低減し、アナログ回路への影
響を抑制することが可能になる。さらに、上部電極１１
５ａ，１１５ｂと上部配線１１７とを接続するコンタク
トプラグ１１６ａ，１１６ｂの形成に際してはＤＲＡＭ
領域とアナログ回路領域とで同じ深さのコンタクトプラ
グを形成するため、コンタクトプラグが上部電極を突き
抜けるようなこともない。
【００２０】次に、本発明の第２の実施形態を図５〜図
７を参照して製造工程順に説明する。先ず図５（ａ）に
示すようにシリコン基板１０１のＤＲＡＭ領域及びアナ
ログ回路領域にそれぞれトランジスタＴＲ１，ＴＲ２を
形成する。このトランジスタの形成工程は第１の実施形
態と同じであるので、同一符号を付して説明は省略す
る。そして、層間絶縁膜としてボロン及びリンを各々数
％含有しているＢＰＳＧ膜１０８ａをＣＶＤ法で５００
ｎｍの厚さに堆積し、ＣＭＰ法により２００ｎｍ研磨す
ることにより表面を平坦化する。そして、トランジスタ
ＴＲ１，ＴＲ２に接続するためにＤＲＡＭ領域では１つ
の容量素子に対して１本のコンタクトホールを、アナロ
グ回路領域には一つの容量素子に対して複数本のコンタ
クトホールをそれぞれ開口し、かつこれらのコンタクト
ホールにＴｉＮ膜を１０ｎｍの厚さに、及びブランケッ
トＷを４００ｎｍの厚さに堆積し、全面エッチバック又
はＣＭＰ法により研磨することによりコンタクトプラグ
１１０，１０９ａを形成する。なお、この実施形態では
アナログ回路領域ではトランジスタＴＲ２のゲート電極
１０６に対してコンタクトプラグ１０９ａを接続してい
る。更に、ＢＰＳＧ膜１０８ｂを８００ｎｍの厚さに堆
積し、ＣＭＰ法により３００ｎｍ研磨して前記ＢＰＳＧ
膜１０８ａと一体化された層間絶縁膜１０８を形成した
後、アナログ回路領域のみ前記コンタクトプラグ１０９
ａの直上にコンタクトホールを開口し、Ｗを成長してエ
ッチバックすることによりコンタクトプラグ１０９ｂを
形成し、前記コンタクトプラグ１０９ａと一体のコンタ
クトプラグ１０９を形成する。そして、ＤＲＡＭ領域の
コンタクトプラグ１１０の直上の層間絶縁膜１０８を前
記コンタクトプラグ１１０が露出するまで約３００ｎｍ
エッチングしてシリンダ１１１を形成する。
７を参照して製造工程順に説明する。先ず図５（ａ）に
示すようにシリコン基板１０１のＤＲＡＭ領域及びアナ
ログ回路領域にそれぞれトランジスタＴＲ１，ＴＲ２を
形成する。このトランジスタの形成工程は第１の実施形
態と同じであるので、同一符号を付して説明は省略す
る。そして、層間絶縁膜としてボロン及びリンを各々数
％含有しているＢＰＳＧ膜１０８ａをＣＶＤ法で５００
ｎｍの厚さに堆積し、ＣＭＰ法により２００ｎｍ研磨す
ることにより表面を平坦化する。そして、トランジスタ
ＴＲ１，ＴＲ２に接続するためにＤＲＡＭ領域では１つ
の容量素子に対して１本のコンタクトホールを、アナロ
グ回路領域には一つの容量素子に対して複数本のコンタ
クトホールをそれぞれ開口し、かつこれらのコンタクト
ホールにＴｉＮ膜を１０ｎｍの厚さに、及びブランケッ
トＷを４００ｎｍの厚さに堆積し、全面エッチバック又
はＣＭＰ法により研磨することによりコンタクトプラグ
１１０，１０９ａを形成する。なお、この実施形態では
アナログ回路領域ではトランジスタＴＲ２のゲート電極
１０６に対してコンタクトプラグ１０９ａを接続してい
る。更に、ＢＰＳＧ膜１０８ｂを８００ｎｍの厚さに堆
積し、ＣＭＰ法により３００ｎｍ研磨して前記ＢＰＳＧ
膜１０８ａと一体化された層間絶縁膜１０８を形成した
後、アナログ回路領域のみ前記コンタクトプラグ１０９
ａの直上にコンタクトホールを開口し、Ｗを成長してエ
ッチバックすることによりコンタクトプラグ１０９ｂを
形成し、前記コンタクトプラグ１０９ａと一体のコンタ
クトプラグ１０９を形成する。そして、ＤＲＡＭ領域の
コンタクトプラグ１１０の直上の層間絶縁膜１０８を前
記コンタクトプラグ１１０が露出するまで約３００ｎｍ
エッチングしてシリンダ１１１を形成する。
【００２１】その後、図５（ｂ）に示すように、層間絶
縁膜１０８上の全面に下部電極となるＴｉＮ膜を３０ｎ
ｍ堆積し、フォトリソグラフィ技術、及びエッチング、
によって、ＤＲＡＭ領域のシリンダの内面に下部電極１
１２ａを、アナログ回路領域に平坦な下部電極１１２ｂ
を形成する。そして、図６（ａ）に示すように容量絶縁
膜となるＴａ2 Ｏ5 膜１１３を１６ｎｍの厚さに堆積
し、さらに上部電極となるＴｉＮ膜１１４を３０ｎｍ、
Ｗ膜１１５を１００ｎｍ堆積する。その後、図６（ｂ）
に示すように、フォトリソグラフィ技術、及びエッチン
グ技術により、ＤＲＡＭ領域とアナログ回路領域のＷ膜
１１５、ＴｉＮ膜１１４、及び容量絶縁膜１１３を選択
的に残して上部電極１１５ａ，１１５ｂ，１１４ａ，１
１４ｂと容量絶縁膜１１３ａ，１１３ｂを形成すること
により、ＤＲＡＭ領域にはシリンダ型をしたＭＩＭ構造
の容量素子Ｃ１が、アナログ回路領域にはプレーナ型を
したＭＩＭ構造の容量素子Ｃ２がそれぞれ形成される。
次いで、図７に示すように、上層絶縁膜１１８の堆積及
びＣＭＰ法による研磨を行い、コンタクトホールを開口
し、Ｗを埋め込んでコンタクトプラグ１１６ａ，１１６
ｂを形成し、上部絶縁膜１１８上に上部配線１１７を形
成することでＤＲＡＭ領域及びアナログ回路領域の容量
素子Ｃ１，Ｃ２の上部電極１１５ａ，１１５ｂと上部配
線１１７を電気的に接続する。
縁膜１０８上の全面に下部電極となるＴｉＮ膜を３０ｎ
ｍ堆積し、フォトリソグラフィ技術、及びエッチング、
によって、ＤＲＡＭ領域のシリンダの内面に下部電極１
１２ａを、アナログ回路領域に平坦な下部電極１１２ｂ
を形成する。そして、図６（ａ）に示すように容量絶縁
膜となるＴａ2 Ｏ5 膜１１３を１６ｎｍの厚さに堆積
し、さらに上部電極となるＴｉＮ膜１１４を３０ｎｍ、
Ｗ膜１１５を１００ｎｍ堆積する。その後、図６（ｂ）
に示すように、フォトリソグラフィ技術、及びエッチン
グ技術により、ＤＲＡＭ領域とアナログ回路領域のＷ膜
１１５、ＴｉＮ膜１１４、及び容量絶縁膜１１３を選択
的に残して上部電極１１５ａ，１１５ｂ，１１４ａ，１
１４ｂと容量絶縁膜１１３ａ，１１３ｂを形成すること
により、ＤＲＡＭ領域にはシリンダ型をしたＭＩＭ構造
の容量素子Ｃ１が、アナログ回路領域にはプレーナ型を
したＭＩＭ構造の容量素子Ｃ２がそれぞれ形成される。
次いで、図７に示すように、上層絶縁膜１１８の堆積及
びＣＭＰ法による研磨を行い、コンタクトホールを開口
し、Ｗを埋め込んでコンタクトプラグ１１６ａ，１１６
ｂを形成し、上部絶縁膜１１８上に上部配線１１７を形
成することでＤＲＡＭ領域及びアナログ回路領域の容量
素子Ｃ１，Ｃ２の上部電極１１５ａ，１１５ｂと上部配
線１１７を電気的に接続する。
【００２２】このような第２の実施形態の半導体装置に
おいても、ＤＲＡＭ領域とアナログ回路領域の容量素子
Ｃ１，Ｃ２を同一工程で形成しているので、製造工程を
低減することが可能であり、また、容量素子Ｃ１，Ｃ２
はＭＩＭ構造であるため印加電圧依存性が小さく、特に
アナログ回路領域の容量素子として有効である。さら
に、第１の実施形態と同様に、下部電極１１２ａ，１１
２ｂと上部電極１１４ａ，１１５ａ，１１４ｂ，１１５
ｂとに平面方向に重ならない領域を確保する必要はな
く、容量素子Ｃ１，Ｃ２の平面寸法を縮小することが可
能になり、しかも容量素子に対して最も短い配線長で電
気接続することが可能になり、配線に寄生する寄生容量
を抑制し、容量素子の容量値への影響を抑制することが
可能になる。さらに、第２の実施形態ではアナログ回路
領域の容量素子Ｃ２の下部電極１１２ｂとトランジスタ
ＴＲ２のゲート電極１０６とを複数本のコンタクトプラ
グ１０９で電気接続しているため、ゲート電極１０６を
ポリシリコンで形成した場合でもゲート電極１０６の配
線抵抗をさらに低減してアナログ回路の特性への影響を
より効果的に抑制することが可能になる。さらに、上部
電極１１５ａ，１１５ｂと上部配線１１７とを接続する
コンタクトプラグ１１６ａ，１１６ｂの形成に際しては
ＤＲＡＭ領域とアナログ回路領域とで同じ深さのコンタ
クトプラグを形成するため、コンタクトプラグが上部電
極を突き抜けるようなこともない。
おいても、ＤＲＡＭ領域とアナログ回路領域の容量素子
Ｃ１，Ｃ２を同一工程で形成しているので、製造工程を
低減することが可能であり、また、容量素子Ｃ１，Ｃ２
はＭＩＭ構造であるため印加電圧依存性が小さく、特に
アナログ回路領域の容量素子として有効である。さら
に、第１の実施形態と同様に、下部電極１１２ａ，１１
２ｂと上部電極１１４ａ，１１５ａ，１１４ｂ，１１５
ｂとに平面方向に重ならない領域を確保する必要はな
く、容量素子Ｃ１，Ｃ２の平面寸法を縮小することが可
能になり、しかも容量素子に対して最も短い配線長で電
気接続することが可能になり、配線に寄生する寄生容量
を抑制し、容量素子の容量値への影響を抑制することが
可能になる。さらに、第２の実施形態ではアナログ回路
領域の容量素子Ｃ２の下部電極１１２ｂとトランジスタ
ＴＲ２のゲート電極１０６とを複数本のコンタクトプラ
グ１０９で電気接続しているため、ゲート電極１０６を
ポリシリコンで形成した場合でもゲート電極１０６の配
線抵抗をさらに低減してアナログ回路の特性への影響を
より効果的に抑制することが可能になる。さらに、上部
電極１１５ａ，１１５ｂと上部配線１１７とを接続する
コンタクトプラグ１１６ａ，１１６ｂの形成に際しては
ＤＲＡＭ領域とアナログ回路領域とで同じ深さのコンタ
クトプラグを形成するため、コンタクトプラグが上部電
極を突き抜けるようなこともない。
【００２３】ここで、前記実施形態ではＤＲＡＭとアナ
ログ回路とを混載した半導体装置について説明したが、
容量素子を備えるデジタル回路と容量素子を備えるアナ
ログ回路とを混載した半導体装置であれば本発明を同様
に適用することが可能である。また、容量素子はＭＩＭ
構造であれば、下部電極及び上部電極は前記実施形態の
材料に限定されるものではない。さらに、前記実施形態
ではＤＲＡＭ領域とアナログ回路領域の各容量素子につ
いて下部電極を下層のコンタクトプラグに接続し、上部
電極を上層のコンタクトプラグに接続した構成を示した
が、少なくともアナログ回路領域の容量素子についての
み適用することでも本発明の顕著な作用効果を期待する
ことが可能である。
ログ回路とを混載した半導体装置について説明したが、
容量素子を備えるデジタル回路と容量素子を備えるアナ
ログ回路とを混載した半導体装置であれば本発明を同様
に適用することが可能である。また、容量素子はＭＩＭ
構造であれば、下部電極及び上部電極は前記実施形態の
材料に限定されるものではない。さらに、前記実施形態
ではＤＲＡＭ領域とアナログ回路領域の各容量素子につ
いて下部電極を下層のコンタクトプラグに接続し、上部
電極を上層のコンタクトプラグに接続した構成を示した
が、少なくともアナログ回路領域の容量素子についての
み適用することでも本発明の顕著な作用効果を期待する
ことが可能である。
【００２４】
【発明の効果】以上説明したように本発明は、デジタル
回路領域とアナログ回路領域の容量素子を同一工程で形
成しているので、製造工程を低減することが可能にな
る。また、容量素子はＭＩＭ構造であるため印加電圧依
存性が小さく、特にアナログ回路領域の容量素子として
有効になる。さらに、容量素子は下部電極は下層のコン
タクトにより半導体素子に接続され、上部電極は上層の
コンタクトにより上部配線に接続されており、下部電極
と上部電極とに平面方向に重ならない領域を最小限に抑
えて容量素子の縮小化が可能になる。また、容量素子の
下部電極及び上部電極につながる配線長を短くし、配線
抵抗を低減し、アナログ回路への影響を抑制することが
可能になる。さらに、上層のコンタクトの形成に際して
はデジタル回路領域とアナログ回路領域とで同じ深さの
コンタクトを形成するため、コンタクトによる上部電極
の突き抜けが生じることはない。
回路領域とアナログ回路領域の容量素子を同一工程で形
成しているので、製造工程を低減することが可能にな
る。また、容量素子はＭＩＭ構造であるため印加電圧依
存性が小さく、特にアナログ回路領域の容量素子として
有効になる。さらに、容量素子は下部電極は下層のコン
タクトにより半導体素子に接続され、上部電極は上層の
コンタクトにより上部配線に接続されており、下部電極
と上部電極とに平面方向に重ならない領域を最小限に抑
えて容量素子の縮小化が可能になる。また、容量素子の
下部電極及び上部電極につながる配線長を短くし、配線
抵抗を低減し、アナログ回路への影響を抑制することが
可能になる。さらに、上層のコンタクトの形成に際して
はデジタル回路領域とアナログ回路領域とで同じ深さの
コンタクトを形成するため、コンタクトによる上部電極
の突き抜けが生じることはない。
【図１】本発明の半導体装置の第１の実施形態の主要部
の断面図である。
の断面図である。
【図２】図１の半導体装置の製造工程を示す断面図のそ
の１である。
の１である。
【図３】図１の半導体装置の製造工程を示す断面図のそ
の２である。
の２である。
【図４】図１の半導体装置の製造工程を示す断面図のそ
の３である。
の３である。
【図５】本発明の第２の実施形態を製造工程順に示す断
面図のその１である。
面図のその１である。
【図６】本発明の第２の実施形態を製造工程順に示す断
面図のその２である。
面図のその２である。
【図７】本発明の第２の実施形態を製造工程順に示す断
面図のその３である。
面図のその３である。
【図８】従来の半導体装置の一例の断面図である。
１０１ シリコン基板
１０２ フィールド酸化膜
１０６ ゲート電極
１０７ 不純物領域（ソース・ドレイン領域）
１０８ 層間絶縁膜
１０９，１１０ （下層の）コンタクトプラグ
１１１ シリンダ
１１２ａ，１１２ｂ 下部電極
１１３ａ，１１３ｂ 容量絶縁膜
１１４ａ，１１４ｂ，１１５ａ，１１５ｂ上部電極
１１６ａ，１１６ｂ コンタクトプラグ
１１７ 上部配線
１１８ 上部絶縁膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 21/88 Ｓ
Ｆターム(参考） 4M104 AA01 BB30 CC01 DD19 FF18
FF22 GG16 HH14
5F033 HH19 HH33 JJ19 JJ33 KK01
KK19 KK33 QQ31 QQ37 QQ48
RR15 SS11 VV10 VV16 XX03
XX33
5F038 AC05 AC09 AC10 AC15 AC17
DF05 DF12 EZ15 EZ20
5F083 GA02 GA09 GA28 JA06 JA39
JA40 JA56 MA01 MA06 MA15
MA17 NA01 PR40 PR42 PR43
PR44 PR45 PR46 PR48 PR52
PR53 PR54 PR55 PR56 ZA12
Claims (6)
- 【請求項１】 容量素子を備えるデジタル回路と、容量
素子を備えるアナログ回路とを混載した半導体装置であ
って、前記デジタル回路の容量素子と前記アナログ回路
の容量素子はＭＩＭ（金属−絶縁層−金属）構造をした
同一層に形成されるとともに、前記容量素子の下部電極
は下層のコンタクトにより半導体基板上の素子に電気接
続され、前記容量素子の上部電極は上層のコンタクトに
より上部配線に電気接続されていることを特徴とする半
導体装置。 - 【請求項２】 前記デジタル回路の容量素子はシリンダ
型であり、前記アナログ回路の容量素子はプレーナ型で
あることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記デジタル回路はＤＲＡＭセルを含ん
で構成されていることを特徴とする請求項１又は２に記
載の半導体装置。 - 【請求項４】 前記アナログ回路の容量素子の前記下層
のコンタクトは複数本設けられていることを特徴とする
請求項１ないし３のいずれかに記載の半導体装置。 - 【請求項５】 半導体基板にデジタル回路領域とアナロ
グ回路領域を区画し、両領域にそれぞれ半導体素子を形
成する工程と、前記各半導体素子を覆う層間絶縁膜に前
記各半導体素子にそれぞれつながる下層のコンタクトを
形成する工程と、前記層間絶縁膜上に前記各下層のコン
タクトに接続される下部電極、容量絶縁膜、上部電極を
順次積層してそれぞれ容量素子を形成する工程と、前記
各容量素子を覆う上層絶縁膜を形成する工程と、前記上
層絶縁膜に前記各容量素子の上部電極にそれぞれつなが
る上層のコンタクトを形成する工程と、前記上部絶縁膜
上に前記各上層のコンタクトにつながる配線を形成する
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項６】 前記下層のコンタクトを形成する工程で
は、前記アナログ回路領域において半導体素子と容量素
子との間を接続する複数のコンタクトを形成することを
特徴とする請求項５に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002075457A JP2003273230A (ja) | 2002-03-19 | 2002-03-19 | 半導体装置及びその製造方法 |
| US10/390,915 US6791135B2 (en) | 2002-03-19 | 2003-03-19 | Semiconductor device with improved capacitive element and method of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002075457A JP2003273230A (ja) | 2002-03-19 | 2002-03-19 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003273230A true JP2003273230A (ja) | 2003-09-26 |
Family
ID=28035367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002075457A Pending JP2003273230A (ja) | 2002-03-19 | 2002-03-19 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6791135B2 (ja) |
| JP (1) | JP2003273230A (ja) |
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| JP2013055203A (ja) * | 2011-09-02 | 2013-03-21 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2013161868A (ja) * | 2012-02-02 | 2013-08-19 | Sony Corp | 固体撮像装置、固体撮像装置の製造方法、及び、電子機器 |
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| WO2022064900A1 (ja) * | 2020-09-25 | 2022-03-31 | ソニーセミコンダクタソリューションズ株式会社 | 光検出装置及び電子機器 |
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| CN112951770B (zh) * | 2021-04-15 | 2022-06-10 | 长鑫存储技术有限公司 | 存储器的制作方法及存储器 |
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2002
- 2002-03-19 JP JP2002075457A patent/JP2003273230A/ja active Pending
-
2003
- 2003-03-19 US US10/390,915 patent/US6791135B2/en not_active Expired - Lifetime
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