JP2016162898A - 半導体装置 - Google Patents

Abstract

【課題】 センススイッチング素子をサージから保護することが可能であるとともに、センススイッチング素子を用いてメインスイッチング素子の電流を高精度で検出可能な半導体装置を提供する。
【解決手段】 半導体装置であって、半導体基板の表面に接する第１主電極と第２主電極と、半導体基板の裏面に接する裏面電極と、前記表面上に配置されている第１コンデンサ電極と、第１コンデンサ電極上に配置されている第１絶縁膜と、第１絶縁膜上に配置されている第２コンデンサ電極を有する。第１主電極と裏面電極の間に第１絶縁ゲート型スイッチング素子が形成されている。第２主電極と裏面電極の間に第２絶縁ゲート型スイッチング素子が形成されている。第１主電極と第２主電極のうちの何れか一方が、第１コンデンサ電極に導通し、第１主電極と第２主電極のうちの何れか他方が、第２コンデンサ電極に導通している。
【選択図】図１

Description

本明細書が開示する技術は、半導体装置に関する。

特許文献１に、絶縁ゲート型スイッチング素子を有する半導体装置が開示されている。この半導体装置の半導体基板には、メインスイッチング素子とセンススイッチング素子が形成されている。センススイッチング素子のサイズは、メインスイッチング素子のサイズよりも小さい。半導体基板の表面に、第１主電極（第１エミッタ）と第２主電極（第２エミッタ）が形成されている。半導体基板の裏面には、裏面電極（コレクタ）が形成されている。メインスイッチング素子は、第１主電極と裏面電極の間の電流をスイッチングする。センススイッチング素子は、第２主電極と裏面電極の間の電流をスイッチングする。メインスイッチング素子の第１主電極は、直接、基準電位（共通エミッタ）に接続されている。センススイッチング素子の第２主電極は、センス抵抗を介して基準電位に接続されている。このため、センス抵抗の両端に、センススイッチング素子に流れる電流に応じた電圧が出力される。また、センススイッチング素子に流れる電流とメインスイッチング素子に流れる電流の比は、センススイッチング素子のサイズとメインスイッチング素子のサイズの比と略一致する。したがって、センス抵抗の電圧を検出することで、メインスイッチング素子に流れる電流を検出することができる。

第２主電極にサージが印加される場合がある。サージによって第２主電極とセンススイッチング素子のゲートの間に高電圧が印加されると、センススイッチング素子のゲート絶縁膜が劣化する場合がある。この問題を解決するために、特許文献１の半導体装置では、第１主電極と第２主電極の間にツェナーダイオードが接続されている。ツェナーダイオードは、半導体基板上に形成されている。第２主電極にサージが印加されると、ツェナーダイオードが降伏し、第２主電極から第１主電極にサージ電流が流れる。このため、第２主電極の電位の上昇が抑制され、センススイッチング素子のゲート絶縁膜が保護される。

特開２００３−２２９５７２号公報

特許文献１の半導体装置がオンすると、センス抵抗の両端に電圧が生じるので、第２主電極の電位は基準電位よりも高くなる。他方、第１主電極は基準電位に直接接続されているので、第１主電極の電位は基準電位と等しい。このため、第１主電極と第２主電極の間に電位差が生じる。この電位差は、ツェナーダイオードに印加される。また、半導体装置がオンしていると、半導体基板が高温となる。したがって、半導体基板上に形成されているツェナーダイオードも高温となる。高温のツェナーダイオードに電位差が印加されると、ツェナーダイオードに漏れ電流が流れる。漏れ電流が流れると、センススイッチング素子に流れる電流とメインスイッチング素子に流れる電流の比率が変化する。このため、センス抵抗の電圧から、メインスイッチング素子の電流を正確に算出することができない。すなわち、特許文献１の半導体装置は、メインスイッチング素子の電流の検出精度が低い。したがって、本明細書では、センススイッチング素子をサージから保護することが可能であるとともに、センススイッチング素子を用いてメインスイッチング素子の電流を高精度で検出可能な半導体装置を提供する。

本明細書が開示する半導体装置は、半導体基板と、第１主電極と、裏面電極と、第１コンデンサ電極と、第１絶縁膜と、第２コンデンサ電極を有している。前記第１主電極と前記第２主電極は、前記半導体基板の表面に接している。前記裏面電極は、前記半導体基板の裏面に接している。前記第１コンデンサ電極は、前記表面上に配置されている。前記第１絶縁膜は、前記第１コンデンサ電極上に配置されている。前記第２コンデンサ電極は、前記第１絶縁膜上に配置されている。前記第１主電極と前記第２主電極が、前記表面の異なる範囲に接している。前記第１主電極と前記裏面電極の間に存在する前記半導体基板に、第１絶縁ゲート型スイッチング素子が形成されている。前記第２主電極と前記裏面電極の間に存在する前記半導体基板に、第２絶縁ゲート型スイッチング素子が形成されている。前記表面において、前記第１絶縁ゲート型スイッチング素子の面積が、前記第２絶縁ゲート型スイッチング素子の面積よりも大きい。前記第１主電極と前記第２主電極のうちの何れか一方が、前記第１コンデンサ電極に導通している。前記第１主電極と前記第２主電極のうちの何れか他方が、前記第２コンデンサ電極に導通している。

この半導体装置では、面積が小さい第２絶縁ゲート型スイッチング素子を、センススイッチング素子として使用することができる。第１コンデンサ電極と第１絶縁膜と第２コンデンサ電極によって、コンデンサが形成されている。このコンデンサは、第１主電極と第２主電極の間に介装されている。コンデンサは、変化率が高い電圧に対してインピーダンスが低い。したがって、第２主電極にサージが印加されると、コンデンサを介して、第２主電極から第１主電極に向かってサージ電流が流れる。これによって、第２絶縁ゲート型スイッチング素子がサージから保護される。また、コンデンサは、変化率が低い電圧に対してインピーダンスが高い。したがって、半導体装置の動作時に第１主電極と第２主電極の間にセンス抵抗に起因して生じる電圧（変化率が低い電圧（略直流電圧））が印加されても、コンデンサには電流が流れない。また、コンデンサには、高温時でもほとんど漏れ電流が流れない。したがって、この半導体装置では、第１絶縁ゲート型スイッチング素子に流れる電流と第２絶縁ゲート型スイッチング素子に流れる電流の比率が変化し難い。したがって、半導体装置に流れる電流を正確に検出することができる。

半導体装置１０の回路図。 半導体装置１０の平面図。 半導体装置１０のセンスエミッタ電極２０ａ近傍の範囲の拡大平面図。 図３のＡ−Ａ線における半導体装置１０の縦断面図。 図３のＢ−Ｂ線における半導体装置１０の縦断面図。 図３のＣ−Ｃ線における半導体装置１０の縦断面図。 変形例の半導体装置の図４に対応する縦断面図。 実施例２の半導体装置のセンスエミッタ電極２０ａ近傍の範囲の拡大平面図。

図１は、実施形態に係る半導体装置１０の回路図を示している。半導体装置１０は、ＩＧＢＴ１２と、コンデンサ２６と、コンデンサ２８を有している。ＩＧＢＴ１２は、ゲートパッド１４、コレクタ電極１６、メインエミッタ電極１８ａ及びセンスエミッタ電極２０ａを有している。コンデンサ２６は、メインエミッタ電極１８ａとセンスエミッタ電極２０ａの間に接続されている。コンデンサ２８は、メインエミッタ電極１８ａとセンスエミッタ電極２０ａの間に接続されている。すなわち、コンデンサ２６とコンデンサ２８が並列に接続されている。メインエミッタ電極１８ａは、外部電極２２に接続されている。センスエミッタ電極２０ａは、センス抵抗２４を介して外部電極２２に接続されている。

図２に示すように、半導体装置１０は、シリコン製の半導体基板３０を有している。半導体基板３０の表面３０ａには、主にＡｌによって構成された金属層１８、２０、１４及び１５等が形成されている。なお、図２を含む本明細書で参照する図では、図の見易さのために、ゲート配線等の一部の配線の図示を省略している。また、以下では、図２の左右方向（表面３０ａを平面視したときに半導体基板３０の一辺に平行な方向）をｘ方向といい、図２の上下方向（表面３０ａを平面視したときにｘ方向に直交する方向）をｙ方向という。

金属層１８のうちの図２において斜線で示されている各範囲内の金属層１８ａは、半導体基板３０の表面に接している。斜線範囲内の金属層１８ａの下部に、メインＩＧＢＴが形成されている。斜線範囲内の金属層１８ａは、図１に示すメインエミッタ電極１８ａを構成している。金属層１８のうちの斜線範囲外の部分は、その下面が半導体基板３０に接していない配線層である。すなわち、配線層と半導体基板３０の間に絶縁膜が配置されている。配線層は、半導体基板３０の外周縁に沿って環状に伸びる環状部１８ｂを有している。環状部１８ｂは、各メインエミッタ電極１８ａに接続されている。また、配線層は、環状部１８ｂから金属層２０の両側の位置に伸びる２つの延出部１８ｃを有している。

金属層２０は、メインエミッタ電極１８ａに対してｙ方向に隣接する位置に配置されている。金属層２０のうちの図２において斜線で示されている範囲内の金属層２０ａは、半導体基板３０の表面に接している。斜線範囲内の金属層２０ａの下部に、センスＩＧＢＴが形成されている。斜線範囲内の金属層２０ａは、図１に示すセンスエミッタ電極２０ａを構成している。金属層２０のうちの斜線範囲外の部分は、その下面が半導体基板３０に接していない配線層２０ｂである。すなわち、配線層２０ｂと半導体基板３０の間に絶縁膜が配置されている。配線層２０ｂは、センスエミッタ電極２０ａの周囲に配置されている。

金属層１４は、金属層２０に対してｘ方向に隣接する位置に配置されている。金属層１４は、図１のゲートパッド１４であり、図示しないゲート配線によってメインＩＧＢＴ及びセンスＩＧＢＴの各ゲート電極に接続されている。また、半導体基板３０の表面３０ａには、温度検出用の２つのパッド１５が形成されている。

図３は、図１のセンスエミッタ電極２０ａの周辺の拡大図を示している。また、図４は、図３のＡ−Ａ線における縦断面図を示している。なお、図４及び後述する図５、６においては、説明のため、半導体基板３０上の層間絶縁膜と配線の厚みを、実際の厚みよりも極端に厚くして示している。図４に示すように、半導体基板３０の裏面３０ｂの全域に、コレクタ電極１６が形成されている。

図４に示すように、メインエミッタ電極１８ａの下部の半導体基板３０には、エミッタ領域４０、ボディ領域４１、ドリフト領域４２、コレクタ領域４３が形成されている。エミッタ領域４０は、ｎ型領域である。エミッタ領域４０は、半導体基板３０の表面３０ａに露出する範囲に複数個形成されている。エミッタ領域４０は、メインエミッタ電極１８ａにオーミック接触している。ボディ領域４１は、ｐ型領域である。ボディ領域４１は、エミッタ領域４０に隣接する位置で、半導体基板３０の表面３０ａに露出している。また、ボディ領域４１は、エミッタ領域４０の下側にも形成されている。表面３０ａ近傍のボディ領域４１内のｐ型不純物濃度は、エミッタ領域４０の下側のボディ領域４１内のｐ型不純物濃度よりも高い。ボディ領域４１は、メインエミッタ電極１８ａにオーミック接触している。ドリフト領域４２は、ｎ型不純物濃度が低いｎ型領域である。ドリフト領域４２は、ボディ領域４１の下側に形成されている。コレクタ領域４３は、ｐ型領域である。コレクタ領域４３は、ドリフト領域４２の下側に形成されている。コレクタ領域４３は、半導体基板３０の裏面３０ｂに露出している。コレクタ領域４３は、裏面３０ｂの略全域において、コレクタ電極１６にオーミック接触している。メインエミッタ電極１８ａの下部の半導体基板３０の表面３０ａには、複数のトレンチが形成されている。各トレンチは、エミッタ領域４０とボディ領域４１を貫通してドリフト領域４２に達している。各トレンチ内に、ゲート絶縁膜４４とゲート電極４５が形成されている。ゲート絶縁膜４４は、トレンチの内面を覆っている。ゲート電極４５は、ゲート絶縁膜４４によって半導体基板３０から絶縁されている。ゲート電極４５は、ゲート絶縁膜４４を介して、エミッタ領域４０、ボディ領域４１及びドリフト領域４２に対向している。ゲート電極４５の上面は、層間絶縁膜４６によって覆われている。層間絶縁膜４６によって、ゲート電極４５はメインエミッタ電極１８ａから絶縁されている。ゲート電極４５は、図示しないゲート配線によって図２のゲートパッド１４に接続されている。メインエミッタ電極１８ａ、エミッタ領域４０、ボディ領域４１、ドリフト領域４２、コレクタ領域４３、コレクタ電極１６、ゲート絶縁膜４４及びゲート電極４５等によって、メインＩＧＢＴが構成されている。メインＩＧＢＴは、メインエミッタ電極１８ａとコレクタ電極１６の間の半導体基板３０に形成されている。メインエミッタ電極１８ａとコレクタ電極１６の間を流れる電流をスイッチングする。メインＩＧＢＴは、図２に示すメインエミッタ電極１８ａと重なる範囲全体に形成されている。

また、図４に示すように、センスエミッタ電極２０ａの下部の半導体基板３０には、エミッタ領域３１、ボディ領域３２、ドリフト領域４２及びコレクタ領域４３が形成されている。エミッタ領域３１は、ｎ型領域である。エミッタ領域３１は、半導体基板３０の表面３０ａに露出する範囲に複数個形成されている。エミッタ領域３１は、センスエミッタ電極２０ａにオーミック接触している。エミッタ領域３１のｎ型不純物濃度は、ドリフト領域４２のｎ型不純物濃度よりも高い。ボディ領域３２は、ｐ型領域である。ボディ領域３２は、エミッタ領域３１に隣接する位置で、半導体基板３０の表面３０ａに露出している。また、ボディ領域３２は、エミッタ領域３１の下側にも形成されている。表面３０ａ近傍のボディ領域３２内のｐ型不純物濃度は、エミッタ領域３１の下側のボディ領域３２内のｐ型不純物濃度よりも高い。ボディ領域３２は、センスエミッタ電極２０ａにオーミック接触している。ボディ領域３２の下側には、ドリフト領域４２とコレクタ領域４３が形成されている。ボディ領域３２の下側のドリフト領域４２は、ボディ領域４１の下側のドリフト領域４２と繋がっている。ボディ領域３２は、ドリフト領域４２によってボディ領域４１から分離されている。ボディ領域３２の下側のコレクタ領域４３は、ボディ領域４１の下側のコレクタ領域４３と繋がっている。コレクタ領域４３は、ボディ領域３２の下側の位置でも、コレクタ電極１６にオーミック接触している。メインエミッタ電極２０ａの下部の半導体基板３０の表面３０ａには、複数のトレンチが形成されている。各トレンチは、エミッタ領域３１とボディ領域３２を貫通してドリフト領域４２に達している。各トレンチ内に、ゲート絶縁膜４４とゲート電極４５が形成されている。ゲート絶縁膜４４は、トレンチの内面を覆っている。ゲート電極４５は、ゲート絶縁膜４４によって半導体基板３０から絶縁されている。ゲート電極４５は、ゲート絶縁膜４４を介して、エミッタ領域３１、ボディ領域３２及びドリフト領域４２に対向している。ゲート電極４５の上面は、層間絶縁膜４６によって覆われている。層間絶縁膜４６によって、ゲート電極４５はセンスエミッタ電極２０ａから絶縁されている。センスエミッタ電極２０ａの下部のゲート電極４５は、図示しないゲート配線によって図２のゲートパッド１４に接続されている。センスエミッタ電極２０ａ、エミッタ領域３１、ボディ領域３２、ドリフト領域４２、コレクタ領域４３、コレクタ電極１６、ゲート絶縁膜４４及びゲート電極４５等によって、センスＩＧＢＴが構成されている。センスＩＧＢＴは、センスエミッタ電極２０ａとコレクタ電極１６の間の半導体基板３０に形成されている。センスＩＧＢＴは、センスエミッタ電極２０ａとコレクタ電極１６の間を流れる電流をスイッチングする。センスＩＧＢＴは、図２に示すセンスエミッタ電極２０ａと重なる範囲全体に形成されている。図２から明らかなように、半導体基板３０の表面３０ａにおいて、センスＩＧＢＴの面積（すなわち、センスエミッタ電極２０ａの面積）は、メインＩＧＢＴの面積（すなわち、メインエミッタ電極１８ａの面積）よりもはるかに小さい。したがって、センスＩＧＢＴにはメインＩＧＢＴよりも遥かに小さい電流が流れる。

図４に示すように、メインＩＧＢＴのボディ領域４１の端部には、半導体基板３０の表面３０ａからボディ領域４１の下端よりも深い位置まで伸びるディープ領域４８が形成されている。ディープ領域４８のｐ型不純物濃度は、エミッタ領域４０の下側のボディ領域４１のｐ型不純物濃度よりも高い。ディープ領域４８は、図４に示す断面においてメインＩＧＢＴのボディ領域４１と繋がっている。ディープ領域４８は、ボディ領域４１を介してメインエミッタ電極１８ａに接続されている。ディープ領域４８の上面は、層間絶縁膜５１によって覆われている。図３においてグレーに塗られている範囲は、ディープ領域４８が形成されている範囲である。図３に示すように、ディープ領域４８は、延出部１８ｃの下部にも形成されている。

図４に示すように、センスＩＧＢＴのボディ領域３２の端部には、半導体基板３０の表面３０ａからボディ領域３２の下端よりも深い位置まで伸びるディープ領域５０が形成されている。ディープ領域５０は、センスＩＧＢＴのボディ領域３２と繋がっている。ディープ領域５０は、ボディ領域３２を介してセンスエミッタ電極２０ａに接続されている。ディープ領域５０の上面は、層間絶縁膜５１によって覆われている。ディープ領域５０は、ディープ領域４８から離れた位置に形成されている。ディープ領域５０とディープ領域４８の間にはｎ型のドリフト領域４２が形成されており、これによってディープ領域５０がディープ領域４８から分離されている。ディープ領域５０は、センスＩＧＢＴの周辺部にのみ形成されている。ディープ領域４８とディープ領域５０によって、メインＩＧＢＴとセンスＩＧＢＴの間の境界部における電界集中が抑制される。

図３、４に示すように、配線層２０ｂは、センスエミッタ電極２０ａから半導体基板３０の外周側に向かって伸びている。配線層２０ｂは、層間絶縁膜５１上に配置されている。このため、配線層２０ｂは、半導体基板３０に対して直接は接触していない。一部の層間絶縁膜５１上には、ポリシリコンによって構成されている配線層６０が形成されている。配線層６０上には層間絶縁膜５２が形成されている。配線層２０ｂは、層間絶縁膜５２上を覆っている。層間絶縁膜５２には、コンタクトホール５３が形成されている。コンタクトホール５３を介して、配線層６０が配線層２０ｂに接続されている。図３、５に示すように、配線層６０は、コンタクトホール５３の位置からｘ方向に長く伸びている。配線層６０は、各延出部１８ｃの下部まで延びている。図３、６に示すように、配線層６０は、各延出部１８ｃの下部で折れ曲がって、延出部１８ｃに沿ってｙ方向に長く伸びている。図５、６に示すように、配線層６０と延出部１８ｃの間には層間絶縁膜５２が形成されており、これによって配線層６０は延出部１８ｃから絶縁されている。より詳細には、延出部１８ｃを含む金属層１８の全体が、配線層６０及び配線層６０に接続されている金属層２０から絶縁されている。配線層６０は、層間絶縁膜５２を介して延出部１８ｃに対向している。すなわち、配線層６０と、層間絶縁膜５２と、延出部１８ｃによって、コンデンサが形成されている。上述したように、延出部１８ｃはメインエミッタ電極１８ａに接続されている。また、上述したように、配線層６０は、センスエミッタ電極２０ａに接続されている。したがって、配線層６０と、層間絶縁膜５２と、延出部１８ｃによって構成されたコンデンサは、図１に示すようにメインエミッタ電極１８ａとセンスエミッタ電極２０ａの間に接続されたコンデンサ２６である。

また、上述したディープ領域４８は、図３、６に示すように、配線層６０の下部の全域に形成されている。配線層６０とディープ領域４８の間には層間絶縁膜５１が形成されており、これによって配線層６０はディープ領域４８から絶縁されている。より詳細には、ディープ領域４８は、配線層６０及び配線層６０に接続されている金属層２０から絶縁されている。配線層６０は、層間絶縁膜５１を介してディープ領域４８に対向している。配線層６０と、層間絶縁膜５１と、ディープ領域４８によって、コンデンサが形成されている。すなわち、ディープ領域４８は、コンデンサの一方の電極板として機能する。上述したように、ディープ領域４８は、メインエミッタ電極１８ａに接続されている。また、上述したように、配線層６０は、センスエミッタ電極２０ａに接続されている。したがって、配線層６０と、層間絶縁膜５１と、ディープ領域４８によって構成されたコンデンサは、図１に示すようにメインエミッタ電極１８ａとセンスエミッタ電極２０ａの間に接続されたコンデンサ２８である。

次に、半導体装置１０の動作について説明する。図１のＩＧＢＴ１２（すなわち、メインＩＧＢＴとセンスＩＧＢＴ）をオンさせると、コレクタ電極１６から外部電極２２に向かって電流が流れる。電流の大部分は、メインＩＧＢＴ（すなわち、メインエミッタ電極１８ａ）を経由して流れる。電流の一部は、センスＩＧＢＴ（すなわち、センスエミッタ電極２０ａ）を経由して流れる。センスＩＧＢＴに流れる電流は、センス抵抗２４の両端の電位差によって測定することができる。また、メインＩＧＢＴに流れる電流とセンスＩＧＢＴに流れる電流の比は、メインＩＧＢＴの面積とセンスＩＧＢＴの面積の比と略等しい。したがって、センスＩＧＢＴの電流を検出することで、メインＩＧＢＴの電流を検出することができる。

センス抵抗２４の両端に電位差が生じるので、センスエミッタ電極２０ａとメインエミッタ電極１８ａの間には電位差が生じる。この電位差は、コンデンサ２６、２８に印加される。各ＩＧＢＴに流れる電流が安定している状態では、センス抵抗２４の両端に生じる電位差は略一定である。このように略一定の電位差がコンデンサ２６、２８に印加されても、コンデンサ２６、２８に電流は流れない。また、ＩＧＢＴ１２がオンすると、半導体基板３０が高温になる。このため、半導体基板３０の表面に形成されているコンデンサ２６、２８も高温となる。しかしながら、コンデンサ２６の両電極板（すなわち、延出部１８ｃと配線層６０）は層間絶縁膜５２によって絶縁されているので、コンデンサ２６が高温になってもコンデンサ２６に漏れ電流はほとんど生じない。また、コンデンサ２８の両電極板（すなわち、配線層６０とディープ領域４８）は層間絶縁膜５１によって絶縁されているので、コンデンサ２８が高温になってもコンデンサ２８に漏れ電流はほとんど生じない。漏れ電流が生じ難いので、センスＩＧＢＴの電流とメインＩＧＢＴの電流の比率が変化し難い。このため、この半導体装置１０によれば、センス抵抗２４の電圧から、メインＩＧＢＴに流れる電流を正確に検出することができる。

また、半導体装置１０のセンスエミッタ電極２０ａにサージが印加される場合がある。センスＩＧＢＴのエミッタ‐ゲート間容量は小さいので、サージによって高電圧がエミッタ‐ゲート間に印加されると、センスＩＧＢＴのゲート絶縁膜４４が劣化する場合がある。しかしながら、本実施例では、センスエミッタ電極２０ａとメインエミッタ電極１８ａの間にコンデンサ２６、２８が介装されている。コンデンサ２６、２８のインピーダンスはサージ等の変化率が高い電圧に対して低いので、センスエミッタ電極２０ａにサージが印加されると、コンデンサ２６、２８を介してセンスエミッタ電極２０ａからメインエミッタ電極１８ａにサージ電流が流れる。これによって、センスエミッタ電極２０ａの電位の上昇が抑制され、センスＩＧＢＴのエミッタ‐ゲート間に高い電圧が印加されることが防止される。これによって、センスＩＧＢＴのゲート絶縁膜がサージから保護される。特に、本実施形態では、センスエミッタ電極２０ａとメインエミッタ電極１８ａの間に２つのコンデンサ２６、２８が並列に接続されている。これによって、センスエミッタ電極２０ａとメインエミッタ電極１８ａの間の静電容量がより高くなっている。このように静電容量を高くすることで、サージが印加されたときにセンスエミッタ電極２０ａの電位がより上昇し難くなる。このため、センスＩＧＢＴのゲート絶縁膜がより好適に保護される。

以上に説明したように、実施例１の半導体装置１０によれば、メインＩＧＢＴに流れる電流を正確に検出することができるとともに、センスＩＧＢＴをサージから適切に保護することができる。

なお、上述した実施例１の半導体装置１０では、ディープ領域４８がボディ領域４１に直接接続されていた。しかしながら、例えば図７に示すように、ディープ領域４８が配線層１８ｄ等の導体を介してボディ領域４１に接続されていてもよい。すなわち、ディープ領域４８からメインエミッタ電極１８ａに直流電流が流れることが可能であれば、ディープ領域４８はどのように接続されていてもよい。

上述した実施例１の各構成要素と請求項の各構成要素の関係について、以下に説明する。実施例１のメインエミッタ電極１８ａは、請求項の第１主電極の一例である。実施例１のセンスエミッタ電極２０ａは、請求項の第２主電極の一例である。実施例１のコレクタ電極１６は、請求項の裏面電極の一例である。実施例１の配線層６０は、請求項の第１コンデンサ電極の一例である。実施例１の層間絶縁膜５２は、請求項の第１絶縁膜の一例である。実施例１の延出部１８ｃは、請求項の第２コンデンサ電極の一例である。実施例１の層間絶縁膜５１は、請求項の第２絶縁膜の一例である。第１実施例のディープ領域４８は、請求項のコンデンサ領域の一例である。実施例１のメインＩＧＢＴは、請求項の第１絶縁ゲート型スイッチング素子の一例である。実施例１のセンスＩＧＢＴは、請求項の第２絶縁ゲート型スイッチング素子の一例である。

実施例２の半導体装置では、コンデンサの構成が実施例１の半導体装置１０と異なる。実施例２の半導体装置のその他の構成は、実施例１の半導体装置１０と等しい。実施例２では、図８に示すように、延出部１８ｃが、ポリシリコン層６２によって構成されている。図５、６の配線層６０と同様に、ポリシリコン層６２は、層間絶縁膜５１によって半導体基板３０から絶縁されている。ポリシリコン層６２の上面は、層間絶縁膜５２によって覆われている。ポリシリコン層６２の端部は、金属層１８の環状部１８ｂの下部に形成されている。環状部１８ｂの下部の層間絶縁膜５１にはコンタクトホール６４が形成されており、コンタクトホール６４を介してポリシリコン層６２と環状部１８ｂが接続されている。したがって、ポリシリコン層６２は、環状部１８ｂを介してメインエミッタ電極１８ａに接続されている。ポリシリコン層６２は、配線層２０ｂの下部まで延びている。配線層２０ｂとポリシリコン層６２の間は、層間絶縁膜５２によって絶縁されている。

実施例２の構成によれば、配線層２０ｂとポリシリコン層６２（延出部１８ｃ）とこれらの間に配置された層間絶縁膜５２によってコンデンサが形成されている。配線層２０ｂがセンスエミッタ電極２０ａに接続されており、ポリシリコン層６２がメインエミッタ電極１８ａに接続されているので、このコンデンサは図１のコンデンサ２６を構成する。なお、実施例２では、ポリシリコン層６２とその下部のディープ領域４８が共にメインエミッタ電極１８ａに接続されているので、図１のコンデンサ２８は形成されていない。

実施例２の構成でも、コンデンサ２６によってサージからセンスＩＧＢＴを保護することができる。また、コンデンサ２６に漏れ電流が流れ難いので、メインＩＧＢＴに流れる電流を正確に検出することができる。

上述した実施例２の各構成要素と請求項の各構成要素の関係について、以下に説明する。実施例２のメインエミッタ電極１８ａは、請求項の第１主電極の一例である。実施例２のセンスエミッタ電極２０ａは、請求項の第２主電極の一例である。実施例２のコレクタ電極１６は、請求項の裏面電極の一例である。実施例２のポリシリコン層６２は、請求項の第１コンデンサ電極の一例である。実施例２の層間絶縁膜５２は、請求項の第１絶縁膜の一例である。実施例２の配線層２０ｂは、請求項の第２コンデンサ電極の一例である。

なお、上述した実施例２では、ポリシリコン層６２の下部に、メインエミッタ電極１８ａに接続されているディープ領域４８が形成されていた。しかしながら、ポリシリコン層６２の下部に、センスエミッタ電極２０ａに接続されているディープ領域５０が形成されていてもよい。この構成によれば、ポリシリコン層６２とディープ領域５０とこれらの間の層間絶縁膜５１によって、図１のコンデンサ２８を形成することができる。

なお、上述した実施例１、２では、半導体基板３０にＩＧＢＴが形成されていたが、ＩＧＢＴに代えて他の絶縁ゲート型スイッチング素子（例えば、ＭＯＳＦＥＴ等）が形成されていてもよい。

また、特許文献１に開示のツェナーダイオードによりスイッチング素子をサージから保護する構成では、ツェナーダイオードは半導体基板上に配置されているポリシリコン層によって構成されている。ポリシリコン層にｐ型びｎ型の不純物を注入することでツェナーダイオードが形成される。通常は、製造工程数を減らすために、ツェナーダイオードを形成するための不純物注入工程は、半導体基板内にスイッチング素子を形成するための不純物注入工程と兼用して行われる。このため、スイッチング素子に必要な特性に応じて、ツェナーダイオードの特性が変化してしまい、ツェナーダイオードの保護性能を独立して制御することができない。これに対し、実施例１、２の方法では、コンデンサによってサージに対する保護を行うため、このような問題が生じない。

本明細書が開示する技術要素について、説明する。本明細書が開示する一例の半導体装置では、第１コンデンサ電極と半導体基板の表面の間に第２絶縁膜が介在している。第２絶縁膜を介して第１コンデンサ電極に対向する位置の半導体基板に、第２コンデンサ電極と導通している方の主電極に導通しているコンデンサ領域が形成されている

この構造では、第１コンデンサ電極と第２絶縁膜とコンデンサ領域によって、第２のコンデンサが形成されている。第２のコンデンサは、第１主電極と第２主電極の間に接続されている。すなわち、この構造では、第１主電極と第２主電極の間に２つのコンデンサが並列に接続されている。これによって、第１主電極と第２主電極の間の容量がより大きくなる。このため、絶縁ゲート型スイッチング素子をサージからより好適に保護することができる。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１０ ：半導体装置
１４ ：ゲートパッド
１６ ：コレクタ電極
１８ａ ：メインエミッタ電極
１８ｃ ：延出部
２０ａ ：センスエミッタ電極
２０ｂ ：配線層
２２ ：外部電極
２４ ：センス抵抗
２６ ：コンデンサ
２８ ：コンデンサ
３０ ：半導体基板
４０ ：エミッタ領域
４１ ：ボディ領域
４２ ：ドリフト領域
４３ ：コレクタ領域
４４ ：ゲート絶縁膜
４５ ：ゲート電極
４６ ：層間絶縁膜
４８ ：ディープ領域
５０ ：ディープ領域
５１ ：層間絶縁膜
５２ ：層間絶縁膜
５３ ：コンタクトホール

Claims (2)

1. 半導体装置であって、
   半導体基板と、
   前記半導体基板の表面に接する第１主電極と第２主電極と、
   前記半導体基板の裏面に接する裏面電極と、
   前記表面上に配置されている第１コンデンサ電極と、前記第１コンデンサ電極上に配置されている第１絶縁膜と、前記第１絶縁膜上に配置されている第２コンデンサ電極、
   を有し、
   前記第１主電極と前記第２主電極が、前記表面の異なる範囲に接しており、
   前記第１主電極と前記裏面電極の間に存在する前記半導体基板に、第１絶縁ゲート型スイッチング素子が形成されており、
   前記第２主電極と前記裏面電極の間に存在する前記半導体基板に、第２絶縁ゲート型スイッチング素子が形成されており、
   前記表面において、前記第１絶縁ゲート型スイッチング素子の面積が、前記第２絶縁ゲート型スイッチング素子の面積よりも大きく、
   前記第１主電極と前記第２主電極のうちの何れか一方が、前記第１コンデンサ電極に導通しており、
   前記第１主電極と前記第２主電極のうちの何れか他方が、前記第２コンデンサ電極に導通している、
   半導体装置。
2. 前記第１コンデンサ電極と前記表面の間に第２絶縁膜が介在し、
   前記第２絶縁膜を介して前記第１コンデンサ電極に対向する位置の前記半導体基板に、前記他方に導通するコンデンサ領域が形成されている、
   請求項１の半導体装置。