JP3703435B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、過電流を防止するための電流センス素子を内蔵するとともに、該電流センス素子を過電圧による破壊から保護する手段を有するＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の絶縁ゲート型のトランジスタを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
ＩＧＢＴ、ＭＯＳＦＥＴ等の絶縁ゲート型（電圧駆動型）のトランジスタは、高速スイッチングが可能なことから、近年、インバータ、ＡＣサーボ等のスイッチング素子等として広く用いられている。そして、かかる絶縁ゲート型のトランジスタにおいては、一般に、回路、外部負荷等に過電流が流れるのを防止するための電流センス素子が設けられる。
【０００３】
具体的には、例えば、主電流を制御する主ＩＧＢＴないしは主ＭＯＳＦＥＴを流れる電流を検出する電流センス素子を内蔵し、電流センス素子によって主ＩＧＢＴないしは主ＭＯＳＦＥＴの電流の上昇が検出されたときには、主ＩＧＢＴないしは主ＭＯＳＦＥＴのゲート電圧を低下させて過電流を防止するようにしたＩＧＢＴないしはＭＯＳＦＥＴが提案されている（特開平９−２９３８５６号公報、特開平４−３２６７６８号公報、特開２０００−２６９４８９号公報、特開平８−４６１９３号公報及び特開平６−１３６１８号公報参照）。
【０００４】
図７は、電流センス素子を内蔵した従来の一般的な半導体装置（ＩＧＢＴ）の概略構成を示す回路図である。図７に示すように、この従来の半導体装置においては、主電流を制御する第１ＩＧＢＴ１０１と、該第１ＩＧＢＴ１０１を流れる電流をモニタする第２ＩＧＢＴ１０２（電流センス素子）とが同一の半導体基板（図示せず）に形成されている。この半導体装置では、両ＩＧＢＴ１０１、１０２に対して、ゲート１０３（ゲート領域）及びコレクタ１０４（コレクタ領域）が共通化されている。
【０００５】
これに対して、エミッタ（エミッタ領域）は、両ＩＧＢＴ１０１、１０２に対して個別に設けられている。すなわち、第１ＩＧＢＴ１０１に対しては第１エミッタ１０５（第１エミッタ領域）が設けられ、第２ＩＧＢＴ１０２に対しては第２エミッタ１０６（第２エミッタ領域）が設けられている。そして、両エミッタ１０５、１０６は、共通エミッタ１０７に接続されている。なお、第２エミッタ１０６は、第１ＩＧＢＴ１０１の電流をモニタするために設けられているだけであるので、その寸法ないし面積は、一般に、第１エミッタ１０５のそれに比較して非常に小さいものとされる。
【０００６】
そして、第２エミッタ１０６にはセンス抵抗１０８が介設され、このセンス抵抗１０８にかかるセンス電圧Ｖｓ（すなわち、センス抵抗１０８による電圧降下）に応じて、ゲート１０３にかかる電圧を制御するようになっている。
図８に示すように、この従来の半導体装置においては、センス抵抗１０８にかかるセンス電圧Ｖｓは、第１エミッタ１０５を流れる電流にほぼ比例する。したがって、このセンス電圧Ｖｓをモニタし、ゲート１０３へフィードバックすることにより、第１ＩＧＢＴ１０１の過電流を防止することができる。
【０００７】
【発明が解決しようとする課題】
前記のとおり、第２エミッタ１０６の寸法ないし面積は非常に小さく、また電流センス素子として用いられる第２ＩＧＢＴ１０２の容量も非常に小さいものとなる。このため、第２ＩＧＢＴ１０２ないし第２エミッタ１０６は、外部回路の影響を受けやすく、事情によっては第２ＩＧＢＴ１０２ないし第２エミッタ１０６が、過電圧等により破壊されることがあるといった問題がある。このような破壊の具体例としては、例えば、第１エミッタ１０５と第２エミッタ１０６との間にその耐圧値（ブレークダウン電圧）を超える電圧が発生するケースなどがあげられる。
なお、このような問題は、ＩＧＢＴだけでなく、ＭＯＳＦＥＴなどといったその他の電圧駆動型のパワートランジスタでも生じるのはもちろんである。
【０００８】
本発明は、上記従来の問題を解決するためになされたものであって、過電流を防止するための電流センス素子を内蔵したＩＧＢＴ、ＭＯＳＦＥＴ等の絶縁ゲート型トランジスタに対して、過電流を有効に防止しつつ、電流センス素子の過電圧等による破壊を有効に防止することができる手段を提供することを解決すべき課題とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するためになされた本発明の第１の態様にかかる半導体装置は、（ｉ）主電流（すなわち、該半導体装置によって制御される外部負荷を流れる電流）を制御する絶縁ゲート型の第１トランジスタ（例えば、ＩＧＢＴ、ＭＯＳＦＥＴ等）と、第１トランジスタを流れる電流をモニタ（監視）する絶縁ゲート型の第２トランジスタ（例えば、ＩＧＢＴ、ＭＯＳＦＥＴ等）とが同一の半導体基板に形成され、（ii）両トランジスタの両コレクタ領域が共通化されるとともに両ゲート領域が共通化され、かつ第２トランジスタのエミッタ領域が第１トランジスタのエミッタ領域よりも小寸法（ないしは小面積）とされ、（iii）第１トランジスタのエミッタ領域と第２トランジスタのエミッタ領域との間に介設されたセンス抵抗にかかるセンス電圧（すなわち、センス抵抗による電圧降下）によりゲート領域にかかる電圧（ひいては、第１トランジスタを流れる電流）を制御するようになっている半導体装置であって、（iv）第１トランジスタのエミッタ領域と第２トランジスタのエミッタ領域との間に、両エミッタ領域間の耐圧値（ブレークダウン電圧）より低くセンス電圧の上限値より高い電圧で降伏するダイオード部（クランプ素子）が、センス抵抗と並列に接続されていることを特徴とするものである。
【００１０】
本発明の第１の態様にかかる半導体装置においては、ダイオード部が、半導体基板に内蔵（ないしは一体化）されているのが好ましい。また、ダイオード部は、半導体基板上の絶縁膜上に形成されたポリシリコンで構成されていてもよい。
【００１１】
本発明の第２の態様にかかる半導体装置は、本発明の第１の態様にかかる上記半導体装置において、両エミッタ領域間の耐圧値より低くセンス電圧の上限値より高い電圧で降伏するダイオード部に代えて、順方向電圧に対する導通電圧が両エミッタ領域間の耐圧値より低くかつセンス電圧の上限値より高い値に設定されたダイオード部が設けられていることを特徴とするものである。
【００１２】
本発明の第２の態様にかかる半導体装置においても、ダイオード部が、半導体基板に内蔵（ないしは一体化）されているのが好ましい。また、ダイオード部は、半導体基板上の絶縁膜上に形成されたポリシリコンで構成されていてもよい。
【００１３】
【発明の実施の形態】
実施の形態１．
以下、本発明の実施の形態１を説明する。
図１は、本発明の実施の形態１にかかる半導体装置（ＩＧＢＴ）の構成を示す回路図である。図１に示すように、本発明にかかる半導体装置においては、主電流を制御する第１ＩＧＢＴ１と、該第１ＩＧＢＴ１を流れる電流をモニタする第２ＩＧＢＴ２とが、同一の半導体基板（図２参照）に形成されている。なお、ここで、「主電流」は、該半導体装置によって制御（例えば、オン／オフ制御）される外部負荷ないしはこの外部負荷に接続された回路を流れる電流を意味する。
【００１４】
この半導体装置では、両ＩＧＢＴ１、２に対して、ゲート３（ゲート領域）及びコレクタ４（コレクタ領域）は共通化されている。すなわち、両ＩＧＢＴ１、２に対して、ゲート３とコレクタ４とが、１つずつ設けられている。これに対して、エミッタ（エミッタ領域）は、両ＩＧＢＴ１、２に対して、個別に設けられている。すなわち、第１ＩＧＢＴ１に対して第１エミッタ５（第１エミッタ領域）が設けられる一方、第２ＩＧＢＴ２に対して第２エミッタ６（第２エミッタ領域）が設けられている。なお、第１エミッタ５は、共通エミッタ７に接続されている。ここで、第２エミッタ６は、第１ＩＧＢＴ１の電流をモニタないし検出するために設けられているだけであるので、その寸法ないし面積は、第１エミッタ５のそれに比較して、非常に小さいものとなっている。
【００１５】
また、第１エミッタ５と第２エミッタ６とを接続する導線には、センス抵抗８が介設されている。そして、この半導体装置では、センス抵抗８にかかるセンス電圧Ｖｓ、すなわちセンス抵抗８による電圧降下に応じて、ゲート３にかかる電圧を制御し、ひいては両ＩＧＢＴ１、２を流れる電流を制御するようになっている。この半導体装置においては、基本的には、センス抵抗８にかかるセンス電圧Ｖｓは、第１エミッタ５を流れる電流にほぼ比例して増加する（図８参照）。
【００１６】
したがって、このセンス電圧Ｖｓをモニタし、ゲート３にフィードバックすることにより、第１ＩＧＢＴ１の過電流を防止することができる。例えば、センス電圧Ｖｓが、予め設定された上限値ないしは閾値まで上昇したときには、ゲート３に印加される電圧が０Ｖに固定され、両ＩＧＢＴ１、２はオフ状態となる。これにより、両ＩＧＢＴ１、２が介設された回路が遮断され、該回路（ないしは両ＩＧＢＴ１、２）に過電流が流れるのが防止される。
【００１７】
さらに、この半導体装置においては、第１ＩＧＢＴ１の第１エミッタ５と第２ＩＧＢＴ２の第２エミッタ６との間に、第１ダイオード９と第２ダイオード１０とからなるダイオード部１１（クランプ素子）が、センス抵抗８と並列に接続されている。ここで、ダイオード部１１は、両エミッタ５、６間の耐圧値（ブレークダウン電圧）より低く、かつセンス電圧Ｖｓの上限値より高い電圧で降伏するといった耐圧特性を備えている。
【００１８】
以下、このダイオード部１１の具体的な構成及び機能を説明する。
このダイオード部１１においては、第１ダイオード９が第１エミッタ５から第２エミッタ６に向かって逆電圧方向となり、第２ダイオード１０が第２エミッタ６から第１エミッタ５に向かって逆電圧方向となるようにして、両ダイオード９、１０が互いに直列に接続されている。つまり、両ダイオード９、１０は、互いに逆直列に接続されている。そして、両ダイオード９、１０の逆方向電圧に対する降伏電圧ないしは耐圧（以下、「ダイオード降伏電圧」という。）は、両エミッタ５、６間の耐圧値（以下、「エミッタ間耐圧値」という。）より低くかつセンス電圧Ｖｓの上限値ないしは閾値（以下、「センス電圧上限値」という。）より高い値に設定されている。
【００１９】
かくして、第１エミッタ５と第２エミッタ６との間にかかる電圧がダイオード降伏電圧以下であれば、ダイオード部１１は遮断状態となる。すなわち、第１エミッタ５の電圧が第２エミッタ６の電圧より高いときには、第１ダイオード９が、ダイオード部１１を介して第１エミッタ５から第２エミッタ６に電流が流れるのを阻止する。他方、第２エミッタ６の電圧が第１エミッタ５の電圧より高いときには、第２ダイオード１０が、ダイオード部１１を介して第２エミッタ６から第１エミッタ６に電流が流れるのを阻止する。この場合、第２ＩＧＢＴ２は、センス電圧Ｖｓをモニタしてゲート３にフィードバックすることにより、第１ＩＧＢＴ１の過電流を防止する。
【００２０】
しかし、外部回路の影響等により、第１エミッタ５と第２エミッタ６との間に、ダイオード降伏電圧を超える過電圧が発生したときには、第１ダイオード９と第２ダイオード１０とのうち、逆方向電圧がかかっている方のダイオードが降伏し、ダイオード部１１は導通状態となる。すなわち、第１エミッタ５の電圧が第２エミッタ６の電圧より高いときには、逆方向電圧がかかっている第１ダイオード９が降伏して導通し、また順方向電圧がかかっている第２ダイオード１０も当然導通するので、ダイオード部１１は導通状態となる。他方、第２エミッタ６の電圧が第１エミッタ５の電圧より高いときには、逆方向電圧がかかっている第２ダイオード１０が降伏して導通し、また順方向電圧がかかっている第１ダイオード９も当然導通するので、ダイオード部１１は導通状態となる。
【００２１】
この場合、ダイオード部１１が導通するので、第１エミッタ５と第２エミッタ６とが実質的に同一電圧（同一電位）となり、過電圧は解消される。したがって、第１エミッタ５と第２エミッタ６との間に発生する電圧は、ダイオード降伏電圧を超えることがない。そして、前記のとおり、ダイオード降伏電圧は、エミッタ間耐圧値より低いので、第１エミッタ５と第２エミッタ６との間にかかる電圧は、エミッタ間耐圧値まで上昇することはない。このため、第２ＩＧＢＴ２の過電圧による破壊が確実に防止される。
【００２２】
また、前記のとおり、ダイオード降伏電圧は、センス電圧上限値より高いので、ダイオード部１１は、第２ＩＧＢＴ２のセンス電圧Ｖｓをモニタして第１ＩＧＢＴ１の過電流を防止する本来の機能を何ら妨げない。
このように、実施の形態１にかかる半導体装置においては、第２ＩＧＢＴ２のセンス電圧Ｖｓをモニタして第１ＩＧＢＴ１の過電流を有効に防止することができ、かつ第２ＩＧＢＴ２が過電圧により破壊されるのを確実に防止することができる。
【００２３】
実施の形態２．
以下、図２及び図３（ａ）、（ｂ）を参照しつつ、本発明の実施の形態２にかかる半導体装置を説明する。しかし、実施の形態２にかかる半導体装置の基本構成は、実施の形態１にかかる半導体装置のそれと共通であるので、説明の重複を避けるため、以下では主として実施の形態１と異なる点を説明する。なお、図２又は図３（ａ）、（ｂ）において、図１に示す実施の形態１にかかる半導体装置と共通の部材には、図１の場合と同一の参照番号が付されている。
【００２４】
図２及び図３（ａ）、（ｂ）に示すように、実施の形態２にかかる半導体装置では、ダイオード部１１は、該半導体装置（半導体基板）に内蔵ないしは一体形成され、かつ半導体基板上の絶縁膜１３上に形成されたポリシリコンで構成されている。これが実施の形態２にかかる半導体装置の、実施の形態１にかかる半導体装置との相違点であり、その他の点については、実施の形態１にかかる半導体装置の場合と実質的に同一である。
【００２５】
以下、実施の形態２にかかる半導体装置の構造を具体的に説明する。この半導体装置の半導体基板は、実質的に、両ＩＧＢＴ１、２に共通なコレクタ４に接続されたＰコレクタ層１４と、Ｐコレクタ層１４の上に配置されたＮベース層１５と、それぞれＮベース層１５内に形成されたＩＧＢＴ側Ｐベース層１６及びダイオード側Ｐベース層１７と、ＩＧＢＴ側Ｐベース層１６内に形成されたＮ＋エミッタ層１８とで構成されている。なお、両ＩＧＢＴ１、２の各エミッタ５、６は、それぞれ、対応するＮ＋エミッタ層１８に接続されている。また、両ＩＧＢＴ１、２に共通なゲート３の各ゲート層１９は、それぞれ、絶縁膜（図示せず）を介して半導体基板上に配置されている。
【００２６】
第１エミッタ５と同電位のダイオード側Ｐベース層１７の上には、絶縁層１３を介して、ダイオード部１１が形成されている。このダイオード部１１は、平面視で、中心部に位置するＮ型ポリシリコン層２０と、該Ｎ型ポリシリコン層２０の外縁にこれを取り囲むように当接しているＰ型ポリシリコン層２１と、該Ｐ型ポリシリコン層２１の外縁にこれを取り囲むように当接しているＮ型ポリシリコン層２２とで構成されている。そして、平面視で、中心側に位置するＮ型ポリシリコン層２０には、アルミ電極等を介して第２エミッタ６が接続されている。他方、外側に位置するＮ型ポリシリコン層２２には、アルミ電極等を介して第１エミッタ５が接続されている。したがって、このダイオード部１１は、図３（ｂ）に示すような回路構成となる。
【００２７】
このように、実施の形態２にかかる半導体装置は、ダイオード部１１が該半導体装置（半導体基板）に内蔵ないしは一体形成されているので、コンパクトなものとなり、部品点数が低減される。また、ダイオード部１１が、絶縁膜１３上に形成されたポリシリコン２０、２１、２２で構成されているので、その製造プロセスが簡素ないしは容易となり、該半導体装置の製造コストが低減される。
【００２８】
なお、実施の形態２にかかる半導体装置では、前記のとおり、ダイオード部１１が該半導体装置に内蔵ないしは一体形成され、かつ半導体基板上の絶縁膜１３上に形成されたポリシリコンで構成されているが、その回路構成は図１に示す実施の形態１にかかる半導体装置と実質的に同一である。したがって、実施の形態２にかかる半導体装置においても、実施の形態１にかかる半導体装置の場合と同様に、第２ＩＧＢＴ２のセンス電圧Ｖｓをモニタして第１ＩＧＢＴ１の過電流を有効に防止することができ、かつ第２ＩＧＢＴ２が過電圧により破壊されるのを確実に防止することができる。
【００２９】
実施の形態３．
以下、図４を参照しつつ、本発明の実施の形態３にかかる半導体装置を説明する。しかし、実施の形態３にかかる半導体装置の基本構成は、実施の形態１にかかる半導体装置のそれと共通であるので、説明の重複を避けるため、以下では主として実施の形態１と異なる点を説明する。なお、図４において、図１に示す実施の形態１にかかる半導体装置と共通の部材には、図１の場合と同一の参照番号が付されている。
【００３０】
図４に示すように、実施の形態３にかかる半導体装置では、ダイオード部１１は、エミッタ耐圧値（ブレークダウン電圧）より低く、かつセンス電圧上限値より高い所定の電圧で導通するといった導電特性を備えている。すなわち、実施の形態１（実施の形態２も同様）にかかる半導体装置は、ダイオード９、１０の逆電圧方向の耐圧特性を利用する点に特徴があるが、実施の形態３にかかる半導体装置は、順電圧方向の導通特性を利用する点に特徴がある。これが実施の形態３にかかる半導体装置の、実施の形態１にかかる半導体装置との相違点であり、その他の点については、実施の形態１にかかる半導体装置の場合と実質的に同一である。
【００３１】
以下、実施の形態３にかかる半導体装置のダイオード部１１の具体的な構成及び機能を説明する。このダイオード部１１においては、第１ダイオード９が第２エミッタ６から第１エミッタ５に向かって順電圧方向となり、第２ダイオード１０が第１エミッタ５から第２エミッタ６に向かって順電圧方向となるようにして、両ダイオード９、１０が互いに並列に接続されている。つまり、両ダイオード９、１０は、互いに逆並列に接続されている。そして、両ダイオード９、１０の順方向電圧に対する導通電圧（以下、「ダイオード導通電圧」という。）は、エミッタ間耐圧値より低くかつセンス電圧上限値より高い値に設定されている。なお、両ダイオード９、１０は、ダイオード導通電圧より低い順方向電圧がかかっても電流を流さない。
【００３２】
かくして、第１エミッタ５と第２エミッタ６との間にかかる電圧がダイオード導通電圧以下であれば、ダイオード部１１は遮断状態となる。すなわち、第１エミッタ５の電圧が第２エミッタ６の電圧より高いときでも、順方向電圧がかかる第２ダイオード１０は導通せず、また逆電圧がかかる第１ダイオード９は降伏しないので、ダイオード部１１を介して第１エミッタ５から第２エミッタ６に電流が流れることはない。他方、第２エミッタ６の電圧が第１エミッタ５の電圧より高いときには、順方向電圧がかかる第１ダイオード９は導通せず、また逆電圧がかかる第２ダイオード１０は降伏しないので、ダイオード部１１を介して第２エミッタ６から第１エミッタ５に電流が流れることはない。この場合、第２ＩＧＢＴ２は、センス電圧Ｖｓをモニタしてゲート３にフィードバックすることにより、第１ＩＧＢＴ１の過電流を防止する。
【００３３】
しかし、外部回路の影響等により、第１エミッタ５と第２エミッタ６との間に、ダイオード導通伏電圧を超える過電圧が発生したときには、第１ダイオード９と第２ダイオード１０とのうち、順方向電圧がかかっている方のダイオード９、１０が導通し、ダイオード部１１は導通状態となる。すなわち、第１エミッタ５の電圧が第２エミッタ６の電圧より高いときには、順方向電圧がかかっている第２ダイオード１０が導通し、ダイオード部１１は導通状態となる。他方、第２エミッタ６の電圧が第１エミッタ５の電圧より高いときには、順方向電圧がかかっている第１ダイオード９が導通し、ダイオード部１１は導通状態となる。
【００３４】
この場合、ダイオード部１１が導通するので、第１エミッタ５と第２エミッタ６とが実質的に同一電圧となり、過電圧は解消される。したがって、第１エミッタ５と第２エミッタ６との間に発生する電圧は、ダイオード導通電圧を超えることがない。そして、前記のとおり、ダイオード導通電圧は、エミッタ間耐圧値より低いので、第１エミッタ５と第２エミッタ６との間にかかる電圧はエミッタ間耐圧値まで上昇することはない。このため、第２ＩＧＢＴ２の過電圧による破壊が防止される。
【００３５】
また、前記のとおり、ダイオード導通電圧は、センス電圧上限値より高いので、ダイオード部１１は、第２ＩＧＢＴ２のセンス電圧Ｖｓをモニタして第１ＩＧＢＴ１の過電流を防止する本来の機能を何ら妨げない。
このように、実施の形態３にかかる半導体装置においては、第２ＩＧＢＴ２のセンス電圧Ｖｓをモニタして第１ＩＧＢＴ１の過電流を有効に防止することができ、かつ第２ＩＧＢＴ２が過電圧により破壊されるのを確実に防止することができる。
【００３６】
なお、一般に、ダイオード導通電圧、すなわちダイオードの順電圧方向の導通特性は、逆電圧方向の耐圧特性に比べて、バラツキが小さい。このため、実施の形態３にかかる半導体装置では、ダイオード部１１の動作をとくに安定化させることができるといった利点がある。また、実施の形態３にかかる半導体装置では、ダイオード導通電圧（すなわち、クランプ条件）は、各ダイオード９、１０をそれぞれ同一方向に直列接続された複数のダイオードで構成してその数を変えることにより、容易に調整ないしは変更することができる。したがって、ダイオード導通電圧を、きめ細かく設定することができるといった利点がある。
【００３７】
実施の形態４．
以下、図５及び図６（ａ）、（ｂ）を参照しつつ、本発明の実施の形態４にかかる半導体装置を説明する。しかし、実施の形態４にかかる半導体装置の構造的の基本構成は実施の形態２にかかる半導体装置のそれと同一であり、回路的な基本構成は実施の形態３にかかる半導体装置のそれと共通である。そこで、説明の重複を避けるため、以下では主として実施の形態２ないし実施の形態３と異なる点を説明する。なお、図５又は図６（ａ）、（ｂ）において、図２及び図３（ａ）、（ｂ）に示す実施の形態２にかかる半導体装置と共通の部材、あるいは図４に示す実施の形態３にかかる半導体装置と共通の部材には、図２〜図４の場合と同一の参照番号が付されている。
【００３８】
図５及び図６（ａ）、（ｂ）に示すように、実施の形態４にかかる半導体装置では、ダイオード部１１は、該半導体装置（半導体基板）に内蔵ないしは一体形成され、かつ半導体基板上の絶縁膜１３上に形成されたポリシリコンで構成されている。これが実施の形態４にかかる半導体装置の、実施の形態３にかかる半導体装置との相違点である。
【００３９】
また、実施の形態４にかかる半導体装置では、平面視で、内側に位置するＮ型ポリシリコン２０の内側に、さらにＰ型ポリシリコン層２３が設けられている。ここで、Ｐ型ポリシリコン層２３は中心部に位置し、Ｎ型ポリシリコン層２０は、Ｐ型ポリシリコン層２３の外縁にこれを取り囲むように当接している。そして、中心部に位置するＰ型ポリシリコン層２３と外側に位置するＮ型ポリシリコン層２２とには、アルミ電極等を介して第２エミッタ６が接続されている。また、中間部に位置するＮ型ポリシリコン層２０とＰ型ポリシリコン層２１とには、アルミ電極等を介して第１エミッタ５が接続されている。したがって、このダイオード部１１は、図６（ｂ）に示すような回路構成となる。これが実施の形態４にかかる半導体装置の、実施の形態２にかかる半導体装置との相違点である。
【００４０】
その他の点は、実施の形態２又は実施の形態３にかかる半導体装置の場合と実質的に同一である。
このように、実施の形態４にかかる半導体装置は、ダイオード部１１が該半導体装置（半導体基板）に内蔵ないしは一体形成されているので、コンパクトなものとなり、かつ部品点数が低減される。また、ダイオード部１１が、絶縁膜１３上に形成されたポリシリコン２０〜２３で構成されているので、その製造プロセスが簡素ないしは容易となり、該半導体装置の製造コストが低減される。
【００４１】
実施の形態４にかかる半導体装置では、前記のとおり、ダイオード部１１が該半導体装置に内蔵ないしは一体形成され、かつ半導体基板上の絶縁膜１３上に形成されたポリシリコンで構成されているが、その回路構成は図４に示す実施の形態３にかかる半導体装置と実質的に同一である。したがって、実施の形態４にかかる半導体装置においても、実施の形態３にかかる半導体装置の場合と同様に、第２ＩＧＢＴ２のセンス電圧Ｖｓをモニタして第１ＩＧＢＴ１の過電流を有効に防止することができ、かつ第２ＩＧＢＴ２が過電圧により破壊されるのを確実に防止することができる。
【００４２】
なお、前記の実施の形態１〜４においては、いずれも、半導体装置に絶縁ゲート型トランジスタの１つであるＩＧＢＴが形成されている。しかし、本発明にかかる半導体装置に形成される絶縁ゲート型トランジスタはＩＧＢＴに限定されるわけではない。半導体装置に、例えばＭＯＳＦＥＴなどといったその他の絶縁ゲート型トランジスタが形成されている場合でも、同様の効果が得られることは、いうまでもない。
【００４３】
【発明の効果】
本発明の第１の態様にかかる半導体装置によれば、第１トランジスタのエミッタ領域と第２トランジスタのエミッタ領域との間に、両エミッタ領域間の耐圧値より低くセンス電圧の上限値より高い電圧で降伏するダイオード部が、センス抵抗と並列に接続されている。このため、第２トランジスタのセンス電圧をモニタして第１トランジスタの過電流を有効に防止することができ、かつ第２トランジスタが過電圧により破壊されるのを確実に防止することができる。
【００４４】
本発明の第１の態様にかかる半導体装置において、ダイオード部が、半導体基板に内蔵されている場合は、該半導体装置がコンパクトなものとなるので、各種機器への搭載が容易となる。また、部品点数が低減されるので、該半導体装置のプロセスが簡素化され、製造コストが低減される。
【００４５】
本発明の第１の態様にかかる半導体装置において、ダイオード部が、半導体基板上の絶縁膜上に形成されたポリシリコンで構成されている場合は、その製造プロセスが簡素ないしは容易となり、該半導体装置の製造コストが低減される。
【００４６】
本発明の第２の態様にかかる半導体装置によれば、第１トランジスタのエミッタ領域と第２トランジスタのエミッタ領域との間に、順方向電圧に対する導通電圧が両エミッタ領域間の耐圧値より低くかつセンス電圧の上限値より高い値に設定されたダイオード部が、センス抵抗と並列に接続されている。このため、第２トランジスタのセンス電圧をモニタして第１トランジスタの過電流を有効に防止することができ、かつ第２トランジスタが過電圧により破壊されるのを確実に防止することができる。
【００４７】
本発明の第２の態様にかかる半導体装置において、ダイオード部が、半導体基板に内蔵されている場合は、該半導体装置がコンパクトなものとなるので、各種機器への搭載が容易となる。また、部品点数が低減されるので、該半導体装置の製造プロセスが簡素化され、製造コストが低減される。
【００４８】
本発明の第２の態様にかかる半導体装置において、ダイオード部が、半導体基板上の絶縁膜上に形成されたポリシリコンで構成されている場合は、その製造プロセスが簡素ないしは容易となり、該半導体装置の製造コストが低減される。
【図面の簡単な説明】
【図１】 本発明の実施の形態１にかかる半導体装置（ＩＧＢＴ）の構成を示す回路図である。
【図２】 本発明の実施の形態２にかかる半導体装置（ＩＧＢＴ）の立面断面図である。
【図３】 （ａ）は図２に示す半導体装置のダイオード部の上面図であり、（ｂ）は（ａ）に示すダイオード部と等価な回路図である。
【図４】 本発明の実施の形態３にかかる半導体装置（ＩＧＢＴ）の構成を示す回路図である。
【図５】 本発明の実施の形態４にかかる半導体装置（ＩＧＢＴ）の立面断面図である。
【図６】 （ａ）は図５に示す半導体装置のダイオード部の上面図であり、（ｂ）は（ａ）に示すダイオード部と等価な回路図である。
【図７】 従来の半導体装置（ＩＧＢＴ）の構成を示す回路図である。
【図８】 図７に示す半導体装置における、センス電圧と第１エミッタの電流との関係を示すグラフである。
【符号の説明】
１ 第１ＩＧＢＴ、 ２ 第２ＩＧＢＴ、 ３ ゲート、 ４ コレクタ、 ５ 第１エミッタ、 ６ 第２エミッタ、 ７ 共通エミッタ、 ８ センス抵抗、 ９ 第１ダイオード、 １０ 第２ダイオード、 １１ ダイオード部（クランプ素子）、 １３ 絶縁層、 １４ Ｐコレクタ層、 １５ Ｎベース層、 １６ ＩＧＢＴ側Ｐベース層、 １７ ダイオード側Ｐベース層、 １８ Ｎ＋エミッタ層、 １９ ゲート層、 ２０ Ｎ型ポリシリコン層、 ２１ Ｐ型ポリシリコン層、 ２２ Ｎ型ポリシリコン層、 ２３ Ｐ型ポリシリコン層、 １０１ 第１ＩＧＢＴ、 １０２ 第２ＩＧＢＴ、 １０３ ゲート、 １０４ コレクタ、 １０５ 第１エミッタ、 １０６ 第２エミッタ、 １０７共通エミッタ、 １０８ センス抵抗。
【発明の属する技術分野】
本発明は、過電流を防止するための電流センス素子を内蔵するとともに、該電流センス素子を過電圧による破壊から保護する手段を有するＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の絶縁ゲート型のトランジスタを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
ＩＧＢＴ、ＭＯＳＦＥＴ等の絶縁ゲート型（電圧駆動型）のトランジスタは、高速スイッチングが可能なことから、近年、インバータ、ＡＣサーボ等のスイッチング素子等として広く用いられている。そして、かかる絶縁ゲート型のトランジスタにおいては、一般に、回路、外部負荷等に過電流が流れるのを防止するための電流センス素子が設けられる。
【０００３】
具体的には、例えば、主電流を制御する主ＩＧＢＴないしは主ＭＯＳＦＥＴを流れる電流を検出する電流センス素子を内蔵し、電流センス素子によって主ＩＧＢＴないしは主ＭＯＳＦＥＴの電流の上昇が検出されたときには、主ＩＧＢＴないしは主ＭＯＳＦＥＴのゲート電圧を低下させて過電流を防止するようにしたＩＧＢＴないしはＭＯＳＦＥＴが提案されている（特開平９−２９３８５６号公報、特開平４−３２６７６８号公報、特開２０００−２６９４８９号公報、特開平８−４６１９３号公報及び特開平６−１３６１８号公報参照）。
【０００４】
図７は、電流センス素子を内蔵した従来の一般的な半導体装置（ＩＧＢＴ）の概略構成を示す回路図である。図７に示すように、この従来の半導体装置においては、主電流を制御する第１ＩＧＢＴ１０１と、該第１ＩＧＢＴ１０１を流れる電流をモニタする第２ＩＧＢＴ１０２（電流センス素子）とが同一の半導体基板（図示せず）に形成されている。この半導体装置では、両ＩＧＢＴ１０１、１０２に対して、ゲート１０３（ゲート領域）及びコレクタ１０４（コレクタ領域）が共通化されている。
【０００５】
これに対して、エミッタ（エミッタ領域）は、両ＩＧＢＴ１０１、１０２に対して個別に設けられている。すなわち、第１ＩＧＢＴ１０１に対しては第１エミッタ１０５（第１エミッタ領域）が設けられ、第２ＩＧＢＴ１０２に対しては第２エミッタ１０６（第２エミッタ領域）が設けられている。そして、両エミッタ１０５、１０６は、共通エミッタ１０７に接続されている。なお、第２エミッタ１０６は、第１ＩＧＢＴ１０１の電流をモニタするために設けられているだけであるので、その寸法ないし面積は、一般に、第１エミッタ１０５のそれに比較して非常に小さいものとされる。
【０００６】
そして、第２エミッタ１０６にはセンス抵抗１０８が介設され、このセンス抵抗１０８にかかるセンス電圧Ｖｓ（すなわち、センス抵抗１０８による電圧降下）に応じて、ゲート１０３にかかる電圧を制御するようになっている。
図８に示すように、この従来の半導体装置においては、センス抵抗１０８にかかるセンス電圧Ｖｓは、第１エミッタ１０５を流れる電流にほぼ比例する。したがって、このセンス電圧Ｖｓをモニタし、ゲート１０３へフィードバックすることにより、第１ＩＧＢＴ１０１の過電流を防止することができる。
【０００７】
【発明が解決しようとする課題】
前記のとおり、第２エミッタ１０６の寸法ないし面積は非常に小さく、また電流センス素子として用いられる第２ＩＧＢＴ１０２の容量も非常に小さいものとなる。このため、第２ＩＧＢＴ１０２ないし第２エミッタ１０６は、外部回路の影響を受けやすく、事情によっては第２ＩＧＢＴ１０２ないし第２エミッタ１０６が、過電圧等により破壊されることがあるといった問題がある。このような破壊の具体例としては、例えば、第１エミッタ１０５と第２エミッタ１０６との間にその耐圧値（ブレークダウン電圧）を超える電圧が発生するケースなどがあげられる。
なお、このような問題は、ＩＧＢＴだけでなく、ＭＯＳＦＥＴなどといったその他の電圧駆動型のパワートランジスタでも生じるのはもちろんである。
【０００８】
本発明は、上記従来の問題を解決するためになされたものであって、過電流を防止するための電流センス素子を内蔵したＩＧＢＴ、ＭＯＳＦＥＴ等の絶縁ゲート型トランジスタに対して、過電流を有効に防止しつつ、電流センス素子の過電圧等による破壊を有効に防止することができる手段を提供することを解決すべき課題とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するためになされた本発明の第１の態様にかかる半導体装置は、（ｉ）主電流（すなわち、該半導体装置によって制御される外部負荷を流れる電流）を制御する絶縁ゲート型の第１トランジスタ（例えば、ＩＧＢＴ、ＭＯＳＦＥＴ等）と、第１トランジスタを流れる電流をモニタ（監視）する絶縁ゲート型の第２トランジスタ（例えば、ＩＧＢＴ、ＭＯＳＦＥＴ等）とが同一の半導体基板に形成され、（ii）両トランジスタの両コレクタ領域が共通化されるとともに両ゲート領域が共通化され、かつ第２トランジスタのエミッタ領域が第１トランジスタのエミッタ領域よりも小寸法（ないしは小面積）とされ、（iii）第１トランジスタのエミッタ領域と第２トランジスタのエミッタ領域との間に介設されたセンス抵抗にかかるセンス電圧（すなわち、センス抵抗による電圧降下）によりゲート領域にかかる電圧（ひいては、第１トランジスタを流れる電流）を制御するようになっている半導体装置であって、（iv）第１トランジスタのエミッタ領域と第２トランジスタのエミッタ領域との間に、両エミッタ領域間の耐圧値（ブレークダウン電圧）より低くセンス電圧の上限値より高い電圧で降伏するダイオード部（クランプ素子）が、センス抵抗と並列に接続されていることを特徴とするものである。
【００１０】
本発明の第１の態様にかかる半導体装置においては、ダイオード部が、半導体基板に内蔵（ないしは一体化）されているのが好ましい。また、ダイオード部は、半導体基板上の絶縁膜上に形成されたポリシリコンで構成されていてもよい。
【００１１】
本発明の第２の態様にかかる半導体装置は、本発明の第１の態様にかかる上記半導体装置において、両エミッタ領域間の耐圧値より低くセンス電圧の上限値より高い電圧で降伏するダイオード部に代えて、順方向電圧に対する導通電圧が両エミッタ領域間の耐圧値より低くかつセンス電圧の上限値より高い値に設定されたダイオード部が設けられていることを特徴とするものである。
【００１２】
本発明の第２の態様にかかる半導体装置においても、ダイオード部が、半導体基板に内蔵（ないしは一体化）されているのが好ましい。また、ダイオード部は、半導体基板上の絶縁膜上に形成されたポリシリコンで構成されていてもよい。
【００１３】
【発明の実施の形態】
実施の形態１．
以下、本発明の実施の形態１を説明する。
図１は、本発明の実施の形態１にかかる半導体装置（ＩＧＢＴ）の構成を示す回路図である。図１に示すように、本発明にかかる半導体装置においては、主電流を制御する第１ＩＧＢＴ１と、該第１ＩＧＢＴ１を流れる電流をモニタする第２ＩＧＢＴ２とが、同一の半導体基板（図２参照）に形成されている。なお、ここで、「主電流」は、該半導体装置によって制御（例えば、オン／オフ制御）される外部負荷ないしはこの外部負荷に接続された回路を流れる電流を意味する。
【００１４】
この半導体装置では、両ＩＧＢＴ１、２に対して、ゲート３（ゲート領域）及びコレクタ４（コレクタ領域）は共通化されている。すなわち、両ＩＧＢＴ１、２に対して、ゲート３とコレクタ４とが、１つずつ設けられている。これに対して、エミッタ（エミッタ領域）は、両ＩＧＢＴ１、２に対して、個別に設けられている。すなわち、第１ＩＧＢＴ１に対して第１エミッタ５（第１エミッタ領域）が設けられる一方、第２ＩＧＢＴ２に対して第２エミッタ６（第２エミッタ領域）が設けられている。なお、第１エミッタ５は、共通エミッタ７に接続されている。ここで、第２エミッタ６は、第１ＩＧＢＴ１の電流をモニタないし検出するために設けられているだけであるので、その寸法ないし面積は、第１エミッタ５のそれに比較して、非常に小さいものとなっている。
【００１５】
また、第１エミッタ５と第２エミッタ６とを接続する導線には、センス抵抗８が介設されている。そして、この半導体装置では、センス抵抗８にかかるセンス電圧Ｖｓ、すなわちセンス抵抗８による電圧降下に応じて、ゲート３にかかる電圧を制御し、ひいては両ＩＧＢＴ１、２を流れる電流を制御するようになっている。この半導体装置においては、基本的には、センス抵抗８にかかるセンス電圧Ｖｓは、第１エミッタ５を流れる電流にほぼ比例して増加する（図８参照）。
【００１６】
したがって、このセンス電圧Ｖｓをモニタし、ゲート３にフィードバックすることにより、第１ＩＧＢＴ１の過電流を防止することができる。例えば、センス電圧Ｖｓが、予め設定された上限値ないしは閾値まで上昇したときには、ゲート３に印加される電圧が０Ｖに固定され、両ＩＧＢＴ１、２はオフ状態となる。これにより、両ＩＧＢＴ１、２が介設された回路が遮断され、該回路（ないしは両ＩＧＢＴ１、２）に過電流が流れるのが防止される。
【００１７】
さらに、この半導体装置においては、第１ＩＧＢＴ１の第１エミッタ５と第２ＩＧＢＴ２の第２エミッタ６との間に、第１ダイオード９と第２ダイオード１０とからなるダイオード部１１（クランプ素子）が、センス抵抗８と並列に接続されている。ここで、ダイオード部１１は、両エミッタ５、６間の耐圧値（ブレークダウン電圧）より低く、かつセンス電圧Ｖｓの上限値より高い電圧で降伏するといった耐圧特性を備えている。
【００１８】
以下、このダイオード部１１の具体的な構成及び機能を説明する。
このダイオード部１１においては、第１ダイオード９が第１エミッタ５から第２エミッタ６に向かって逆電圧方向となり、第２ダイオード１０が第２エミッタ６から第１エミッタ５に向かって逆電圧方向となるようにして、両ダイオード９、１０が互いに直列に接続されている。つまり、両ダイオード９、１０は、互いに逆直列に接続されている。そして、両ダイオード９、１０の逆方向電圧に対する降伏電圧ないしは耐圧（以下、「ダイオード降伏電圧」という。）は、両エミッタ５、６間の耐圧値（以下、「エミッタ間耐圧値」という。）より低くかつセンス電圧Ｖｓの上限値ないしは閾値（以下、「センス電圧上限値」という。）より高い値に設定されている。
【００１９】
かくして、第１エミッタ５と第２エミッタ６との間にかかる電圧がダイオード降伏電圧以下であれば、ダイオード部１１は遮断状態となる。すなわち、第１エミッタ５の電圧が第２エミッタ６の電圧より高いときには、第１ダイオード９が、ダイオード部１１を介して第１エミッタ５から第２エミッタ６に電流が流れるのを阻止する。他方、第２エミッタ６の電圧が第１エミッタ５の電圧より高いときには、第２ダイオード１０が、ダイオード部１１を介して第２エミッタ６から第１エミッタ６に電流が流れるのを阻止する。この場合、第２ＩＧＢＴ２は、センス電圧Ｖｓをモニタしてゲート３にフィードバックすることにより、第１ＩＧＢＴ１の過電流を防止する。
【００２０】
しかし、外部回路の影響等により、第１エミッタ５と第２エミッタ６との間に、ダイオード降伏電圧を超える過電圧が発生したときには、第１ダイオード９と第２ダイオード１０とのうち、逆方向電圧がかかっている方のダイオードが降伏し、ダイオード部１１は導通状態となる。すなわち、第１エミッタ５の電圧が第２エミッタ６の電圧より高いときには、逆方向電圧がかかっている第１ダイオード９が降伏して導通し、また順方向電圧がかかっている第２ダイオード１０も当然導通するので、ダイオード部１１は導通状態となる。他方、第２エミッタ６の電圧が第１エミッタ５の電圧より高いときには、逆方向電圧がかかっている第２ダイオード１０が降伏して導通し、また順方向電圧がかかっている第１ダイオード９も当然導通するので、ダイオード部１１は導通状態となる。
【００２１】
この場合、ダイオード部１１が導通するので、第１エミッタ５と第２エミッタ６とが実質的に同一電圧（同一電位）となり、過電圧は解消される。したがって、第１エミッタ５と第２エミッタ６との間に発生する電圧は、ダイオード降伏電圧を超えることがない。そして、前記のとおり、ダイオード降伏電圧は、エミッタ間耐圧値より低いので、第１エミッタ５と第２エミッタ６との間にかかる電圧は、エミッタ間耐圧値まで上昇することはない。このため、第２ＩＧＢＴ２の過電圧による破壊が確実に防止される。
【００２２】
また、前記のとおり、ダイオード降伏電圧は、センス電圧上限値より高いので、ダイオード部１１は、第２ＩＧＢＴ２のセンス電圧Ｖｓをモニタして第１ＩＧＢＴ１の過電流を防止する本来の機能を何ら妨げない。
このように、実施の形態１にかかる半導体装置においては、第２ＩＧＢＴ２のセンス電圧Ｖｓをモニタして第１ＩＧＢＴ１の過電流を有効に防止することができ、かつ第２ＩＧＢＴ２が過電圧により破壊されるのを確実に防止することができる。
【００２３】
実施の形態２．
以下、図２及び図３（ａ）、（ｂ）を参照しつつ、本発明の実施の形態２にかかる半導体装置を説明する。しかし、実施の形態２にかかる半導体装置の基本構成は、実施の形態１にかかる半導体装置のそれと共通であるので、説明の重複を避けるため、以下では主として実施の形態１と異なる点を説明する。なお、図２又は図３（ａ）、（ｂ）において、図１に示す実施の形態１にかかる半導体装置と共通の部材には、図１の場合と同一の参照番号が付されている。
【００２４】
図２及び図３（ａ）、（ｂ）に示すように、実施の形態２にかかる半導体装置では、ダイオード部１１は、該半導体装置（半導体基板）に内蔵ないしは一体形成され、かつ半導体基板上の絶縁膜１３上に形成されたポリシリコンで構成されている。これが実施の形態２にかかる半導体装置の、実施の形態１にかかる半導体装置との相違点であり、その他の点については、実施の形態１にかかる半導体装置の場合と実質的に同一である。
【００２５】
以下、実施の形態２にかかる半導体装置の構造を具体的に説明する。この半導体装置の半導体基板は、実質的に、両ＩＧＢＴ１、２に共通なコレクタ４に接続されたＰコレクタ層１４と、Ｐコレクタ層１４の上に配置されたＮベース層１５と、それぞれＮベース層１５内に形成されたＩＧＢＴ側Ｐベース層１６及びダイオード側Ｐベース層１７と、ＩＧＢＴ側Ｐベース層１６内に形成されたＮ＋エミッタ層１８とで構成されている。なお、両ＩＧＢＴ１、２の各エミッタ５、６は、それぞれ、対応するＮ＋エミッタ層１８に接続されている。また、両ＩＧＢＴ１、２に共通なゲート３の各ゲート層１９は、それぞれ、絶縁膜（図示せず）を介して半導体基板上に配置されている。
【００２６】
第１エミッタ５と同電位のダイオード側Ｐベース層１７の上には、絶縁層１３を介して、ダイオード部１１が形成されている。このダイオード部１１は、平面視で、中心部に位置するＮ型ポリシリコン層２０と、該Ｎ型ポリシリコン層２０の外縁にこれを取り囲むように当接しているＰ型ポリシリコン層２１と、該Ｐ型ポリシリコン層２１の外縁にこれを取り囲むように当接しているＮ型ポリシリコン層２２とで構成されている。そして、平面視で、中心側に位置するＮ型ポリシリコン層２０には、アルミ電極等を介して第２エミッタ６が接続されている。他方、外側に位置するＮ型ポリシリコン層２２には、アルミ電極等を介して第１エミッタ５が接続されている。したがって、このダイオード部１１は、図３（ｂ）に示すような回路構成となる。
【００２７】
このように、実施の形態２にかかる半導体装置は、ダイオード部１１が該半導体装置（半導体基板）に内蔵ないしは一体形成されているので、コンパクトなものとなり、部品点数が低減される。また、ダイオード部１１が、絶縁膜１３上に形成されたポリシリコン２０、２１、２２で構成されているので、その製造プロセスが簡素ないしは容易となり、該半導体装置の製造コストが低減される。
【００２８】
なお、実施の形態２にかかる半導体装置では、前記のとおり、ダイオード部１１が該半導体装置に内蔵ないしは一体形成され、かつ半導体基板上の絶縁膜１３上に形成されたポリシリコンで構成されているが、その回路構成は図１に示す実施の形態１にかかる半導体装置と実質的に同一である。したがって、実施の形態２にかかる半導体装置においても、実施の形態１にかかる半導体装置の場合と同様に、第２ＩＧＢＴ２のセンス電圧Ｖｓをモニタして第１ＩＧＢＴ１の過電流を有効に防止することができ、かつ第２ＩＧＢＴ２が過電圧により破壊されるのを確実に防止することができる。
【００２９】
実施の形態３．
以下、図４を参照しつつ、本発明の実施の形態３にかかる半導体装置を説明する。しかし、実施の形態３にかかる半導体装置の基本構成は、実施の形態１にかかる半導体装置のそれと共通であるので、説明の重複を避けるため、以下では主として実施の形態１と異なる点を説明する。なお、図４において、図１に示す実施の形態１にかかる半導体装置と共通の部材には、図１の場合と同一の参照番号が付されている。
【００３０】
図４に示すように、実施の形態３にかかる半導体装置では、ダイオード部１１は、エミッタ耐圧値（ブレークダウン電圧）より低く、かつセンス電圧上限値より高い所定の電圧で導通するといった導電特性を備えている。すなわち、実施の形態１（実施の形態２も同様）にかかる半導体装置は、ダイオード９、１０の逆電圧方向の耐圧特性を利用する点に特徴があるが、実施の形態３にかかる半導体装置は、順電圧方向の導通特性を利用する点に特徴がある。これが実施の形態３にかかる半導体装置の、実施の形態１にかかる半導体装置との相違点であり、その他の点については、実施の形態１にかかる半導体装置の場合と実質的に同一である。
【００３１】
以下、実施の形態３にかかる半導体装置のダイオード部１１の具体的な構成及び機能を説明する。このダイオード部１１においては、第１ダイオード９が第２エミッタ６から第１エミッタ５に向かって順電圧方向となり、第２ダイオード１０が第１エミッタ５から第２エミッタ６に向かって順電圧方向となるようにして、両ダイオード９、１０が互いに並列に接続されている。つまり、両ダイオード９、１０は、互いに逆並列に接続されている。そして、両ダイオード９、１０の順方向電圧に対する導通電圧（以下、「ダイオード導通電圧」という。）は、エミッタ間耐圧値より低くかつセンス電圧上限値より高い値に設定されている。なお、両ダイオード９、１０は、ダイオード導通電圧より低い順方向電圧がかかっても電流を流さない。
【００３２】
かくして、第１エミッタ５と第２エミッタ６との間にかかる電圧がダイオード導通電圧以下であれば、ダイオード部１１は遮断状態となる。すなわち、第１エミッタ５の電圧が第２エミッタ６の電圧より高いときでも、順方向電圧がかかる第２ダイオード１０は導通せず、また逆電圧がかかる第１ダイオード９は降伏しないので、ダイオード部１１を介して第１エミッタ５から第２エミッタ６に電流が流れることはない。他方、第２エミッタ６の電圧が第１エミッタ５の電圧より高いときには、順方向電圧がかかる第１ダイオード９は導通せず、また逆電圧がかかる第２ダイオード１０は降伏しないので、ダイオード部１１を介して第２エミッタ６から第１エミッタ５に電流が流れることはない。この場合、第２ＩＧＢＴ２は、センス電圧Ｖｓをモニタしてゲート３にフィードバックすることにより、第１ＩＧＢＴ１の過電流を防止する。
【００３３】
しかし、外部回路の影響等により、第１エミッタ５と第２エミッタ６との間に、ダイオード導通伏電圧を超える過電圧が発生したときには、第１ダイオード９と第２ダイオード１０とのうち、順方向電圧がかかっている方のダイオード９、１０が導通し、ダイオード部１１は導通状態となる。すなわち、第１エミッタ５の電圧が第２エミッタ６の電圧より高いときには、順方向電圧がかかっている第２ダイオード１０が導通し、ダイオード部１１は導通状態となる。他方、第２エミッタ６の電圧が第１エミッタ５の電圧より高いときには、順方向電圧がかかっている第１ダイオード９が導通し、ダイオード部１１は導通状態となる。
【００３４】
この場合、ダイオード部１１が導通するので、第１エミッタ５と第２エミッタ６とが実質的に同一電圧となり、過電圧は解消される。したがって、第１エミッタ５と第２エミッタ６との間に発生する電圧は、ダイオード導通電圧を超えることがない。そして、前記のとおり、ダイオード導通電圧は、エミッタ間耐圧値より低いので、第１エミッタ５と第２エミッタ６との間にかかる電圧はエミッタ間耐圧値まで上昇することはない。このため、第２ＩＧＢＴ２の過電圧による破壊が防止される。
【００３５】
また、前記のとおり、ダイオード導通電圧は、センス電圧上限値より高いので、ダイオード部１１は、第２ＩＧＢＴ２のセンス電圧Ｖｓをモニタして第１ＩＧＢＴ１の過電流を防止する本来の機能を何ら妨げない。
このように、実施の形態３にかかる半導体装置においては、第２ＩＧＢＴ２のセンス電圧Ｖｓをモニタして第１ＩＧＢＴ１の過電流を有効に防止することができ、かつ第２ＩＧＢＴ２が過電圧により破壊されるのを確実に防止することができる。
【００３６】
なお、一般に、ダイオード導通電圧、すなわちダイオードの順電圧方向の導通特性は、逆電圧方向の耐圧特性に比べて、バラツキが小さい。このため、実施の形態３にかかる半導体装置では、ダイオード部１１の動作をとくに安定化させることができるといった利点がある。また、実施の形態３にかかる半導体装置では、ダイオード導通電圧（すなわち、クランプ条件）は、各ダイオード９、１０をそれぞれ同一方向に直列接続された複数のダイオードで構成してその数を変えることにより、容易に調整ないしは変更することができる。したがって、ダイオード導通電圧を、きめ細かく設定することができるといった利点がある。
【００３７】
実施の形態４．
以下、図５及び図６（ａ）、（ｂ）を参照しつつ、本発明の実施の形態４にかかる半導体装置を説明する。しかし、実施の形態４にかかる半導体装置の構造的の基本構成は実施の形態２にかかる半導体装置のそれと同一であり、回路的な基本構成は実施の形態３にかかる半導体装置のそれと共通である。そこで、説明の重複を避けるため、以下では主として実施の形態２ないし実施の形態３と異なる点を説明する。なお、図５又は図６（ａ）、（ｂ）において、図２及び図３（ａ）、（ｂ）に示す実施の形態２にかかる半導体装置と共通の部材、あるいは図４に示す実施の形態３にかかる半導体装置と共通の部材には、図２〜図４の場合と同一の参照番号が付されている。
【００３８】
図５及び図６（ａ）、（ｂ）に示すように、実施の形態４にかかる半導体装置では、ダイオード部１１は、該半導体装置（半導体基板）に内蔵ないしは一体形成され、かつ半導体基板上の絶縁膜１３上に形成されたポリシリコンで構成されている。これが実施の形態４にかかる半導体装置の、実施の形態３にかかる半導体装置との相違点である。
【００３９】
また、実施の形態４にかかる半導体装置では、平面視で、内側に位置するＮ型ポリシリコン２０の内側に、さらにＰ型ポリシリコン層２３が設けられている。ここで、Ｐ型ポリシリコン層２３は中心部に位置し、Ｎ型ポリシリコン層２０は、Ｐ型ポリシリコン層２３の外縁にこれを取り囲むように当接している。そして、中心部に位置するＰ型ポリシリコン層２３と外側に位置するＮ型ポリシリコン層２２とには、アルミ電極等を介して第２エミッタ６が接続されている。また、中間部に位置するＮ型ポリシリコン層２０とＰ型ポリシリコン層２１とには、アルミ電極等を介して第１エミッタ５が接続されている。したがって、このダイオード部１１は、図６（ｂ）に示すような回路構成となる。これが実施の形態４にかかる半導体装置の、実施の形態２にかかる半導体装置との相違点である。
【００４０】
その他の点は、実施の形態２又は実施の形態３にかかる半導体装置の場合と実質的に同一である。
このように、実施の形態４にかかる半導体装置は、ダイオード部１１が該半導体装置（半導体基板）に内蔵ないしは一体形成されているので、コンパクトなものとなり、かつ部品点数が低減される。また、ダイオード部１１が、絶縁膜１３上に形成されたポリシリコン２０〜２３で構成されているので、その製造プロセスが簡素ないしは容易となり、該半導体装置の製造コストが低減される。
【００４１】
実施の形態４にかかる半導体装置では、前記のとおり、ダイオード部１１が該半導体装置に内蔵ないしは一体形成され、かつ半導体基板上の絶縁膜１３上に形成されたポリシリコンで構成されているが、その回路構成は図４に示す実施の形態３にかかる半導体装置と実質的に同一である。したがって、実施の形態４にかかる半導体装置においても、実施の形態３にかかる半導体装置の場合と同様に、第２ＩＧＢＴ２のセンス電圧Ｖｓをモニタして第１ＩＧＢＴ１の過電流を有効に防止することができ、かつ第２ＩＧＢＴ２が過電圧により破壊されるのを確実に防止することができる。
【００４２】
なお、前記の実施の形態１〜４においては、いずれも、半導体装置に絶縁ゲート型トランジスタの１つであるＩＧＢＴが形成されている。しかし、本発明にかかる半導体装置に形成される絶縁ゲート型トランジスタはＩＧＢＴに限定されるわけではない。半導体装置に、例えばＭＯＳＦＥＴなどといったその他の絶縁ゲート型トランジスタが形成されている場合でも、同様の効果が得られることは、いうまでもない。
【００４３】
【発明の効果】
本発明の第１の態様にかかる半導体装置によれば、第１トランジスタのエミッタ領域と第２トランジスタのエミッタ領域との間に、両エミッタ領域間の耐圧値より低くセンス電圧の上限値より高い電圧で降伏するダイオード部が、センス抵抗と並列に接続されている。このため、第２トランジスタのセンス電圧をモニタして第１トランジスタの過電流を有効に防止することができ、かつ第２トランジスタが過電圧により破壊されるのを確実に防止することができる。
【００４４】
本発明の第１の態様にかかる半導体装置において、ダイオード部が、半導体基板に内蔵されている場合は、該半導体装置がコンパクトなものとなるので、各種機器への搭載が容易となる。また、部品点数が低減されるので、該半導体装置のプロセスが簡素化され、製造コストが低減される。
【００４５】
本発明の第１の態様にかかる半導体装置において、ダイオード部が、半導体基板上の絶縁膜上に形成されたポリシリコンで構成されている場合は、その製造プロセスが簡素ないしは容易となり、該半導体装置の製造コストが低減される。
【００４６】
本発明の第２の態様にかかる半導体装置によれば、第１トランジスタのエミッタ領域と第２トランジスタのエミッタ領域との間に、順方向電圧に対する導通電圧が両エミッタ領域間の耐圧値より低くかつセンス電圧の上限値より高い値に設定されたダイオード部が、センス抵抗と並列に接続されている。このため、第２トランジスタのセンス電圧をモニタして第１トランジスタの過電流を有効に防止することができ、かつ第２トランジスタが過電圧により破壊されるのを確実に防止することができる。
【００４７】
本発明の第２の態様にかかる半導体装置において、ダイオード部が、半導体基板に内蔵されている場合は、該半導体装置がコンパクトなものとなるので、各種機器への搭載が容易となる。また、部品点数が低減されるので、該半導体装置の製造プロセスが簡素化され、製造コストが低減される。
【００４８】
本発明の第２の態様にかかる半導体装置において、ダイオード部が、半導体基板上の絶縁膜上に形成されたポリシリコンで構成されている場合は、その製造プロセスが簡素ないしは容易となり、該半導体装置の製造コストが低減される。
【図面の簡単な説明】
【図１】 本発明の実施の形態１にかかる半導体装置（ＩＧＢＴ）の構成を示す回路図である。
【図２】 本発明の実施の形態２にかかる半導体装置（ＩＧＢＴ）の立面断面図である。
【図３】 （ａ）は図２に示す半導体装置のダイオード部の上面図であり、（ｂ）は（ａ）に示すダイオード部と等価な回路図である。
【図４】 本発明の実施の形態３にかかる半導体装置（ＩＧＢＴ）の構成を示す回路図である。
【図５】 本発明の実施の形態４にかかる半導体装置（ＩＧＢＴ）の立面断面図である。
【図６】 （ａ）は図５に示す半導体装置のダイオード部の上面図であり、（ｂ）は（ａ）に示すダイオード部と等価な回路図である。
【図７】 従来の半導体装置（ＩＧＢＴ）の構成を示す回路図である。
【図８】 図７に示す半導体装置における、センス電圧と第１エミッタの電流との関係を示すグラフである。
【符号の説明】
１ 第１ＩＧＢＴ、 ２ 第２ＩＧＢＴ、 ３ ゲート、 ４ コレクタ、 ５ 第１エミッタ、 ６ 第２エミッタ、 ７ 共通エミッタ、 ８ センス抵抗、 ９ 第１ダイオード、 １０ 第２ダイオード、 １１ ダイオード部（クランプ素子）、 １３ 絶縁層、 １４ Ｐコレクタ層、 １５ Ｎベース層、 １６ ＩＧＢＴ側Ｐベース層、 １７ ダイオード側Ｐベース層、 １８ Ｎ＋エミッタ層、 １９ ゲート層、 ２０ Ｎ型ポリシリコン層、 ２１ Ｐ型ポリシリコン層、 ２２ Ｎ型ポリシリコン層、 ２３ Ｐ型ポリシリコン層、 １０１ 第１ＩＧＢＴ、 １０２ 第２ＩＧＢＴ、 １０３ ゲート、 １０４ コレクタ、 １０５ 第１エミッタ、 １０６ 第２エミッタ、 １０７共通エミッタ、 １０８ センス抵抗。
Claims (6)
- 主電流を制御する絶縁ゲート型の第１トランジスタと、該第１トランジスタを流れる電流をモニタする絶縁ゲート型の第２トランジスタとが同一の半導体基板に形成され、
上記両トランジスタの両コレクタ領域が共通化されるとともに両ゲート領域が共通化され、かつ第２トランジスタのエミッタ領域が第１トランジスタのエミッタ領域よりも小寸法とされ、
第１トランジスタのエミッタ領域と第２トランジスタのエミッタ領域との間に介設されたセンス抵抗にかかるセンス電圧により上記ゲート領域にかかる電圧を制御するようになっている半導体装置であって、
第１トランジスタのエミッタ領域と第２トランジスタのエミッタ領域との間に、上記両エミッタ領域間の耐圧値より低く上記センス電圧の上限値より高い電圧で降伏するダイオード部が、上記センス抵抗と並列に接続されていることを特徴とする半導体装置。 - 上記ダイオード部が、上記半導体基板に内蔵されていることを特徴とする請求項１に記載の半導体装置。
- 上記ダイオード部が、上記半導体基板上の絶縁膜上に形成されたポリシリコンで構成されていることを特徴とする請求項１又は２に記載の半導体装置。
- 主電流を制御する絶縁ゲート型の第１トランジスタと、該第１トランジスタを流れる電流をモニタする絶縁ゲート型の第２トランジスタとが同一の半導体基板に形成され、
上記両トランジスタの両コレクタ領域が共通化されるとともに両ゲート領域が共通化され、かつ第２トランジスタのエミッタ領域が第１トランジスタのエミッタ領域よりも小寸法とされ、
第１トランジスタのエミッタ領域と第２トランジスタのエミッタ領域との間に介設されたセンス抵抗にかかるセンス電圧により上記ゲート領域にかかる電圧を制御するようになっている半導体装置であって、
第１トランジスタのエミッタ領域と第２トランジスタのエミッタ領域との間に、上記センス抵抗と並列にダイオード部が接続され、該ダイオード部の順方向電圧に対する導通電圧が、上記両エミッタ領域間の耐圧値より低くかつ上記センス電圧の上限値より高い値に設定されていることを特徴とする半導体装置。 - 上記ダイオード部が、上記半導体基板に内蔵されていることを特徴とする請求項４に記載の半導体装置。
- 上記ダイオード部が、上記半導体基板上の絶縁膜上に形成されたポリシリコンで構成されていることを特徴とする請求項４又は５に記載の半導体装置。
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