KR100470992B1 - 비활성메모리장치의저항형성방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 장치의 저항 형성 방법에 관한 것으로서, 특히 메모리셀 어레이와 주변회로의 저항이 형성될 예정 영역에 순차적으로 적층된 제 2 도전층, 게이트간 절연막 및 제 1 도전층을 셀프얼라인하도록 선택 식각하여 게이트 절연막 상부면에 스택형 셀 게이트를 형성함과 동시에 스택형 저항을 형성하고, 상기 주변회로가 형성될 예정 영역의 제 2 도전층을 선택 식각하여 주변회로의 게이트를 형성함과 동시에 상기 스택형 저항을 이루는 제 2 도전층을 제거하고, 이어서 상기 메모리셀 어레이와 저항이 형성될 예정 영역을 마스킹하고 상기 주변회로의 게이트 측벽에 스페이서를 형성하는 것을 특징으로 한다.
Description
본 발명은 반도체 메모리장치의 저항 형성 방법에 관한 것으로서, 특히 폴리실리콘으로 이루어진 저항의 신뢰성을 향상시킬 수 있는 반도체 메모리장치의 저항 형성 방법에 관한 것이다.
통상적으로 스택형 게이트를 구비한 반도체 메모리장치는 전력소비를 최소화하기 위해 메모리셀의 게이트와 동일한 도전층인 폴리 실리콘으로 저항을 형성하는데, 저항의 제조 공정은 셀 게이트의 게이트간 절연막 형성 공정시 함께 이루어진다.
반도체 메모리장치의 저항 제조 공정은 통상적으로 다음과 같은 순서를 가진다. 실리콘 기판 표면에 순차적으로 게이트 절연막과 제 1 도전층 및 게이트간 절연막을 형성한다. 상기 결과물에 사진 및 식각 공정을 실시하여 메모리셀 어레이가 형성될 예정 영역의 기판 표면에 각 셀의 플로팅 게이트를 형성하며 이와 동시에 상기 메모리셀을 구동하기 위한 주변회로가 형성될 예정 영역의 기판 표면에 저항의 패턴을 형성한다. 이어서 상기 주변회로가 형성될 예정 영역의 기판 표면에 버퍼용 절연막을 형성하고, 주변회로의 문턱전압을 조절하기 위한 불순물을 이온 주입한다. 이어서 습식 식각 공정으로 상기 버퍼용 절연막을 제거한 후에 상기 주변회로가 형성될 예정 영역의 기판 표면에 게이트간 절연막을 형성한다. 이어서 상기 결과물 전면에 제 2 도전층을 형성한 후에 상기 메모리셀 어레이가 형성될 예정 영역내에 각 셀 게이트의 플로팅 게이트와 셀프얼라인하도록 사진 및 식각 공정으로 제 2 도전층을 선택 식각하므로서 제어 게이트를 형성한다. 이로인해 상기 셀 게이트 어레이 영역에는 플로팅 게이트에 셀프 얼라인되는 제어 게이트에 의해 스택형 셀 게이트가 형성된다. 이어서 주변회로의 게이트를 형성하기 위한 사진 및 식각 공정에 의해 남겨진 제 2 도전층을 선택 식각하여 주변회로가 형성될 예정 영역의 기판 상부에 주변회로의 게이트를 형성한다. 이어서 상기 셀 게이트 어레이 영역과 저항 영역을 모두 마스킹하고 상기 기판과 다른 불순물을 저농도로 주입하여 상기 주변회로의 게이트 에지에 셀프얼라인되는 기판 표면 근방에 저농도 불순물층을 형성한다. 그리고, 상기 주변회로 영역에 패드 산화막을 형성하고, 건식 식각 공정으로 상기 패드 산화막을 식각하여 상기 주변회로의 게이트 측벽에 스페이서를 형성한다. 이어서 상기 셀 게이트 어레이 영역과 저항 영역을 모두 마스킹하고 상기 기판과 다른 불순물을 고농도로 주입하여 상기 스페이서의 에지에 셀프얼라인되는 기판 표면 근방에 고농도 불순물층을 형성한다.
상기와 같은 제조 공정 순서에 따라서 형성된 복합 반도체 장치의 저항은 몇 가지 문제점을 가진다. 첫째, 셀 게이트 어레이의 플로팅 게이트 형성시 같이 형성된 저항 패턴은 이후 주변회로 영역에 실시되는 절연막 공정, 예를 들면 산화막 공정과 상기 산화막을 제거하기 위한 습식 식각 공정에 의해 패턴의 형태가 변형된다. 둘째, 상기 주변회로의 전기적 효과를 위해 게이트 측벽에 형성되는 스페이서는 건식 식각 공정(주로 플라즈마 공정)을 이용하므로 상기 플라즈마 손상에 의해서 저항의 산포가 증가한다. 여기서, 플라즈마 손상이란 식각시 저항 패턴의 균일성이 저하되는 것을 말한다.
그러므로, 종래의 제조 공정에서 필연적으로 발생되는 몇 가지 문제점에 의해 복합 반도체 장치의 저항 특성은 크게 저하된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 폴리실리콘으로 이루어진 저항의 특성을 효과적으로 획득할 수 있으며 상기 저항의 패턴을 안정적인 형태로 유지시킬 수 있는 비활성 메모리 장치의 저항 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 제조 방법은 반도체 기판 전면에 게이트 절연막, 제 1 도전층 및 게이트간 절연막을 순차적으로 형성하는 단계; 메모리셀 어레이와 주변회로의 저항이 형성될 예정 영역을 제외한 기판 표면을 노출시키는 단계; 상기 결과물 전면에 제 2 도전층을 형성하는 단계; 메모리셀 어레이와 주변회로의 저항이 형성될 예정 영역에 순차적으로 적층된 상기 제 2 도전층, 게이트간 절연막 및 제 1 도전층을 셀프얼라인하도록 선택 식각하여 게이트 절연막 상부면에 스택형 셀 게이트를 형성함과 동시에 스택형 저항을 형성하는 단계; 상기 주변회로가 형성될 예정 영역의 제 2 도전층을 선택 식각하여 주변회로의 게이트를 형성함과 동시에 상기 스택형 저항을 이루는 제 2 도전층을 제거하는 단계; 상기 메모리셀 어레이와 저항이 형성될 예정 영역을 마스킹하고 상기 주변회로의 게이트 측벽에 스페이서를 형성하는 단계; 및 상기 메모리셀 어레이와 저항이 형성될 예정 영역을 마스킹하고 상기 주변회로의 게이트 에지 근방의 기판 표면에 기판과 다른 불순물이 주입된 불순물층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.
도 1 내지 도 7은 본 발명에 따른 반도체 메모리장치의 저항 형성 공정을 순서적으로 나타낸 공정 순서도로써, 이를 참조하면 본 발명은 다음과 같은 제조 공정 순서를 가진다.
우선, 도 1에 나타난 바와 같이 실리콘 기판(10)에 통상의 LOCOS 공정으로 소자간 분리를 위한 필드 산화막(11)을 형성하고, 상기 기판(10) 전면에 게이트 절연막으로서 산화막(12)과 제 1 도전층(14)으로서 제1폴리실리콘층과 게이트간 절연막으로서 ONO(oxide nitride oxide:16)막을 순차적으로 형성한다. 이어서 메모리셀 어레이와 주변회로의 저항이 형성될 예정 영역을 제외한 기판 표면을 노출시키기 위한 사진 공정을 실시하여 상기 ONO막(16) 상부에 포토레지스트(18)를 도포한다. 그 다음 상기 결과물에 식각 공정을 실시하여 상기 적층된 ONO막(16), 제1폴리실리콘층(14) 및 산화막(12)을 식각한다.
이어서 상기 포토레지스트(18)를 제거한 후에 상기 주변회로의 게이트가 형성될 예정 영역의 기판 표면에 버퍼용 절연막으로서 산화막(도시하지 않음)을 형성한다. 상기 주변회로의 게이트가 형성될 예정 영역에 문턱전압을 조절하기 위한 불순물을 이온 주입한 후에 습식 식각 공정으로 산화막을 제거한다. 그리고, 상기 주변회로가 형성될 예정 영역의 기판 표면에 게이트 산화막(19)을 형성한다.
이어서 도 2에 나타난 바와 같이 상기 결과물 전면에 제 2 도전층으로서 제2폴리실리콘(20)을 형성하고, 그 위에 텅스텐을 증착하여 텅스텐실리사이드층(22)을 형성한다.
그 다음 도 3에 나타난 바와 같이 셀 게이트 어레이와 저항의 패턴을 동시에 형성하기 위한 사진 공정을 실시하여 상기 텅스텐실리사이드층(22) 상부에 포토레지스트(24)를 도포한다.
상기 결과물에 식각 공정을 실시하여 상기 적층된 텅스텐실리사이드층(22), 제2폴리실리콘층(20), ONO막(16), 제1폴리실리콘층(14) 및 산화막(12)을 순차적으로 식각한다. 이어서 상기 결과물의 포토레지스트(24)를 제거한다. 이로 인해 메모리셀 어레이가 형성될 예정 영역의 기판(10) 상부면에는 도 4에 나타난 바와 같이 다층의 도전층으로 이루어진 스택형 셀 게이트(A)가 형성되며, 상기 메모리셀을 구동하기 위한 주변회로가 형성될 예정 영역의 필드 산화막(11) 상부면에는 다층의 도전층으로 이루어진 스택형 저항의 패턴(B)이 형성된다.
이어서 도 5에 나타난 바와 같이 주변회로의 게이트를 형성하기 위한 사진 공정을 실시하여 상기 결과물 상부면에 포토레지스트(26)를 도포하고, 식각 공정을 실시하여 텅스텐실리사이드층(22)과 그 아래의 제2폴리실리콘층(20)을 순차적으로 식각한다. 이로 인해 상기 필드 산화막(11) 상부면에는 단층의 도전층으로 이루어진 저항(B')이 형성되며, 상기 주변회로가 형성될 예정 영역에는 주변회로의 게이트(C)가 형성된다. 그 다음 상기 결과물의 포토레지스트(26)를 제거하고, 상기 주변회로의 게이트 불순물층 영역을 확보하기 위한 사진 공정을 실시한 후에 상기 기판(10)과 다른 불순물을 저농도로 주입하여 상기 주변회로의 게이트 에지에 셀프얼라인되는 기판 표면 근방에 저농도 불순물층(도시하지 않음)을 형성한다.
이어서 상기 결과물에 사진 공정을 실시하여 도 6에 나타난 바와 같이 상기 셀 게이트 어레이와 저항이 형성된 영역을 모두 마스킹하기 위하여 상기 결과물의 상부면에 상기 포토레지스트(28)를 도포한다. 그 다음 상기 포토레지스트에 의해 개방된 주변회로 영역에 산화막 공정을 실시한다. 상기 공정에 의해 형성된 산화막을 건식 식각 공정으로 식각해서 주변회로의 게이트(C) 측벽에 스페이서(30)를 형성한다. 상기 건식 식각 공정시 상기 저항(B')은 마스킹된 상태이기 때문에 상기 저항의 패턴은 상기 식각 공정으로부터 안정한 상태에 있게 된다.
그리고, 도 7에 나타난 바와 같이 상기 결과물에 상기 기판과 다른 불순물을 고농도로 주입하여 상기 스페이서(30)의 에지에 셀프얼라인되는 기판(10) 표면 근방에 고농도 불순물층(32) 즉, 소스/드레인을 형성한다.
상기 결과물의 포토레지스트(28)를 제거한 후에 후속 공정을 진행하여 본 발명에 따른 복합 반도체 장치의 저항을 완성한다.
본 발명은 종래의 제조 공정 중 폴리실리콘으로 이루어진 저항의 패턴 변형을 막기 위해 종래의 게이트간 절연막의 공정에서 함께 저항 패턴을 확보하던 방법 대신에 메모리셀의 스택형 게이트를 형성하기 위한 셀프 얼라인공정에서 미리 저항 패턴을 안정하게 확보한다. 또한, 본 발명은 주변회로의 게이트 불순물층을 형성하기 위한 사진 공정에 의해 메모리셀 어레이과 저항 영역이 모두 마스킹된 상태에서 스페이서 식각 공정을 실시하므로써 종래의 제조 공정 중 주변회로의 게이트 측벽에 형성되는 스페이서를 위한 식각 공정시 저항에 발생하는 플라즈마 손상을 미연에 방지할 수 있다.
따라서, 본 발명은 저항의 패턴을 안정적으로 확보할 수 있으며 표면 저항 특성을 매우 작은 크기로 감소시킬 수 있는 효과가 있다.
도 1 내지 도 7은 본 발명에 따른 반도체 메모리장치의 저항 형성 공정을 순서적으로 나타낸 공정 순서도.
*도면의 주요 부분에 대한 부호의 설명*
10: 실리콘 기판 12,19: 산화막
14,20: 폴리실리콘층 16: ONO막
18,24,26,28: 포토레지스트 30: 스페이서
Claims (3)
- 반도체 기판 전면에 게이트 절연막, 제 1 도전층 및 게이트간 절연막을 순차적으로 형성하는 단계;상기 반도체 기판에 있어서, 메모리셀 어레이와 주변회로의 저항이 형성될 예정 영역을 제외한 기판 표면을 노출시키는 단계;상기 결과물 전면에 제 2 도전층을 형성하는 단계;상기 메모리셀 어레이와 주변회로의 저항이 형성될 예정 영역에 순차적으로 적층된 상기 제 2 도전층, 게이트간 절연막 및 제 1 도전층을 셀프얼라인되도록 선택 식각하여 상기 게이트 절연막 상부면에 스택형 셀 게이트를 형성함과 동시에 스택형 저항을 형성하는 단계;상기 주변회로가 형성될 예정 영역에 형성되어 있는 상기 제 2 도전층을 선택 식각하여 주변회로의 게이트를 형성함과 동시에 상기 스택형 저항을 이루는 제 2 도전층을 제거하는 단계;상기 메모리셀 어레이와 저항이 형성될 예정 영역을 마스킹하고 상기 주변회로의 게이트 측벽에 스페이서를 형성하는 단계; 및상기 메모리셀 어레이와 저항이 형성될 예정 영역을 마스킹하고, 상기 주변회로의 게이트 에지 근방의 기판 표면에 기판과 다른 불순물을 주입하여 불순물층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 저항 형성 방법.
- 제 1 항에 있어서, 상기 제 1 도전층 및 제 2 도전층은 모두 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 저항 형성 방법.
- 제 1 항에 있어서, 상기 제 2 도전층 상부에 금속실리사이드층을 더 형성하는 것을 특징으로 하는 반도체 메모리 장치의 저항 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970053683A KR100470992B1 (ko) | 1997-10-20 | 1997-10-20 | 비활성메모리장치의저항형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970053683A KR100470992B1 (ko) | 1997-10-20 | 1997-10-20 | 비활성메모리장치의저항형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990032603A KR19990032603A (ko) | 1999-05-15 |
| KR100470992B1 true KR100470992B1 (ko) | 2005-07-04 |
Family
ID=37303188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970053683A Expired - Fee Related KR100470992B1 (ko) | 1997-10-20 | 1997-10-20 | 비활성메모리장치의저항형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100470992B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426441B1 (ko) * | 2001-11-01 | 2004-04-14 | 주식회사 하이닉스반도체 | 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법 |
| KR100456700B1 (ko) * | 2002-10-09 | 2004-11-10 | 삼성전자주식회사 | 저항 패턴을 가지는 반도체 장치 및 그 제조방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960036027A (ko) * | 1995-03-31 | 1996-10-28 | 김광호 | 불휘발성 메모리 소자 및 그 제조방법 |
| JPH0982896A (ja) * | 1995-09-19 | 1997-03-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| KR970024189A (ko) * | 1995-10-25 | 1997-05-30 | 김광호 | 반도체 메모리 소자 및 그 저항층 형성방법 |
| KR980006267A (ko) * | 1996-06-07 | 1998-03-30 | 김광호 | 불휘발성 메모리 장치 및 그 제조방법 |
-
1997
- 1997-10-20 KR KR1019970053683A patent/KR100470992B1/ko not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960036027A (ko) * | 1995-03-31 | 1996-10-28 | 김광호 | 불휘발성 메모리 소자 및 그 제조방법 |
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| Publication number | Publication date |
|---|---|
| KR19990032603A (ko) | 1999-05-15 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19971020 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20021018 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 19971020 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20040825 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20050118 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20050201 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20050202 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |