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JP2001168285A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Publication number
JP2001168285A
JP2001168285A JP34613999A JP34613999A JP2001168285A JP 2001168285 A JP2001168285 A JP 2001168285A JP 34613999 A JP34613999 A JP 34613999A JP 34613999 A JP34613999 A JP 34613999A JP 2001168285 A JP2001168285 A JP 2001168285A
Authority
JP
Japan
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insulating film
analog
forming
capacitor
electrode
Prior art date
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Pending
Application number
JP34613999A
Other languages
English (en)
Inventor
Takashi Sako
隆 佐甲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP34613999A priority Critical patent/JP2001168285A/ja
Priority to US09/729,799 priority patent/US6384444B2/en
Publication of JP2001168285A publication Critical patent/JP2001168285A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 例えば、ロジック回路とＤＲＡＭセル回路が
混載される構成の半導体装置自体と比較して、工程数の
実質的な増加を引き起こさないで、アナログ容量素子を
付設する構成の半導体装置の提供。 【解決手段】 ＤＲＡＭセル部に対して、付け加わるア
ナログ容量素子を、下部電極５はゲート電極４と、接続
孔の側壁絶縁膜９は容量絶縁膜１０と、上部電極１２は
ビット線と、それぞれ共通の材料・パターニングにより
作製する構造とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アナログ回路用容
量素子を内在する半導体装置、例えば、デジタル回路に
アナログ回路用容量素子を付加した構成の半導体装置と
その製造方法に関する。より具体的には、デジタル回路
は、ロジック回路にＤＲＡＭを搭載したＤＲＡＭ混載ロ
ジック回路であり、このＤＲＡＭ混載ロジック回路に、
アナログ回路に使われる印加電圧依存性の小さい容量素
子（アナログ容量素子）が付設される構成の半導体装置
と、この半導体装置に含まれるアナログ容量素子の製造
工程に特徴とする製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置は、同一のチップ上に
必要となる複数種の回路素子を搭載して、すべての機能
を達成する混載型回路を構成することが求められてい
る。例えば、ロジック回路にＤＲＡＭを搭載した製品
（ＤＲＡＭ混載ロジック回路）、あるいはロジック回路
にフラッシュメモリを搭載した製品（フラッシュ混載ロ
ジック回路）は、個々の用途・目的に応じて、数多く設
計されている。
【０００３】このＤＲＡＭ混載ロジック回路の一部に
は、デジタル回路の構成に利用される素子以外に、通常
アナログ回路に使われる印加電圧依存性の小さい容量素
子（アナログ容量素子）の形成が必要なものがある。こ
のアナログ容量素子には、容量の印加電圧依存性が非常
に小さいことが要求されるので、シリコン基板とゲート
電極で構成されるいわゆるＭＯＳキャパシタは、本質的
に電圧依存性を持つため、アナログ容量素子として用い
ることはできない。また、ＤＲＡＭのメモリセルを構成
するキャパシタも、例えば、図８に示すように、印加電
圧の依存性は必ずしも小さくなく、アナログ容量素子に
用いることはできない。
【０００４】従って、アナログ容量素子を付設する一部
のＤＲＡＭ混載ロジック回路を製造する際には、デジタ
ル回路を構成する通常の容量素子とは別に、アナログ回
路に専ら用いられる構造の容量素子を形成することが必
要となる。
【０００５】例えば、従来のアナログ容量素子を有する
ＤＲＡＭ混載ロジック回路製品は、図９に模式的に示す
ような素子構造を採っていた。以下に、簡単にその構成
と、製造方法を説明する。図９に示すように、アナログ
容量素子は、容量絶縁膜１０を下部電極５および上部電
極１２で挟むＭＩＭ型平板容量素子の構成をとる。他の
素子との絶縁を図るため、例えば、拡散層領域３及び素
子分離２を有する半導体基板１上にゲート電極４と同層
でアナログ容量素子の下部電極５が形成される。その下
部電極５上に容量絶縁膜１０及び上部電極１２が形成さ
れ、全体は層間絶縁膜８内に埋め込まれる。一方、ＤＲ
ＡＭセル部において、ビット線１１は層間絶縁膜８の
上、ならびに蓄積電極１４は第２層間絶縁膜１６の上に
形成されている。これらＤＲＡＭセル部の電極は、いず
れもアナログ容量素子よりも上方に存在する構造となっ
ている。
【０００６】次に、図１０〜図１４に示す工程順断面図
を参照して、図９に示す構造を形成する工程を簡単に説
明する。
【０００７】まず、素子分離２を有するシリコン基板１
上に、ゲート絶縁膜とする、例えば７ｎｍ程度のシリコ
ン酸化膜、及び、シリコン酸化膜上に、ゲート電極４に
用いる、例えば１５０ｎｍ程度のゲートポリシリコン膜
１５を積層する。次に、アナログ容量素子の容量絶縁膜
１０に用いる、例えば５０ｎｍ程度のシリコン酸化膜、
ならびに、上部電極１２に用いる、例えば１５０ｎｍ程
度のドープトポリシリコン膜を順次成膜する。その後、
最上層のドープトポリシリコン膜およびシリコン酸化膜
をパターニングして、図１０に示すように、アナログ容
量素子の上部電極１２および容量絶縁膜１０に加工す
る。
【０００８】次いで、図１１に示すように、ゲートポリ
シリコン膜１５をパターニングして、ＤＲＡＭセル部の
ゲート電極４、アナログ容量素子の下部電極５をそれぞ
れ形成する。その後、ゲート電極４をマスクに利用し
て、ＦＥＴのドレインならびにソース領域にｎ型不純
物、例えばリンをイオン注入して、拡散層領域３を形成
する。
【０００９】次に、図１２に示すように、作製済みのア
ナログ容量素子を覆う、層間絶縁膜８として、例えば拡
散層領域３からの高さが６００ｎｍ程度になるように
（上部電極１２からの高さが２５０ｎｍ程度になるよう
に）絶縁膜を全面に積層する。その後、前記層間絶縁膜
８に、フォトリソグラフィの技術を用いて、ビット線と
その下層にある拡散層領域３との間で電気的接続を得る
ための接続孔７をエッチング形成する。この接続孔７の
深さは、６００ｎｍ程度になっている。
【００１０】図１３に示すように、接続孔７に側壁絶縁
膜９を形成した後、層間絶縁膜８全面に、例えば、平坦
表面において１００ｎｍ程度の膜厚を有するドープトポ
リシリコン膜、続いて、例えば、１００ｎｍ程度の膜厚
を有するタングステンシリサイド膜を形成する。前記接
続孔７は、ドープトポリシリコン並びにタングステンシ
リサイド膜により埋め込まれ、その後にフォトリソグラ
フィの技術を用いてパターニングを行い、不要なドープ
トポリシリコン並びにタングステンシリサイド膜をエッ
チング除去してビット線１１を形成する。
【００１１】次に図１４に示すように、ビット線１１と
蓄積電極１４を層間分離するため、第２層間絶縁膜１６
を、層間絶縁膜８上に、ビット線１１の上面からの高さ
が３００ｎｍ程度になるように形成する。蓄積電極１４
とその下層の拡散層領域３との接続を得るため、エッチ
ングにより、第２層間絶縁膜１６と層間絶縁膜８を貫く
キャパシタ接続孔１７を開孔する。従って、このキャパ
シタ接続孔１７の深さは１１００ｎｍ程度になってい
る。
【００１２】その後、前記キャパシタ接続孔１７側壁
に、例えば５０ｎｍ程度の膜厚を有する側壁絶縁膜１３
を形成した後、全面に、平坦表面における膜厚は、例え
ば７００ｎｍ程度のリンドープポリシリコン膜を成膜す
る。前記キャパシタ接続孔１７は、リンドープポリシリ
コンで埋め込まれ、次いで、パターニングを行って蓄積
電極１４にエッチング加工・形成して、図９に示す構造
を作製する。
【００１３】
【発明が解決しようとする課題】従来は、この図９に示
す素子構成例のように、アナログ容量素子を形成する工
程と、その後にＤＲＡＭセル部を形成する工程とに分け
て、その製造がなされている。それに伴い、工程数が増
すことに加え、例えば、アナログ容量素子の容量絶縁膜
ならびに上部電極の積層、そのエッチングを実施した後
に、ゲートのエッチング加工を施すが、その際、表面に
はアナログ容量素子の凸部があるため、表面は平坦では
ないものであった。つまり、ゲートのエッチング加工前
に、レジストのパターニングを行うが、その際、表面が
平坦ではないため、従前のＤＲＡＭセルにおけるレジス
トのパターニングと全く同じ条件を利用できないものと
なる。あるいは、素子分離２の構造を、基板表面を平坦
とするように形成して、ゲートのエッチング加工前に、
レジストのパターニングを容易にするという利点が多分
に損なわれるものであった。これらの点を改善して、例
えば、ＤＲＡＭ混載ロジック回路にアナログ容量素子を
付設する際にも、工程数の実質的な増加を伴わず、加え
て、素子分離の構造を、基板表面を平坦とするように選
択した利点を生かすことができる素子構成が望まれるも
のである。
【００１４】本発明は、上記の課題を解決するものであ
り、本発明の目的は、アナログ回路用容量素子を内在す
る半導体装置、例えば、アナログ容量素子を付設する、
ロジック回路とＤＲＡＭセル回路が混載される構成の半
導体装置において、アナログ容量素子の付設に伴い、ロ
ジック回路とＤＲＡＭセル回路が混載される構成の半導
体装置自体と比較して、工程数の実質的な増加を引き起
こさない素子構成を提供することにある。より具体的に
は、アナログ容量素子を構成する容量絶縁膜ならびに容
量絶縁膜の上下に設ける電極を形成する際、成膜工程な
らびにそのエッチング加工に付随するレジストパターニ
ング工程を、実質的な工程数を増すことなく実施できる
素子構成と、その構成におけるアナログ容量素子を作製
する方法を提供することにある。さらには、基板内に設
ける素子分離の構造がもたらし、基板表面の平坦化の利
点を損なわない素子構成の提供をも目的とする。
【００１５】
【課題を解決するための手段】本発明者は、前記の課題
を解決すべく、鋭意、検討・研究を進めたところ、アナ
ログ容量素子を構成する上部電極を構成する導電性材料
として、ビット線あるいは蓄積電極の形成に利用する導
電性材料を採用することが可能であり、また、ビット線
の接続孔側壁に設ける側壁絶縁膜あるいは蓄積電極のキ
ャパシタ接続孔側壁に設ける側壁絶縁膜の材料として、
アナログ容量素子を構成する容量絶縁膜に利用される材
料を採用することが可能であることを見出した。更に、
アナログ容量素子は、ＤＲＡＭセルとの間で絶縁される
限り、必ずしも、層間絶縁膜中に埋め込まれる構造を採
らなくとも、半導体装置自体の動作特性に実質的な差異
を引き起こさないことを見出した。例えば、ＤＲＡＭセ
ルのキャパシタ部を、蓄積電極を前記キャパシタの下部
電極として、第二層間絶縁膜より上に作製する際には、
蓄積電極の側部を絶縁分離する、第３の絶縁膜が利用さ
れ、仮に、アナログ容量素子をこの第３の絶縁膜で覆う
構成とすれば、層間絶縁膜内にアナログ容量素子を埋め
込む構成と遜色のない電気的な分離が可能であることに
想到した。これらの知見に基づき、本発明者は新たな素
子構成を創出した結果、アナログ容量素子を、下部電極
をゲート電極と同一の層とするとともに、容量絶縁膜
と、ビット線が形成される接続孔側壁に設ける側壁絶縁
膜、あるいは蓄積電極のキャパシタ接続孔側壁に設ける
側壁絶縁膜を同じ層とし、アナログ容量素子の上部電極
に、ビット線形成に利用される導電性材料、あるいは蓄
積電極の形成に利用する導電性材料と同一の層を用いる
構成とした際、アナログ容量素子は、容量のバイアス依
存性はないものとなり、また、ＤＲＡＭセル部自体の特
性にも差異を生じさせないことを見出した。加えて、前
記の構成を採用すると、工程数の実質的な増加を伴うこ
となく、アナログ容量素子を付設することが可能となる
ことを確認し、さらに、この構成上の特徴は、アナログ
容量素子を内在する半導体装置において、より広い範囲
に応用が可能であることを見出し、本発明を完成するに
至った。
【００１６】すなわち、本発明の半導体装置は、アナロ
グ回路用容量素子を内在し、側壁絶縁膜を設ける接続孔
にコンタクトが形成される構成を有する半導体装置であ
って、前記アナログ回路用容量素子は、絶縁体層上に設
ける下部電極と、絶縁材料からなる容量絶縁膜と、前記
容量絶縁膜上に設ける上部電極から構成され、前記下部
電極が配置される絶縁体層上に層間絶縁膜が形成され、
また、前記容量絶縁膜は、前記層間絶縁膜を除去して形
成される前記上部電極上の開口部を被覆して形成され、
前記側壁絶縁膜を設ける接続孔は、少なくとも前記層間
絶縁膜を貫通し、前記層間絶縁膜上に開孔する形状であ
り、前記アナログ回路用容量素子の下部電極は、前記層
間絶縁膜に被覆される他の配線と同じ導電性材料からな
り、前記アナログ回路用容量素子の上部電極は、前記接
続孔に形成されるコンタクトならびに前記コンタクトと
連結される配線等と同じ導電性材料からなり、前記容量
絶縁膜は、前記接続孔の側壁絶縁膜の絶縁材料からなる
ことを特徴とする半導体装置である。
【００１７】なかでも、周辺回路にアナログ容量素子部
を有する半導体記憶装置、例えば、ＤＲＡＭに適用する
と本発明は好ましいものである。従って、本発明の半導
体装置は、アナログ容量素子部およびロジック回路混載
ＤＲＡＭセル部を含む半導体装置であって、前記ＤＲＡ
Ｍセル部ＭＯＳＦＥＴのゲート電極と前記アナログ容量
素子の下部電極が同一の導電性材料層から形成され、前
記ＤＲＡＭセル部ＭＯＳＦＥＴのソース領域と層間絶縁
膜上に設けるビット線間の電気的な接続をとるコンタク
トを設ける接続孔側壁を被覆する側壁絶縁膜と前記アナ
ログ容量素子の容量絶縁膜が同一の絶縁性材料層から形
成され、前記層間絶縁膜上に設けるビット線ならびコン
タクトと前記アナログ容量素子の上部電極が同一の導電
性材料層から形成され、前記アナログ容量素子は、基板
上に形成される絶縁材料からなる素子分離上部に設けら
れ、前記アナログ容量素子の下部電極は前記層間絶縁膜
ならびに容量絶縁膜により被覆される構造をとることを
特徴とする半導体装置である。
【００１８】あるいは、本発明の半導体装置は、アナロ
グ容量素子部およびロジック回路混載ＤＲＡＭセル部を
含む半導体装置であって、前記ＤＲＡＭセル部ＭＯＳＦ
ＥＴのソース領域と層間絶縁膜上に設けるビット線が、
前記層間絶縁膜を貫通し、その側壁を側壁絶縁膜された
接続孔に設けるコンタクトを介して電気的な接続をとら
れ、前記層間絶縁膜上に設けるビット線を被覆する第二
層間絶縁膜が形成され、前記ＤＲＡＭセル部ＭＯＳＦＥ
Ｔのゲート電極と前記アナログ容量素子の下部電極が同
一の導電性材料層から形成され、前記ＤＲＡＭセル部Ｍ
ＯＳＦＥＴのドメイン領域と第二層間絶縁膜上に設ける
蓄積電極間の電気的な接続をとるコンタクトを設けるキ
ャパシタ接続孔側壁を被覆する側壁絶縁膜と前記アナロ
グ容量素子の容量絶縁膜が同一の絶縁性材料層から形成
され、前記第二層間絶縁膜上に設ける蓄積電極ならびコ
ンタクトと前記アナログ容量素子の上部電極が同一の導
電性材料層から形成され、前記アナログ容量素子は、基
板上に形成される絶縁材料からなる素子分離上部に設け
られ、前記アナログ容量素子の下部電極は前記層間絶縁
膜ならびに容量絶縁膜により被覆される構造をとること
を特徴とする半導体装置である。
【００１９】前記ＤＲＡＭセル部ＭＯＳＦＥＴのゲート
電極と前記アナログ容量素子の下部電極に利用される同
一の導電性材料層がドープトポリシリコン膜の層を含む
構成とすると好ましい。
【００２０】あるいは、本発明の半導体装置は、アナロ
グ容量素子部およびロジック回路混載ＤＲＡＭセル部を
含む半導体装置であって、前記ＤＲＡＭセル部ＭＯＳＦ
ＥＴのソース領域と層間絶縁膜上に設けるビット線が、
前記層間絶縁膜を貫通し、その側壁を側壁絶縁膜された
接続孔に設けるコンタクトを介して電気的な接続をとら
れ、前記層間絶縁膜上に設けるビット線を被覆する第二
層間絶縁膜が形成され、前記ＤＲＡＭセル部ＭＯＳＦＥ
Ｔのビット線と前記アナログ容量素子の下部電極が同一
の導電性材料層から形成され、前記ＤＲＡＭセル部ＭＯ
ＳＦＥＴのドメイン領域と第二層間絶縁膜上に設ける蓄
積電極間の電気的な接続をとるコンタクトを設けるキャ
パシタ接続孔側壁を被覆する側壁絶縁膜と前記アナログ
容量素子の容量絶縁膜が同一の絶縁性材料層から形成さ
れ、前記第二層間絶縁膜上に設ける蓄積電極ならびコン
タクトと前記アナログ容量素子の上部電極が同一の導電
性材料層から形成され、前記アナログ容量素子は、前記
層間絶縁膜上に設けられ、前記アナログ容量素子の下部
電極は前記第二層間絶縁膜ならびに容量絶縁膜により被
覆される構造をとることを特徴とする半導体装置であ
る。
【００２１】さらに、上記のいずれの構成においても、
前記素子分離が、シリコン酸化物からなる絶縁領域であ
り、その表面は、実質的に基板表面と高さを一致する平
坦面に形成されると好ましい。また、前記容量絶縁膜に
は、シリコン酸化膜、シリコン窒化膜、あるいは、シリ
コン酸化膜とシリコン窒化膜との積層構造膜を選択する
と好ましい。前記アナログ容量素子の上部電極に利用さ
れる導電性材料層がドープトポリシリコン膜の層を含む
構成とすると好ましい。
【００２２】また、本発明の半導体装置の製造方法は、
アナログ容量素子部およびロジック回路混載ＤＲＡＭセ
ル部を含む半導体装置の製造方法であって、基板上に絶
縁材料からなる素子分離構造を形成する工程、前記ＤＲ
ＡＭセル部ＭＯＳＦＥＴのゲート電極と前記アナログ容
量素子の下部電極に利用する第一の導電性材料層を形成
する工程、前記ＤＲＡＭセル部ＭＯＳＦＥＴのゲート電
極と前記素子分離上部に配置する前記アナログ容量素子
の下部電極を前記第一の導電性材料層を加工して形成す
る工程、前記ＤＲＡＭセル部ＭＯＳＦＥＴのソース領域
ならびにドレイン領域にイオン打ち込み法により所定の
不純物濃度分布を持つ拡散層領域を形成する工程、前記
ソース領域ならびにドレイン領域上にそれぞれソース電
極ならびにドレイン電極を形成する工程、前記ＤＲＡＭ
セル部ＭＯＳＦＥＴのゲート電極と前記アナログ容量素
子の下部電極を被覆する層間絶縁膜を形成する工程、前
記層間絶縁膜上に設けるビット線とソース電極間の電気
的な接続をとるコンタクトを設ける接続孔ならびに、前
記アナログ容量素子の下部電極上の所定範囲に開口を形
成する工程、前記接続孔側壁を被覆する側壁絶縁膜と前
記アナログ容量素子の容量絶縁膜に用いる絶縁性材料層
を形成する工程、前記絶縁性材料層上に、前記アナログ
容量素子の容量絶縁膜形状と一致するエッチングマスク
を形成する工程、前記絶縁性材料層を垂直異方性の高い
エッチング手段でエッチングして、前記エッチングマス
クで保護される形状に前記アナログ容量素子の容量絶縁
膜を加工するとともに、前記接続孔底部の前記絶縁性材
料層を除去する工程、前記アナログ容量素子の容量絶縁
膜上に所定の形状に形成される上部電極、ならびに、前
記側壁を側壁絶縁膜で被覆された接続孔に設けるコンタ
クトと所定の形状に形成されるビット線に利用される第
二の導電性材料層を形成する工程、所定の形状に形成さ
れる前記アナログ容量素子の上部電極、ならびに、所定
の形状に形成される前記ビット線を前記第二の導電性材
料層を加工して形成する工程を含むことを特徴とする半
導体装置の製造方法である。
【００２３】あるいは、本発明の半導体装置の製造方法
は、アナログ容量素子部およびロジック回路混載ＤＲＡ
Ｍセル部を含む半導体装置の製造方法であって、基板上
に絶縁材料からなる素子分離構造を形成する工程、前記
ＤＲＡＭセル部ＭＯＳＦＥＴのゲート電極と前記アナロ
グ容量素子の下部電極に利用する第一の導電性材料層を
形成する工程、前記ＤＲＡＭセル部ＭＯＳＦＥＴのゲー
ト電極と前記素子分離上部に配置する前記アナログ容量
素子の下部電極を前記第一の導電性材料層を加工して形
成する工程、前記ＤＲＡＭセル部ＭＯＳＦＥＴのソース
領域ならびにドレイン領域にイオン打ち込み法により所
定の不純物濃度分布を持つ拡散層領域を形成する工程、
前記ソース領域ならびにドレイン領域上にそれぞれソー
ス電極ならびにドレイン電極を形成する工程、前記ＤＲ
ＡＭセル部ＭＯＳＦＥＴのゲート電極と前記アナログ容
量素子の下部電極を被覆する層間絶縁膜を形成する工
程、前記層間絶縁膜に、前記ソース電極上部に接続孔を
設け、コンタクトを介して電気的な接続をとる所定の形
状のビット線を前記層間絶縁膜上に形成する工程、前記
ビット線を被覆する第二層間絶縁膜を形成する工程、前
記第二層間絶縁膜上に設ける蓄積電極とドレイン電極間
の電気的な接続をとるコンタクトを設けるキャパシタ接
続孔ならびに、前記アナログ容量素子の下部電極上の所
定範囲に開口を形成する工程、前記キャパシタ接続孔側
壁を被覆する側壁絶縁膜と前記アナログ容量素子の容量
絶縁膜に用いる絶縁性材料層を形成する工程、前記絶縁
性材料層上に、前記アナログ容量素子の容量絶縁膜形状
と一致するエッチングマスクを形成する工程、前記絶縁
性材料層を垂直異方性の高いエッチング手段でエッチン
グして、前記エッチングマスクで保護される形状に前記
アナログ容量素子の容量絶縁膜を加工するとともに、前
記キャパシタ接続孔底部の前記絶縁性材料層を除去する
工程、前記アナログ容量素子の容量絶縁膜上に所定の形
状に形成される上部電極、ならびに、前記側壁を側壁絶
縁膜で被覆されたキャパシタ接続孔に設けるコンタクト
と所定の形状の形成される前記蓄積電極に利用される第
三の導電性材料層を形成する工程、所定の形状に形成さ
れる前記アナログ容量素子の上部電極、ならびに、所定
の形状に形成される前記蓄積電極を前記第三の導電性材
料層を加工して形成する工程を含むことを特徴とする半
導体装置の製造方法である。
【００２４】あるいは、本発明の半導体装置の製造方法
は、アナログ容量素子部およびロジック回路混載ＤＲＡ
Ｍセル部を含む半導体装置の製造方法であって、基板上
に絶縁材料からなる素子分離構造を形成する工程、前記
ＤＲＡＭセル部ＭＯＳＦＥＴのゲート電極に利用する第
一の導電性材料層を形成する工程、前記ＤＲＡＭセル部
ＭＯＳＦＥＴのゲート電極を前記第一の導電性材料層を
加工して形成する工程、前記ＤＲＡＭセル部ＭＯＳＦＥ
Ｔのソース領域ならびにドレイン領域にイオン打ち込み
法により所定の不純物濃度分布を持つ拡散層領域を形成
する工程、前記ソース領域ならびにドレイン領域上にそ
れぞれソース電極ならびにドレイン電極を形成する工
程、前記ＤＲＡＭセル部ＭＯＳＦＥＴのゲート電極を被
覆する層間絶縁膜を形成する工程、前記層間絶縁膜に、
前記ソース電極上部に接続孔を設け、前記ソース電極と
電気的な接続をとるコンタクト及びビット線、ならびに
前記アナログ容量素子の下部電極に利用される第二の導
電性材料層を形成を前記層間絶縁膜上に形成する工程、
所定の形状に形成する前記アナログ容量素子の下部電極
ならびに所定の形状に形成するビット線を、前記第二の
導電性材料層を加工して形成する工程、前記前記アナロ
グ容量素子の下部電極ならびにビット線を被覆する第二
層間絶縁膜を形成する工程、前記第二層間絶縁膜上に設
ける蓄積電極とドレイン電極間の電気的な接続をとるコ
ンタクトを設けるキャパシタ接続孔ならびに、前記アナ
ログ容量素子の下部電極上の所定範囲に開口を形成する
工程、前記キャパシタ接続孔側壁を被覆する側壁絶縁膜
と前記アナログ容量素子の容量絶縁膜に用いる絶縁性材
料層を形成する工程、前記絶縁性材料層上に、前記アナ
ログ容量素子の容量絶縁膜形状と一致するエッチングマ
スクを形成する工程、前記絶縁性材料層を垂直異方性の
高いエッチング手段でエッチングして、前記エッチング
マスクで保護される形状に前記アナログ容量素子の容量
絶縁膜を加工するとともに、前記キャパシタ接続孔底部
の前記絶縁性材料層を除去する工程、前記アナログ容量
素子の容量絶縁膜上に所定の形状に形成される上部電
極、ならびに、前記側壁を側壁絶縁膜で被覆されたキャ
パシタ接続孔に設けるコンタクトと所定の形状の形成さ
れる前記蓄積電極に利用される第三の導電性材料層を形
成する工程、所定の形状に形成される前記アナログ容量
素子の上部電極、ならびに、所定の形状に形成される前
記蓄積電極を前記第三の導電性材料層を加工して形成す
る工程を含むことを特徴とする半導体装置の製造方法で
ある。
【００２５】
【発明の実施の形態】本発明の半導体装置は、アナログ
容量素子を、容量絶縁膜とそれを上下から挟む上部電極
と下部電極から構成されるＭＩＭ構造とし、この容量絶
縁膜に利用される絶縁性材料を、例えば、ソース電極と
ビット線との間の電気的接続をとるために利用されるコ
ンタクト用の接続孔側壁を被覆する側壁絶縁膜、あるい
は、ドレイン電極と蓄積電極との間の電気的接続をとる
ために利用されるコンタクト用のキャパシタ接続孔側壁
を被覆する側壁絶縁膜に利用するものである。この構成
を採用することで、アナログ容量素子の下部電極と上部
電極を、例えば、ゲート電極、ビット線とそのコンタク
ト、蓄積電極とそのコンタクトに利用される三種の導電
性材料層から選択する二種を利用して、アナログ容量素
子を形成することができる。従って、アナログ容量素子
の電極形状の加工などに付随する、マスクパターンの変
更のみで、実質的な工程数を増加させることなく、ロジ
ック回路混載ＤＲＡＭセル部を含む半導体装置にアナロ
グ容量素子部を付設することが可能となる。
【００２６】以下に、本発明の半導体装置の構成とその
製造方法に関して、図を参照しつつ、ロジック回路混載
ＤＲＡＭセル部を含む半導体装置にアナログ容量素子部
を付設する構成を例にとり、より具体的に説明する。
【００２７】図１は、本発明の半導体装置構成の第一の
例を模式的に示す図である。本発明の半導体装置は、ロ
ジック回路混載ＤＲＡＭセル部を主な構成部とし、アナ
ログ容量素子部が、同一基板上に形成されるものであ
る。図１は、この構成中、本発明の構成をより明確に示
すように、ＤＲＡＭセル部とアナログ容量素子部の部分
構成を模式的に示している。この第一の例においては、
アナログ容量素子の容量絶縁膜１０に利用される絶縁性
材料を、ＤＲＡＭセル部ＭＯＳＦＥＴのソース電極上に
形成するビット線用のコンタクトを設ける接続孔７の側
壁を被覆する側壁絶縁膜９に利用している。
【００２８】図２に、アナログ容量素子の下部電極を形
成する工程を示す。アナログ容量素子は、基板上のＭＯ
ＳＦＥＴ素子間の分離を行う、素子分離（酸化膜）２の
上部に形成されている。この例では、Ｓｉ基板１に素子
分離（酸化膜）２は埋め込まれる形状に形成されてお
り、化学的機械研磨を施し、素子分離（酸化膜）２とＳ
ｉ基板１の表面が平坦な平面とされている。ＭＯＳＦＥ
Ｔのゲート絶縁膜を所定の膜厚で形成し、その上にゲー
ト電極４に用いる第一の導電性材料層を積層する。パタ
ーニングさいたエッチングマスクを用いて、前記第一の
導電性材料層をエッチングし、ゲート電極４ならびにア
ナログ容量素子の下部電極５を所定形状に形成する。前
記ゲート電極４の両側に例えば、ｎ型不純物のリンなど
をイオン打ち込み、ｎ型不純物の活性化熱処理を施し、
ソース領域、ドレイン領域に利用する拡散層領域３を形
成する。例えば、前記第一の導電性材料層には、通常ゲ
ートに用いるポリシリコンを利用しする。ゲート電極４
と同じ第一の導電性材料層を利用する、アナログ容量素
子の下部電極５は、ｎ型不純物のイオン打ち込みを行
い、その表面にｎ型不純物が高濃度添加される領域を形
成することができる。なお、拡散層領域３上、所定の部
分には、ゲート絶縁膜を除去し、ソース電極ならびにド
レイン電極を形成する。
【００２９】図３は、アナログ容量素子の下部電極５を
被覆する層間絶縁膜６の形成と、層間絶縁膜６に開口部
を形成する工程を示す。ＤＲＡＭセル部において、ビッ
ト線を形成するため、一旦ゲート電極５を被覆する膜厚
の層間絶縁膜６を形成する。ゲート電極５と同様に、下
部電極５も層間絶縁膜６により被覆される。次いで、層
間絶縁膜６に、ソース領域（拡散層領域３の一つ）上の
ソース電極表面に開口する接続孔７を形成する。このエ
ッチングに際し、下部電極５の所定領域にも開口部を形
成する。
【００３０】図４は、アナログ容量素子の容量絶縁膜を
形成し、所定形状のエッチングマスクを施す工程を示
す。前記開口部の形成後、層間絶縁膜６上に、アナログ
容量素子の容量絶縁膜に利用する絶縁性材料膜を堆積す
る。この際、ソース領域上に設けられている接続孔７の
側壁ならびに底部も前記絶縁性材料膜で被覆される。次
いで、アナログ容量素子の容量絶縁膜の所望の形状に合
わせて、エッチングマスクとするレジストパターン８を
形成する。
【００３１】図５は、エッチングによる、所定形状のア
ナログ容量素子容量絶縁膜１０を形成する工程を示す。
前記レジストパターン８をマスクとして、異方性の高い
エッチング手段を用いて、基板面と垂直方向のエッチン
グを行い、層間絶縁膜６上の絶縁性材料膜を除去する。
この際、接続孔７底部に堆積している絶縁性材料膜も同
時に除去される。異方性の高いエッチング手段を利用す
るので、基板面と垂直な側壁に堆積する絶縁性材料膜は
残留する。この側壁に残る絶縁性材料膜は、接続孔７の
側壁絶縁膜９として使用される。レジストパターン８を
剥離し、基板表面を洗浄する。
【００３２】その後、前記接続孔７内にソース電極と層
間絶縁膜６上に形成するビット線との電気的接続をとる
コンタクトを形成する。例えば、ドープトポリシリコン
を所定膜厚堆積し、引き続きビット線１１の最上層を構
成するタングステンシリサイドを所望の膜厚積層する。
層間絶縁膜６上、ならびにアナログ容量素子の容量絶縁
膜１０上にも、前記コンタクトおよびビット線１１に利
用される第二の導電性材料層が積層される。次いで、図
１に示すように、フォトリソグラフィ技術を用いて、第
二の導電性材料層をパターニングして、所定形状のビッ
ト線１１ならびに容量絶縁膜１０上に設ける、所定形状
のアナログ容量素子上部電極１２を形成する。
【００３３】この後、前記ビット線１１ならびにアナロ
グ容量素子の上部電極１２を被覆する第二層間絶縁膜１
６を形成する。以後、図９に示す、従来の半導体装置と
同様に、ドレイン領域上に、キャパシタ接続孔１７、コ
ンタクトおよび蓄積電極１４を形成し、さらに、ＤＲＡ
Ｍセル部のキャパシタを作製する。これら、第二層間絶
縁膜１６を形成する工程以降は、従来のこの種の半導体
装置を製造する工程に準じて行うことができる。
【００３４】以上に説明する通り、アナログ容量素子の
容量絶縁膜に利用する絶縁性材料膜を、ソース電極と層
間絶縁膜６上に形成するビット線との電気的接続をとる
コンタクトを形成する接続孔７の側壁絶縁膜に利用する
ことにより、工程数の実質的な増加を伴わず、アナログ
容量素子を付設することが可能となる。なお、アナログ
容量素子の容量絶縁膜に利用する絶縁性材料膜は、基板
面に対して垂直な接続孔７の側壁を被覆する必要があ
り、等方的な気相成長法で成膜される絶縁性材料膜、例
えば、シリコン酸化膜、シリコン窒化膜、あるいはシリ
コン酸化膜とシリコン窒化膜の積層構造などを用いると
好ましい。前記の等方的な気相成長法で成膜される絶縁
性材料膜を用いると、アナログ容量素子の下部電極上、
層間絶縁膜の開口部における側壁においても、均一な膜
厚で積層がなされるので、好ましいものである。
【００３５】加えて、図９に示す従来の構成において
は、図１１に示すように、ゲート電極をパターニングで
形成する際、アナログ容量素子の容量絶縁膜１０および
上部電極１２が、第一の導電性材料層であるゲートポリ
シリコン膜１５上に形成される。このアナログ容量素子
部は、ゲートポリシリコン膜１５上に突起状として存在
するため、平坦性を損なうものとなり、微細なパターニ
ングをより困難なものとする可能性を持つ。一方、本発
明の半導体装置では、ゲート電極を形成する際にパター
ニングは、平坦性の高いゲートポリシリコン膜１５が積
層された時点で実施されるため、アナログ容量素子を付
設しないＤＲＡＭなどと、微細なパターニングの容易さ
は遜色のないものである。
【００３６】図６は、本発明の半導体装置構成の第二の
例を模式的に示す図である。この例では、アナログ容量
素子の容量絶縁膜１０に用いる絶縁性材料層は、前記接
続孔７内にドレイン電極と第二層間絶縁膜１６上に形成
する蓄積電極との電気的接続をとるコンタクトが形成さ
れるキャパシタ接続孔１７の側壁絶縁膜にも利用されて
いる。このキャパシタ接続孔１７は、第二層間絶縁膜１
５および層間絶縁膜７を貫通するため、前記の接続孔７
よりも有意に深いものとなる。また、アナログ容量素子
の容量絶縁膜１０が形成される、下部電極部の開口部に
段差もより大きなものとなる。キャパシタ接続孔１７の
側壁における被覆性、ならびに下部電極部の開口部側壁
における膜厚の均一性の点から、等方的な気相成長法で
成膜される絶縁性材料膜、例えば、シリコン酸化膜、シ
リコン窒化膜、あるいはシリコン酸化膜とシリコン窒化
膜の積層構造などを用いると好ましい。この第二の例
も、上記の第一の例と、同様の利点を有するものであ
る。なお、蓄積電極１４形成後、この上にさらに、ＤＲ
ＡＭセル部のキャパシタを作製する。これら、蓄積電極
１４を形成する工程以降は、従来のこの種の半導体装置
を製造する工程に準じて行うことができる。
【００３７】図７は、本発明の半導体装置構成の第三の
例を模式的に示す図である。この例では、アナログ容量
素子の容量絶縁膜１０に用いる絶縁性材料層は、前記接
続孔７内にドレイン電極と第二層間絶縁膜１６上に形成
する蓄積電極との電気的接続をとるコンタクトが形成さ
れるキャパシタ接続孔１７の側壁絶縁膜にも利用されて
いる。このキャパシタ接続孔１７は、第二層間絶縁膜１
５および層間絶縁膜７を貫通するため、前記の接続孔７
よりも有意に深いものとなる。キャパシタ接続孔１７の
側壁における被覆性、ならびに下部電極部の開口部側壁
における膜厚の均一性の点から、等方的な気相成長法で
成膜される絶縁性材料膜、例えば、シリコン酸化膜、シ
リコン窒化膜、あるいはシリコン酸化膜とシリコン窒化
膜の積層構造などを用いると好ましい。
【００３８】一方、この第三の例では、アナログ容量素
子の下部電極５は、層間絶縁膜６上、ビット線１１とそ
のコンタクトの形成に利用される第二の導電性材料層を
用いている。従って、ビット線１１を形成するまでの工
程は、アナログ容量素子を付設しないＤＲＡＭなどを製
造する工程と本質的に同じものである。また、上述の図
６に示す第二の例と同じく、蓄積電極１４を形成する工
程以降は、従来のこの種の半導体装置を製造する工程に
準じて行うことができる。
【００３９】本発明の半導体装置においても、アナログ
容量素子は、実質的に平行平板電極からなる容量素子に
構成されているため、容量の印加電圧依存性を示さない
ものとなる。具体的には、アナログ容量素子の上部電極
は、段差を有する部分をも被覆する構造であるが、この
段差部は、接続孔７あるいはキャパシタ接続孔１７にお
ける側壁と同様にほぼ垂直に形成される。そのため、ア
ナログ容量素子は、実質的に開口部底に形成される平行
平板電極からなる容量素子として動作するものとなる。
【００４０】その他、本発明の半導体装置においては、
例えば、層間絶縁膜６や第二層間絶縁膜１６の材料・膜
厚など、アナログ容量素子自体を構成しない材料層、構
造などは、通常のＤＲＡＭセル部に用いるものと何ら変
わりないものである。従って、層間絶縁膜６や第二層間
絶縁膜１６に設ける接続孔７、キャパシタ接続孔１７を
形成する工程、前記接続孔７、キャパシタ接続孔１７内
に作製するコンタクトを形成する工程なども、通常のＤ
ＲＡＭセル部に用いるものと何ら変わりないものであ
る。より具体的には、図９に示す従来の構成において
は、アナログ容量素子の作製後、層間絶縁膜により被覆
する際、層間絶縁膜の膜厚は、通常のＤＲＡＭセル部に
用いる膜厚より厚くするが、本発明の半導体装置では、
通常のＤＲＡＭセル部に用いる膜厚と実質的に同じとで
きる。それに付随して、接続孔７やキャパシタ接続孔１
７の深さが増すことなく、ホール形成のエッチングのプ
ロセス精度向上、コンタクトを形成するドープトポリシ
リコン層の低抵抗化など、プロセス技術の改良をも本質
的に必要としない。
【００４１】以上のＤＲＡＭに適用した例に示すよう
に、コンタクトの形成は、層間絶縁膜の上に設ける導電
性材料層、すなわち、電極や配線と、層間絶縁膜に被覆
される電極層などを連結する際に行われる。その際、層
間絶縁膜下に、他の導電性材料層が既に設けられている
場合、コンタクト孔における絶縁分離をより確実なもの
とする目的で、側壁絶縁膜の被覆がなされる。本発明の
構成は、この層間絶縁膜の下、およびその上にそれぞれ
独立に形成される二種の導電性材料層と、コンタクト孔
に被覆する側壁絶縁膜を利用して、アナログ容量素子を
構成するものである。従って、上述のＤＲＡＭに適用し
た例のみならず、コンタクト孔の側壁に側壁絶縁膜の被
覆を必要とする、あるいは、装置の特性上、側壁絶縁膜
の被覆がより好ましい半導体装置において、より一般的
に利用され得る手段である。加えて、本発明が目的とす
る、電圧依存性を示さないアナログ容量素子の容量絶縁
膜に利用可能な絶縁材料は、膜厚が薄い場合にも十分に
高い絶縁性を示し、側壁絶縁膜にも好適な材料となる。
【００４２】
【実施例】以下に、具体例により、本発明の半導体装置
ならびにその製造工程について、より詳しく説明する。
なお、これら具体例は、本発明における好ましい態様で
はあるが、本発明は、これらに限定されるものではな
い。
【００４３】（実施例１）本実施例１は、図１に示す本
発明の第一の例の構成をとる半導体装置である。なお、
アナログ容量素子部およびロジック回路混載ＤＲＡＭセ
ル部を含む半導体装置であるが、構造と工程上の特徴を
明らかにするため、アナログ容量素子部とＤＲＡＭセル
部に限定して、以下に説明する。
【００４４】アナログ容量素子の下部電極５は、ＤＲＡ
Ｍセル部ＭＯＳＦＥＴのゲート電極４と同一のもので形
成されている。また、前記容量素子の容量絶縁膜１０
は、前記ＤＲＡＭセル部に設けるビット線用コンタクト
ホール（接続孔７）の側壁絶縁膜９と同一のもので形成
されている。そして、前記容量素子の上部電極１２は前
記ＤＲＡＭセル部にあるビット線１１と同一のもので形
成されている。
【００４５】次に、本実施例１の構造を得るための工程
を、図２〜図６に示す工程順断面図に従って説明する。
先ず、図２に示すように、素子分離酸化膜２を有するシ
リコン基板１上に、例えば７ｎｍの膜厚を有するゲート
絶縁膜、ならびに、例えば１５０ｎｍ程度の膜厚を有す
るゲート電極４、容量素子の下部電極５を形成する。ゲ
ート電極４をマスクに利用して、例えば、リンをイオン
注入して拡散層領域３を形成する。
【００４６】次に、図３に示すように、例えば、拡散層
領域３（基板面）からの高さが４００ｎｍ程度になるよ
うに層間絶縁膜６を全面に形成する。従って、ゲート電
極４上では、高さが２５０ｎｍ程度になるように層間絶
縁膜６が被覆する。フォトリソグラフィの技術を用い
て、ビット線１１と下層にある拡散層領域３と電気的接
続を得るための接続孔７を形成する。層間絶縁膜６を貫
通するこの接続孔７の深さは、４００ｎｍ程度となる。
また、同時にアナログ容量素子の下部電極５上にも開口
部を形成する。
【００４７】ゲート電極４と接続孔７との接触マージン
（絶縁）を確保するためにまず全面に、例えば５０ｎｍ
程度の膜厚を有するシリコン酸化膜を形成する。その後
に図４に示すように、アナログ容量素子の下部電極５上
に当たる、所望の位置にレジストパターン８を形成し、
シリコン酸化膜のエッチングを行う。
【００４８】これにより、図５に示すように接続孔７に
は５０ｎｍ程度の膜厚を有する側壁絶縁膜９が残され、
アナログ容量素子の下部電極５上には同じく５０ｎｍ程
度の膜厚を有する容量絶縁膜１０が形成される。
【００４９】次に、全面に例えば１００ｎｍ程度の膜厚
を有するドープトポリシリコン膜及び１００ｎｍ程度の
膜厚を有するタングステンシリサイド膜を形成する。前
記接続孔７の底には、ドープトポリシリコンが埋め込ま
れる。この後、フォトリソグラフィの技術を用いてパタ
ーニングを行い、ビット線１１及びアナログ容量素子の
上部電極１２を形成することにより、図１に示す構造を
得る。
【００５０】この例では、容量絶縁膜１０をシリコン酸
化膜としたが、側壁絶縁膜９に依存するものなので、例
えばシリコン窒化膜を用いることもできる。あるいは、
シリコン酸化膜とシリコン窒化膜の積層構造（どちらが
上でも構わない）を用いる構成を採用しても構わない。
【００５１】（実施例２）本実施例２は、図６に示す本
発明の第二の例の構成をとる半導体装置である。アナロ
グ容量素子の下部電極５は、ＤＲＡＭセル部ＭＯＳＦＥ
Ｔのゲート電極４と同一のもので形成されている。ま
た、前記容量素子の容量絶縁膜１０は、前記ＤＲＡＭセ
ル部に設ける蓄積電極用コンタクトホール（キャパシタ
接続孔１７）の側壁絶縁膜１３と同一のもので形成され
ている。そして、前記容量素子の上部電極１２は前記Ｄ
ＲＡＭセル部にある蓄積電極１４と同一のもので形成さ
れている。
【００５２】ビット線１１を形成した後、第二層間絶縁
膜１６を、例えば、５００ｎｍ程度積層する。フォトリ
ソグラフィの技術を用いて、蓄積電極１４と下層にある
拡散層領域３と電気的接続を得るためのキャパシタ接続
孔７を形成する。層間絶縁膜６と第二層間絶縁膜１６を
貫通するこのキャパシタ接続孔７の深さは、１０００ｎ
ｍ程度となる。また、同時にアナログ容量素子の下部電
極５上にも開口部を形成する。
【００５３】ゲート電極４とキャパシタ接続孔１７との
接触マージン（絶縁）を確保するためにまず全面に、例
えば５０ｎｍ程度の膜厚を有するシリコン酸化膜を形成
する。その後に、アナログ容量素子の下部電極５上に当
たる、所望の位置にレジストパターンを形成し、シリコ
ン酸化膜のエッチングを行う。
【００５４】これにより、キャパシタ接続孔１７には５
０ｎｍ程度の膜厚を有する側壁絶縁膜１３が残され、ア
ナログ容量素子の下部電極５上には同じく５０ｎｍ程度
の膜厚を有する容量絶縁膜１０が形成される。
【００５５】次に、全面に例えば１００ｎｍ程度の膜厚
を有するドープトポリシリコン膜及び１００ｎｍ程度の
膜厚を有するタングステンシリサイド膜を形成する。前
記キャパシタ接続孔１７の底には、ドープトポリシリコ
ンが埋め込まれる。この後、フォトリソグラフィの技術
を用いてパターニングを行い、蓄積電極１４及びアナロ
グ容量素子の上部電極１２を形成することにより、図６
に示す構造を得る。
【００５６】（実施例３）本実施例３は、図７に示す本
発明の第二の例の構成をとる半導体装置である。アナロ
グ容量素子の下部電極５は、ＤＲＡＭセル部ＭＯＳＦＥ
Ｔのビット線１１と同一のもので形成されている。ま
た、前記容量素子の容量絶縁膜１０は、前記ＤＲＡＭセ
ル部に設ける蓄積電極用コンタクトホール（キャパシタ
接続孔１７）の側壁絶縁膜１３と同一のもので形成され
ている。そして、前記容量素子の上部電極１２は前記Ｄ
ＲＡＭセル部にある蓄積電極１４と同一のもので形成さ
れている。
【００５７】接続孔７に、側壁絶縁膜９を形成した後、
層間絶縁膜６上の全面に、例えば１００ｎｍ程度の膜厚
を有するドープトポリシリコン膜及び１００ｎｍ程度の
膜厚を有するタングステンシリサイド膜を形成する。前
記接続孔７の底には、ドープトポリシリコンが埋め込ま
れる。この後、フォトリソグラフィの技術を用いてパタ
ーニングを行い、ビット線１１及びアナログ容量素子の
下部電極１０を形成する。以降、実施例２に記載する工
程に準じて、容量素子の容量絶縁膜１０および上部電極
１２を形成することにより、図７に示す構造を得る。
【００５８】
【発明の効果】例えば、ＤＲＡＭ混載ロジックの製品の
一部には、印加電圧依存性の小さい容量素子の形成が必
要なものがあるが、従来、容量素子の形成工程を通常の
ＤＲＡＭ用プロセスに新たに付け加えるひとつの手段と
して、下部電極をゲート電極と同一の層で形成し、その
上に新たに容量絶縁膜と上部電極とを形成する方法が採
られている。本発明の半導体装置では、印加電圧依存性
の小さい容量素子に用いる容量絶縁膜を、ＤＲＡＭ用プ
ロセスに用いる接続孔などの側壁絶縁膜にも用い、ＤＲ
ＡＭのビット線あるいはＤＲＡＭセルキャパシタ用蓄積
電極に用いる導電性材料層を、上部電極に用いる構成を
とる。従って、通常のＤＲＡＭ用プロセスと対比する
と、従来のプロセスでは、容量絶縁膜の成膜及び上部電
極の成膜、ならびに容量絶縁膜と上部電極をパターニン
グする工程が増加している。一方、本発明の半導体装置
の構成を採用すると、容量絶縁膜と上部電極に用いる材
料層を成膜する工程は実質的に増加しない。加えて、容
量絶縁膜と上部電極をパターニングする工程も、別に設
ける必要がなく、工程数の実質的な増加がないものとで
きる。それに付随して、製造コストの実質的な増加を伴
わず、容量素子の付設が実現できる。また、本発明で
は、例えば、層間絶縁膜の形成に際し、上部電極を覆う
ように層間絶縁膜の厚さを増す必要がなく、通常のＤＲ
ＡＭセル部と比較して、プロセス自体は実質的に変わら
ない。従って、例えば、拡散層領域とビット線との電気
的接続を得るための接続孔の深さが深くならないので、
通常のＤＲＡＭセル部と同じく、低抵抗でかつ安定した
接触抵抗が得られるなど、得られる半導体装置は、アナ
ログ容量素子を設けない半導体装置と全く遜色のない、
高性能・高信頼性を保ったデバイスとなる。
【図面の簡単な説明】
【図１】本発明の半導体装置構成の第一の例を模式的に
示す断面図であり、アナログ容量素子の形成が終了した
時点での部分構成を示す図である。
【図２】図１に示す本発明の半導体装置構成の第一の例
において、アナログ容量素子の下部電極を形成する工程
を説明する模式的な断面図である。
【図３】図１に示す本発明の半導体装置構成の第一の例
において、アナログ容量素子の下部電極を被覆する層間
絶縁膜に、容量絶縁膜を積層するための開口部を形成す
る工程を説明する模式的な断面図である。
【図４】図１に示す本発明の半導体装置構成の第一の例
において、積層されたアナログ容量素子の容量絶縁膜を
所定の形状にエッチング加工する際、エッチングマスク
を形成する工程を説明する模式的な断面図である。
【図５】図１に示す本発明の半導体装置構成の第一の例
において、エッチングマスクを利用し、アナログ容量素
子の容量絶縁膜を所定の形状にエッチング加工した後、
エッチングマスクを剥離後の形状を説明する模式的な断
面図である。
【図６】本発明の半導体装置構成の第二の例を模式的に
示す断面図であり、アナログ容量素子の形成が終了した
時点での部分構成を示す図である。
【図７】本発明の半導体装置構成の第三の例を模式的に
示す断面図であり、アナログ容量素子の形成が終了した
時点での部分構成を示す図である。
【図８】ＤＲＡＭメモリセルのキャパシタ容量の印加電
圧依存性の典型例を示す図である。
【図９】従来のアナログ容量素子を別工程で作製する半
導体装置構成の例を模式的に示す断面図である。
【図１０】図９に示す従来の半導体装置構成の例におい
て、アナログ容量素子の容量絶縁膜と上部電極を形成す
る工程を説明する模式的な断面図である。
【図１１】図９に示す従来の半導体装置構成の例におい
て、ゲート電極およびアナログ容量素子の下部電極をパ
ターニングし、イオン打ち込みによる拡散層領域を形成
する工程を説明する模式的な断面図である。
【図１２】図９に示す従来の半導体装置構成の例におい
て、層間絶縁膜を成膜し、接続孔を形成する工程を説明
する模式的な断面図である。
【図１３】図９に示す従来の半導体装置構成の例におい
て、接続孔側壁に側壁絶縁膜を形成し、ビット線を作製
する工程を説明する模式的な断面図である。
【図１４】図９に示す従来の半導体装置構成の例におい
て、第二層間絶縁膜を成膜し、キャパシタ接続孔を形成
する工程を説明する模式的な断面図である。
【符号の説明】
１． シリコン基板 ２． 素子分離 ３． 拡散層領域 ４． ゲート電極 ５． 下部電極 ６． 層間絶縁膜 ７． 接続孔 ８． レジストパターン ９． 側壁絶縁膜（接続孔） １０． 容量絶縁膜 １１． ビット線 １２． 上部電極 １３． 側壁絶縁膜（キャパシタ接続孔） １４． 蓄積電極 １５． ゲートポリシリコン膜 １６． 第二層間絶縁膜 １７． キャパシタ接続孔

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 アナログ回路用容量素子を内在し、側壁
    絶縁膜を設ける接続孔にコンタクトが形成される構成を
    有する半導体装置であって、 前記アナログ回路用容量素子は、絶縁体層上に設ける下
    部電極と、絶縁材料からなる容量絶縁膜と、前記容量絶
    縁膜上に設ける上部電極から構成され、前記下部電極が
    配置される絶縁体層上に層間絶縁膜が形成され、また、
    前記容量絶縁膜は、前記層間絶縁膜を除去して形成され
    る前記上部電極上の開口部を被覆して形成され、 前記側壁絶縁膜を設ける接続孔は、少なくとも前記層間
    絶縁膜を貫通し、前記層間絶縁膜上に開孔する形状であ
    り、 前記アナログ回路用容量素子の下部電極は、前記層間絶
    縁膜に被覆される他の配線と同じ導電性材料からなり、 前記アナログ回路用容量素子の上部電極は、前記接続孔
    に形成されるコンタクトならびに前記コンタクトと連結
    される配線等と同じ導電性材料からなり、 前記容量絶縁膜は、前記接続孔の側壁絶縁膜の絶縁材料
    からなることを特徴とする半導体装置。
  2. 【請求項２】 アナログ容量素子部およびロジック回路
    混載ＤＲＡＭセル部を含む半導体装置であって、 前記ＤＲＡＭセル部ＭＯＳＦＥＴのゲート電極と前記ア
    ナログ容量素子の下部電極が同一の導電性材料層から形
    成され、 前記ＤＲＡＭセル部ＭＯＳＦＥＴのソース領域と層間絶
    縁膜上に設けるビット線間の電気的な接続をとるコンタ
    クトを設ける接続孔側壁を被覆する側壁絶縁膜と前記ア
    ナログ容量素子の容量絶縁膜が同一の絶縁性材料層から
    形成され、 前記層間絶縁膜上に設けるビット線ならびコンタクトと
    前記アナログ容量素子の上部電極が同一の導電性材料層
    から形成され、 前記アナログ容量素子は、基板上に形成される絶縁材料
    からなる素子分離上部に設けられ、前記アナログ容量素
    子の下部電極は前記層間絶縁膜ならびに容量絶縁膜によ
    り被覆される構造をとることを特徴とする半導体装置。
  3. 【請求項３】 アナログ容量素子部およびロジック回路
    混載ＤＲＡＭセル部を含む半導体装置であって、 前記ＤＲＡＭセル部ＭＯＳＦＥＴのソース領域と層間絶
    縁膜上に設けるビット線が、前記層間絶縁膜を貫通し、
    その側壁を側壁絶縁膜された接続孔に設けるコンタクト
    を介して電気的な接続をとられ、前記層間絶縁膜上に設
    けるビット線を被覆する第二層間絶縁膜が形成され、 前記ＤＲＡＭセル部ＭＯＳＦＥＴのゲート電極と前記ア
    ナログ容量素子の下部電極が同一の導電性材料層から形
    成され、 前記ＤＲＡＭセル部ＭＯＳＦＥＴのドメイン領域と第二
    層間絶縁膜上に設ける蓄積電極間の電気的な接続をとる
    コンタクトを設けるキャパシタ接続孔側壁を被覆する側
    壁絶縁膜と前記アナログ容量素子の容量絶縁膜が同一の
    絶縁性材料層から形成され、 前記第二層間絶縁膜上に設ける蓄積電極ならびコンタク
    トと前記アナログ容量素子の上部電極が同一の導電性材
    料層から形成され、 前記アナログ容量素子は、基板上に形成される絶縁材料
    からなる素子分離上部に設けられ、前記アナログ容量素
    子の下部電極は前記層間絶縁膜ならびに容量絶縁膜によ
    り被覆される構造をとることを特徴とする半導体装置。
  4. 【請求項４】 アナログ容量素子部およびロジック回路
    混載ＤＲＡＭセル部を含む半導体装置であって、 前記ＤＲＡＭセル部ＭＯＳＦＥＴのソース領域と層間絶
    縁膜上に設けるビット線が、前記層間絶縁膜を貫通し、
    その側壁を側壁絶縁膜された接続孔に設けるコンタクト
    を介して電気的な接続をとられ、前記層間絶縁膜上に設
    けるビット線を被覆する第二層間絶縁膜が形成され、 前記ＤＲＡＭセル部ＭＯＳＦＥＴのビット線と前記アナ
    ログ容量素子の下部電極が同一の導電性材料層から形成
    され、 前記ＤＲＡＭセル部ＭＯＳＦＥＴのドメイン領域と第二
    層間絶縁膜上に設ける蓄積電極間の電気的な接続をとる
    コンタクトを設けるキャパシタ接続孔側壁を被覆する側
    壁絶縁膜と前記アナログ容量素子の容量絶縁膜が同一の
    絶縁性材料層から形成され、 前記第二層間絶縁膜上に設ける蓄積電極ならびコンタク
    トと前記アナログ容量素子の上部電極が同一の導電性材
    料層から形成され、 前記アナログ容量素子は、前記層間絶縁膜上に設けら
    れ、前記アナログ容量素子の下部電極は前記第二層間絶
    縁膜ならびに容量絶縁膜により被覆される構造をとるこ
    とを特徴とする半導体装置。
  5. 【請求項５】 請求項２に記載のアナログ容量素子部お
    よびロジック回路混載ＤＲＡＭセル部を含む半導体装置
    の製造方法であって、 基板上に絶縁材料からなる素子分離構造を形成する工
    程、 前記ＤＲＡＭセル部ＭＯＳＦＥＴのゲート電極と前記ア
    ナログ容量素子の下部電極に利用する第一の導電性材料
    層を形成する工程、 前記ＤＲＡＭセル部ＭＯＳＦＥＴのゲート電極と前記素
    子分離上部に配置する前記アナログ容量素子の下部電極
    を前記第一の導電性材料層を加工して形成する工程、 前記ＤＲＡＭセル部ＭＯＳＦＥＴのソース領域ならびに
    ドレイン領域にイオン打ち込み法により所定の不純物濃
    度分布を持つ拡散層領域を形成する工程、 前記ソース領域ならびにドレイン領域上にそれぞれソー
    ス電極ならびにドレイン電極を形成する工程、 前記ＤＲＡＭセル部ＭＯＳＦＥＴのゲート電極と前記ア
    ナログ容量素子の下部電極を被覆する層間絶縁膜を形成
    する工程、 前記層間絶縁膜上に設けるビット線とソース電極間の電
    気的な接続をとるコンタクトを設ける接続孔ならびに、
    前記アナログ容量素子の下部電極上の所定範囲に開口を
    形成する工程、 前記接続孔側壁を被覆する側壁絶縁膜と前記アナログ容
    量素子の容量絶縁膜に用いる絶縁性材料層を形成する工
    程、 前記絶縁性材料層上に、前記アナログ容量素子の容量絶
    縁膜形状と一致するエッチングマスクを形成する工程、 前記絶縁性材料層を垂直異方性の高いエッチング手段で
    エッチングして、前記エッチングマスクで保護される形
    状に前記アナログ容量素子の容量絶縁膜を加工するとと
    もに、前記接続孔底部の前記絶縁性材料層を除去する工
    程、 前記アナログ容量素子の容量絶縁膜上に所定の形状に形
    成される上部電極、ならびに、前記側壁を側壁絶縁膜で
    被覆された接続孔に設けるコンタクトと所定の形状に形
    成されるビット線に利用される第二の導電性材料層を形
    成する工程、 所定の形状に形成される前記アナログ容量素子の上部電
    極、ならびに、所定の形状に形成される前記ビット線を
    前記第二の導電性材料層を加工して形成する工程を含む
    ことを特徴とする半導体装置の製造方法。
  6. 【請求項６】 請求項３に記載のアナログ容量素子部お
    よびロジック回路混載ＤＲＡＭセル部を含む半導体装置
    の製造方法であって、 基板上に絶縁材料からなる素子分離構造を形成する工
    程、 前記ＤＲＡＭセル部ＭＯＳＦＥＴのゲート電極と前記ア
    ナログ容量素子の下部電極に利用する第一の導電性材料
    層を形成する工程、 前記ＤＲＡＭセル部ＭＯＳＦＥＴのゲート電極と前記素
    子分離上部に配置する前記アナログ容量素子の下部電極
    を前記第一の導電性材料層を加工して形成する工程、 前記ＤＲＡＭセル部ＭＯＳＦＥＴのソース領域ならびに
    ドレイン領域にイオン打ち込み法により所定の不純物濃
    度分布を持つ拡散層領域を形成する工程、 前記ソース領域ならびにドレイン領域上にそれぞれソー
    ス電極ならびにドレイン電極を形成する工程、 前記ＤＲＡＭセル部ＭＯＳＦＥＴのゲート電極と前記ア
    ナログ容量素子の下部電極を被覆する層間絶縁膜を形成
    する工程、 前記層間絶縁膜に、前記ソース電極上部に接続孔を設
    け、コンタクトを介して電気的な接続をとる所定の形状
    のビット線を前記層間絶縁膜上に形成する工程、 前記ビット線を被覆する第二層間絶縁膜を形成する工
    程、 前記第二層間絶縁膜上に設ける蓄積電極とドレイン電極
    間の電気的な接続をとるコンタクトを設けるキャパシタ
    接続孔ならびに、前記アナログ容量素子の下部電極上の
    所定範囲に開口を形成する工程、 前記キャパシタ接続孔側壁を被覆する側壁絶縁膜と前記
    アナログ容量素子の容量絶縁膜に用いる絶縁性材料層を
    形成する工程、 前記絶縁性材料層上に、前記アナログ容量素子の容量絶
    縁膜形状と一致するエッチングマスクを形成する工程、 前記絶縁性材料層を垂直異方性の高いエッチング手段で
    エッチングして、前記エッチングマスクで保護される形
    状に前記アナログ容量素子の容量絶縁膜を加工するとと
    もに、前記キャパシタ接続孔底部の前記絶縁性材料層を
    除去する工程、 前記アナログ容量素子の容量絶縁膜上に所定の形状に形
    成される上部電極、ならびに、前記側壁を側壁絶縁膜で
    被覆されたキャパシタ接続孔に設けるコンタクトと所定
    の形状の形成される前記蓄積電極に利用される第三の導
    電性材料層を形成する工程、 所定の形状に形成される前記アナログ容量素子の上部電
    極、ならびに、所定の形状に形成される前記蓄積電極を
    前記第三の導電性材料層を加工して形成する工程を含む
    ことを特徴とする半導体装置の製造方法。
  7. 【請求項７】 請求項４に記載のアナログ容量素子部お
    よびロジック回路混載ＤＲＡＭセル部を含む半導体装置
    の製造方法であって、 基板上に絶縁材料からなる素子分離構造を形成する工
    程、 前記ＤＲＡＭセル部ＭＯＳＦＥＴのゲート電極に利用す
    る第一の導電性材料層を形成する工程、 前記ＤＲＡＭセル部ＭＯＳＦＥＴのゲート電極を前記第
    一の導電性材料層を加工して形成する工程、 前記ＤＲＡＭセル部ＭＯＳＦＥＴのソース領域ならびに
    ドレイン領域にイオン打ち込み法により所定の不純物濃
    度分布を持つ拡散層領域を形成する工程、 前記ソース領域ならびにドレイン領域上にそれぞれソー
    ス電極ならびにドレイン電極を形成する工程、 前記ＤＲＡＭセル部ＭＯＳＦＥＴのゲート電極を被覆す
    る層間絶縁膜を形成する工程、 前記層間絶縁膜に、前記ソース電極上部に接続孔を設
    け、前記ソース電極と電気的な接続をとるコンタクト及
    びビット線、ならびに前記アナログ容量素子の下部電極
    に利用される第二の導電性材料層を形成を前記層間絶縁
    膜上に形成する工程、 所定の形状に形成する前記アナログ容量素子の下部電極
    ならびに所定の形状に形成するビット線を、前記第二の
    導電性材料層を加工して形成する工程、 前記前記アナログ容量素子の下部電極ならびにビット線
    を被覆する第二層間絶縁膜を形成する工程、 前記第二層間絶縁膜上に設ける蓄積電極とドレイン電極
    間の電気的な接続をとるコンタクトを設けるキャパシタ
    接続孔ならびに、前記アナログ容量素子の下部電極上の
    所定範囲に開口を形成する工程、 前記キャパシタ接続孔側壁を被覆する側壁絶縁膜と前記
    アナログ容量素子の容量絶縁膜に用いる絶縁性材料層を
    形成する工程、 前記絶縁性材料層上に、前記アナログ容量素子の容量絶
    縁膜形状と一致するエッチングマスクを形成する工程、 前記絶縁性材料層を垂直異方性の高いエッチング手段で
    エッチングして、前記エッチングマスクで保護される形
    状に前記アナログ容量素子の容量絶縁膜を加工するとと
    もに、前記キャパシタ接続孔底部の前記絶縁性材料層を
    除去する工程、 前記アナログ容量素子の容量絶縁膜上に所定の形状に形
    成される上部電極、ならびに、前記側壁を側壁絶縁膜で
    被覆されたキャパシタ接続孔に設けるコンタクトと所定
    の形状の形成される前記蓄積電極に利用される第三の導
    電性材料層を形成する工程、 所定の形状に形成される前記アナログ容量素子の上部電
    極、ならびに、所定の形状に形成される前記蓄積電極を
    前記第三の導電性材料層を加工して形成する工程を含む
    ことを特徴とする半導体装置の製造方法。
  8. 【請求項８】 前記容量絶縁膜には、シリコン酸化膜、
    シリコン窒化膜、あるいは、シリコン酸化膜とシリコン
    窒化膜との積層構造膜を選択することを特徴とする請求
    項１〜４のいずれかに記載の半導体装置。
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