JP3199004B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はマイクロ波回路用の
ガリウム砒素集積回路に関する。特に、高誘電率材料を
用いた大容量キャパシタと、比較的誘電率の低い低誘電
率材料を用いた小容量キャパシタとを集積化する技術に
関する。
ガリウム砒素集積回路に関する。特に、高誘電率材料を
用いた大容量キャパシタと、比較的誘電率の低い低誘電
率材料を用いた小容量キャパシタとを集積化する技術に
関する。
【０００２】
【従来の技術】マイクロ波回路用のガリウム砒素集積回
路において、従来から、ＦＥＴと、電源用や結合コンデ
ンサとして用いられる大容量キャパシタと、整合回路に
必要な小容量キャパシタとを集積することが行われてい
る。大容量キャパシタの電極間誘電体材料としては、比
誘電率が１００以上と高いＳｒＴｉＯ3 （ＳＴＯ）、Ｂ
ａＴｉＯ3 、〔Ｂａx Ｓｒ1-x 〕ＴｉＯ3 （ＢＳＴ）、
ＰｂＴｉＯ3 、〔ＰｂＺｒ〕ＴｉＯ3 （ＰＺＴ）などの
薄膜が用いられる。また、小容量キャパシタの電極間誘
電体材料としては、比誘電率が約７と比較的低いＳｉＮ
x が用いられる。
路において、従来から、ＦＥＴと、電源用や結合コンデ
ンサとして用いられる大容量キャパシタと、整合回路に
必要な小容量キャパシタとを集積することが行われてい
る。大容量キャパシタの電極間誘電体材料としては、比
誘電率が１００以上と高いＳｒＴｉＯ3 （ＳＴＯ）、Ｂ
ａＴｉＯ3 、〔Ｂａx Ｓｒ1-x 〕ＴｉＯ3 （ＢＳＴ）、
ＰｂＴｉＯ3 、〔ＰｂＺｒ〕ＴｉＯ3 （ＰＺＴ）などの
薄膜が用いられる。また、小容量キャパシタの電極間誘
電体材料としては、比誘電率が約７と比較的低いＳｉＮ
x が用いられる。
【０００３】ＦＥＴとキャパシタとを集積したものとし
ては、例えば、特開平６−１２０４２５号公報に示され
たものがある。この公報記載の技術では、ＦＥＴを先に
作り、その後に高誘電率材料を用いて大容量キャパシタ
を作っている。
ては、例えば、特開平６−１２０４２５号公報に示され
たものがある。この公報記載の技術では、ＦＥＴを先に
作り、その後に高誘電率材料を用いて大容量キャパシタ
を作っている。
【０００４】
【発明が解決しようとする課題】しかし、ＦＥＴとキャ
パシタとを別々に作るのでは、工程数が増加してしま
う。また、容量の異なるキャパシタを作るためにも、別
の工程が必要となってしまう。
パシタとを別々に作るのでは、工程数が増加してしま
う。また、容量の異なるキャパシタを作るためにも、別
の工程が必要となってしまう。
【０００５】本発明は、このような課題を解決し、少な
い工程数で容量の大きく異なるキャパシタを集積した半
導体装置およびその製造方法を提供することを目的とす
る。
い工程数で容量の大きく異なるキャパシタを集積した半
導体装置およびその製造方法を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明の第一の観点は、
小容量キャパシタの上部電極と大容量キャパシタの下部
電極とを同時に形成することを特徴とする。すなわち、
小容量キャパシタの下部電極上に低誘電率膜を形成した
後にその小容量キャパシタの上部電極と大容量キャパシ
タの下部電極とを同時に形成し、大容量キャパシタの下
部電極上に高誘電率膜および上部電極を積層する。これ
により、小容量キャパシタの上部電極と大容量キャパシ
タの下部電極とが同じ導電膜の別々の領域として形成さ
れた半導体装置が得られる。ここで、低誘電率膜は、大
容量キャパシタの下部電極上に形成された高誘電体膜よ
り誘電率が低いものであればよい。導電膜としては、金
属膜や導電性酸化膜を用いることができる。
小容量キャパシタの上部電極と大容量キャパシタの下部
電極とを同時に形成することを特徴とする。すなわち、
小容量キャパシタの下部電極上に低誘電率膜を形成した
後にその小容量キャパシタの上部電極と大容量キャパシ
タの下部電極とを同時に形成し、大容量キャパシタの下
部電極上に高誘電率膜および上部電極を積層する。これ
により、小容量キャパシタの上部電極と大容量キャパシ
タの下部電極とが同じ導電膜の別々の領域として形成さ
れた半導体装置が得られる。ここで、低誘電率膜は、大
容量キャパシタの下部電極上に形成された高誘電体膜よ
り誘電率が低いものであればよい。導電膜としては、金
属膜や導電性酸化膜を用いることができる。
【０００７】基板上に能動素子を形成し、この能動素子
の電極の形成と同時に小容量キャパシタの下部電極を形
成することが望ましい。
の電極の形成と同時に小容量キャパシタの下部電極を形
成することが望ましい。
【０００８】具体的には、能動素子の電極形成時、例え
ばゲート形成時に、基板上の一部に金属膜を残してお
き、能動素子および金属膜を層間膜で覆い、この層間膜
に金属膜の一部が露出する開口を設け、低誘電率膜、第
一の導電膜、高誘電率膜および第二の導電膜を積層し、
第二の導電膜、高誘電率膜および第一の導電膜を加工し
て大容量キャパシタを形成するとともに、金属膜の位置
に対応して第二の導電膜および高誘電率膜を取り除き、
さらに第一の導電膜を加工することにより、小容量キャ
パシタを形成する。
ばゲート形成時に、基板上の一部に金属膜を残してお
き、能動素子および金属膜を層間膜で覆い、この層間膜
に金属膜の一部が露出する開口を設け、低誘電率膜、第
一の導電膜、高誘電率膜および第二の導電膜を積層し、
第二の導電膜、高誘電率膜および第一の導電膜を加工し
て大容量キャパシタを形成するとともに、金属膜の位置
に対応して第二の導電膜および高誘電率膜を取り除き、
さらに第一の導電膜を加工することにより、小容量キャ
パシタを形成する。
【０００９】本発明の第二の観点は、小容量キャパシタ
については電極間の誘電体を高誘電率膜と低誘電率膜と
の二層構造とし、大容量キャパシタについては低誘電率
膜を除去し、下部電極と上部電極とをそれぞれ同時に形
成することを特徴とする。すなわち、小容量キャパシタ
と大容量キャパシタとのそれぞれの下部電極を形成し、
これらの下部電極上に高誘電率膜および低誘電率膜を形
成し、大容量キャパシタが形成される領域から低誘電率
膜を除去し、小容量キャパシタが形成される領域の低誘
電率膜上と、大容量キャパシタが形成される領域の高誘
電率膜上とに、それぞれ上部電極を同時に形成する。こ
れにより、小容量キャパシタと大容量キャパシタとのそ
れぞれの下部電極が同じ導電膜の別々の領域として形成
され、大容量キャパシタおよび小容量キャパシタには電
極間誘電体として同時に形成された高誘電率膜を含み、
小容量キャパシタの電極間誘電体にはさらに低誘電率膜
が設けられ、小容量キャパシタと大容量キャパシタとの
それぞれの上部電極が同じ材料の導電膜により形成され
た半導体装置が得られる。
については電極間の誘電体を高誘電率膜と低誘電率膜と
の二層構造とし、大容量キャパシタについては低誘電率
膜を除去し、下部電極と上部電極とをそれぞれ同時に形
成することを特徴とする。すなわち、小容量キャパシタ
と大容量キャパシタとのそれぞれの下部電極を形成し、
これらの下部電極上に高誘電率膜および低誘電率膜を形
成し、大容量キャパシタが形成される領域から低誘電率
膜を除去し、小容量キャパシタが形成される領域の低誘
電率膜上と、大容量キャパシタが形成される領域の高誘
電率膜上とに、それぞれ上部電極を同時に形成する。こ
れにより、小容量キャパシタと大容量キャパシタとのそ
れぞれの下部電極が同じ導電膜の別々の領域として形成
され、大容量キャパシタおよび小容量キャパシタには電
極間誘電体として同時に形成された高誘電率膜を含み、
小容量キャパシタの電極間誘電体にはさらに低誘電率膜
が設けられ、小容量キャパシタと大容量キャパシタとの
それぞれの上部電極が同じ材料の導電膜により形成され
た半導体装置が得られる。
【００１０】基板上に能動素子を形成し、この能動素子
の電極の形成と同時に小容量キャパシタおよび大容量キ
ャパシタのそれぞれの下部電極を形成することが望まし
い。
の電極の形成と同時に小容量キャパシタおよび大容量キ
ャパシタのそれぞれの下部電極を形成することが望まし
い。
【００１１】具体的には、基板上へ能動素子を形成し、
この能動素子の電極形成時に基板上の少なくとも二つの
領域に金属膜を残しておき、能動素子および金属膜を層
間膜で覆い、この層間膜の前記少なくとも二つの領域に
それぞれ金属膜の一部が露出する開口を設け、高誘電率
膜と低誘電率膜とを積層し、前記少なくとも二つの領域
のうち大容量キャパシタを形成する領域から低誘電率膜
を除去し、導電膜を形成して加工することで、前記少な
くとも二つの領域のうち低誘電率膜を除去した領域に大
容量キャパシタ、低誘電率膜を残した領域に小容量キャ
パシタを形成する。
この能動素子の電極形成時に基板上の少なくとも二つの
領域に金属膜を残しておき、能動素子および金属膜を層
間膜で覆い、この層間膜の前記少なくとも二つの領域に
それぞれ金属膜の一部が露出する開口を設け、高誘電率
膜と低誘電率膜とを積層し、前記少なくとも二つの領域
のうち大容量キャパシタを形成する領域から低誘電率膜
を除去し、導電膜を形成して加工することで、前記少な
くとも二つの領域のうち低誘電率膜を除去した領域に大
容量キャパシタ、低誘電率膜を残した領域に小容量キャ
パシタを形成する。
【００１２】
【発明の実施の形態】図１は本発明の第一の実施形態を
示す図であり、基板としてＧａＡｓ基板を用い、このＧ
ａＡｓ基板上にＦＥＴ、小容量キャパシタおよび大容量
キャパシタからなる半導体装置を製造するための各工程
における断面図を示す。
示す図であり、基板としてＧａＡｓ基板を用い、このＧ
ａＡｓ基板上にＦＥＴ、小容量キャパシタおよび大容量
キャパシタからなる半導体装置を製造するための各工程
における断面図を示す。
【００１３】この製造工程ではまず、（ａ）に示すよう
に、ＧａＡｓ基板１１上にゲート電極１２ａおよびオー
ミック電極１２ｂをもつＦＥＴ１２を形成し、そのゲー
ト電極１２ａの形成時に、ＧａＡｓ基板１１上の一部に
金属膜１３を残しておく。ＦＥＴ１２のゲート電極１２
ａおよび金属膜１３としては、Ａｕ／ＷＳｉスパッタ膜
を用いる。続いて、（ｂ）に示すように、ＦＥＴ１２お
よび金属膜１３をＳｉＯ2 層間膜１４で覆い、このＳｉ
Ｏ2 層間膜１４に金属膜１３の一部が露出する開口を設
け、低誘電率膜１５を形成する。低誘電率膜１５として
は、プラズマＣＶＤで成膜したＳｉＮx を用いる。続い
て、（ｃ）に示すように、第一の導電膜１６、高誘電率
膜１７および第二の導電膜１８を積層する。第一の導電
膜１６は下部が厚さ２０ｎｍのＴｉ、上部が厚さ７０ｎ
ｍのＰｔからなる二層構造とし、高誘電率膜１７にはＳ
ＴＯを用いる。ＴｉはＳｉＮx との密着性が高く、Ｐｔ
はＳＴＯに対する反応性が小さい。第二の導電膜１８と
しては、厚さ１００ｎｍのＰｔまたはＴｉＮ膜を用い
る。この後、（ｄ）に示すように、第二の導電膜１８、
高誘電率膜１７および第一の導電膜１６を加工して大容
量キャパシタ２０を形成するとともに、金属膜１３の位
置に対応して第二の導電膜１８および高誘電率膜１７を
取り除き、さらに第一の導電膜１６を加工することによ
り、小容量キャパシタ１９を形成する。このとき第一の
導電膜１６は、小容量キャパシタ１９に対して上部電
極、大容量キャパシタ２０に対して下部電極となる。そ
して、（ｅ）に示すように、大容量キャパシタ２０を層
間膜２１で埋め込み、その下部電極（第一の導電膜１
６）の部分と上部電極（第二の導電膜１８）の部分とに
スルーホールを形成するとともに、ＦＥＴのゲート電極
１２ａおよび小容量キャパシタ１９の下部電極（金属膜
１３）が露出するように低誘電率膜１５および層間膜に
スルーホールを形成し、配線２２を形成する。図に示し
た例では、ＦＥＴ１２のひとつの電極が小容量キャパシ
タ１９の上部電極に接続され、小容量キャパシタ１９の
下部電極が大容量キャパシタ２０の下部電極に接続さ
れ、大容量キャパシタ２０の上部電極が同じ基板上の他
の素子に接続されている。
に、ＧａＡｓ基板１１上にゲート電極１２ａおよびオー
ミック電極１２ｂをもつＦＥＴ１２を形成し、そのゲー
ト電極１２ａの形成時に、ＧａＡｓ基板１１上の一部に
金属膜１３を残しておく。ＦＥＴ１２のゲート電極１２
ａおよび金属膜１３としては、Ａｕ／ＷＳｉスパッタ膜
を用いる。続いて、（ｂ）に示すように、ＦＥＴ１２お
よび金属膜１３をＳｉＯ2 層間膜１４で覆い、このＳｉ
Ｏ2 層間膜１４に金属膜１３の一部が露出する開口を設
け、低誘電率膜１５を形成する。低誘電率膜１５として
は、プラズマＣＶＤで成膜したＳｉＮx を用いる。続い
て、（ｃ）に示すように、第一の導電膜１６、高誘電率
膜１７および第二の導電膜１８を積層する。第一の導電
膜１６は下部が厚さ２０ｎｍのＴｉ、上部が厚さ７０ｎ
ｍのＰｔからなる二層構造とし、高誘電率膜１７にはＳ
ＴＯを用いる。ＴｉはＳｉＮx との密着性が高く、Ｐｔ
はＳＴＯに対する反応性が小さい。第二の導電膜１８と
しては、厚さ１００ｎｍのＰｔまたはＴｉＮ膜を用い
る。この後、（ｄ）に示すように、第二の導電膜１８、
高誘電率膜１７および第一の導電膜１６を加工して大容
量キャパシタ２０を形成するとともに、金属膜１３の位
置に対応して第二の導電膜１８および高誘電率膜１７を
取り除き、さらに第一の導電膜１６を加工することによ
り、小容量キャパシタ１９を形成する。このとき第一の
導電膜１６は、小容量キャパシタ１９に対して上部電
極、大容量キャパシタ２０に対して下部電極となる。そ
して、（ｅ）に示すように、大容量キャパシタ２０を層
間膜２１で埋め込み、その下部電極（第一の導電膜１
６）の部分と上部電極（第二の導電膜１８）の部分とに
スルーホールを形成するとともに、ＦＥＴのゲート電極
１２ａおよび小容量キャパシタ１９の下部電極（金属膜
１３）が露出するように低誘電率膜１５および層間膜に
スルーホールを形成し、配線２２を形成する。図に示し
た例では、ＦＥＴ１２のひとつの電極が小容量キャパシ
タ１９の上部電極に接続され、小容量キャパシタ１９の
下部電極が大容量キャパシタ２０の下部電極に接続さ
れ、大容量キャパシタ２０の上部電極が同じ基板上の他
の素子に接続されている。
【００１４】図２は本発明の第二の実施形態を示す図で
あり、図１に示した（ｄ）の工程に続く別の工程例を示
す。この実施形態では、小容量キャパシタおよび大容量
キャパシタを形成した後に、（ａ）に示すように層間膜
２３で埋め込んで表面を平坦化し、その後に、各電極位
置にスルーホールを形成して配線２２を形成する。
あり、図１に示した（ｄ）の工程に続く別の工程例を示
す。この実施形態では、小容量キャパシタおよび大容量
キャパシタを形成した後に、（ａ）に示すように層間膜
２３で埋め込んで表面を平坦化し、その後に、各電極位
置にスルーホールを形成して配線２２を形成する。
【００１５】図３は本発明の第三の実施形態を示す図で
あり、ＦＥＴ、小容量キャパシタおよび大容量キャパシ
タからなる半導体装置からなる半導体装置を製造するた
めの各工程における断面図を示す。
あり、ＦＥＴ、小容量キャパシタおよび大容量キャパシ
タからなる半導体装置からなる半導体装置を製造するた
めの各工程における断面図を示す。
【００１６】この実施形態では、まず、（ａ）に示すよ
うに、基板３１上にゲート電極３２ａおよびオーミック
電極３２ｂをもつＦＥＴ３２を形成し、そのゲート電極
３２ａの形成時に基板３１上の少なくとも二つの領域に
金属膜３３を残しておき、これをそれぞれ小容量キャパ
シタおよび大容量キャパシタの下部電極とする。次に、
（ｂ）に示すように、ＦＥＴ３２および金属膜３３を層
間膜３４で覆い、この層間膜３４に金属膜３３の一部が
露出するスルーホールを設ける。続いて、（ｃ）に示す
ように、高誘電率膜３５と低誘電率膜３６とを積層し、
大容量キャパシタを形成しようとする領域の低誘電率膜
３６を、フォトレジスト３７をマスクとしてドライエッ
チングにより除去する。低誘電率膜３６を除去した後、
（ｄ）に示すように、フォトレジスト３７を取り除いて
膜厚１００ｎｍの第一の導電膜３８を形成する。そし
て、（ｅ）に示すように、小容量キャパシタおよび大容
量キャパシタを形成しようとする領域以外について、第
一の導電膜３８、低誘電率膜３６および高誘電率膜３５
を除去する。これにより、高誘電率膜３５と低誘電率膜
３６とを下部電極と上部電極とで挟んだ構造の小容量キ
ャパシタ３９と、高誘電率膜３５を下部電極と上部電極
とで挟んだ構造の大容量キャパシタ４０とが得られる。
最後に、図１（ｅ）または図２（ｂ）の工程と同様にし
て配線を施す。
うに、基板３１上にゲート電極３２ａおよびオーミック
電極３２ｂをもつＦＥＴ３２を形成し、そのゲート電極
３２ａの形成時に基板３１上の少なくとも二つの領域に
金属膜３３を残しておき、これをそれぞれ小容量キャパ
シタおよび大容量キャパシタの下部電極とする。次に、
（ｂ）に示すように、ＦＥＴ３２および金属膜３３を層
間膜３４で覆い、この層間膜３４に金属膜３３の一部が
露出するスルーホールを設ける。続いて、（ｃ）に示す
ように、高誘電率膜３５と低誘電率膜３６とを積層し、
大容量キャパシタを形成しようとする領域の低誘電率膜
３６を、フォトレジスト３７をマスクとしてドライエッ
チングにより除去する。低誘電率膜３６を除去した後、
（ｄ）に示すように、フォトレジスト３７を取り除いて
膜厚１００ｎｍの第一の導電膜３８を形成する。そし
て、（ｅ）に示すように、小容量キャパシタおよび大容
量キャパシタを形成しようとする領域以外について、第
一の導電膜３８、低誘電率膜３６および高誘電率膜３５
を除去する。これにより、高誘電率膜３５と低誘電率膜
３６とを下部電極と上部電極とで挟んだ構造の小容量キ
ャパシタ３９と、高誘電率膜３５を下部電極と上部電極
とで挟んだ構造の大容量キャパシタ４０とが得られる。
最後に、図１（ｅ）または図２（ｂ）の工程と同様にし
て配線を施す。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
容量の異なる二つのキャパシタの少なくとも一方の電極
を同時に形成するので、別々に形成する場合に比べて製
造プロセスが少なくなる。特に、下部電極と上部電極と
の双方を同時形成する場合には、従来に比べて製造プロ
セスが大きく削減される。
容量の異なる二つのキャパシタの少なくとも一方の電極
を同時に形成するので、別々に形成する場合に比べて製
造プロセスが少なくなる。特に、下部電極と上部電極と
の双方を同時形成する場合には、従来に比べて製造プロ
セスが大きく削減される。
【図１】本発明の第一の実施形態を示す図であり、各工
程における断面図。
程における断面図。
【図２】本発明の第二の実施形態を示す図であり、各工
程における断面図。
程における断面図。
【図３】本発明の第三の実施形態を示す図であり、各工
程における断面図。
程における断面図。
１１、３１ 基板 １２、３２ ＦＥＴ １２ａ、３２ａ ゲート電極 １２ｂ、３２ｂ オーミック電極 １３、３３ 金属膜 １４、３４ 層間膜 １５、３６ 低誘電率膜 １６、３８ 第一の導電膜 １７、３５ 高誘電率膜 １８ 第二の導電膜 １９、３９ 小容量キャパシタ ２０、４０ 大容量キャパシタ ２１、２３ 層間膜 ２２ 配線 ３７ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−221268（ＪＰ，Ａ) 特開 平９−102585（ＪＰ，Ａ) 特開 平８−340083（ＪＰ，Ａ) 特開 平９−289287（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822
Claims (8)
- 【請求項１】小容量キャパシタと大容量キャパシタとを
同一基板上に形成する半導体装置の製造方法において、
前記小容量キャパシタの下部電極上に低誘電率膜を形成
した後にその小容量キャパシタの上部電極と前記大容量
キャパシタの下部電極とを同時に形成し、前記大容量キ
ャパシタの下部電極上に高誘電率膜および上部電極を積
層することを特徴とする半導体装置の製造方法。 - 【請求項２】基板上に能動素子を形成し、この能動素子
の電極の形成と同時に前記小容量キャパシタの下部電極
を形成する請求項１記載の半導体装置の製造方法。 - 【請求項３】能動素子の電極形成時に基板上の一部に金
属膜を残しておき、前記能動素子および前記金属膜を層
間膜で覆い、この層間膜に前記金属膜の一部が露出する
開口を設け、低誘電率膜、第一の導電膜、高誘電率膜お
よび第二の導電膜を積層し、前記第二の導電膜、前記高
誘電率膜および前記第一の導電膜を加工して大容量キャ
パシタを形成するとともに、前記金属膜の位置に対応し
て前記第二の導電膜および前記高誘電率膜を取り除き、
さらに前記第一の導電膜を加工することにより、小容量
キャパシタを形成する請求項２記載の半導体装置の製造
方法。 - 【請求項４】小容量キャパシタと大容量キャパシタとを
同一基板上に形成する半導体装置の製造方法において、
前記小容量キャパシタと前記大容量キャパシタとのそれ
ぞれの下部電極とを形成し、これらの下部電極上に高誘
電率膜および低誘電率膜を形成し、前記大容量キャパシ
タが形成される領域から前記低誘電率膜を除去し、前記
小容量キャパシタが形成される領域の前記低誘電率膜上
と、前記大容量キャパシタが形成される領域の前記高誘
電率膜上とに、それぞれ上部電極を同時に形成すること
を特徴とする半導体装置の製造方法。 - 【請求項５】基板上に能動素子を形成し、この能動素子
の電極の形成と同時に前記小容量キャパシタおよび前記
大容量キャパシタのそれぞれの下部電極を形成する請求
項４記載の半導体装置の製造方法。 - 【請求項６】基板上へ能動素子を形成し、この能動素子
の電極形成時に前記基板上の少なくとも二つの領域に金
属膜を残しておき、前記能動素子および前記金属膜を層
間膜で覆い、この層間膜の前記少なくとも二つの領域に
それぞれ前記金属膜の一部が露出する開口を設け、高誘
電率膜と低誘電率膜とを積層し、前記少なくとも二つの
領域のうち大容量キャパシタを形成する領域から前記低
誘電率膜を除去し、導電膜を形成して加工することで、
前記少なくとも二つの領域のうち前記低誘電率膜を除去
した領域に大容量キャパシタ、前記低誘電率膜を残した
領域に小容量キャパシタを形成する請求項５記載の半導
体装置の製造方法。 - 【請求項７】小容量キャパシタと大容量キャパシタとが
同一基板上に形成された半導体装置において、前記小容
量キャパシタと前記大容量キャパシタとのそれぞれの下
部電極が同じ導電膜の別々の領域として形成され、前記
大容量キャパシタおよび前記小容量キャパシタには電極
間誘電体として同時に形成された高誘電率膜を含み、前
記小容量キャパシタの電極間誘電体にはさらに低誘電率
膜が設けられ、前記小容量キャパシタと前記大容量キャ
パシタとのそれぞれの上部電極が同じ材料の導電膜によ
り形成されたことを特徴とする半導体装置。 - 【請求項８】前記基板上に少なくともひとつの能動素子
が設けられ、前記大容量キャパシタおよび前記小容量キ
ャパシタのそれぞれの下部電極が前記少なくともひとつ
の能動素子のいずれかの電極と同時に形成された金属膜
である請求項７記載の半導体装置。
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