JP2695185B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
- Publication number
- JP2695185B2 JP2695185B2 JP63109781A JP10978188A JP2695185B2 JP 2695185 B2 JP2695185 B2 JP 2695185B2 JP 63109781 A JP63109781 A JP 63109781A JP 10978188 A JP10978188 A JP 10978188A JP 2695185 B2 JP2695185 B2 JP 2695185B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- integrated circuit
- circuit device
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 86
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 57
- 229910052710 silicon Inorganic materials 0.000 claims description 44
- 239000010703 silicon Substances 0.000 claims description 42
- 239000013078 crystal Substances 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 22
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 5
- 229910016006 MoSi Inorganic materials 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910008484 TiSi Inorganic materials 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims 2
- 229910052802 copper Inorganic materials 0.000 claims 2
- 239000010949 copper Substances 0.000 claims 2
- 230000000903 blocking effect Effects 0.000 claims 1
- 239000011229 interlayer Substances 0.000 description 32
- 239000012535 impurity Substances 0.000 description 23
- 238000005036 potential barrier Methods 0.000 description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 20
- 238000003860 storage Methods 0.000 description 18
- 229910000838 Al alloy Inorganic materials 0.000 description 17
- 238000005229 chemical vapour deposition Methods 0.000 description 14
- 239000002244 precipitate Substances 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 11
- 125000006850 spacer group Chemical group 0.000 description 10
- 239000003870 refractory metal Substances 0.000 description 9
- 108091006146 Channels Proteins 0.000 description 8
- 239000010410 layer Substances 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 7
- 238000006467 substitution reaction Methods 0.000 description 7
- 239000002131 composite material Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000001556 precipitation Methods 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 206010037660 Pyrexia Diseases 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000009545 invasion Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02595—Microstructure polycrystalline
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Local Oxidation Of Silicon (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、半導体
領域に珪素膜を介在させて配線を接続する半導体集積回
路装置に適用して有効な技術に関するものである。
領域に珪素膜を介在させて配線を接続する半導体集積回
路装置に適用して有効な技術に関するものである。
DRAM（Ｄynamic Ｒandom Ａccess Ｍemory）のメモリ
セルは、メモリセル選択用MISFETとその一方の半導体領
域に直列に接続された情報蓄積用容量素子とで構成され
ている。メモリセル選択用MISFETの他方の半導体領域に
はデータ線が接続されている。データ線はSiが添加され
たアルミニウム合金膜で形成されている。このアルミニ
ウム合金膜に添加されたSiは、主に、前記半導体領域
（単結晶珪素）とデータ線との接続によって生じる所謂
アロイスパイク現象を防止することができる。
セルは、メモリセル選択用MISFETとその一方の半導体領
域に直列に接続された情報蓄積用容量素子とで構成され
ている。メモリセル選択用MISFETの他方の半導体領域に
はデータ線が接続されている。データ線はSiが添加され
たアルミニウム合金膜で形成されている。このアルミニ
ウム合金膜に添加されたSiは、主に、前記半導体領域
（単結晶珪素）とデータ線との接続によって生じる所謂
アロイスパイク現象を防止することができる。
前記データ線の延在する方向に配置された２個のメモ
リセルは、夫々のメモリセル選択用MISFETの他方の半導
体領域を一体に構成している（共有している）。つま
り、他方の半導体領域間を絶縁分離するフィールド絶縁
膜に相当する面積をなくし、DRAMの高集積化を図ってい
る。
リセルは、夫々のメモリセル選択用MISFETの他方の半導
体領域を一体に構成している（共有している）。つま
り、他方の半導体領域間を絶縁分離するフィールド絶縁
膜に相当する面積をなくし、DRAMの高集積化を図ってい
る。
本発明者が開発中の大容量を有するDRAMは、メモリセ
ル選択用MISFETの他方の半導体領域に中間導電膜を介在
させてデータ線を接続している。中間導電膜は630〜650
［℃］程度の温度のCVD法で堆積させた多結晶珪素膜で
形成されている。この多結晶珪素膜には抵抗値を低減す
る不純物例えばＰやAsが導入されている。
ル選択用MISFETの他方の半導体領域に中間導電膜を介在
させてデータ線を接続している。中間導電膜は630〜650
［℃］程度の温度のCVD法で堆積させた多結晶珪素膜で
形成されている。この多結晶珪素膜には抵抗値を低減す
る不純物例えばＰやAsが導入されている。
中間導電膜の一端側は、メモリセル選択用MISFETのゲ
ート電極の側壁に形成されたサイドウォールスペーサに
規定された領域内に前記ゲート電極に対して自己整合で
他方の半導体領域に接続している。中間導電膜の他端側
は、ゲート電極と電気的に分離された状態において、サ
イドウォールスペーサに沿ってゲート電極の上部まで延
在させている。データ線は、中間導電膜の上層の第１層
間絶縁膜に形成された接続孔を通して中間導電膜に接続
されている。データ線の上部には第２層間絶縁膜が設け
られている。前記第１層間絶縁膜、第２層間絶縁膜の夫
々は、酸化珪素膜や窒化珪素膜等の珪素系絶縁膜で形成
されている。
ート電極の側壁に形成されたサイドウォールスペーサに
規定された領域内に前記ゲート電極に対して自己整合で
他方の半導体領域に接続している。中間導電膜の他端側
は、ゲート電極と電気的に分離された状態において、サ
イドウォールスペーサに沿ってゲート電極の上部まで延
在させている。データ線は、中間導電膜の上層の第１層
間絶縁膜に形成された接続孔を通して中間導電膜に接続
されている。データ線の上部には第２層間絶縁膜が設け
られている。前記第１層間絶縁膜、第２層間絶縁膜の夫
々は、酸化珪素膜や窒化珪素膜等の珪素系絶縁膜で形成
されている。
このように構成されるDRAMは、メモリセル選択用MISF
ETの他方の半導体領域とデータ線との間の製造工程にお
けるマスク合せずれを中間導電膜で吸収することができ
る。つまり、中間導電膜は、メモリセル選択用MISFETの
他方の半導体領域の面積を前記マスク合せずれ量に相当
する分縮小することができるので、メモリセル面積を縮
小し、DRAMの集積度を向上できる特徴がある。
ETの他方の半導体領域とデータ線との間の製造工程にお
けるマスク合せずれを中間導電膜で吸収することができ
る。つまり、中間導電膜は、メモリセル選択用MISFETの
他方の半導体領域の面積を前記マスク合せずれ量に相当
する分縮小することができるので、メモリセル面積を縮
小し、DRAMの集積度を向上できる特徴がある。
なお、前述の半導体領域に珪素膜を介在させて配線を
接続する技術については、例えばジャパン ジャーナル
オブ アプライド フィジィクス，第18巻，第35頁乃
至第42頁（Japan Journal of Applied Physics,Vol8,p3
5〜p42）に記載されている。
接続する技術については、例えばジャパン ジャーナル
オブ アプライド フィジィクス，第18巻，第35頁乃
至第42頁（Japan Journal of Applied Physics,Vol8,p3
5〜p42）に記載されている。
本発明者は、前述のDRAMの開発に先立ち、DRAMの不良
解析を行った結果、前記中間導電膜とデータ線との接続
部分の近傍であって、データ線内に経時的に珪素の析出
物が生じる事実を確認した。この珪素の析出物は、デー
タ線の断面々積を縮小して抵抗値を増大させ、或はデー
タ線が見かけ上断線するので、DRAMの電気的信頼性を著
しく低下させる。
解析を行った結果、前記中間導電膜とデータ線との接続
部分の近傍であって、データ線内に経時的に珪素の析出
物が生じる事実を確認した。この珪素の析出物は、デー
タ線の断面々積を縮小して抵抗値を増大させ、或はデー
タ線が見かけ上断線するので、DRAMの電気的信頼性を著
しく低下させる。
本発明者の検討によれば、前述の中間導電膜の結晶状
態によって珪素の析出物の発生率が変化する事実を突き
止めた。すなわち、630〜650［℃］程度の温度のCVD法
で堆積させた多結晶珪素膜で形成される中間導電膜は結
晶粒径が小さい。測定の結果、約0.1［μｍ］に達しな
い結晶粒径で中間導電膜が形成されている。このように
形成される中間導電膜は、結晶粒界のエネルギが不安定
であり、中間導電膜の珪素原子がデータ線（アルミニウ
ム膜）に溶け易い。つまり、中間導電膜の珪素原子とデ
ータ線のアルミニウム原子とが置換反応する。この置換
反応した珪素原子は、アルミニウム膜に添加された珪素
原子等を核として珪素の析出物を生成する。
態によって珪素の析出物の発生率が変化する事実を突き
止めた。すなわち、630〜650［℃］程度の温度のCVD法
で堆積させた多結晶珪素膜で形成される中間導電膜は結
晶粒径が小さい。測定の結果、約0.1［μｍ］に達しな
い結晶粒径で中間導電膜が形成されている。このように
形成される中間導電膜は、結晶粒界のエネルギが不安定
であり、中間導電膜の珪素原子がデータ線（アルミニウ
ム膜）に溶け易い。つまり、中間導電膜の珪素原子とデ
ータ線のアルミニウム原子とが置換反応する。この置換
反応した珪素原子は、アルミニウム膜に添加された珪素
原子等を核として珪素の析出物を生成する。
また、本発明者が開発中の前記DRAMのデータ線は高融
点金属膜（例えばMoSi2）、アルミニウム合金膜の夫々
を順次重ね合せた複合膜で構成されている。この複合膜
はDRAMの周辺回路において信号配線として使用され、こ
の信号配線は中間導電膜を介在させずに直接半導体領域
に接続されている。下層の高融点金属膜は、前記信号配
線と半導体領域との接続部分において、半導体領域の表
面にエピタキシャル層が成長しないようにし、両者の接
続抵抗値を低減するように構成されている。DRAMの周辺
回路は、駆動能力等の点において、メモリセル選択用MI
SFETに比べてサイズが大きいMISFETを使用している。こ
のため、中間導電膜の必要性がなく、製造上の歩留りを
向上する等の点において周辺回路には中間導電膜は使用
していない。
点金属膜（例えばMoSi2）、アルミニウム合金膜の夫々
を順次重ね合せた複合膜で構成されている。この複合膜
はDRAMの周辺回路において信号配線として使用され、こ
の信号配線は中間導電膜を介在させずに直接半導体領域
に接続されている。下層の高融点金属膜は、前記信号配
線と半導体領域との接続部分において、半導体領域の表
面にエピタキシャル層が成長しないようにし、両者の接
続抵抗値を低減するように構成されている。DRAMの周辺
回路は、駆動能力等の点において、メモリセル選択用MI
SFETに比べてサイズが大きいMISFETを使用している。こ
のため、中間導電膜の必要性がなく、製造上の歩留りを
向上する等の点において周辺回路には中間導電膜は使用
していない。
本発明者は、このような構造で構成されるDRAMにおい
て、前記データ線内の珪素の析出物の分布を検討したと
ころ、高融点金属膜と対向する部分のデータ線の上面
（表面）又は内部に珪素の析出物が生成させていたこと
を確認した。データ線の上面にはプラズマCVD法で堆積
させた酸化珪素膜（第２層間絶縁膜）が直接々触してい
る。プラズマCVD法で堆積された酸化珪素膜は未反応の
珪素原子が存在する可能性が高いので、本発明者はこの
珪素原子が前述の珪素の析出物の核になると考えてい
る。
て、前記データ線内の珪素の析出物の分布を検討したと
ころ、高融点金属膜と対向する部分のデータ線の上面
（表面）又は内部に珪素の析出物が生成させていたこと
を確認した。データ線の上面にはプラズマCVD法で堆積
させた酸化珪素膜（第２層間絶縁膜）が直接々触してい
る。プラズマCVD法で堆積された酸化珪素膜は未反応の
珪素原子が存在する可能性が高いので、本発明者はこの
珪素原子が前述の珪素の析出物の核になると考えてい
る。
本発明の目的は、半導体領域に珪素膜（中間導電膜）
を介在させて配線を接続する半導体集積回路装置におい
て、前記配線の内部に珪素の析出物が生成されることを
低減し、電気的信頼性を向上することが可能な技術を提
供することにある。
を介在させて配線を接続する半導体集積回路装置におい
て、前記配線の内部に珪素の析出物が生成されることを
低減し、電気的信頼性を向上することが可能な技術を提
供することにある。
本発明の他の目的は、製造工程数を増加することな
く、前記目的を達成することが可能な技術を提供するこ
とにある。
く、前記目的を達成することが可能な技術を提供するこ
とにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
単結晶珪素基板の主面部に形成された半導体領域と、
周囲を珪素系の絶縁膜で被覆されたアルミニウム膜若し
くはその合金膜を主体とした配線とを接続する珪素膜
が、非晶質を堆積後の熱処理によって多結晶化したもの
であり、この珪素膜に接続される前記配線の少なくとも
下面及び上面と前記絶縁膜との間に、前記絶縁膜中の珪
素原子の析出を遮蔽する遮蔽膜を設ける。
周囲を珪素系の絶縁膜で被覆されたアルミニウム膜若し
くはその合金膜を主体とした配線とを接続する珪素膜
が、非晶質を堆積後の熱処理によって多結晶化したもの
であり、この珪素膜に接続される前記配線の少なくとも
下面及び上面と前記絶縁膜との間に、前記絶縁膜中の珪
素原子の析出を遮蔽する遮蔽膜を設ける。
前記手段によれば、前記配線の上面や下面或は内部に
おいて、珪素の析出物の核となる前記絶縁膜中からの珪
素原子を低減し、前記配線内に形成される珪素の析出物
を低減することができるので、前記配線の抵抗値を低減
し或は配線の断線を防止し、半導体集積回路装置の電気
的信頼性を向上することができる。
おいて、珪素の析出物の核となる前記絶縁膜中からの珪
素原子を低減し、前記配線内に形成される珪素の析出物
を低減することができるので、前記配線の抵抗値を低減
し或は配線の断線を防止し、半導体集積回路装置の電気
的信頼性を向上することができる。
以下、本発明の構成について、プレーナ構造の情報蓄
積用容量素子を有するメモリセルで構成されるDRAM、高
抵抗素子を有するメモリセルで構成されるＳ（Ｓtati
c）RAMの夫々に本発明を適用した実施例とともに説明す
る。
積用容量素子を有するメモリセルで構成されるDRAM、高
抵抗素子を有するメモリセルで構成されるＳ（Ｓtati
c）RAMの夫々に本発明を適用した実施例とともに説明す
る。
なお、実施例を説明するための全図において、同一機
能を有するものは第一符号を付け、その繰り返しの説明
は省略する。
能を有するものは第一符号を付け、その繰り返しの説明
は省略する。
（実施例 Ｉ） 本発明の実施例ＩであるDRAMのメモリセルの構成を第
１図（要部断面図）で示す。
１図（要部断面図）で示す。
フォールデットビットライン方式（折り返しビット線
方式）を採用するDRAMのメモリセルアレイ（メモリセル
マット）内には、第１図に示すメモリセルＭが行列状に
複数配置されている。DRAMは単結晶珪素からなるp-型半
導体基板（又はウエル領域）１で構成されている。図示
していないが、DRAMの周辺回路例えばデコーダ回路等は
CMOSで構成されている。
方式）を採用するDRAMのメモリセルアレイ（メモリセル
マット）内には、第１図に示すメモリセルＭが行列状に
複数配置されている。DRAMは単結晶珪素からなるp-型半
導体基板（又はウエル領域）１で構成されている。図示
していないが、DRAMの周辺回路例えばデコーダ回路等は
CMOSで構成されている。
メモリセルＭは、フィールド絶縁膜２及びｐ型チャネ
ルストッパ領域3Aに規定された（囲まれた）領域内にお
いて、ｐ型ポテンシャルバリア領域3Bの主面に構成され
ている。
ルストッパ領域3Aに規定された（囲まれた）領域内にお
いて、ｐ型ポテンシャルバリア領域3Bの主面に構成され
ている。
フィールド絶縁膜２は半導体基板１の主面を選択的に
酸化した厚い膜厚の酸化珪素膜で形成されている。チャ
ネルストッパ領域3Aは、フィールド絶縁膜２下において
半導体基板１の主面部に形成されている。フィールド絶
縁膜２及びチャネルストッパ領域3AはメモリセルＭ間を
電気的に分離するように構成されている。
酸化した厚い膜厚の酸化珪素膜で形成されている。チャ
ネルストッパ領域3Aは、フィールド絶縁膜２下において
半導体基板１の主面部に形成されている。フィールド絶
縁膜２及びチャネルストッパ領域3AはメモリセルＭ間を
電気的に分離するように構成されている。
ポテンシャルバリア領域3BはメモリセルＭの全面下つ
まりメモリセルアレイの全面において半導体基板１の主
面部に設けられている。基本的には、ポテンシャルバリ
ア領域3Bは少なくともメモリセルＭの情報蓄積用容量素
子Ｃ下に設けられていればよい。ポテンシャルバリア領
域3Bは、主に、半導体基板１の内部にα線の入射で発生
する少数キャリアに対してポテンシャルバリアを構成す
るようになっている。つまり、ポテンシャルバリア領域
3Bは、少数キャリアが情報蓄積用容量素子Ｃの電荷蓄積
量を変化させることを防止し、メモリセルモードのソフ
トエラーの発生率を低減するように構成されている。ま
た、ポテンシャルバリア領域3Bは情報蓄積用容量素子Ｃ
の電荷蓄積量を増加するように構成されている。このポ
テンシャルバリア領域3Bは、前記チャネルストッパ領域
3Aと同一製造工程で形成されている。周辺回路例えばデ
コーダ回路を構成するMISFETの領域を規定するｐ型チャ
ネルストッパ領域は、フィールド絶縁膜２と実質的に同
一製造工程で形成され、前記チャネルストッパ領域3Aと
別の製造工程で形成される。ポテンシャルバリア領域3B
及びチャネルストッパ領域3Aは、フィールド絶縁膜２を
形成する前又は後に、ｐ型不純物をイオン打込法で導入
し、このｐ型不純物を引き伸し拡散することによって形
成することができる。
まりメモリセルアレイの全面において半導体基板１の主
面部に設けられている。基本的には、ポテンシャルバリ
ア領域3Bは少なくともメモリセルＭの情報蓄積用容量素
子Ｃ下に設けられていればよい。ポテンシャルバリア領
域3Bは、主に、半導体基板１の内部にα線の入射で発生
する少数キャリアに対してポテンシャルバリアを構成す
るようになっている。つまり、ポテンシャルバリア領域
3Bは、少数キャリアが情報蓄積用容量素子Ｃの電荷蓄積
量を変化させることを防止し、メモリセルモードのソフ
トエラーの発生率を低減するように構成されている。ま
た、ポテンシャルバリア領域3Bは情報蓄積用容量素子Ｃ
の電荷蓄積量を増加するように構成されている。このポ
テンシャルバリア領域3Bは、前記チャネルストッパ領域
3Aと同一製造工程で形成されている。周辺回路例えばデ
コーダ回路を構成するMISFETの領域を規定するｐ型チャ
ネルストッパ領域は、フィールド絶縁膜２と実質的に同
一製造工程で形成され、前記チャネルストッパ領域3Aと
別の製造工程で形成される。ポテンシャルバリア領域3B
及びチャネルストッパ領域3Aは、フィールド絶縁膜２を
形成する前又は後に、ｐ型不純物をイオン打込法で導入
し、このｐ型不純物を引き伸し拡散することによって形
成することができる。
前記メモリセルＭは、メモリセル選択用MISFETQと情
報蓄積用容量素子Ｃとの直列回路で構成されている。
報蓄積用容量素子Ｃとの直列回路で構成されている。
情報蓄積用容量素子Ｃは、一方の電極（下部電極）で
あるn+型半導体領域４、誘導体膜５、他方の電極（上部
電極）であるプレート電極６を順次積層して構成されて
いる。つまり、情報蓄積用容量素子Ｃはプレーナ構造で
構成されている。
あるn+型半導体領域４、誘導体膜５、他方の電極（上部
電極）であるプレート電極６を順次積層して構成されて
いる。つまり、情報蓄積用容量素子Ｃはプレーナ構造で
構成されている。
前記プレート電極６には電源電圧1/2VCCが印加されて
いる。電源電圧1/2VCCは例えば回路の動作電位５［Ｖ］
である電源電圧VCCと回路の接地電位０［Ｖ］である基
準電圧VSSとの中間の電位約2.5［Ｖ］である。電源電圧
1/2VCCは、半導体領域４とプレート電極６との間の電極
間の電界強度を低減することができるので、誘電体膜５
を薄膜化し、情報蓄積用容量素子Ｃの電荷蓄積量を増加
できるようになっている。プレート電極６は例えば抵抗
値を低減するｎ型不純物（As或はＰ）が導入された多結
晶珪素膜で構成されている。
いる。電源電圧1/2VCCは例えば回路の動作電位５［Ｖ］
である電源電圧VCCと回路の接地電位０［Ｖ］である基
準電圧VSSとの中間の電位約2.5［Ｖ］である。電源電圧
1/2VCCは、半導体領域４とプレート電極６との間の電極
間の電界強度を低減することができるので、誘電体膜５
を薄膜化し、情報蓄積用容量素子Ｃの電荷蓄積量を増加
できるようになっている。プレート電極６は例えば抵抗
値を低減するｎ型不純物（As或はＰ）が導入された多結
晶珪素膜で構成されている。
前記半導体領域４はメモリセル選択用MISFETQを通し
てデータ線（DL）18からの情報となる電位が印加される
ように構成されている。半導体領域４はプレート電極６
の電源電圧1/2VCCに印加した場合においても情報となる
電荷を確実に蓄積できるように構成されている。半導体
領域４は１×1016〜１×1015［atoms/cm2］程度の不純
物濃度のAs（又はＰ）をイオン打込法によって導入する
ことによって構成されている。
てデータ線（DL）18からの情報となる電位が印加される
ように構成されている。半導体領域４はプレート電極６
の電源電圧1/2VCCに印加した場合においても情報となる
電荷を確実に蓄積できるように構成されている。半導体
領域４は１×1016〜１×1015［atoms/cm2］程度の不純
物濃度のAs（又はＰ）をイオン打込法によって導入する
ことによって構成されている。
誘電体膜５は半導体領域４の表面を酸化して形成した
酸化珪素膜で形成する。また、誘電体膜５は酸化珪素膜
と窒化珪素膜とを重ね合せた複合膜で構成してもよい。
酸化珪素膜で形成する。また、誘電体膜５は酸化珪素膜
と窒化珪素膜とを重ね合せた複合膜で構成してもよい。
情報蓄積用容量素子Ｃは、基本的には前述のように半
導体領域４、誘電体膜５及びプレート電極６で構成され
ているが、半導体領域４とポテンシャルバリア領域3Bと
のpn接合容量が電荷蓄積量の増加に寄与している。
導体領域４、誘電体膜５及びプレート電極６で構成され
ているが、半導体領域４とポテンシャルバリア領域3Bと
のpn接合容量が電荷蓄積量の増加に寄与している。
前記情報蓄積用容量素子Ｃのプレート電極６の表面に
は上層の導電膜（９）と電気的に分離する層間絶縁膜７
が設けられている。
は上層の導電膜（９）と電気的に分離する層間絶縁膜７
が設けられている。
メモリセルＭのメモリセル選択用MISFETQは、ポテン
シャルバリア領域3Bの主面部に構成されている。メモリ
セル選択用MISFETQは、フィールド絶縁膜２及びチャネ
ルストッパ領域3Aで規定された領域内に構成されてい
る。メモリセル選択用MISFETQは、主に、ポテンシャル
バリア領域3B、ゲート絶縁膜８、ゲート電極９、ソース
領域及びドレイン領域である一対のｎ型半導体領域11及
び一対のn+型半導体領域13で構成されている。
シャルバリア領域3Bの主面部に構成されている。メモリ
セル選択用MISFETQは、フィールド絶縁膜２及びチャネ
ルストッパ領域3Aで規定された領域内に構成されてい
る。メモリセル選択用MISFETQは、主に、ポテンシャル
バリア領域3B、ゲート絶縁膜８、ゲート電極９、ソース
領域及びドレイン領域である一対のｎ型半導体領域11及
び一対のn+型半導体領域13で構成されている。
前記ポテンシャルバリア領域3Bはメモリセル選択用MI
SFETQのチャネル形成領域として使用されている。
SFETQのチャネル形成領域として使用されている。
ゲート絶縁膜８はポテンシャルバリア領域3Bの主面を
酸化して形成した酸化珪素膜で形成されている。
酸化して形成した酸化珪素膜で形成されている。
ゲート電極９はゲート絶縁膜８の上部に設けられてい
る。このゲート電極９は、抵抗値を低減するｎ型不純物
が導入された多結晶珪素膜上に高融点金属膜若しくは高
融点金属シリサイド膜を重ね合せた複合膜で形成されて
いる。前記層間絶縁膜７を介在させた情報蓄積用容量素
子Ｃの上部又はフィールド絶縁膜２の上部にはゲート電
極９と一体に構成されたワード線（WL）９が延在するよ
うに構成されている。また、ゲート電極９及びワード線
９は、単層の多結晶珪素膜若しくは高融点金属膜若しく
は高融点金属シリサイド膜で形成してもよい。
る。このゲート電極９は、抵抗値を低減するｎ型不純物
が導入された多結晶珪素膜上に高融点金属膜若しくは高
融点金属シリサイド膜を重ね合せた複合膜で形成されて
いる。前記層間絶縁膜７を介在させた情報蓄積用容量素
子Ｃの上部又はフィールド絶縁膜２の上部にはゲート電
極９と一体に構成されたワード線（WL）９が延在するよ
うに構成されている。また、ゲート電極９及びワード線
９は、単層の多結晶珪素膜若しくは高融点金属膜若しく
は高融点金属シリサイド膜で形成してもよい。
低不純物濃度のｎ型半導体領域11は、チャネル形成領
域側に形成されており、所謂LDD（Ｌightly Ｄoped Ｄr
ain）構造のメモリセル選択用MISFEQを構成する。半導
体領域11はゲート電極９に対して自己整合で形成されて
いる。高不純物濃度の半導体領域13は、サイドウォール
スペーサ12を介在させ、ゲート電極９に対して自己整合
で形成されている。
域側に形成されており、所謂LDD（Ｌightly Ｄoped Ｄr
ain）構造のメモリセル選択用MISFEQを構成する。半導
体領域11はゲート電極９に対して自己整合で形成されて
いる。高不純物濃度の半導体領域13は、サイドウォール
スペーサ12を介在させ、ゲート電極９に対して自己整合
で形成されている。
また、メモリセル選択用MISFETQは、情報蓄積用容量
素子Ｃに接続される一方をｎ型半導体領域11で構成し、
データ線18に接続される他端側をｎ型半導体領域11と熱
拡散法で形成した高不純物濃度のn+型半導体領域で構成
してもよい。
素子Ｃに接続される一方をｎ型半導体領域11で構成し、
データ線18に接続される他端側をｎ型半導体領域11と熱
拡散法で形成した高不純物濃度のn+型半導体領域で構成
してもよい。
このように構成されるメモリセル選択用MISFETQの他
方の半導体領域13には中間導電膜15を介在させてデータ
線（DL）18が接続されている。
方の半導体領域13には中間導電膜15を介在させてデータ
線（DL）18が接続されている。
中間導電膜15の一端側（中央部分）はゲート電極９の
側壁に形成されたサイドウォールスペーサ12で規制され
た接続孔14を通して半導体領域13に接続されている。中
間導電間15の他端側（周辺部分）はサイドウォールスペ
ーサ12に沿ってゲート電極９の上部に引き出されてい
る。中間導電膜15とゲート電極９とは層間絶前膜10を介
在させて電気的に分離されている。
側壁に形成されたサイドウォールスペーサ12で規制され
た接続孔14を通して半導体領域13に接続されている。中
間導電間15の他端側（周辺部分）はサイドウォールスペ
ーサ12に沿ってゲート電極９の上部に引き出されてい
る。中間導電膜15とゲート電極９とは層間絶前膜10を介
在させて電気的に分離されている。
中間導電膜15は、例えばCVD法で堆積させた多結晶珪
素膜で形成され、1500〜2500［Å］程度の膜厚で形成さ
れている。この多結晶珪素膜には、抵抗値を低減するｎ
型不純物が過飽和状態例えば1020［atoms/cm3］程度以
上の高不純物濃度のＰが導入されている。前記メモリセ
ル選択用MISFETQのゲート電極９の下層の多結晶珪素膜
にもｎ型不純物が導入されているが、中間導電膜15は前
記ゲート電極９に比べて半導体領域13のpn接合を浅くす
るために若干低い不純物濃度で構成されている。
素膜で形成され、1500〜2500［Å］程度の膜厚で形成さ
れている。この多結晶珪素膜には、抵抗値を低減するｎ
型不純物が過飽和状態例えば1020［atoms/cm3］程度以
上の高不純物濃度のＰが導入されている。前記メモリセ
ル選択用MISFETQのゲート電極９の下層の多結晶珪素膜
にもｎ型不純物が導入されているが、中間導電膜15は前
記ゲート電極９に比べて半導体領域13のpn接合を浅くす
るために若干低い不純物濃度で構成されている。
中間導電膜15である多結晶珪素膜の結晶粒径は、0.1
〜0.2［μｍ］程度以上の寸法（平均部分の結晶粒径で
あり、段差部分の結晶粒径はそれよりも小さい）で構成
されており、従来のCVD法で堆積させた多結晶珪素膜の
結晶粒径に比べて大きく構成されている。第２図（置換
反応の結晶粒径依存性を示す図）に示すように、中間導
電膜15とデータ線18との接続部分の近傍であって、デー
タ線18内に珪素の析出物が生成される率は、中間導電膜
15の多結晶珪素膜の結晶粒径に依存する。第２図に示す
横軸は平坦部分における多結晶珪素膜の結晶粒径［μ
ｍ］である。縦軸は母数40個中の反応個数から計算した
置換反応の発生率［％］である。第２図に示すように、
中間導電膜15の結晶粒径が0.1〜0.2［μｍ］程度を越え
ると置換反応の発生率が急激に低下する。また、中間導
電間15の結晶粒径が0.3［μｍ］程度を越えると置換反
応の発生率が略０［％］になる。したがって、前述のよ
うに、中間導電膜15はそれを構成する多結晶珪素膜の結
晶粒径を0.1〜0.2［μｍ］程度以上にする。このような
大きな結晶粒径は、後に製造方法において詳述するが、
630〜650［℃］程度の温度のCVD法で形成することが非
常に難しい。
〜0.2［μｍ］程度以上の寸法（平均部分の結晶粒径で
あり、段差部分の結晶粒径はそれよりも小さい）で構成
されており、従来のCVD法で堆積させた多結晶珪素膜の
結晶粒径に比べて大きく構成されている。第２図（置換
反応の結晶粒径依存性を示す図）に示すように、中間導
電膜15とデータ線18との接続部分の近傍であって、デー
タ線18内に珪素の析出物が生成される率は、中間導電膜
15の多結晶珪素膜の結晶粒径に依存する。第２図に示す
横軸は平坦部分における多結晶珪素膜の結晶粒径［μ
ｍ］である。縦軸は母数40個中の反応個数から計算した
置換反応の発生率［％］である。第２図に示すように、
中間導電膜15の結晶粒径が0.1〜0.2［μｍ］程度を越え
ると置換反応の発生率が急激に低下する。また、中間導
電間15の結晶粒径が0.3［μｍ］程度を越えると置換反
応の発生率が略０［％］になる。したがって、前述のよ
うに、中間導電膜15はそれを構成する多結晶珪素膜の結
晶粒径を0.1〜0.2［μｍ］程度以上にする。このような
大きな結晶粒径は、後に製造方法において詳述するが、
630〜650［℃］程度の温度のCVD法で形成することが非
常に難しい。
前記中間導電膜15の表面には、層間絶縁膜16に形成さ
れた接続孔17を通してデータ線（DL）18が接続されてい
る。データ線18は半導体領域13に対して製造工程におけ
るマスク合せずれを生じるが、中間導電間15の中央部分
が半導体領域13に自己整合で接続されているので、この
中間導電膜15を介在させることによって実質的にデータ
線18と半導体領域13とをゲート電極９間の狭い領域にお
いて自己整合で接続することができる。
れた接続孔17を通してデータ線（DL）18が接続されてい
る。データ線18は半導体領域13に対して製造工程におけ
るマスク合せずれを生じるが、中間導電間15の中央部分
が半導体領域13に自己整合で接続されているので、この
中間導電膜15を介在させることによって実質的にデータ
線18と半導体領域13とをゲート電極９間の狭い領域にお
いて自己整合で接続することができる。
データ線18は、第１図に示すように、遮蔽膜18A、ア
ルミニウム合金膜18B、遮蔽膜18Cの夫々を順次重ね合せ
た複合膜で構成されている。つまり、データ線18のアル
ミニウム合金膜18Bの下面は遮蔽膜18Aを介在させて層間
絶縁膜16に接触し、アルミニウム合金膜18Bの上面は遮
蔽膜18Cを介在させて層間絶縁膜19に接触するように構
成されている。
ルミニウム合金膜18B、遮蔽膜18Cの夫々を順次重ね合せ
た複合膜で構成されている。つまり、データ線18のアル
ミニウム合金膜18Bの下面は遮蔽膜18Aを介在させて層間
絶縁膜16に接触し、アルミニウム合金膜18Bの上面は遮
蔽膜18Cを介在させて層間絶縁膜19に接触するように構
成されている。
アルミニウム合金膜18Bは、例えばアルミニウムか、S
i又は及びCuを添加したアルミニウム合金膜、つまりア
ルミニウムを主体として構成されている。本実施例のア
ルミニウム合金膜18Bは例えば5000［Å］程度の膜厚のA
l−0.5重量％Cu−1.5重量％Siで形成されている。
i又は及びCuを添加したアルミニウム合金膜、つまりア
ルミニウムを主体として構成されている。本実施例のア
ルミニウム合金膜18Bは例えば5000［Å］程度の膜厚のA
l−0.5重量％Cu−1.5重量％Siで形成されている。
遮蔽膜18A、遮蔽膜18Cの夫々は、例えば高融点金属膜
（MoSi2）で形成され、少なくとも150〜600［Å］程度
の膜厚で形成されている。遮蔽膜18A、遮蔽膜18Cの夫々
は、珪素系絶縁膜で形成された層間絶縁膜16、19の未反
応の珪素原子がアルミニウム合金膜18Bの下面、上面或
は内部へ侵入することを遮蔽するように構成されてい
る。すなわち、遮蔽膜18A、遮蔽膜18Cの夫々は、データ
線18内に生成される珪素の析出物の核となる珪素原子の
侵入を防止するように構成されている。高融点金属膜で
形成されるこれらの遮蔽膜18A及び遮蔽膜18Cは600
［Å］程度以上の厚い膜厚で形成してもよい。この場
合、下面側の遮蔽膜18Aはバリアメタル膜として作用す
る。つまり、データ線18と同一導電膜で形成される信号
配線は周辺回路のMISFETのソース領域及びドレイン領域
に直接々続されるので、下面側の遮蔽膜18Aはこの接続
部分にエピタキシャル層が成長することを防止して接続
部分のオーミック特性を向上できるように構成されてい
る。また、下面側の遮蔽膜18Aの膜厚が厚すぎると、デ
ータ線18と中間導電膜15との接続部分において接続抵抗
値（コンタクト抵抗値）が増加するので、下面側の遮蔽
膜18Aは適度な膜厚に設定する必要がある。なお、遮蔽
膜18A、遮蔽膜18Cの夫々は前記以外にTiSi2,TiN,TiO,WN
等の導電性バリアメタルとして使用される金属膜で構成
することができる。
（MoSi2）で形成され、少なくとも150〜600［Å］程度
の膜厚で形成されている。遮蔽膜18A、遮蔽膜18Cの夫々
は、珪素系絶縁膜で形成された層間絶縁膜16、19の未反
応の珪素原子がアルミニウム合金膜18Bの下面、上面或
は内部へ侵入することを遮蔽するように構成されてい
る。すなわち、遮蔽膜18A、遮蔽膜18Cの夫々は、データ
線18内に生成される珪素の析出物の核となる珪素原子の
侵入を防止するように構成されている。高融点金属膜で
形成されるこれらの遮蔽膜18A及び遮蔽膜18Cは600
［Å］程度以上の厚い膜厚で形成してもよい。この場
合、下面側の遮蔽膜18Aはバリアメタル膜として作用す
る。つまり、データ線18と同一導電膜で形成される信号
配線は周辺回路のMISFETのソース領域及びドレイン領域
に直接々続されるので、下面側の遮蔽膜18Aはこの接続
部分にエピタキシャル層が成長することを防止して接続
部分のオーミック特性を向上できるように構成されてい
る。また、下面側の遮蔽膜18Aの膜厚が厚すぎると、デ
ータ線18と中間導電膜15との接続部分において接続抵抗
値（コンタクト抵抗値）が増加するので、下面側の遮蔽
膜18Aは適度な膜厚に設定する必要がある。なお、遮蔽
膜18A、遮蔽膜18Cの夫々は前記以外にTiSi2,TiN,TiO,WN
等の導電性バリアメタルとして使用される金属膜で構成
することができる。
データ線18の上部には層間絶縁膜19を介在させてシャ
ント用ワード線（WL）20が設けられている。図示しない
が、シャント用ワード線20は、所定領域においてワード
線９と接続され、その抵抗値を低減するように構成され
ている。シャント用ワード線20は例えばデータ線18と同
様にアルミニウムを主体として構成されている。
ント用ワード線（WL）20が設けられている。図示しない
が、シャント用ワード線20は、所定領域においてワード
線９と接続され、その抵抗値を低減するように構成され
ている。シャント用ワード線20は例えばデータ線18と同
様にアルミニウムを主体として構成されている。
前記層間絶縁膜16は例えばCVD法で堆積させたBPSG膜
で形成する。層間絶縁膜19は例えばプラズマCVD法やス
パッタ法で堆積させた酸化珪素膜（又は窒化珪素膜）で
形成する。
で形成する。層間絶縁膜19は例えばプラズマCVD法やス
パッタ法で堆積させた酸化珪素膜（又は窒化珪素膜）で
形成する。
このように、半導体領域13に中間導電膜（珪素膜）15
を介在させて珪素系絶縁膜（16及び19）で被覆されたデ
ータ線18を接続するDRAMにおいて、前記データ線18の少
なくとも下面及び上面に前記絶縁膜と珪素原子を遮蔽す
る遮蔽膜18A及び18Cを構成することにより、前記データ
線18の上面や下面或は内部において、珪素の析出物の核
となる前記絶縁膜中の珪素原子を低減し、前記データ線
18内に形成される珪素の析出物を低減することができる
ので、前記データ線18の抵抗値を低減し或はデータ線18
の断線を防止し、DRAMの電気的信頼性を向上することが
できる。
を介在させて珪素系絶縁膜（16及び19）で被覆されたデ
ータ線18を接続するDRAMにおいて、前記データ線18の少
なくとも下面及び上面に前記絶縁膜と珪素原子を遮蔽す
る遮蔽膜18A及び18Cを構成することにより、前記データ
線18の上面や下面或は内部において、珪素の析出物の核
となる前記絶縁膜中の珪素原子を低減し、前記データ線
18内に形成される珪素の析出物を低減することができる
ので、前記データ線18の抵抗値を低減し或はデータ線18
の断線を防止し、DRAMの電気的信頼性を向上することが
できる。
また、データ線18は、アルミニウム合金膜18Bの下面
及び上面に設けた遮蔽膜18A及び18Cに加えて、若干製造
工程数は増加するが、アルミニウム合金膜18Bの側壁に
も遮蔽膜を設け、より珪素原子の侵入を防止してもよ
い。このアルミニウム合金膜18Bの側壁の遮蔽膜は、ア
ルミニウム合金膜18B上を含む基板全面に遮蔽膜を堆積
し、この遮蔽膜にRIE等の異方性エッチングを施すこと
によって形成することができる。また、アルミニウム合
金膜18Bの側壁の遮蔽膜はメッキ法等で形成してもよ
い。
及び上面に設けた遮蔽膜18A及び18Cに加えて、若干製造
工程数は増加するが、アルミニウム合金膜18Bの側壁に
も遮蔽膜を設け、より珪素原子の侵入を防止してもよ
い。このアルミニウム合金膜18Bの側壁の遮蔽膜は、ア
ルミニウム合金膜18B上を含む基板全面に遮蔽膜を堆積
し、この遮蔽膜にRIE等の異方性エッチングを施すこと
によって形成することができる。また、アルミニウム合
金膜18Bの側壁の遮蔽膜はメッキ法等で形成してもよ
い。
次に、前記DRAMの製造方法について、第３図乃至第10
図（各製造工程毎に示す要部断面図）を用いて簡単に説
明する。
図（各製造工程毎に示す要部断面図）を用いて簡単に説
明する。
まず、単結晶珪素基板からなるp-型半導体基板１を用
意する。
意する。
次に、メモリセルＭの形成領域間において、半導体基
板１の主面上にフィールド絶縁膜２を形成する。
板１の主面上にフィールド絶縁膜２を形成する。
次に、第３図に示すように、メモリセルＭの形成領域
において半導体基板１の主面部にｐ型ポテンシャルバリ
ア領域3Bを形成すると共に、メモリセルＭの形成領域間
の半導体基板１の主面部にｐ型チャネルストッパ領域3A
を形成する。
において半導体基板１の主面部にｐ型ポテンシャルバリ
ア領域3Bを形成すると共に、メモリセルＭの形成領域間
の半導体基板１の主面部にｐ型チャネルストッパ領域3A
を形成する。
次に、メモリセルＭの情報蓄積用容量素子Ｃの形成領
域において、ｐ型ポテンシャルバリア領域3Bの主面部に
n+型半導体領域４を形成する。この半導体領域４は下部
電極として使用される。
域において、ｐ型ポテンシャルバリア領域3Bの主面部に
n+型半導体領域４を形成する。この半導体領域４は下部
電極として使用される。
次に、少なくとも前記半導体領域４の主面上に誘電体
膜５を形成する。
膜５を形成する。
次に、第４図に示すように、メモリセル選択用MISFET
Qの形成領域以外の領域において、誘電体間４上及びフ
ィールド絶縁膜２上にプレート電極６を形成する。この
プレート電極６は上部電極として使用される。プレート
電極６は製造工程における第１層目ゲート配線形成工程
によって形成されている。このプレート電極６を形成す
ることによって、情報蓄積用容量素子Ｃが完成する。
Qの形成領域以外の領域において、誘電体間４上及びフ
ィールド絶縁膜２上にプレート電極６を形成する。この
プレート電極６は上部電極として使用される。プレート
電極６は製造工程における第１層目ゲート配線形成工程
によって形成されている。このプレート電極６を形成す
ることによって、情報蓄積用容量素子Ｃが完成する。
次に、プレート電極６の表面上に層間絶縁膜７を形成
すると共に、メモリセル選択用MISFETQの形成領域にお
いてポテンシャルバリア領域3Aの主面上にゲート絶縁膜
８を形成する。層間絶縁膜７はプレート電極（多結晶珪
素膜）６の表面に熱酸化を施して形成した酸化珪素膜で
形成する。ゲート絶縁膜８はポテンシャルバリア領域3B
の主面に熱酸化を施して形成した酸化珪素膜で形成す
る。
すると共に、メモリセル選択用MISFETQの形成領域にお
いてポテンシャルバリア領域3Aの主面上にゲート絶縁膜
８を形成する。層間絶縁膜７はプレート電極（多結晶珪
素膜）６の表面に熱酸化を施して形成した酸化珪素膜で
形成する。ゲート絶縁膜８はポテンシャルバリア領域3B
の主面に熱酸化を施して形成した酸化珪素膜で形成す
る。
次に、メモリセル選択用MISFETQの形成領域において
ゲート絶縁膜８の主面上にゲート電極９及び層間絶縁膜
10を形成すると共に、層間絶縁膜７上及びフィールド絶
縁膜２上にワード線９及び層間絶縁膜10を形成する。ゲ
ート電極９、ワード線９の夫々は、多結晶珪素膜9A上に
高融点金属シリサイド膜9Bを積層した複合膜で形成され
る。このゲート電極９及びその上部の層間絶縁膜10はRI
E等の異方性エッチングによって重ね切りすることによ
って形成されている。ゲート電極９及びワード線９は製
造工程における第２層目ゲート配線形成工程によって形
成される。
ゲート絶縁膜８の主面上にゲート電極９及び層間絶縁膜
10を形成すると共に、層間絶縁膜７上及びフィールド絶
縁膜２上にワード線９及び層間絶縁膜10を形成する。ゲ
ート電極９、ワード線９の夫々は、多結晶珪素膜9A上に
高融点金属シリサイド膜9Bを積層した複合膜で形成され
る。このゲート電極９及びその上部の層間絶縁膜10はRI
E等の異方性エッチングによって重ね切りすることによ
って形成されている。ゲート電極９及びワード線９は製
造工程における第２層目ゲート配線形成工程によって形
成される。
次に、第５図に示すように、メモリセル選択用MISFET
Qの形成領域において、ポテンシャルバリア領域3Bの主
面部にｎ型不純物11nを導入する。ｎ型不純物11nは、例
えばＰを用い、主にゲート電極９をマスクとしたイオン
打込法によって導入される。
Qの形成領域において、ポテンシャルバリア領域3Bの主
面部にｎ型不純物11nを導入する。ｎ型不純物11nは、例
えばＰを用い、主にゲート電極９をマスクとしたイオン
打込法によって導入される。
次に、前記ゲート電極９、ワード線９の夫々の側壁に
サイドウォールスペーサ12を形成する。サイドウォール
スペーサ12は、CVD法で堆積させた酸化珪素膜にRIE等の
異方性エッチングを施すことによって形成することがで
きる。
サイドウォールスペーサ12を形成する。サイドウォール
スペーサ12は、CVD法で堆積させた酸化珪素膜にRIE等の
異方性エッチングを施すことによって形成することがで
きる。
次に、第６図に示すように、メモリセル選択用MISFET
Qの形成領域において、ポテンシャルバリア領域3Bの主
面部にｎ型不純物13nを導入する。ｎ型不純物13nは、例
えばAsを用い、主にサイドウォールスペーサ12をマスク
としたイオン打込法によって導入される。
Qの形成領域において、ポテンシャルバリア領域3Bの主
面部にｎ型不純物13nを導入する。ｎ型不純物13nは、例
えばAsを用い、主にサイドウォールスペーサ12をマスク
としたイオン打込法によって導入される。
次に、メモリセル選択用MISFETQの他方の半導体領域
（データ線18に接続される側）の形成領域において接続
孔14を形成する。接続孔14は、エッチングマスク（例え
ばフォトレジスト膜）及びサイドウォールスペーサ12を
マスクとして、ポテンシャルバリア領域3B上の絶縁膜を
除去することによって形成することができる。
（データ線18に接続される側）の形成領域において接続
孔14を形成する。接続孔14は、エッチングマスク（例え
ばフォトレジスト膜）及びサイドウォールスペーサ12を
マスクとして、ポテンシャルバリア領域3B上の絶縁膜を
除去することによって形成することができる。
次に、接続孔14を通してポテンシャルバリア領域3Bの
表面と接触するように、層間絶縁膜10上を含む基板全面
に非晶質珪素膜15Aを堆積する。非晶質珪素膜15Aは、CV
D法によって堆積し、前述のように1500〜2500［Å］程
度の膜厚で形成する。単結晶珪素の表面に堆積される珪
素膜の結晶状態はCVD法で使用する温度で変化する。625
〜900［℃］の温度を使用するCVD法は多結晶の珪素膜を
堆積する。900［℃］以上の温度を使用するCVD法は単結
晶の珪素膜を堆積する（エピタキシャル成長させる）。
580〜625［℃］の温度を使用するCVD法は多結晶と非晶
質とが混在した珪素膜を堆積する。通常、この範囲の温
度は、結晶状態が不安定なので使用されない。580
［℃］以下の温度を使用するCVD法は非晶質の珪素膜を
堆積する。したがって、前記非晶質珪素膜15Aは、若干
の温度マージンを考慮して、600［℃］以下の温度のCVD
法で堆積させている。この非晶質珪素膜15Aは、製造工
程における第３層目ゲート配線形成工程によって形成さ
れる。
表面と接触するように、層間絶縁膜10上を含む基板全面
に非晶質珪素膜15Aを堆積する。非晶質珪素膜15Aは、CV
D法によって堆積し、前述のように1500〜2500［Å］程
度の膜厚で形成する。単結晶珪素の表面に堆積される珪
素膜の結晶状態はCVD法で使用する温度で変化する。625
〜900［℃］の温度を使用するCVD法は多結晶の珪素膜を
堆積する。900［℃］以上の温度を使用するCVD法は単結
晶の珪素膜を堆積する（エピタキシャル成長させる）。
580〜625［℃］の温度を使用するCVD法は多結晶と非晶
質とが混在した珪素膜を堆積する。通常、この範囲の温
度は、結晶状態が不安定なので使用されない。580
［℃］以下の温度を使用するCVD法は非晶質の珪素膜を
堆積する。したがって、前記非晶質珪素膜15Aは、若干
の温度マージンを考慮して、600［℃］以下の温度のCVD
法で堆積させている。この非晶質珪素膜15Aは、製造工
程における第３層目ゲート配線形成工程によって形成さ
れる。
次に、前記非晶質珪素膜15Aに低抵抗処理を施す。こ
の低抵抗化処理は、非晶質珪素膜15Aにｎ型不純物（Ｐ
又はAs）をイオン打込法或は固相拡散法（熱拡散法）で
導入し、このｎ型不純物に870〜880［℃］程度の温度で
約10［分］の熱処理を施し活性化することによって行わ
れている。
の低抵抗化処理は、非晶質珪素膜15Aにｎ型不純物（Ｐ
又はAs）をイオン打込法或は固相拡散法（熱拡散法）で
導入し、このｎ型不純物に870〜880［℃］程度の温度で
約10［分］の熱処理を施し活性化することによって行わ
れている。
次に、前記非晶質珪素膜15Aにパターンニングを施
し、前記低抵抗処理によって若干非晶質から多結晶に変
化させた中間導電膜15を形成する。
し、前記低抵抗処理によって若干非晶質から多結晶に変
化させた中間導電膜15を形成する。
次に、第８図に示すように、基板全面に熱処理（アニ
ール処理）を施し、前記導入されたｎ型不純物11nに引
き伸し拡散を施してｎ型半導体領域11、ｎ型不純物13n
に引き伸し拡散を施してn+型半導体領域13を夫々形成す
る。この熱処理は950［℃］程度の温度で約30［分］行
う。この半導体領域11及び13を形成することによって、
メモリセル選択用MISFETQが完成する。また、前記中間
導電膜15の多結晶化はさらに進み、結晶粒径は大きくな
る。
ール処理）を施し、前記導入されたｎ型不純物11nに引
き伸し拡散を施してｎ型半導体領域11、ｎ型不純物13n
に引き伸し拡散を施してn+型半導体領域13を夫々形成す
る。この熱処理は950［℃］程度の温度で約30［分］行
う。この半導体領域11及び13を形成することによって、
メモリセル選択用MISFETQが完成する。また、前記中間
導電膜15の多結晶化はさらに進み、結晶粒径は大きくな
る。
次に、中間導電膜15上を含む基板全面に層間絶縁膜16
を形成する。層間絶縁膜16は例えばCVD法で堆積させたB
PSG膜で形成する。
を形成する。層間絶縁膜16は例えばCVD法で堆積させたB
PSG膜で形成する。
次に、中間導電膜15上において、前記層間絶縁膜15を
除去し、接続孔17を形成する。
除去し、接続孔17を形成する。
次に、前記層間絶縁膜16にグラスフローを施し、層間
絶縁間16の表面を平坦化する。このグラスフローは例え
ば950［℃］程度の温度で約30［分］行う。グラスフロ
ーは前記中間導電膜15の結晶粒径をさらに大きくしてい
る。
絶縁間16の表面を平坦化する。このグラスフローは例え
ば950［℃］程度の温度で約30［分］行う。グラスフロ
ーは前記中間導電膜15の結晶粒径をさらに大きくしてい
る。
次に、第10図に示すように、前記接続孔17を通して中
間導電膜15の表面に接触するように、層間絶縁膜16上に
データ線18を形成する。データ線18は、スパッタ法で遮
蔽膜18A、アルミニウム合金膜18B、遮蔽膜18Cの夫々を
順次積層し、これらの層にパターンニング（重ね切り）
を施すことによって形成することができる。
間導電膜15の表面に接触するように、層間絶縁膜16上に
データ線18を形成する。データ線18は、スパッタ法で遮
蔽膜18A、アルミニウム合金膜18B、遮蔽膜18Cの夫々を
順次積層し、これらの層にパターンニング（重ね切り）
を施すことによって形成することができる。
前記中間導電膜15は、非晶質珪素膜15Aの堆積後から
データ線18を形成する前までに、低抵抗化処理、引き伸
し拡散、グラスフロー等の熱処理工程を利用して多結晶
化がなされ、その結晶粒径を大きくしている。つまり、
中間導電間15の多結晶化及び結晶粒径の大型化のための
製造工程は他の工程を利用することができるので、前記
製造工程に相当する分、DRAMの製造工程数が低減でき
る。
データ線18を形成する前までに、低抵抗化処理、引き伸
し拡散、グラスフロー等の熱処理工程を利用して多結晶
化がなされ、その結晶粒径を大きくしている。つまり、
中間導電間15の多結晶化及び結晶粒径の大型化のための
製造工程は他の工程を利用することができるので、前記
製造工程に相当する分、DRAMの製造工程数が低減でき
る。
このように、半導体領域13に中間導電膜（珪素膜）15
を介在させてデータ線18を接続するDRAMにおいて、前記
非晶質珪素間15Aを堆積し、これに熱処理を施して多結
晶の中間導電膜15を形成することにより、前記中間導電
膜15の結晶粒径を0.1〜0.2［μｍ］以上に大きくするこ
とができる。この結晶粒系の大きな中間導電膜15は、結
晶粒界エネルギを安定にすることができるので、前記中
間導電膜15の珪素原子がデータ線18内に溶けにくくな
り、前記データ線18内に珪素が析出することを低減する
ことができる。この結果、前記中間導電膜15とデータ線
18との接続部分の近傍であって、前記データ線18内に生
成される珪素の析出物を低減することができるので、前
記データ線18の抵抗値を低減し或はデータ線18の断線を
防止し、DRAMの電気的信頼性を向上することができる。
を介在させてデータ線18を接続するDRAMにおいて、前記
非晶質珪素間15Aを堆積し、これに熱処理を施して多結
晶の中間導電膜15を形成することにより、前記中間導電
膜15の結晶粒径を0.1〜0.2［μｍ］以上に大きくするこ
とができる。この結晶粒系の大きな中間導電膜15は、結
晶粒界エネルギを安定にすることができるので、前記中
間導電膜15の珪素原子がデータ線18内に溶けにくくな
り、前記データ線18内に珪素が析出することを低減する
ことができる。この結果、前記中間導電膜15とデータ線
18との接続部分の近傍であって、前記データ線18内に生
成される珪素の析出物を低減することができるので、前
記データ線18の抵抗値を低減し或はデータ線18の断線を
防止し、DRAMの電気的信頼性を向上することができる。
また、前記中間導電膜15を600［℃］以下のCVD法で堆
積した後に熱処理を施して多結晶化することにより、前
述の効果と同様の効果を得ることができる。
積した後に熱処理を施して多結晶化することにより、前
述の効果と同様の効果を得ることができる。
また、半導体領域13に中間導電膜15を介在させて珪素
系絶縁膜（16及び19）で被覆されたデータ線18を接続す
るDRAMにおいて、非晶質珪素膜15Aを堆積してこれに熱
処理を施して多結晶の中間導電膜15を構成し、前記デー
タ線18の少なくとも下面及び上面に前記絶縁膜の珪素原
子を遮蔽する遮蔽膜18A及び18Cを構成することにより、
より一層DRAMの電気的信頼性を向上することができる。
系絶縁膜（16及び19）で被覆されたデータ線18を接続す
るDRAMにおいて、非晶質珪素膜15Aを堆積してこれに熱
処理を施して多結晶の中間導電膜15を構成し、前記デー
タ線18の少なくとも下面及び上面に前記絶縁膜の珪素原
子を遮蔽する遮蔽膜18A及び18Cを構成することにより、
より一層DRAMの電気的信頼性を向上することができる。
前記第10図に示すデータ線18を形成する工程の後に、
データ線18上を含む基板全面に層間絶縁膜19を形成す
る。層間絶縁間19は例えばプラズマCVD法やスパッタ法
で堆積させた酸化珪素膜で形成する。
データ線18上を含む基板全面に層間絶縁膜19を形成す
る。層間絶縁間19は例えばプラズマCVD法やスパッタ法
で堆積させた酸化珪素膜で形成する。
次に、前記第１図に示すように、層間絶縁膜19上にシ
ャント用ワード線20を形成する。シャント用ワード線20
上には図示しないがパッシベーション膜が形成される。
ャント用ワード線20を形成する。シャント用ワード線20
上には図示しないがパッシベーション膜が形成される。
これら一連の製造工程を施すことによって、本実施例
ＩのDRAMは完成する。
ＩのDRAMは完成する。
（実施例 II） 本実施例は、SRAMの高抵抗負荷型メモリセルに本発明
を適用した、本発明の第２実施例である。
を適用した、本発明の第２実施例である。
本発明の実施例IIであるSRAMの高抵抗負荷型メモリセ
ルの構成を第11図（要部断面図）で示す。
ルの構成を第11図（要部断面図）で示す。
高抵抗負荷型メモリセルは、フリップフロップ回路
（情報蓄積部）とその一対の入出力端子に夫々接続され
た転送用MISFETQとで構成されている。フリップフロッ
プ回路は２個の駆動用MISFETと２個の高抵抗素子Ｒとで
構成されている。
（情報蓄積部）とその一対の入出力端子に夫々接続され
た転送用MISFETQとで構成されている。フリップフロッ
プ回路は２個の駆動用MISFETと２個の高抵抗素子Ｒとで
構成されている。
第11図には、高抵抗負荷型メモリセルの転送用MISFET
Qと高抵抗素子Ｒとを示している。
Qと高抵抗素子Ｒとを示している。
転送用MISFETQは前記実施例Ｉのメモリセル選択用MIS
FETQと実質的に同一構造で構成されている。転送用MISF
ETQの一方の半導体領域13は中間導電膜15を介在させて
データ線18に接続されている。転送用MISFETQの他方の
半導体領域13は導電膜15Bを介在させて高抵抗素子Ｒに
接続されている。
FETQと実質的に同一構造で構成されている。転送用MISF
ETQの一方の半導体領域13は中間導電膜15を介在させて
データ線18に接続されている。転送用MISFETQの他方の
半導体領域13は導電膜15Bを介在させて高抵抗素子Ｒに
接続されている。
導電膜15Bは、中間導電膜15と同様に、非晶質珪素膜1
5Aに低抵抗化処理を施し、多結晶化することによって形
成されている。つまり、導電膜15Bは中間導電膜15と同
一製造工程によって形成されている。
5Aに低抵抗化処理を施し、多結晶化することによって形
成されている。つまり、導電膜15Bは中間導電膜15と同
一製造工程によって形成されている。
高抵抗素子は、非晶質珪素間15Aを用い、これに低抵
抗化処理を施さない（熱処理は施すがｎ型不純物は導入
しない）多結晶珪素膜15Cで形成されている。つまり、
高抵抗素子Ｒは、低抵抗化処理の際に、非晶質珪素間15
B上に耐不純物導入マスクを形成することによって形成
することができる。すなわち、高抵抗素子Ｒ（及び導電
膜15B）は、中間導電膜15と同一の非晶質珪素膜15Aで形
成されている。
抗化処理を施さない（熱処理は施すがｎ型不純物は導入
しない）多結晶珪素膜15Cで形成されている。つまり、
高抵抗素子Ｒは、低抵抗化処理の際に、非晶質珪素間15
B上に耐不純物導入マスクを形成することによって形成
することができる。すなわち、高抵抗素子Ｒ（及び導電
膜15B）は、中間導電膜15と同一の非晶質珪素膜15Aで形
成されている。
このように、第１領域に半導体領域13とデータ線18と
の間に介在させた中間導電膜15、第２領域に高抵抗素子
Ｒを夫々有するSRAMにおいて、第１領域及び第２領域に
非晶質珪素膜15Aを堆積し、この非晶質珪素膜15Aのう
ち、第１領域の非晶質珪素膜15Aに低抵抗化処理を施し
多結晶にする（中間導電膜15を形成する）と共に、第２
領域の非晶質珪素膜15Aで高抵抗素子Ｒを形成すること
により、前記実施例Ｉの効果と同様の効果を得ることが
できると共に、中間導電膜15を形成する非晶質珪素膜15
Aで前記高抵抗素子Ｒ（多結晶珪素膜15C）を形成するこ
とができるので、SRAMの製造工程数が低減することがで
きる。
の間に介在させた中間導電膜15、第２領域に高抵抗素子
Ｒを夫々有するSRAMにおいて、第１領域及び第２領域に
非晶質珪素膜15Aを堆積し、この非晶質珪素膜15Aのう
ち、第１領域の非晶質珪素膜15Aに低抵抗化処理を施し
多結晶にする（中間導電膜15を形成する）と共に、第２
領域の非晶質珪素膜15Aで高抵抗素子Ｒを形成すること
により、前記実施例Ｉの効果と同様の効果を得ることが
できると共に、中間導電膜15を形成する非晶質珪素膜15
Aで前記高抵抗素子Ｒ（多結晶珪素膜15C）を形成するこ
とができるので、SRAMの製造工程数が低減することがで
きる。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変形し得ることは勿論である。
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変形し得ることは勿論である。
例えば、本発明は、DRAMやSRAMに限定されず、MISFET
やバイポーラトランジスタを有する半導体集積回路装置
に適用することができる。つまり、本発明は、半導体領
域（ソース領域、ドレイン領域、エミッタ領域、ベース
領域、コレクタ領域等）に珪素膜を介在させて配線を接
続する半導体集積回路装置に広く適用することができ
る。
やバイポーラトランジスタを有する半導体集積回路装置
に適用することができる。つまり、本発明は、半導体領
域（ソース領域、ドレイン領域、エミッタ領域、ベース
領域、コレクタ領域等）に珪素膜を介在させて配線を接
続する半導体集積回路装置に広く適用することができ
る。
本願において開示される発明のうち、代表的なものに
よって得られる効果を簡単に説明すれば、次のとおりで
ある。
よって得られる効果を簡単に説明すれば、次のとおりで
ある。
半導体集積回路装置において、配線内に珪素の析出物
が生成されることを低減し、半導体集積回路装置の電気
的信頼性を向上することができる。
が生成されることを低減し、半導体集積回路装置の電気
的信頼性を向上することができる。
また、前記目的を達成するための製造工程数を低減す
ることができる。
ることができる。
第１図は、本発明の実施例ＩであるDRAMのメモリセルの
構成を示す要部断面図、 第２図は、置換反応の結晶粒径依存性を示す図、 第３図乃至第10図は、前記DRAMのメモリセルを各製造工
程毎に示す要部断面図、 第11図は、本発明の実施例IIであるSRAMのメモリセルの
構成を示す要部断面図である。 図中、Ｑ……メモリセル選択用MISFET、Ｃ……情報蓄積
用容量素子、Ｍ……メモリセル、Ｒ……高抵抗素子、1
1,13……半導体領域、12……サイドウォールスペーサ、
14,17……接続孔、15……中間導電膜（珪素膜）、15A…
…非晶質珪素膜、15C……多結晶珪素膜、18……データ
線、18A,18C……遮蔽膜、18B……アルミニウム合金膜、
16,19……層間絶縁膜である。
構成を示す要部断面図、 第２図は、置換反応の結晶粒径依存性を示す図、 第３図乃至第10図は、前記DRAMのメモリセルを各製造工
程毎に示す要部断面図、 第11図は、本発明の実施例IIであるSRAMのメモリセルの
構成を示す要部断面図である。 図中、Ｑ……メモリセル選択用MISFET、Ｃ……情報蓄積
用容量素子、Ｍ……メモリセル、Ｒ……高抵抗素子、1
1,13……半導体領域、12……サイドウォールスペーサ、
14,17……接続孔、15……中間導電膜（珪素膜）、15A…
…非晶質珪素膜、15C……多結晶珪素膜、18……データ
線、18A,18C……遮蔽膜、18B……アルミニウム合金膜、
16,19……層間絶縁膜である。
Claims (11)
- 【請求項１】単結晶珪素基板の主面部に形成された半導
体領域に、アルミニウム膜若しくはその合金膜を主体と
しかつその周囲を珪素系の絶縁膜で被覆された配線が珪
素膜を介在させて接続される半導体集積回路装置におい
て、前記配線と接する珪素膜の結晶粒径を平坦部分にて
0.1μｍ以上とし、前記配線の少なくとも下面及び上面
と前記絶縁膜との間に、前記絶縁膜中の珪素原子の析出
を遮蔽する遮蔽膜を設けたことを特徴とする半導体集積
回路装置。 - 【請求項２】前記遮蔽膜はMoSi2,TiSi2,TiN,TiO,WNから
選択された導電性バリアメタルで形成されていることを
特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項３】前記絶縁膜が酸化珪素膜又は窒化珪素膜で
あることを特徴とする請求項１又は２に記載の半導体集
積回路装置。 - 【請求項４】前記配線が1.5重量％のシリコンを含有し
ていることを特徴とする請求項１乃至３の何れか一項に
記載の半導体集積回路装置。 - 【請求項５】前記配線が銅を含有することを特徴とする
請求項１乃至４の何れか一項に記載の半導体集積回路装
置。 - 【請求項６】前記銅の含有量が0.5重量％であることを
特徴とする請求項５に記載の半導体集積回路装置。 - 【請求項７】前記遮蔽膜は前記珪素膜と配線との接続部
分の配線の下面にも設けられており、この部分の遮蔽膜
はバリアメタル膜として使用されていることを特徴とす
る請求項１乃至６の何れか一項に記載の半導体集積回路
装置。 - 【請求項８】前記遮蔽膜は前記配線の側面にも設けられ
ていることを特徴とする請求項１乃至７の何れか一項に
記載の半導体集積回路装置。 - 【請求項９】単結晶珪素基板の主面部に形成された半導
体領域に珪素膜を介在させてアルミニウム膜若しくはそ
の合金膜を主体とした配線を接続する半導体集積回路装
置の製造方法において、前記半導体領域の主面に非晶質
の珪素膜を堆積する工程と、該珪素膜に熱処理を施し、
前記配線と接する珪素膜の結晶粒径を平坦部分にて0.1
μｍ以上の多結晶にする工程とを備えたことを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項１０】前記配線が珪素系の絶縁膜の上に形成さ
れており、前記配線の少なくとも下面と前記絶縁膜との
間に、前記絶縁膜中の珪素原子の析出を遮蔽する遮蔽膜
を設けたことを特徴とする請求項９に記載の半導体集積
回路装置の製造方法。 - 【請求項１１】前記遮蔽膜はMoSi2,TiSi2,TiN,TiO,WNか
ら選択された導電性バリアメタルで形成されていること
を特徴とする請求項10に記載の半導体集積回路装置の製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109781A JP2695185B2 (ja) | 1988-05-02 | 1988-05-02 | 半導体集積回路装置及びその製造方法 |
| US07/344,404 US5025741A (en) | 1988-05-02 | 1989-04-28 | Method of making semiconductor integrated circuit device with polysilicon contacts |
| KR1019890005802A KR890017707A (ko) | 1988-05-02 | 1989-05-01 | 반도체 집적회로 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109781A JP2695185B2 (ja) | 1988-05-02 | 1988-05-02 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01280335A JPH01280335A (ja) | 1989-11-10 |
| JP2695185B2 true JP2695185B2 (ja) | 1997-12-24 |
Family
ID=14519061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63109781A Expired - Fee Related JP2695185B2 (ja) | 1988-05-02 | 1988-05-02 | 半導体集積回路装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5025741A (ja) |
| JP (1) | JP2695185B2 (ja) |
| KR (1) | KR890017707A (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02222148A (ja) * | 1989-02-22 | 1990-09-04 | Yamaha Corp | 半導体装置 |
| EP0439965B1 (en) * | 1989-12-29 | 1997-04-09 | Sharp Kabushiki Kaisha | Method of manufacturing a semiconductor memory |
| US5691249A (en) * | 1990-03-20 | 1997-11-25 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| US5366917A (en) * | 1990-03-20 | 1994-11-22 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| JPH04359557A (ja) * | 1991-06-06 | 1992-12-11 | Nec Corp | 半導体装置の製造方法 |
| TW520072U (en) * | 1991-07-08 | 2003-02-01 | Samsung Electronics Co Ltd | A semiconductor device having a multi-layer metal contact |
| US5591674A (en) * | 1991-12-30 | 1997-01-07 | Lucent Technologies Inc. | Integrated circuit with silicon contact to silicide |
| JPH05234900A (ja) * | 1992-02-19 | 1993-09-10 | Nec Corp | 半導体装置の製造方法 |
| US5674771A (en) * | 1992-04-20 | 1997-10-07 | Nippon Telegraph And Telephone Corporation | Capacitor and method of manufacturing the same |
| US5397729A (en) * | 1992-06-15 | 1995-03-14 | Asahi Kasei Microsystems Co., Ltd. | Method for fabrication of semiconductor device having polycrystalline silicon and metal silicides |
| US5425392A (en) * | 1993-05-26 | 1995-06-20 | Micron Semiconductor, Inc. | Method DRAM polycide rowline formation |
| US5716862A (en) * | 1993-05-26 | 1998-02-10 | Micron Technology, Inc. | High performance PMOSFET using split-polysilicon CMOS process incorporating advanced stacked capacitior cells for fabricating multi-megabit DRAMS |
| US5326714A (en) * | 1993-07-22 | 1994-07-05 | Taiwan Semiconductor Manufacturing Company | Method of making a fully used tub DRAM cell |
| US5545926A (en) | 1993-10-12 | 1996-08-13 | Kabushiki Kaisha Toshiba | Integrated mosfet device with low resistance peripheral diffusion region contacts and low PN-junction failure memory diffusion contacts |
| US5500387A (en) * | 1994-02-16 | 1996-03-19 | Texas Instruments Incorporated | Method of making high performance capacitors and/or resistors for integrated circuits |
| US5959319A (en) * | 1995-04-18 | 1999-09-28 | Nippon Steel Corporation | Semiconductor memory device having word line conductors provided at lower level than memory cell capacitor and method of manufacturing same |
| US6696351B1 (en) * | 1995-08-15 | 2004-02-24 | Sony Corporation | Semiconductor device having a selectively deposited conductive layer |
| JP3415712B2 (ja) * | 1995-09-19 | 2003-06-09 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| US6077752A (en) * | 1995-11-20 | 2000-06-20 | Telefonaktiebolaget Lm Ericsson | Method in the manufacturing of a semiconductor device |
| TW329563B (en) * | 1996-06-01 | 1998-04-11 | Winbond Electronics Corp | The manufacturing method for load resistors of SRAM |
| US5728598A (en) * | 1996-07-24 | 1998-03-17 | Mosel Vitelic Inc. | Method of manufacturing a SRAM cell having a low stand-by current |
| JP2862129B2 (ja) * | 1996-11-21 | 1999-02-24 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6143613A (en) * | 1997-06-30 | 2000-11-07 | Vlsi Technology, Inc. | Selective exclusion of silicide formation to make polysilicon resistors |
| TW402809B (en) * | 1997-10-18 | 2000-08-21 | United Microelectronics Corp | The manufacture method of electrical charge storage structure |
| JP2002509354A (ja) | 1997-12-16 | 2002-03-26 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 電気集積回路および該電気集積回路を製造する方法 |
| JP4931267B2 (ja) | 1998-01-29 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4751498B2 (ja) * | 2000-03-30 | 2011-08-17 | 富士通株式会社 | 半導体三端子装置 |
| WO2001093326A1 (en) * | 2000-05-31 | 2001-12-06 | Infineon Technologies North America Corp. | Process for forming doped epitaxial silicon on a silicon substrate |
| JP4083397B2 (ja) * | 2001-06-18 | 2008-04-30 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US20090057810A1 (en) * | 2007-09-05 | 2009-03-05 | Victor Verdugo | Method of Fabricating an Integrated Circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2449688C3 (de) * | 1974-10-18 | 1980-07-10 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Herstellung einer dotierten Zone eines Leitfähigkeitstyps in einem Halbleiterkörper |
| JPS55138874A (en) * | 1979-04-18 | 1980-10-30 | Fujitsu Ltd | Semiconductor device and method of fabricating the same |
| JPS56134757A (en) * | 1980-03-26 | 1981-10-21 | Nec Corp | Complementary type mos semiconductor device and its manufacture |
| JPS62224077A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| US4796081A (en) * | 1986-05-02 | 1989-01-03 | Advanced Micro Devices, Inc. | Low resistance metal contact for silicon devices |
| JPS645035A (en) * | 1987-06-29 | 1989-01-10 | Toshiba Corp | Semiconductor device and its manufacture |
-
1988
- 1988-05-02 JP JP63109781A patent/JP2695185B2/ja not_active Expired - Fee Related
-
1989
- 1989-04-28 US US07/344,404 patent/US5025741A/en not_active Expired - Lifetime
- 1989-05-01 KR KR1019890005802A patent/KR890017707A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR890017707A (ko) | 1989-12-16 |
| US5025741A (en) | 1991-06-25 |
| JPH01280335A (ja) | 1989-11-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2695185B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| US6737318B2 (en) | Semiconductor integrated circuit device having switching misfet and capacitor element and method of producing the same, including wiring therefor and method of producing such wiring | |
| US6423992B2 (en) | Semiconductor integrated circuit device | |
| US6603203B2 (en) | Semiconductor device having capacitive element structure and multilevel interconnection structure and method of fabricating the same | |
| JP2925416B2 (ja) | 半導体集積回路装置の製造方法 | |
| KR100221060B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPH0349259A (ja) | 半導体記憶装置およびその製造方法 | |
| JP3367480B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2547800B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH1187651A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2739965B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3149231B2 (ja) | 半導体装置の製造方法 | |
| JP2544419B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2644783B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH02144964A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2840261B2 (ja) | 半導体集積回路装置 | |
| JP2940316B2 (ja) | 半導体装置及びその製造方法 | |
| JP2567873B2 (ja) | 半導体集積回路装置 | |
| JP2803729B2 (ja) | 半導体集積回路装置の製造方法 | |
| KR0150407B1 (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| JP2679702B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH0744269B2 (ja) | 半導体集積回路装置 | |
| JPH09199614A (ja) | 半導体記憶装置及びその製造方法 | |
| JPS61292956A (ja) | 半導体装置 | |
| JPH05182985A (ja) | ボトムゲート型半導体装置の製法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |