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JP2940316B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2940316B2
JP2940316B2 JP22686292A JP22686292A JP2940316B2 JP 2940316 B2 JP2940316 B2 JP 2940316B2 JP 22686292 A JP22686292 A JP 22686292A JP 22686292 A JP22686292 A JP 22686292A JP 2940316 B2 JP2940316 B2 JP 2940316B2
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polycrystalline silicon
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polycide
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豊和 藤居
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Matsushita Electric Industrial Co Ltd
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に、製造工程中の熱処理によるコンタク
ト抵抗劣化が防止された半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】ｐ+型多結晶シリコンゲート電極を有す
るｐチャネル型ＭＯＳトランジスタに於ては、ｎ+型多
結晶シリコンゲート電極を有するｐチャネル型ＭＯＳト
ランジスタに比較して、ショートチャネル効果がより抑
制され、また、ＭＯＳトランジスタの閾値電圧（Ｖth）
がより低めに設定され得る。このことは、例えば、アイ
・イー・イー・イー、アイ・イー・ディー・エム、テク
ニカル、ダイジェスト、ｐ４１８−４２２（１９８
４）、ＩＥＥＥ、ＩＥＤＭ、Ｔｅｃｈｎｉｃａｌ Ｄｉ
ｇｅｓｔ ｐ４１８−４２２（１９８４）に開示されて
いる。
【０００３】また、半導体基板中に形成されたｐ+型不
純物拡散領域と、多結晶シリコン配線とを電気的に接続
するためには、その多結晶シリコン配線として、ｐ+型
多結晶シリコン膜が使用されている。ｐ+型多結晶シリ
コン膜は、一般的な金属の比抵抗に比べて高い比抵抗を
有している。配線及び電極は、比抵抗の低い材料から形
成されることが好ましいため、ｐ+型多結晶シリコン膜
上に高融点金属シリサイド膜等を積膜したｐ+ポリサイ
ド膜から、配線及び電極が形成されることがある。
【０００４】ｐ+ポリサイド膜は、９００℃以上の温度
での熱処理によっても劣化しない高融点材料から構成さ
れている。このため、ｐ+ポリサイド膜から配線及び電
極を形成する工程の後、ＢＰＳＧ膜を層間絶縁膜として
形成し、そのＢＰＳＧ膜を熱処理により平坦化する工程
を行うことが可能である。このようにして製造された半
導体装置は、特開昭５７−１９２０７０号公報に記載さ
れている。
【０００５】層間絶縁膜としてＢＰＳＧ膜が用いられな
いときでも、ｐ+型不純物を活性化するために、ｐ+ポリ
サイド膜の形成後に熱処理が必要である。この熱処理の
際、ボロンの外方拡散（アウトディフュージョン）によ
るボロン濃度低下が生じ得る。このボロン濃度低下を防
止するためには、熱処理前に於て、ｐ+ポリサイド膜上
に絶縁膜を堆積することが必要である。このことは、例
えば、ジャーナル・オブ・ヴァキューム・サイエンス・
アンド・テクノロジー・Ｂ、ボリューム５、ｐ１６７４
−１６８８ １９８７年、Ｊ．Ｖ．ａｃ．Ｓｃｉ．ａｎ
ｄ Ｔｅｃｈｎｏｌ．Ｂ、ｖｏｌ．５ ｐ１６７４−１
６８８ １９８７に開示されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
従来技術においては、以下に述べる問題がある。
【０００７】ｐ+ポリサイド膜を熱処理すると、ｐ+ポリ
サイド膜とそれを覆う絶縁膜との界面に、ボロンが凝集
することにより、ｐ+ポリサイド膜中のボロン濃度が低
下する現象が知られている。この現象は、例えば、アイ
・イー・イー・イー、アイ・イー・ディー・エム、テク
ニカル、ダイジェスト、ｐ４０７−４１０（１９８
５）、ＩＥＥＥ、ＩＥＤＭ、Ｔｅｃｈｎｉｃａｌ Ｄｉ
ｇｅｓｔ ｐ４０７−４１０（１９８５）に記載されて
いる。
【０００８】ボロン濃度の低下は、具体的には、次のよ
うな問題を引き起こす。（１）ｐ+ポリサイド膜がＭＯ
Ｓトランジスタのゲート電極として使用されている場
合、ボロン濃度の低下に応じてＭＯＳトランジスタの閾
値電圧が変動してしまう。（２）ｐ+ポリサイド膜がｐ
型不純物拡散領域にコンタクトする配線として使用され
ている場合、ボロン濃度の低下に応じてコンタクト抵抗
が増加してしまう。
【０００９】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、熱処理によ
ってボロン濃度が低下しないポリサイド配線を備えた半
導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上にポリサイド配線を有する半導体装置であ
って、前記ポリサイド配線が、ｐ型不純物拡散部分とｎ
型不純物拡散部分の両方を有する第１多結晶シリコン膜
と、前記第１多結晶シリコン膜上に形成された高融点金
属シリサイド膜と、前記高融点金属シリサイド膜上に形
成されたｐ型不純物のみが拡散されている第２多結晶シ
リコン膜とで構成されていることを特徴とするものであ
る。
【００１１】前記半導体基板中にはｐ型不純物拡散領域
が形成されており、前記第１多結晶シリコン膜のｐ型不
純物拡散部分が前記ｐ型不純物拡散領域に接続されてい
る。
【００１２】前記半導体基板に形成されたｐチャネル型
ＭＯＳトランジスタを更に備えており、前記ｐ型不純物
拡散領域は、該ｐチャネル型ＭＯＳトランジスタのソー
ス及びドレインの何れかであってもよい。また、好まし
い実施例では、前記ポリサイド配線の前記第２多結晶シ
リコン膜には、ｐ型不純物が横方向に実質的に均一に拡
散されている。
【００１３】本発明の他の半導体装置は、半導体基板上
にｎチャネル型ＭＯＳトランジスタ及びｐチャネル型Ｍ
ＯＳトランジスタを有する半導体装置であって、前記半
導体基板中に形成されたｎ型不純物拡散領域からなるｎ
型ソース及びｎ型ドレインを有する前記ｎチャネル型Ｍ
ＯＳトランジスタと、前記半導体基板中に形成されたｐ
型不純物拡散領域からなるｐ型ソース及びｐ型ドレイン
を有する前記ｐチャネル型ＭＯＳトランジスタと、さら
に、第１多結晶シリコン膜と、前記第１多結晶シリコン
膜上に形成された高融点金属シリサイド膜と、前記高融
点金属シリサイド膜上に形成された第２多結晶シリコン
膜とで構成されたポリサイド配線とを備え、前記第１多
結晶シリコン膜は、前記ｎ型ソース又は前記ｎ型ドレイ
ンに接続されているｎ型不純物拡散部分と、前記ｐ型ソ
ース又は前記ｐ型ドレインに接続されているｐ型不純物
拡散部分とを有し、前記第２多結晶シリコン膜にはｐ型
不純物のみが拡散されていることを特徴とするものであ
る。
【００１４】本発明の半導体装置の製造方法は、半導体
基板上にポリサイド配線を有する半導体装置の製造方法
であって、前記ポリサイド配線を形成する工程が、前記
半導体基板上に第１多結晶シリコン膜を形成する工程
と、前記第１多結晶シリコン膜にｐ型不純物拡散部分と
ｎ型不純物拡散部分を選択的に形成する工程と、前記第
１多結晶シリコン膜上に高融点金属シリサイド膜を形成
する工程と、前記高融点金属シリサイド膜上に第２多結
晶シリコン膜を形成する工程と、前記第２多結晶シリコ
ン膜の全面にｐ型不純物を拡散する工程とを備えている
ことを特徴とするものである。
【００１５】
【作用】本発明の半導体装置によれば、ポリサイド配線
中のボロン凝集が防止されるため、ポリサイド配線中の
ボロン濃度が熱処理によって低下しない。その結果、そ
のようなポリサイド配線をゲート電極として有するＭＯ
Ｓトランジスタの閾値は変動しにくい。また、ポリサイ
ド配線とｐ型不純物拡散領域との間のコンタクト抵抗が
熱処理によって増加しないという、安定なコンタクト特
性が得られる。
【００１６】本発明によれば、デュアルポリサイド配線
に於て不純物の横方向拡散が防止されることにより、コ
ンタクト特性の劣化が抑制されたＣＭＯＳ半導体装置が
提供される。
【００１７】
【実施例】（実施例１）図１は、本発明の半導体装置の
一部断面を示している。簡単のため、図１には、単一の
ＭＯＳトランジスタが示されているが、本発明の半導体
装置は、複数のＭＯＳトランジスタが同一半導体基板に
形成された装置である。この半導体装置は、シリコン基
板１と、シリコン基板１の表面の素子分離領域に形成さ
れた素子分離膜２と、シリコン基板１の表面の複数の素
子領域の各々に形成されたＭＯＳトランジスタと、ＭＯ
Ｓトランジスタを覆うシリコン酸化膜９及びＢＰＳＧ
（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌ
ａｓｓ）膜からなる層間絶縁膜１０を備えている。
【００１８】各ＭＯＳトランジスタは、シリコン基板１
中に形成されたソース及びドレイン領域（シリコン基板
１の表面から内部へ延びるｐ＋型不純物拡散領域）３
と、シリコン基板１上に形成されたゲート酸化膜（厚
さ：１０ｎｍ）４と、ゲート酸化膜４上に形成されたゲ
ート電極６０と、ゲート電極６０上に形成されたシリコ
ン酸化膜８（厚さ：２００ｎｍ）とを備えている。シリ
コン基板１の図１に示されている領域は、ｐ型のシリコ
ン基板１に形成されたｎ型ウェル領域である。ＭＯＳト
ランジスタは、ｎ型シリコン基板に形成されてもよい。
【００１９】ソース及びドレイン領域３は、相互に一定
の距離（例えば５００ｎｍ）を於て、図１中の横方向に
離れており、そのソース及びドレイン領域３の間の領域
は、ＭＯＳトランジスタのチャネル領域を形成してい
る。ゲート電極６０は、ゲート酸化膜４を介して、チャ
ネル領域を覆っている。ゲート電極６０の電位に応じ
て、ソース及びドレイン領域３を電気的に接続するため
の導電チャネルがチャネル領域に形成される。
【００２０】この半導体装置のゲート電極６０は、ｐ+
型第１多結晶シリコン膜（厚さ：１００ｎｍ）５と、ｐ
+型多結晶シリコン膜５上に形成されたタングステンシ
リサイド膜（厚さ：２００ｎｍ）６と、タングステンシ
リサイド膜６上に形成されたｐ+型第２多結晶シリコン
膜（厚さ：１００ｎｍ）７とからなるサンドウィッチ型
３層ポリサイド構造を有している。より詳細に説明すれ
ば、ゲート電極６０は、上記ポリサイド構造を有する長
いポリサイド配線の一部である。複数のＭＯＳトランジ
スタを備えた半導体集積回路装置に於いては、ポリサイ
ド配線が、一群のトランジスタの各々のゲート電極部分
と、各ゲート電極を接続するための複数の配線部分とを
有している。本明細書においては、ポリサイド構造を有
する電極及び配線を総称して、ポリサイド配線と称す
る。本実施例のポリサイド配線の幅は、典型的には、５
００ｎｍから１０００ｎｍ程度である。微細化のため
に、この幅をより狭くしてもよい。
【００２１】なお、上記ポリサイド配線を構成する各膜
の厚さは、設計に応じて適宜任意の値に設定される。ま
た、第１及び第２多結晶シリコン膜中に挟まれる高融点
金属シリサイド膜としては、タングステンシリサイド以
外の他の高融点金属シリサイドからなる膜、または、異
なる種類の高融点金属シリサイド膜を含む多層膜であっ
てもよい。重要な点は、高融点金属シリサイド膜の上面
に直接に絶縁膜が設けられていないことにある。
【００２２】シリコン酸化膜９は、ＢＰＳＧ膜１０から
不純物（ボロン及びリン）がシリコン基板１へ拡散する
ことを防止する。拡散防止効果のある膜、例えばシリコ
ン窒化膜を、シリコン酸化膜９の代わりに用いてもよ
い。
【００２３】上述のＭＯＳトランジスタは、ｐチャネル
型ＭＯＳトランジスタである。シリコン基板１、ソース
及びドレイン領域３の不純物導電型を反転させることに
より、ｎチャネル型ＭＯＳトランジスタが得られる。上
記ポリサイド配線は、ＣＭＯＳ（相補型ＭＯＳ）半導体
装置に適用され得る。ＣＭＯＳ半導体装置は、ｐチャネ
ルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジス
タを同一半導体基板に有する半導体装置である。より詳
細に説明すれば、ＣＭＯＳ半導体装置は、例えば、ｐ型
シリコン基板とその中に形成されたｎ型ウェルを有し、
ｐ型シリコン基板に形成されたｎチャネルＭＯＳトラン
ジスタと、ｎ型ウェルに形成されたｐチャネルＭＯＳト
ランジスタを備えている。
【００２４】図１の半導体装置は、タングステンシリサ
イド膜６とシリコン酸化膜８との間にｐ+型第２多結晶
シリコン膜を有しているため、タングステンシリサイド
膜６の上面とシリコン酸化膜８とが直接に接していない
点に主要な特徴がある。図１６は、シリコン酸化膜、多
結晶シリコン膜、タングステンシリサイド膜、及びシリ
コン酸化膜からなる多層構造に於けるボロン濃度分布を
示している。言い替えれば、シリコン酸化膜にサンドウ
ィッチされた通常の２層ポリサイド構造であって、その
ポリサイド構造が多結晶シリコン膜とその多結晶シリコ
ン膜上のタングステンシリサイド膜からなる構造に於け
るボロン濃度分布が示されている。図１６に示されるよ
うに、ボロン濃度分布は、シリコン酸化膜とタングステ
ンシリサイド膜との界面のピークを持っている。これ
は、その界面においてボロンが凝集していることを示し
ている。ボロンの凝集は、タングステンシリサイド膜及
び多結晶シリコン膜中のボロン濃度の減少を招く。すな
わち、タングステンシリサイド膜と多結晶シリコン膜と
の界面は、ポリサイド配線中のボロンにとって、ボロン
を「吸収する」シンクとして機能する。
【００２５】一方、タングステンシリサイド膜と多結晶
シリコン膜との間の界面に於いては、ボロンの凝集は生
じていない。これは、熱処理によってタングステンシリ
サイド膜の結晶粒が成長する際に、タングステンシリサ
イド膜とシリコン酸化膜との間では不整合が生じるが、
タングステンシリサイド膜と多結晶シリコン膜との間で
はそのような不整合がほとんど生じないためと考えられ
る。
【００２６】図１６に示されている濃度分布は、上記構
造を有するサンプルについて、２次イオン質量分析（Ｓ
ＩＭＳ）を行うことにより得られた。そのサンプルは、
次のように作製された。まず、シリコン基板上にシリコ
ン酸化膜、多結晶シリコン膜を順次形成した後、多結晶
シリコン膜中にボロンイオンを注入した。多結晶シリコ
ン膜上にタングステンシリサイド膜及びシリコン酸化膜
を順次形成した後、９００℃で３０分間熱処理をした。
この熱処理によって、多結晶シリコン膜中のボロンは、
タングステンシリサイド膜と酸化シリコン膜との界面に
まで拡散している。
【００２７】図１に示される本発明の実施例によれば、
タングステンシリサイド膜６とシリコン酸化膜９との間
の界面の面積（タングステンシリサイド膜６の側面の面
積）は、従来の半導体装置におけるタングステンシリサ
イド膜６とシリコン酸化膜８との界面の面積に比較し
て、実質的に無視できるほど小さい。本実施例では、ボ
ロンが凝集しやすい界面（シリサイドと絶縁膜との間の
界面）の面積が著しく縮小されているので、ｐ+型第１
多結晶シリコン膜７及びタングステンシリサイド膜８中
のボロンが上記界面に凝集することが、防止される。こ
のため、ボロンの凝集により配線中のボロン濃度が減少
してしまうことが、防止される。
【００２８】他の好ましい実施例として、タングステン
シリサイド膜６の上面のみならず、その側面をもｐ型第
２多結晶シリコン膜６で覆ってもよい。そのような実施
例では、タングステンシリサイド膜６が多結晶シリコン
膜により完全に覆われるため、タングステンシリサイド
とシリコン酸化膜との間の界面が存在しない。その結
果、そのような界面によるボロンの凝集が生じず、凝集
を理由とする配線内部のボロン濃度低下が防止される。
【００２９】図２（ａ）から（ｃ）を参照して、上記半
導体装置の製造方法を、以下に説明する。まず、公知の
局所酸化（ＬＯＣＯＳ）法により、シリコン基板１の表
面の素子分離領域に素子分離膜２を形成する。ＬＯＣＯ
Ｓ法以外の方法によって、素子分離膜を形成してもよ
い。この素子分離膜２が形成されていない領域が、素子
領域である。シリコン基板１の各素子領域の表面を酸化
することにより、各素子領域上にゲート酸化膜４を形成
する。
【００３０】減圧化学気相成長（ＬＰＣＶＤ）法によ
り、ゲート酸化膜４を覆うように多結晶シリコン膜を堆
積した後、図２（ａ）に示されるように、その多結晶シ
リコン膜に対して、ｐ型不純物であるボロンのイオンを
加速エネルギ２０ｋｅＶ、ドーズ量６×１０15ｃｍ
-2で、注入する。こうして、ｐ+型第１多結晶シリコン
膜５を形成する。
【００３１】次に、図２（ｂ）に示されるように、ｐ+
型多結晶シリコン膜５上にタングステンシリサイド膜６
を堆積した後、他の多結晶シリコン膜を堆積する。その
多結晶シリコン膜に対して、ボロンイオンを加速エネル
ギ２０ｋｅＶ、ドーズ量６×１０15ｃｍ-2で、注入す
る。こうして、タングステンシリサイド膜６上にｐ+型
第２多結晶シリコン膜７を形成する。
【００３２】次に、ｐ+型第２多結晶シリコン膜７上
に、シリコン酸化膜８を堆積する。第１多結晶シリコン
膜５、タングステンシリサイド膜６、第２多結晶シリコ
ン膜７及びシリコン酸化膜８からなる多層膜を、公知の
リソグラフィ及びエッチング技術を用いて所望の配線形
状にパターニングする。こうして、図２（ｃ）に示され
るように、第１多結晶シリコン膜５、タングステンシリ
サイド膜６及び第２多結晶シリコン膜７の３層からなる
ポリサイド配線（ゲート電極６０）が得られる。
【００３３】次に、素子分離膜２及びゲート電極６０を
マスクとして、ボロンを加速エネルギ１０ｋｅＶ、ドー
ズ量６×１０15ｃｍ-2で、シリコン基板１の素子領域に
注入する。ボロンが注入された領域は、その後のアニー
ル工程により、ＭＯＳトランジスタのソース及びドレイ
ン領域３になる。ＭＯＳトランジスタのチャネルとなる
領域はゲート電極６０で覆われているため、その領域に
ボロンは注入されない。こうして、チャネル領域とソー
ス及びドレイン領域３とは、ゲート電極６０に対して、
自己整合的に形成される。なお、シリコン酸化膜８は、
第２多結晶シリコン膜７等をエッチングする時のエッチ
ングマスクとしての機能を果たすことができるが、本発
明にとって必ずしも不可欠の要素ではない。
【００３４】なお、ソース及びドレイン領域３を形成す
るための上記イオン注入をする前に、サイドウォールス
ペーサをゲート電極６０の側面に形成してもよい。サイ
ドウォールスペーサを形成する前に、ＬＤＤ領域を形成
するためのイオン注入を行ってもよい。ＬＤＤ領域を形
成することにより、ショートチャネル効果を抑制するこ
とができるので、ＭＯＳトランジスタのいっそうの小型
化が可能となる。ＭＯＳトランジスタの小型化は、トラ
ンジスタの動作速度の上昇、及びそのようなトランジス
タを多数備えた半導体装置の集積度向上に役立つ。
【００３５】次に、トランジスタを覆うように、シリコ
ン酸化膜９を堆積した後、シリコン酸化膜９上にＢＰＳ
Ｇ膜１０を堆積する。ＢＰＳＧ膜１０の表面を平坦化
し、同時に、不純物を活性化するために、窒素雰囲気で
９００℃のアニールを３０分間行う。このアニール条件
は、適宜任意に設定され得る。ＢＰＳＧ膜１０の所定箇
所にコンタクトホール（不図示）を形成した後、ポリサ
イド配線とソース及びドレイン領域３とに接続される配
線をＢＰＳＧ膜１０上に形成する。
【００３６】本実施例によれば、熱処理によるポリサイ
ド配線（ゲート電極６０）内のボロン濃度低下が防止さ
れるため、ＭＯＳトランジスタの閾値が変動しない。本
実施例におけるＭＯＳトランジスタは、ＤＲＡＭ等の半
導体記憶装置が有するメモリセル内のスイッチングトラ
ンジスタとして使用され得る。言いかえれば、上述の３
層構造を有するポリサイド配線は、ＤＲＡＭのワードラ
インとして使用され得る。
【００３７】（実施例２）図３は、本発明の他の実施例
の一部断面を示している。図１に示されている半導体装
置においては、３層構造のポリサイド配線がＭＯＳトラ
ンジスタのゲート電極及びそれらを接続するための配線
として使用されているが、本実施例の半導体装置におい
ては、その３層構造のポリサイド配線が半導体基板中の
ｐ型不純物拡散領域にコンタクトする配線として使用さ
れている。図３に示されているポリサイド配線は、例え
ば、ＤＲＡＭのビットラインとして使用され得る。
【００３８】本半導体装置は、シリコン基板（ｎ型不純
物が拡散されている）１と、シリコン基板１の表面の素
子分離領域に形成された素子分離膜２と、シリコン基板
１の表面の複数の素子領域の各々に形成されたｐ型不純
物拡散領域３３ａと、シリコン基板１上に形成された層
間絶縁膜１１と、層間絶縁膜１１中に形成されたコンタ
クトホール１２と、層間絶縁膜１１上に形成され、コン
タクトホール１２を介してｐ型不純物拡散領域３３ａに
コンタクトするポリサイド配線６１とを備えている。
【００３９】本実施例のポリサイド配線６１は、ｐ+型
第１多結晶シリコン膜（厚さ：１００ｎｍ）１３と、ｐ
+型多結晶シリコン膜１３上に形成されたタングステン
シリサイド膜（厚さ：２００ｎｍ）１４と、タングステ
ンシリサイド膜１４上に形成されたｐ+型第２多結晶シ
リコン膜（厚さ：２００ｎｍ）１５とを有している。
【００４０】この半導体装置は、更に、ポリサイド配線
６１を覆うように層間絶縁膜１１上に形成されたシリコ
ン酸化膜１６と、シリコン酸化膜１６上に形成されたＢ
ＰＳＧ膜１７とを備えている。
【００４１】本実施例によれば、ポリサイド配線６１
が、タングステンシリサイド膜１４とシリコン酸化膜１
６との界面を実質的に有していないため、熱処理後もポ
リサイド配線６１中のボロン濃度が低下しない。その結
果、シリコン基板１中のｐ型不純物拡散領域３３ａか
ら、ボロンが、ポリサイド配線６１へ拡散することが抑
制される。こうして、シリサイド基板１中のｐ型不純物
拡散領域３３ａ及び多結晶シリコン膜１３中のボロン濃
度低下が防止される。このように、ｐ型不純物拡散領域
３３ａ及び多結晶シリコン膜１３中のボロン濃度が低下
しないことにより、ポリサイド配線とｐ型不純物拡散領
域３３ａとの間のコンタクト抵抗が低く維持される。
【００４２】以下に、本半導体装置の製造方法を説明す
る。まず、シリコン基板１の表面の素子分離領域に素子
分離膜２を形成する。この素子分離膜２が形成されてい
ない領域が、素子領域である。この後、素子分離膜２を
マスクとして、ボロンを加速エネルギ１０ｋｅＶ、ドー
ズ量６×１０15ｃｍ-2で、シリコン基板１の素子領域に
注入する。ボロンが注入された領域は、後のアニール工
程により、ｐ型不純物拡散領域３３ａとなる。
【００４３】次に、素子領域を覆うように層間絶縁膜１
１を堆積した後、通常のリソグラフィ及びエッチング技
術を用いて、層間絶縁膜１１中にコンタクトホール１２
を形成する。フッ酸を含む水溶液を用いたディプエッチ
により、コンタクトホール１２の底面に存在する自然酸
化膜を除去した後、図１の半導体装置のポリサイド配線
を形成する方法と同様の方法により、ポリサイド配線６
１を形成する。
【００４４】シリコン酸化膜１６及びＢＰＳＧ膜１７を
堆積した後、ＢＰＳＧ膜１７の平坦化と不純物の活性化
のために、窒素雰囲気中で９００℃のアニールを３０分
間行う。次に、ＢＰＳＧ膜１７及びシリコン酸化膜１６
中にポリサイド配線６１に達するコンタクトホール（不
図示）を形成した後、このコンタクトホールを介してポ
リサイド配線６１に接続される配線（不図示）をＢＰＳ
Ｇ膜１７上に形成する。
【００４５】層間絶縁膜１１を形成する前に、図１のＭ
ＯＳトランジスタを素子領域に形成してもよい。その場
合、図１のＭＯＳトランジスタのソース及びドレイン領
域３の一方が、図３に示されているｐ型不純物拡散領域
３３ａに対応する。図１のＭＯＳトランジスタと図３の
ポリサイド配線とを有する半導体装置をＤＲＡＭに適用
するとき、ＤＲＡＭのワードライン及びビットラインの
何れもが、３層構造のポリサイド配線により形成されて
てもよい。他の適用例として、ワードラインは従来の構
造を有するワードラインであり、ビットラインだけが図
３に示されるポリサイド配線６１であるようなＤＲＡＭ
がある。
【００４６】（実施例３）図４は、本発明の他の実施例
の一部断面を示している。本実施例の半導体装置におい
ては、３層構造のポリサイド配線６１がシリコン基板１
中のｐ型不純物拡散領域３３ａ及びｎ型不純物拡散領域
３３ｂにコンタクトする配線として使用されている。シ
リコン基板１中のｐ型不純物拡散領域３３ａ及びｎ型不
純物拡散領域３３ｂの両方にコクタクトするポリサイド
配線を、デュアルポリサイド配線と呼ぶ。図４に示され
ているデュアルポリサイド配線は、好ましくはＣＭＯＳ
半導体装置の配線として使用され得る。
【００４７】本実施例の半導体装置は、シリコン基板１
と、シリコン基板１中に形成されたｎ型ウェル１００及
びｐ型ウェル２００と、シリコン基板１の表面の素子分
離領域に形成された素子分離膜２と、ｎ型ウェル１００
内に形成されたｐ型不純物拡散領域３３ａと、ｐ型ウェ
ル内２００に形成されたｎ型不純物拡散領域３３ｂと、
シリコン基板１上に形成された層間絶縁膜１１と、層間
絶縁膜１１中に形成されたコンタクトホール１２と、層
間絶縁膜１１上に形成され、コンタクトホール１２を介
してｐ型不純物拡散領域３３ａ及びｎ型不純物拡散領域
３３ｂにコンタクトするポリサイド配線６１とを備えて
いる。
【００４８】本実施例のポリサイド配線６１は、ｐ+型
第１多結晶シリコン膜（厚さ：１００ｎｍ）１３と、ｐ
+型多結晶シリコン膜１３上に形成されたタングステン
シリサイド膜（厚さ：２００ｎｍ）１４と、タングステ
ンシリサイド膜１４上に形成されたｐ+型第２多結晶シ
リコン膜（厚さ：２００ｎｍ）１５とを有している。
【００４９】図４は、ポリサイド配線６１の走る方向に
沿った面に平行な断面図であるので、ポリサイド配線６
１は層間絶縁膜１１の全面を完全に覆われているように
見えるが、実際は、配線形状のポリサイド配線６１が層
間絶縁膜１１の所定領域上に存在している。この半導体
装置は、更に、ポリサイド配線６１を覆うように層間絶
縁膜１１上に形成された他の層間絶縁膜２０を備えてい
る。この層間絶縁膜２０は、ＢＰＳＧ膜等を含む積層膜
であってもよい。
【００５０】図５（ａ）から（ｄ）を参照して、上記半
導体装置の製造方法を以下に説明する。まず、ｐ型ウェ
ル及２００及びｎ型ウェル１００が公知の方法により形
成された半導体基板１の表面の素子分離領域に、ＬＯＣ
ＯＳ法により素子分離膜２を形成する。図５（ａ）に示
されるように、各ウェル１００及び２００中にｐｎ接合
を形成するため、ｐ型ウェル２００に対してヒ素イオン
（ｎ型不純物）を、ｎ型ウェル１００に対してＢＦ2イ
オン（ｐ型不純物）を、それぞれ選択的に注入する。ヒ
素イオン及びＢＦ2イオンは、それぞれ、加速エネルギ
４０ｋｅＶ、ドース量６×１０15ｃｍ-3で注入する。ヒ
素イオンが注入された領域は、ｎ型不純物拡散領域３３
ｂとなり、ＢＦ2イオンが注入された領域は、ｐ型不純
物拡散領域３３ａとなる。
【００５１】次に、図５（ｂ）に示されるように、ＬＰ
ＣＶＤ法を用いてシリコン酸化膜からなる層間絶縁膜
（厚さ：３００ｎｍ）１１を半導体基板１上に堆積す
る。各ウェル１００及び２００内に形成されたｎ型不純
物拡散領域３３ｂ及びｐ型不純物拡散領域３３ａに達す
るコンタクトホール１２を、通常のリソグラフィ工程及
びエッチング工程を用いて層間絶縁膜１１中に形成す
る。コンタクトホール１２は、例えば、直径６００ｎｍ
の大きさを有する。
【００５２】次に、第１多結晶シリコン膜（厚さ：５０
ｎｍ）１３を層間絶縁膜１１上にＬＰＣＶＤ法により堆
積する。この後、この第１多結晶シリコン膜１３の一部
に対して選択的に、ボロンイオンを注入する。ボロンイ
オンは、加速エネルギ１５ｋｅＶ、ドーズ量６×１０15
ｃｍ-2で、注入される。また、第１多結晶シリコン膜１
３の他の部分に対して選択的に、ヒ素イオンを注入す
る。ヒ素イオンは、加速エネルギ８０ｋｅＶ、ドーズ量
１×１０15ｃｍ-2で、注入される。ボロンイオンの注入
とヒ素イオンの注入の順序は、本実施例で行われた順序
の逆であってもよい。第１多結晶シリコン膜１３におい
て、ボロンイオンが注入された部分は、ｎ型ウェル１０
０内のｐ型不純物拡散領域３３ａに接触しており、ま
た、ヒ素イオンが注入された部分は、ｐ型ウェル２００
内のｎ型不純物拡散領域３３ｂに接触している。
【００５３】次に、図５（ｃ）に示されるように、タン
グステンシリサイド膜（厚さ：１００ｎｍ）１４を第１
多結晶シリコン膜１３上にスパッタ法により堆積した
後、第２多結晶シリコン膜（厚さ：５０ｎｍ）１５をタ
ングステンシリサイド膜１４上にＬＰＣＶＤ法により堆
積する。この後、加速エネルギ３０ｋｅＶ、ドーズ量６
×１０15ｃｍ-2で、ボロンイオンを第２多結晶シリコン
膜１５の全面に対して注入する。
【００５４】図５（ｄ）に示されるように、通常のリソ
グラフィ工程及びエッチング工程により、第２多結晶シ
リコン膜１５、タングステンシリサイド膜１４、及び第
１多結晶シリコン膜１３からなる３層膜を配線形状にパ
ターニングし、３層デュアルポリサイド配線６１を形成
する。常圧気相化学的気相成長（ＡＰＣＶＤ）法を用い
て、デュアルポリサイド配線６１を覆うように、酸化シ
リコン膜からなる層間絶縁膜２０を層間絶縁膜１１上に
堆積する。この後、窒素雰囲気中にて、９００℃のアニ
ールを１０分から９０分間行う。こうして、図４な示さ
れる半導体装置が得られる。
【００５５】図６は、第１多結晶シリコン（Ｐｏｌｙ−
Ｓｉ）膜、タングステンシリサイド（ＷＳｉ2）膜、及
び第２多結晶シリコン（Ｐｏｌｙ−Ｓｉ）膜からなるサ
ンドウィッチ型３層ポリサイド構造に於ける、ボロン濃
度（ｃｍ-3）の深さ方向分布を示している。このポリサ
イド構造は、シリコン基板（Ｓｉ−ｓｕｂ）上に形成さ
れ、シリコン酸化膜（ＳｉＯ2）により覆われている。
図６の不純物濃度分布は、２次イオン質量分析（ＳＩＭ
Ｓ）により得られたものである。比較のために、多結晶
シリコン膜及びタングステンシリサイド膜からなる通常
の２層ポリサイド構造に於ける、不純物濃度の深さ方向
分布も示している。上記各ポリサイド構造の断面構成
は、それぞれ、図６のグラフ中に模式的に示されてい
る。各ポリサイド構造の最下層に位置する多結晶シリコ
ンに対して、加速エネルギ１５ｋｅＶ、ドーズ量６×１
０15ｃｍ-2でボロンイオンを注入した後、アニール（９
００℃、６０分間）工程を行った。図６に於いて、アニ
ール工程前（注入直後）に於けるボロン濃度分布は、２
点鎖線にて示されている。
【００５６】図６からわかるように、サンドウィッチ型
３層ポリサイド構造中の第１多結晶シリコン膜中のボロ
ン濃度は、通常のポリサイド構造中の多結晶シリコン膜
中のボロン濃度に比較して、一桁高い値を有している。
これは、サンドウィッチ型３層ポリサイド構造がタング
ステンシリサイド膜とシリコン酸化膜との界面を実質的
に有していないために、そのような界面に於いてボロン
が凝集することなく、そのような界面にボロンが「吸い
込まれない」からである。
【００５７】一方、従来の２層ポリサイド構造では、多
結晶シリコン膜とシリコン酸化膜との間の界面が存在す
る。この界面でのボロン濃度は、１０×１０21ｃｍ-3を
超えている。これは、ボロンがその界面で凝集している
ことを示している。このようなボロンの凝集は、２層ポ
リサイド構造中のボロン濃度の減少を招いている。
【００５８】図１７は、このような従来の２層構造を有
するデュアルポリサイド配線を模式的に示している。こ
のデュアルポリサイド配線は、多結晶シリコン膜１３及
びタングステンシリサイド膜１４からなる。そのポリサ
イド配線は、シリコン基板１を覆う層間絶縁膜１１上に
形成され、層間絶縁膜１１に形成されたコンタクトホー
ルを介して、シリコン基板１のｎ+不純物拡散領域及び
ｐ+不純物拡散領域にコンタクトしている。また、その
ポリサイド配線は、シリコン酸化膜２０により覆われて
いる。
【００５９】このようなポリサイド配線では、シリコン
酸化膜２０とタングステンシリサイド膜１４との間に於
て、ボロンの凝集が生じる。また、ボロン及びヒ素の横
方向拡散により、ポリサイド配線と不純物拡散領域との
間コンタクト抵抗が増加又は変動することがある。
【００６０】図７は、ｐ+型ポリサイド配線と半導体基
板中のｐ型不純物拡散領域との間のコンタクト抵抗を示
している。通常のポリサイド配線のコンタクト抵抗（従
来例）は、黒四角により示され、サンドウィッチ型３層
ポリサイド配線のコンタクト抵抗（実施例）は、白四角
により示されている。このサンドウィッチ型３層ポリサ
イド配線の第２多結晶シリコンには、ボロンは注入され
ていない。ボロンが第２多結晶シリコン膜の全面に注入
されたサンドウィッチ型３層ポリサイド配線のコンタク
ト抵抗（他の実施例）は、黒ひし形で示されている。
【００６１】図７からわかるように、従来のポリサイド
配線のコンタクト抵抗に比較して、本発明によるサンド
ウィッチ型３層ポリサイド配線のコンタクト抵抗は、半
分以下に低下している。一般に、ｐ+型ポリサイド配線
との半導体基板中のｐ+型不純物拡散領域との間のコン
タクト抵抗は、ポリサイド配線中の最下層の多結晶シリ
コン膜中及びｐ+型不純物拡散領域中の不純物濃度に強
く依存している。本発明によるポリサイド配線では、ボ
ロンの凝集を原因とするボロン濃度低下が防止されるた
め、図７に示されるように、低いコンタクト抵抗を達成
することができる。特に、ボロンが第２多結晶シリコン
膜の全面に注入されたサンドウィッチ型３層ポリサイド
配線は、そのコンタクト抵抗がアニール時間に依存しな
いという利点を有している。この利点は、プロセス条件
の変動に伴うコンタクト抵抗の変動を抑制する。
【００６２】本発明によるサンドウィッチ型３層ポリサ
イド配線が有している特性は、第１に、ポリサイド配線
内に存在する界面を横切る不純物移動（拡散）、すなわ
ち、縦方向（深さ方向）の不純物再分布に関している。
デュアルポリサイド配線の特性を評価するためには、ポ
リサイド配線内の界面に沿った方向の不純物移動（拡
散）、すなわち、横方向の不純物再分布を観測する必要
がある。図８は、横方向の不純物再分布を評価するため
のサンプルの平面レイアウトを示している。このサンプ
ルは、ヒ素がドープされた第１部分６５ｂとボロンがド
ープされた第２部分６５ａとを有するサンドウィッチ型
３層ポリサイド配線６５を備えている。このポリサイド
配線６５の第２部分６５ａは、半導体基板中のｐ+型不
純物拡散領域３０にコンタクトホール１２を介してコン
タクトしている。第１部分６５ｂは、第２部分６５ａに
比較して、充分に大きい容積を有している。第２部分６
５ｂとコンタクト部分との距離を間隔Ｄとする。サンプ
ルとして、様々な間隔Ｄを有する複数のサンプルが作製
され、各サンプルに対して、９００℃、９０分のアニー
ルがなされた。アニール後、各サンプルについて、コン
タクト抵抗が測定された。
【００６３】図９は、コンタクト抵抗と間隔Ｄとの関係
を示している。ボロンが第２多結晶シリコン膜の全面に
注入されたサンドウィッチ型３層ポリサイド配線を備え
たサンプル以外のサンプルについては、間隔Ｄが小さい
程、コンタクト抵抗が高い。一方、ボロンが第２多結晶
シリコン膜の全面に注入されたサンドウィッチ型３層ポ
リサイド配線を備えたサンプルについて、コンタクト抵
抗は、サンプル間隔Ｄに依存することなく低い。このこ
とは、ボロンが第２多結晶シリコン膜の全面に注入され
たサンドウィッチ型３層ポリサイド配線において、コン
タクト部分から第２部分６５ｂへのボロンの横方向拡散
が抑制されていることを示している。図１０は、１×１
０15、３×１０15、６×１０15ｃｍ-2の各ドーズ量のヒ
素が第２多結晶シリコン膜に注入されたサンドウィッチ
型ポリサイド構造中に於て、９００℃、３０分のアニー
ルによりボロンがどのように再分布するかを示してい
る。図１１は、１×１０15、３×１０15、６×１０15ｃ
ｍ-2の各ドーズ量のヒ素が第１多結晶シリコン膜に注入
されたサンドウィッチ型ポリサイド構造中に於て、９０
０℃、３０分のアニールによりヒ素がどのように再分布
するかを示している。
【００６４】図１０及び１１からわかるように、ボロン
は、第２多結晶シリコン膜よりもタングステンシリサイ
ド膜に多く存在する。一方、ヒ素は、タングステンシリ
サイド膜よりも第１多結晶シリコン膜に多く存在する。
このことから、次のことが言える。
【００６５】（１）デュアルポリサイド配線のｎ型ポリ
サイド領域に於て、第２多結晶シリコン膜中に注入され
たボロンは、第２多結晶シリコン膜中に留まりやすく、
タングステンシリサイド膜中に移動しにくい。
【００６６】（２）従って、第２多結晶シリコン膜中に
注入されたボロンは、ｎ型ポリサイド部分とｎ型不純物
領域とのコンタクト特性に対して悪影響を与えない。
【００６７】また、（１）ボロンは第２多結晶シリコン
膜中の全面に注入されるているので、第２多結晶シリコ
ン膜中のボロン及びそこからタングステンシリサイド膜
中に拡散したボロンは、横方向に実質的に均一に分布す
る。このため、第２多結晶シリコン膜及びタングステン
シリサイド膜に於けるボロンの横方向拡散が抑制され
る。
【００６８】（２）ｐ型ポリサイド領域とｐ型不純物拡
散領域とのコンタクト部分のボロンが、第２多結晶シリ
コン膜のｐ型ポリサイド領域から、タングステンシリサ
イド膜を介してｎ型ポリサイド領域へ流出することが抑
制される。
【００６９】また、（１）デュアルポリサイド配線のｎ
型ポリサイド領域に於て、第１多結晶シリコン膜中のヒ
素は、タングステンシリサイ膜中に移動しにくい。
【００７０】（２）また、第１多結晶シリコン膜中のヒ
素は、タングステンシリサイド膜中のヒ素よりも横方向
に拡散しにくい。
【００７１】（３）従って、ｎ型ポリサイド領域とｎ型
不純物領域とのコンタクト部分から、縦及び横方向拡散
により、ヒ素が流出するということが抑制される。この
ため、ｎ型ポリサイド領域とｎ型不純物領域とのコンタ
クト部分で、ヒ素濃度の低下が防止される。このよう
に、ｎ型ポリサイド領域とｎ型不純物領域との間のコン
タクト抵抗は劣化しにくい。
【００７２】ボロンは、ヒ素が高濃度に存在する不純物
拡散領域中に拡散しにくいという特性を有している。図
１３は、サンドウィッチ型３層ポリサイド配線中のボロ
ン及びヒ素の深さ方向濃度分布を示している。より詳細
には、第１多結晶シリコン膜にヒ素が注入され、第２多
結晶シリコン膜中にボロンが注入されたたポリサイド配
線が、９００℃、３０分のアニール処理を受けた後の不
純物濃度分を示している。図１３からわかるように、ボ
ロンはシリコン基板中にほとんど拡散せず、また、第１
多結晶シリコン膜中のヒ素濃度は、高く維持されてい
る。
【００７３】第２多結晶シリコン膜中に注入されたボロ
ンが、ｎ型ポリサイド部分とｎ型不純物領域とのコンタ
クト抵抗に対して悪影響を与えないことを示すために、
サンドウィッチ型３層ポリサイド配線とｎ型不純物拡散
領域との間のｎ型コンタクト抵抗を測定した。図１２
は、第２多結晶シリコン膜へのボロン注入が、上記ｎ型
コンタクト抵抗のアニール時間依存性にどのような影響
を与えるか示すグラフである。図１２から明らかなよう
に、第２多結晶シリコン膜へのボロン注入は、上記ｎ型
コンタクト抵抗をほとんど増加させない。なお、アニー
ル温度は、９００℃である。
【００７４】（実施例４）図１４を参照しながら、図５
のポリサイド配線を備えたＣＭＯＳ装置を説明する。図
１４（ａ）及び（ｂ）には、それぞれ、デュアルポリサ
イド配線を使用した本発明の実施例と、デュアルポリサ
イド配線を用いない従来例が示されている。図１５
（ａ）及び（ｂ）は、それぞれ、図１４（ａ）及び
（ｂ）の横断面図である。
【００７５】本実施例のＣＭＯＳ半導体装置は、２つの
ｎチャネルＭＯＳトランジスタと２つのｐチャネルＭＯ
Ｓトランジスタとを有する２段ＣＭＯＳインバータであ
る。図１４（ａ）の上側に位置している２個のトランジ
スタは、共にｐチャネルＭＯＳトランジスタであり、下
側に位置しているトランジスタは、共にｎチャネルＭＯ
Ｓトランジスタである。図１５（ａ）に示されるよう
に、ｐチャネルＭＯＳトランジスタの各ソースは、メタ
ル配線６９ａを介して、電源配線（不図示）に接続され
ている。ｎチャネルＭＯＳトランジスタの各ソースは、
メタル配線６９ｂを介して、接地配線（不図示）に接続
されている。図１４（ａ）及び１５（ａ）に示されるよ
うに、ｐチャネルＭＯＳトランジスタのソースとメタル
配線６９ａとの間には、ポリサイド配線６３ａ又は６３
ｂが介在している。同様に、ｎチャネルＭＯＳトランジ
スタのソースとメタル配線６９ｂとの間には、ポリサイ
ド配線６３ｃ又は６３ｄが介在している。
【００７６】入力端子（ＩＮ）に近い方のｐチャネルＭ
ＯＳトランジスタのドレインは、デュアルポリサイド配
線６２を介して、対応するｎチャネルＭＯＳトランジス
タ（入力端子に近い方のｎチャネルＭＯＳトランジス
タ）のドレインに相互接続されている。出力端子（ＯＵ
Ｔ）に近い方のｐチャネルＭＯＳトランジスタのドレイ
ンは、デュアルポリサイド配線６３を介して、対応する
ｎチャネルＭＯＳトランジスタ（出力端子に近い方のｎ
チャネルＭＯＳトランジスタ）のドレインに相互接続さ
れている。デュアルポリサイド配線６３は、出力端子
（ＯＵＴ）でもある。入力端子（ＩＮ）に近い方のｐチ
ャネル及びｎチャネルＭＯＳトランジスタのゲートは、
ゲート電極１６ａを介して、ポリサイド配線からなる入
力端子（ＩＮ）に接続されている。出力端子に近い方の
ｐチャネル及びｎチャネルＭＯＳトランジスタのゲート
は、ゲート電極１６ｂを介して、ポリサイド配線６３か
らなる出力端子（ＯＵＴ）に接続されている。
【００７７】本実施例のＣＭＯＳ半導体装置を製造する
工程中に於て、ポリサイド配線中の不純物凝集が防止さ
れ、また、横方向拡散が抑制される。その結果、コンタ
クト抵抗の増加が防止される。
【００７８】図１４（ｂ）及び１５（ｂ）に示されるよ
うに、従来例では、ｐチャネルＭＯＳトランジスタのド
レインとｎチャネルＭＯＳトランジスタのドレインと
が、デュアルポリサイド配線によってではなく、メタル
配線７２及び７３によって、相互接続されている。ま
た、入力端子は、メタル配線７１から構成されている。
各ＭＯＳトランジスタのソースと電源配線及び接地配線
との相互接続も、メタル配線７０により行われている。
【００７９】図１４（ａ）及び（ｂ）に示されるよう
に、本実施例のＣＭＯＳ半導体装置は、従来例に比較し
て、その占有面積が縮小されている。このため、コンタ
クト特性の劣化しにくい小型のＣＭＯＳ半導体装置が実
現される。また、高密度に集積されたＣＭＯＳ半導体装
置が提供される。簡単のため、２段ＣＭＯＳインバータ
について本発明の実施例を説明したが、他のＣＭＯＳ半
導体装置にも本発明は適用される。
【００８０】
【発明の効果】本発明の半導体装置によれば、ポリサイ
ド配線中のボロン凝集が防止されるため、ポリサイド配
線中のボロン濃度が熱処理によって低下しない。その結
果、そのようなポリサイド配線をゲート電極として有す
るＭＯＳトランジスタの閾値は変動しにくい。また、ポ
リサイド配線とｐ型不純物拡散領域との間のコンタクト
抵抗が熱処理によって増加しないという、安定なコンタ
クト特性が得られる。
【００８１】本発明によれば、デュアルポリサイド配線
に於て不純物の横方向拡散が防止されることにより、コ
ンタクト特性の劣化が抑制されたＣＭＯＳ半導体装置が
提供される。
【図面の簡単な説明】
【図１】本発明の実施例を示す半導体装置の断面図
【図２】図１に示される実施例を製造する方法を説明す
るための工程断面図
【図３】本発明の他の実施例を示す半導体装置の断面図
【図４】本発明の更に他の実施例を示す半導体装置の断
面図
【図５】図４に示される実施例を製造する方法を説明す
るための工程断面図
【図６】半導体基板にコンタクトするポリサイド配線中
のボロン濃度分布を示す特性図
【図７】ｐ型コンタクト抵抗のアニール温度依存性を示
す特性図
【図８】横方向拡散を評価するためのサンプルを示す平
面図
【図９】図８のサンプルの間隔Ｄとｐ型コンタクト抵抗
との関係を示す特性図
【図１０】ポリサイド配線中のボロン濃度分布を示す特
性図
【図１１】ポリサイド配線中のヒ素濃度分布を示す特性
図
【図１２】ｎ型コンタクト抵抗のアニール温度依存性を
示す特性図
【図１３】３層ポリサイド配線中の不純物濃度分布を示
す特性図
【図１４】（ａ）はメタル配線とデュアルポリサイド配
線を用いた２段ＣＭＯＳインバータのレイアウト図 （ｂ）はメタル配線を用いた２段ＣＭＯＳインバータの
レイアウト図
【図１５】（ａ）は図１４（ａ）の２段ＣＭＯＳインバ
ータの断面図 （ｂ）は図１４（ｂ）の２段ＣＭＯＳインバータの断面
図
【図１６】従来の２層ポリサイド配線中のボロン濃度分
布を示す特性図
【図１７】従来の２層ポリサイド配線中における不純物
拡散及び凝集を模式的に示す図
【符号の説明】
１ シリコン基板 ２ 素子分離膜 ３ ソース及びドレイン ４ ゲート酸化膜 ５、１３ 第１多結晶シリコン膜 ６、１４ タングステンシリサイド膜 ７、１５ 第２多結晶シリコン膜 ８、９ シリコン酸化膜 ６０ ゲート電極 ６１、６５ ポリサイド配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 H01L 21/768 H01L 21/28 - 21/288 H01L 21/8238 H01L 27/092

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上にポリサイド配線を有する
    半導体装置であって、 前記ポリサイド配線が、 ｐ型不純物拡散部分とｎ型不純物拡散部分の両方を有す
    る第１多結晶シリコン膜と、前記第１多結晶シリコン膜
    上に形成された高融点金属シリサイド膜と、前記高融点
    金属シリサイド膜上に形成されたｐ型不純物のみが拡散
    されている第２多結晶シリコン膜とで構成されているこ
    とを 特徴とする半導体装置。
  2. 【請求項２】 前記半導体基板中にはｐ型不純物拡散領
    域が形成されており、 前記第１多結晶シリコン膜のｐ型不純物拡散部分が前記
    ｐ型不純物拡散領域に接続されていることを特徴とする
    請求項１記載の 半導体装置。
  3. 【請求項３】 前記半導体基板に形成されたｐチャネル
    型ＭＯＳトランジスタを更に備えており、 前記ｐ型不純物拡散領域が、前記ｐチャネル型ＭＯＳト
    ランジスタのソース及びドレインの何れかであることを
    特徴とする請求項２記載の 半導体装置。
  4. 【請求項４】 半導体基板上にｎチャネル型ＭＯＳトラ
    ンジスタ及びｐチャネル型ＭＯＳトランジスタを有する
    半導体装置であって、 前記半導体基板中に形成されたｎ型不純物拡散領域から
    なるｎ型ソース及びｎ型ドレインを有する前記ｎチャネ
    ル型ＭＯＳトランジスタと、 前記半導体基板中に形成されたｐ型不純物拡散領域から
    なるｐ型ソース及びｐ型ドレインを有する前記ｐチャネ
    ル型ＭＯＳトランジスタと、 さらに、第１多結晶シリコン膜と、前記第１多結晶シリ
    コン膜上に形成された高融点金属シリサイド膜と、前記
    高融点金属シリサイド膜上に形成された第２多結晶シリ
    コン膜とで構成されたポリサイド配線とを備え、 前記第１多結晶シリコン膜は、前記ｎ型ソース又は前記
    ｎ型ドレインに接続されているｎ型不純物拡散部分と、
    前記ｐ型ソース又は前記ｐ型ドレインに接続されている
    ｐ型不純物拡散部分とを有し、前記第２多結晶シリコン
    膜にはｐ型不純物のみが拡散されていることを特徴とす
    る 半導体装置。
  5. 【請求項５】 半導体基板上にポリサイド配線を有する
    半導体装置の製造方法であって、 前記ポリサイド配線を形成する工程が、 前記半導体基板上に第１多結晶シリコン膜を形成する工
    程と、 前記第１多結晶シリコン膜にｐ型不純物拡散部分とｎ型
    不純物拡散部分を選択的に形成する工程と、 前記第１多結晶シリコン膜上に高融点金属シリサイド膜
    を形成する工程と、 前記高融点金属シリサイド膜上に第２多結晶シリコン膜
    を形成する工程と、 前記第２多結晶シリコン膜の全面にｐ型不純物を拡散す
    る工程とを備えていることを特徴とする半導体装置の製
    造方法。
  6. 【請求項６】 前記第１多結晶シリコン膜のｐ型不純物
    拡散部分が前記半導体基板中に形成されているｐ型不純
    物拡散領域に接続され、前記第１多結晶シリコン膜のｎ
    型不純物拡散部分が前記半導体基板中に形成されている
    ｎ型不純物拡散領域に接続されることを特徴とする請求
    項５記載の半導体装置の製造方法。
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