JPS61194764A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体技術さらには半導体集積回路におけ
るバイポーラトランジスタの形成に適用して特に有効な
技術に関し１例えば同一半導体基板上にバイポーラトラ
ンジスタとＭＩＳＦＥＴ（絶縁ゲート型電界効果トラン
ジスタ）が形成されるようにされた半導体集積回路にお
けるエミッタ領域の形成に利用して有効な技術に関する
。

［背景技術］ メモリアレイをＭ　Ｉ　Ｓ　ＦＥＴからなる高抵抗負荷
型のメモリセル（第２図参照）で構成し、人出カバッフ
ァや読出し回路（センスアンプ）等の周辺回路をバイポ
ーラトランジスタで構成してなるスタティックＲＡＭに
関する発明が提案されている。また、そのようなスタテ
ィックＲＡＭを形成するため、同一半導体基板上にバイ
ポーラトランジスタとＭＩＳＦＥＴとを形成するプロセ
ス（以ＦＢ　１−ＣＭＯＳプロセスと称する）に関する
技術も種々提案されている（特願昭５８−１４３８６９
号）。

上記先願に係るＢ　ｉ　−ＣＭＯＳプロセスにおいては
、ベース領域形成後に、その外部ベース領域に対して、
ＰチャンネルＭ　Ｉ　Ｓ　ＦＥＴのソース。

ドレイン領域の形成のためのイオン打込みと同時にＰ型
不純物を導入して、ベース抵抗を下げている。また、エ
ミッタ領域は、メモリセル内の負荷抵抗を構成するポリ
シリコン層と同時に形成されたポリシリコン電極からの
Ｎ型不純物の拡散により形成するようにしている。

しかしながら、上記プロセスに従うと、エミッタ領域と
外部ベース領域が自己整合的でないため、ベース抵抗が
充分に低減されないとともに、バイボ・−ラトランジス
タの素子寸法も小さくならないという問題点があった。

［発明の目的コ この発明の目的は、バイポーラトランジスタの性能を向
上させるとともに、その素子寸法を低減して高集積化を
可能にするような半導体技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、同一半導体基板上にバイポーラトランジスタ
とＭＩＳＦＥＴを形成するプロセスにおいて、ＭＴＳＦ
ＥＴのゲート電極の形成と同時にエミッタ電極を形成し
てこのエミッタ電極からのＮ型不純物の拡散によってエ
ミッタ領域を形成するとともに、このエミッタ電極をイ
オン打込みマスクとして、Ｐチャンネル形Ｍ　Ｉ　Ｓ　
ＦＥＴのソース、ドレイン領域形成のためのイオン打込
みと同時に外部ベース領域にＰ型不純物を導入させるよ
うにすることによって、エミッタ領域と外部ベース領域
を自己整合的に形成できるようにし、これによって外部
ベース領域の抵抗を下げてバイポーラトランジスタの性
能を向上させるとともに、バイポーラトランジスタの素
子寸法を低減し、高集積化を可能にするという上記目的
を達成するものである。

［実施例コ 第１図（Ａ）〜（Ｅ）は、本発明をバイポーラトランジ
スタとＭＩＳＦＥＴが同一の半導体基板に形成されるよ
うにされた半導体集積回路に適用した場合の一実施例を
製造工程順に示すものである。

先ず、Ｐ型車結晶シリコン基板のような半導体基板１を
用意し、その表面を酸化して酸化シリコン膜を形成し、
この酸化シリコン膜等をマスクとしてアンチモンのよう
なＮ型不純物を熱拡散等により半導体基板１の主面上に
導入、拡散させてＮ＋型埋込層２ａ、２ｂを形成する。

それから同様の方法により、Ｎ＋型埋込層２ａ、２ｂ間
にＰ＋型埋込層３を形成してから、マスクとなった酸化
膜を除去した後、気相成長法により半導体基板１上に全
面的にＮ型エピタキシャル層４を形成して、第１図（Ａ
）の状態となる。

次に、上記Ｎ型エピタキシャル層４の表面を酸化して酸
化シリコン膜を形成してからフォトエツチングを行ない
、この酸化シリコン膜をマスクとしてバイポーラトラン
ジスタおよびＰチャンネルＭＩＳＦＥＴが形成される箇
所にＮ型不純物を拡散させてＮウェル領域５を形成する
。それから、同様の方法により、ＮチャンネルＭ　Ｉ　
Ｓ　ＦＥＴが形成される箇所にＰ型不純物を拡散させて
Ｐウェル領域（図示省略）を形成する。

それから、ウェル領域形成マスクとなった酸化シリコン
膜を除去した後、再び基板１の表面を薄く酸化して酸化
膜７ａを形成してからＣＶＤ法（ケミカル・ベイパー・
デポジション法）等により窒化シリコン膜６を形成する
。しかる後、フォトエツチングを行なって、バイポーラ
トランジスタやＭ　Ｉ　Ｓ　ＦＥＴなどの素子が形成さ
れるべき領域上にのみ窒化シリコン膜６が残るようにす
る。そして、バイポーラトランジスタ形成領域とＭＩＳ
ＦＥＴ形成領域の境界に、例えばＰウェル形成のための
イオン打込みと同時もしくは別の工程で、チャンネルス
トッパ層形成のためのＰ型不純物のイオン打込みを行な
う。

次に、上記窒化シリコン膜６を耐酸化用マスクとして、
酸化性雰囲気中で半導体基板１の表面を選択的に熱酸化
させて比較的厚いフィールド絶縁膜７を形成する。この
とき、窒化シリコン膜６は酸素を通さないので、窒化シ
リコン膜６の下の基板主面は酸化されない。また、この
熱処理によって、予め打ち込んでおいたＰ型不純物が拡
散されて、バイポーラトランジスタとＭ　Ｉ　Ｓ　ＦＥ
Ｔの境界のフィールド絶縁膜７の直下には、チャンネル
ストッパ層としてＰ型半導体領域８が形成され、第１図
（Ｂ）の状態となる。

第１図（Ｂ）の状態の後は、先ず耐酸化用マスクとなっ
た窒化シリコン膜６を除去し、基板主面上の酸化シリコ
ン膜７ａを除去してから熱酸化を行なって、露出された
基板主面上にゲート絶縁膜となる酸化シリコン膜１１を
形成する。フォトレジスト被膜をマスクとしてコレクタ
引上げ口となる部分にＮ型不純物をイオン打込み等によ
り注入して拡散させ、Ｎ＋型埋込層２ａに達するような
Ｎ型半導体領域９を形成する。しかる後、上記コレクタ
引上げ口（９）およびＭＩＳＦＥＴが形成されるべき部
分を、フォトレジスト被膜等で覆っておいてイオン打込
み等により基板主面上にＰ型不純物を注入、拡散させて
ベース領域となるＰ型半導体領域１０を形成して第１図
（Ｃ）の状態となる。

そして、コレクタ引上げ口９およびエミッタが形成され
るべき部分の表面の酸化シリコン膜１１をウェット・エ
ツチング等により除去して開口部１１ａ、ｌｌｂを形成
してから、この酸化シリコン膜１１上にＣＶＤ法により
、ポリシリコン層を全面的に形成する。しかる後、この
ポリシリコン層に対して、ひ素もしくはリンのようなＮ
型不純物をイオン打込みにより導入してから、その上に
モリブデンやタングステンのような高融点金属層を薄く
蒸着する。それから、熱処理を施こす。すると、ポリシ
リコン層の上層部分がメタルシリサイド（金属とシリコ
ンの化合物）層に変化してポリシリコン層とその上のメ
タルシリサイド層とからなる２層膜（ポリサイド膜）構
造１２が形成されるとともに、ポリシリコン層からＮ型
不純物が基板主面上に拡散されて、ベース領域（１０）
上にエミッタ領域たるＮ型半導体領域１３が形成されて
第１図（Ｄ）の状態となる。

しかる後、ポリサイド層（１２）に対し、フォトエツチ
ングを行なって、ＭＩＳＦＥＴのゲート電極１２ａおよ
びエミッタ電極１２ｂとコレクタ電極１２ｃを形成して
から、上記バイポーラトランジスタおよびＰチャンネル
形Ｍ　Ｉ　Ｓ　ＦＥＴの上方をフォトレジスト被膜で覆
った状態でゲート電極をマスクとしたＮ型不純物のイオ
ン打込みを行なってＮチャンネル形Ｍ　Ｉ　Ｓ　ＦＥＴ
のソース、ドレイン領域を形成する。

次に、コレクタ引上げ口９および図示しないＮチャンネ
ルＭ　Ｉ　Ｓ　ＦＥＴ形成領域の上方をフォトレジスト
被膜１４で覆った状態で、上記ゲート電極１２ａおよび
エミッタ電極１２ｂをイオン打込みマスクとしてボロン
のようなＰ型不純物を半導体基板の主面に導入する。

すると、これによって、Ｎウェル領域５上にはゲート電
極１２ａに自己整合されてＰチャンネル形ＭＩＳＦＥＴ
のソース、ドレイン領域たるＰ型半導体領域１５が形成
されるとともに、エミッタ領域たるＮ型半導体領域１３
の外側のベース領域には、エミッタ電極１２ｂに自己整
合されてＰ型不純物が高濃度に注入された外部ベース領
域ｌＯａが形成されて、第１図（Ｅ）の状態になる。

つまり、この実施例では、エミッタ領域（１３）と外部
ベース領域１０ａとが自己整合的に形成される。その結
果、エミッタ領域（１３）と外部ベース領域１０ａとの
距離が非常に近くなって外部ベースの抵抗値が下がり、
バイポーラトランジスタの性能が向上され゛る。また、
エミッタ領域（１３）と外部ベース１０ａとが自己整合
的に形成されるためベース領域ひいてはトランジスタの
素子寸法を小さくすることができ、これによって高集積
化が可能となる。

さらに、上記実施例では、エミッタ電極１２ｂおよびコ
レクタ電極１２ｃの一部がメタルシリサイドで形成され
ているため、接触抵抗および引出し配線の抵抗が、それ
をポリシリコン電極とした場合に比へて下がり、トラン
ジスタの動作速度が向上される。

しかも、エミッタ電極１２ｂとなるメタルシリサイド層
は低抵抗であるので、それをそのまま延長させて配線と
することができる。そのため、配線のレイアウト設計も
楽になる。

それから、Ｂｉ−ＣＭＯ３型スタティックＲＡＭのプロ
セス等では、ＣＶＤ法により二層目のポリシリコン層を
全面的に形成してから、パターニングを行なって、Ｎチ
ャンネルＭ　Ｉ　Ｓ　ＦＥＴのソース、ドレイン用ポリ
シリコン電極を形成するとともに、ＮチャンネルＭ　Ｉ
　Ｓ　ＦＥＴのゲート電極１２ａの上方には、絶縁膜を
介して抵抗素子を形成するためのポリシリコン層を残す
。

次に、抵抗素子を構成するためのポリシリコン層の上方
のみをフォトレジスト被膜で覆った状態でＮ型不純物の
イオン打込みを行なってアニールし、抵抗素子たるポリ
シリコン層以外のポリシリコン層を低抵抗化する。

しかる後、半導体基板全体にＰＳＧ膜（リン・シリケー
ト・ガラス膜）のような層間絶縁膜を形成してから、ド
ライエツチングによりこの層間絶縁膜に対し、コンタク
ト窓を開ける。それから、アルミニウム層を全面的に蒸
着したのち、パターニングを行なってエミッタ電極、ベ
ース電極、コレクタ電極およびＭＴＳＦＥＴのソース、
ドレイン電極や配線層を形成し、最後にそれらのアルミ
電極や配線層の上にファイナルパッシベーション膜を全
面的に形成することにより完成状態とされる。

なお、上記実施例では、コレクタ引上げ口（９）の表面
にもメタルシリサイドからなるコレクタ電極が形成され
るようにされているが、それに限定されるものでなく、
アルミ電極を直接接触させたす、あるいは二層目のポリ
シリコン層からなるコレクタ電極を接触させる構造とし
てもよい。

ところで、第２図に示すような高抵抗負荷形のメモリセ
ルを使用したＢｉ−ＣＭＯ３型スタティックＲＡＭでは
、メモリセルの入出力ノードｎ１（またはノードｎ２）
で、駆動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　１（またはＱ
ｌ）およびトランスファＭ　Ｉ　Ｓ　ＦＥＴＱ３　（ま
たはＱ４）のソース、ドレイン領域と、反対側のＭＩＳ
ＦＥＴＱ２　　（またはＱｌ）のゲート電極と、負荷抵
抗Ｒ１（またはＲ２）の一端とが互いに接続される。そ
の場合、それらを一箇所で集中的に接触させる。つまり
、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　。

（Ｑｌ）およびＱ３（Ｑ４）の共通のソース、ドレイン
領域たる拡散層に対して、ＭＩＳＦＥＴＱ２（Ｑｌ）の
ゲート電極たるポリシリコン層（もしく鴎ポリサイド層
）と負荷抵抗を構成するポリシリコン層の一端をそれぞ
れ引き延ばして接触させる構造を採ることにより、メモ
リセルの占有面積の低減を図ることができる。

第３図には、上記入出力ノードｎ１またはＲ２における
接触構造の一例が示されている。

すなわち、半導体基板１の主面上のフィールド絶縁膜７
で囲まれた領域２０の表面の一部には。

その表面に一旦形成されるゲート絶縁膜を除去した状態
で、Ｍ　Ｉ　Ｓ　ＦＥＴのゲート電極たるポリサイド層
１２の一端を直接接触させる。そして、このポリサイド
層１２（特にポリシリコン層）からのＮ型不純物（リン
もしくはひ素）の拡散によってＮ型拡散領域２１を形成
する。また、上記ポリサイド層１２をイオン打込みマス
クとして、ポリサイド層で覆われていない領域２０の表
面に１図示しないＮチャンネルＭ　Ｉ　Ｓ　ＦＥＴのソ
ース、ドレイン領域の形成と同時にＮ型半導体領域２２
を形成する。このようにして形成されるＮ型領域２１と
２２を、第２図に示されているＭＩＳＦＥＴＱｌとＱａ
（もしくはＱｌと０４）のソース、ドレイン領域と連続
するように形成する。

それから、その上方に形成されるＣＶＤ法による酸化シ
リコン膜のような層間絶縁膜２３に対し、上記領域２０
よりも少し大きな開口部２３ａを形成する。そして、そ
の上に負荷抵抗Ｒ１（Ｒ２）を構成するためのポリシリ
コン層２４の一端を引き延ばして来て、上記Ｎ型半導体
領域２２の表面およびポリサイド層１２の表面に接触さ
せる。これによって、第２図におけるメモリセルの入出
力ノードｎ１およびＢ２における接続構造が極めて小さ
な面積で実現される。また、接触抵抗も小さい。

しかも、第３図に示した接触構造は、第１図（Ｅ）と比
較すれば分かるように、前記実施例におけるエミッタ領
域１３の形成と同じ方法で形成することができる。

従って、高抵抗負荷形のメモリセルを用いたＢｉ　−Ｃ
Ｍ　ＯＳ型スタティックＲＡＭのメモリセル内の入出力
ノードの接続に、第３図に示したような接触構造を採用
したものにおいては、全くプロセスを変更することなく
、前記実施例におけるエミッタ構造およびこれに自己整
合された外部ベース領域１０ａの形成が可能となる。

あるいは、共通のプロセスで前記実施例のバイポーラト
ランジスタの構造と、第３図に示した占有面積の小さな
入出力ノード（ｎｌｌｎ２）の接触構造とを実現するこ
とができ、チップサイズの低減が可能になる。

上記実施例では、Ｂ１−ＣＭＯＳプロセスの半導体集積
回路に適用したものについて説明したが、この発明はバ
イポーラトランジスタのみからなるバイポーラ集積回路
に適用することもでき、それによって上述したようにす
ぐれた効果を奏するバイポーラトランジスタを得ること
ができる。

［効果］ 同一半導体基板上にバイポーラトランジスタとＭ　Ｉ　
Ｓ　ＦＥＴを形成するプロセスにおいて、ＭＩＳＦＥＴ
のゲート電極の形成と同時にエミッタ電極を形成してこ
のエミッタ電極からのＮ型不純物の拡散によってエミッ
タ領域を形成するとともに、このエミッタ電極をイオン
打込みマスクとして、Ｐチャンネル形ＭＩＳＦＥＴのソ
ース、ドレイン領域形成のためのイオン打込みと同時に
外部ベース領域にＰ型不純物を導入させるようにしたの
で、エミッタ領域と外部ベース領域を自己整合的に形成
できるようになるという作用により、プロセスを複雑に
することなく、外部ベース領域の抵抗を下げてバイポー
ラトランジスタの性能を向上させるとともに、バイポー
ラトランジスタの素子寸法が低減され、高集積化が可能
になるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、前記実施例では
エミッタ電極をＭＩＳＦＥＴのゲート電極と同じメタル
シリサイド層で形成しているが、ゲート電極と同じポリ
シリコン層またはゲート電極と異なる導電層であっても
よい。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＢ１−ＣＭＯＳ構成
のスタティックＲＡＭのプロセスに適用したものについ
て説明したが、それに限定されるものでなく　、　Ｂ　
ｉ　−ＣＭＯＳプロセスさらにはバイポーラプロセス一
般に利用することができる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｅ）は、本発明をＢ１−ＣＭｏ５プロ
セスに適用した場合の一実施例を製造工程順に示す断面
図、 第２図は、スタティックＲＡＭにおける高抵抗負荷形の
メモリセルの構成例を示す回路図、第３図は、そのメモ
リセルの入出力ノードの接触構造の一例を示す断面図で
ある。 １・・・・半導体基板、２ａ、２ｂ・・・・Ｎ＋型埋込
層、３・・・・Ｐ中型埋込層、４・・・・Ｎ型エピタキ
シャル層、５・・・・Ｐウェル領域、６・・・・窒化シ
リコン膜、７・・・・フィールド絶縁膜、８・・・・Ｐ
型半導体領域（チャンネルストッパ層）、９・・・・Ｎ
型半導体領域（コレクタ引上げ口）、１０・・・・Ｐ型
半導体領域（ベース領域）、１０ａ・・・・外部ベース
領域、１１・・・・酸化シリコン膜（ゲート絶縁膜）、
ｌｌａ、ｌｌｂ・・・・開口部。 】２・・・メタルシリサイド層、１２ａ・・・・ゲート
電極、１２ｂ・・・・エミッタ電極、１２ｃ・・・・コ
レクタ電極、１３・・・・Ｎ型半導体領域（エミッタ領
域）、１４・・・・フォトレジスト被膜、２０・・・・
接触領域、２１．２２・・・・Ｎ＋型半導体領域、２３
・・・・層間絶縁膜、２４・・・・ポリシリコン層。 第　　１　　図 第　　１　　図 第　　１　　図 （Ｅ）

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の主面上に形成されたバイポーラトラン
   ジスタのベース領域となる半導体領域上の一部に、エミ
   ッタ電極となる導電層を形成し、この導電層からの不純
   物拡散によってエミッタ領域を形成するとともに、上記
   導電層をイオン打込みマスクとして外部ベース領域部分
   に不純物を高濃度に導入させるようにしたことを特徴と
   する半導体装置の製造方法。 ２、エミッタ電極たる上記導電層は、同一の半導体基板
   の他の領域に形成される絶縁ゲート型電界効果トランジ
   スタのゲート電極となる導電層と同時に形成するように
   したことを特徴とする特許請求の範囲第１項記載の半導
   体装置の製造方法。 ３、ゲート電極およびエミッタ電極を構成する上記導電
   層は、高融点金属もしくはそのシリサイド層により形成
   するとともに、バイポーラトランジスタのコレクタ引上
   げ口の表面にはこれらの導電層と同時に形成される電極
   を設けるようにしたことを特徴とする特許請求の範囲第
   ２項記載の半導体装置の製造方法。