JPS61292956A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に関し、特に高集積ダイナミック形
ランダムアクセスメモリのメモリセルに好適な半導体装
置に関する。

〔発明の背景〕

従来、ダイナミック形ＭＯＳメモリセルは、蓄積容量部
のゲート電極と転送ＭｏＳトランジスタのゲート電極と
の２つの異なるグー１−電極を有していた。これは第２
図に断面構造を示すように、高濃度ｎ形拡散ＷＩ２を有
するｐ形シリコン基板１上に形成された蓄積容量プレー
ト電極３と転送ＭＯＳトランジスタのゲート電極４の２
つの電極に対応している。このメモリセル構造で問題と
なるのは蓄積容量プレート電極３である。このプレート
電極３にはＤＣ的に固定した電位が印加されているため
、プレート電極の電気的な抵抗が大きいと、電位的に浮
動してメモリ動作に支障がでてくる。従って、プレート
電極の電気的抵抗を充分に低くすることが重要である。

従来、このプレート電極は多結晶シリコンで形成されて
いたが、多結晶シリコンはその線幅が多結晶シリコンを
構成しているシリコン結晶粒径と同程度以下になると。

シリコン粒の分離によって電気的抵抗が非常に高くなる
という問題点を有していた。第３図は第２図に示したダ
イナミックメモリセル構造の平面レイアウト図である。

同図から明らかなように、上記蓄積容量のプレート電極
３はくさび状につながっているが、一部の領域Ａには非
常に細いところが存在し、これが上記のように高い抵抗
や断線をもたらすことになる。

〔発明の目的〕

本発明の目的は上記従来技術の問題点を解決し、高集積
化が可能な半導体メモリの構造を提供することにある。

〔発明の概要〕

上記目的を達成するために、本発明は固定電位が印加さ
れる蓄積容量プレー１〜電極を多結晶シリコンとシリサ
イドもしくは高融点金属との複合膜によって形成し、低
抵抗化と断線防止を図ることを特徴としている。

〔発明の実施例〕

以下、実施例によって本発明の詳細な説明する。

実施例１ 本発明の第１の実施例を第１図に示す。同図において、
蓄積容量プレート電極は第１層１１のゲート電極であり
、薄い絶縁膜１２によってシリコン基板１との間に蓄積
容量を形成している。このプレート電極は多結晶シリコ
ン５とその上のタングステンやモリブデン或いはチタン
のシリサイド層６とから構成されている。このような複
合膜をプレート電極として用いることにより、そのシー
ト抵抗は多結晶シリコンによるプレー１−電極の場合の
１／１０〜１１５０にも低下し、定電圧に固定されてい
るプレー１−電極の特性上、非常に好ましい。さらに、
プレート電極が第３図に示されたように細い部分Ａが存
在しても、多結晶シリコンとシリサイド層との複合膜に
なっているため、多結晶膜５の結晶粒界による分離が生
じたとしても、多結晶膜５上のシリサイド膜６によって
、プレート電極の電気的接続は得られ、断線をまねくよ
うなことはない。また、第１図に示すようにワード線４
，７は第２層目のゲート電極によって形成されており、
プレート電極である第１層目ゲート電化膜沸用いること
も可能であるが、化学気相成長（ＣＶＤ）法によって形
成する方が、酸化膜の質や低温プロセスの点で好ましい
。なお、プレー１、電極の低抵抗層６はシリサイド層に
限定されることなく、タングステンやモリブデン等の高
融点金属を用いることも可能である。

実施例２ 本発明の第２の実施例を第４図に示す。本実施例ではメ
モリセルのワード線は第１層目のゲート電極９によって
形成されており、蓄積容量のプレート電極は第２層目の
ゲート電極によって形成されており、多結晶シリコン１
０とシリサイド１１との複合膜となっている０本実施例
の特徴はシリサイド層が最上層になっているため、シリ
サイド層１１の上部に層間絶縁膜を高温熱処理により形
成する必要がないことである。このため、シリサイド層
の高温熱処理による膜質の変化や、シリサイド中の金属
原子のシリコン基板等への拡散を避けることができる。

なお、シリサイド層を有するード線は最下層１３であり
、第２層目の多結晶シリコン１４はワード線の上にも重
なって蓄積容量を形成する面積を大きくしている。プレ
ート電極は第３層目で形成されており、薄い絶縁膜１２
上に多結晶シリコン１４．シリサイド層１５とによって
形成されている。

実施例３ 第３の実施例を第６図に示す３本実施例ではシリコン基
板１表面に形成した深さ１〜６μ「ｎの深孔１６の表面
に薄い絶縁膜１２を形成し、蓄積容量部の面積を大きく
している。本実施例ではプレート電極は深孔１６内に埋
め込まれている多結晶シリコン１７とその上部に設けら
れたシリサイド層１８とによって形成されている。

実施例４ 第４の実施例を第７図に示す。本実施例でも蓄積容量は
深孔１６に形成されているが、プレート電極を構成して
いる多結晶シリコン１７とシリサイド層１８はともに深
孔内に埋め込まれている。。

本実施例では第６図に示す実施例に比ベプレー！・Ｔ！
極はより低抵抗化され、か−〕シリコン基板表面の段差
も小さくなる。

実施例５ 第５の実施例を第８図に示す。本実施例ではＩｔ積容景
は深孔内に埋め込まれた第１一層目の多結晶１９とシリ
コン基板１との間の第１の絶縁膜１２によるものと、第
１層１１の多結晶シリコン１９と第２層目のプレート電
極１７．１８との間の第２の絶縁膜２０によるものとの
２つの容量によって形成されているため、蓄積容量は非
常に大きくとれる。本実施例でもプレート電極は多結晶
シリコン１７とシリサイド層１８とによって形成されて
いるが、特徴的なことはプレート電極と同じ２層目のゲ
ート電極によってワード線を構成する転送グー１−ＭＯ
Ｓトランジスタのゲート電極２１が形成されていること
である。このような構造ではワ。

−ド線とプレート電極との低抵抗化が同時になされるこ
とになる。

実施例６ 第６の実施例を第９図に示す。本実施例ではワード線と
なる転送ゲートＭＯＳトランジスタのゲート２２は第１
層［１のゲート電極であり、多結晶シリコン１７とシリ
サイド１８とによるプレート電極２３は第３層目のゲー
ト電極によ・つて形成されている。

実施例７ 第７の実施例を第１０図に示す。本実施例では前記実施
例とは異なり、隣接するメモリセルの間に深い溝３０を
形成し、この溝の側壁に薄い絶縁膜１２を形成し、プレ
ート電極３１を溝内に埋め込んで蓄積容量を形成すると
ともに、深溝３０を隣接するメモリセル間のアイソレー
ションとしても用いている。このため、深溝３０は、ｐ
オンｐ０エピタキシャル基板においてｐ形エピタキシャ
ル層３３をつき抜けてｐ＋基板３４に達している。プレ
ート電極は多結晶シリコン３１上にシリサイド層３２が
形成され、プレート電極の低抵抗化を図っている。

実施例８ 第８の実施例を第１１図に示す、深溝を用いる点で本実
施例ではメモリセルとしての構造はほぼ同じであるが、
プレート電極は多結晶シリコン３１とシリサイド層３２
がともに溝内に埋め込まれている。

実施例９ 第９の実施例を第１２図に示す。本実施例では、低濃度
エピタキシャル層３６をつき抜けて高濃度シリコン基板
３５に達するように深孔（もしくは深溝）３７が形成さ
れており、この深孔内に低抵抗多結晶シリコン３８が埋
め込まれており、この多結晶シリコンは底部で高濃度シ
リコン基板と接しており、さらに多結晶シリコン３８の
」二部には低抵抗化のためのシリサイド層３９が形成さ
れている。また、深孔内に埋め込まれた多結晶シリコン
は深孔（１１１Ｊ壁に作られた絶縁膜４０によって低濃
度エピタキシャル層３６と電気的に絶縁されている。深
孔内に埋め込まれた多結晶シリコン；３８及びシリサイ
ド層３９はシリコン基板３５に給電したり、２はシリコ
ン基板３５から給電するための給電パスすなわち、埋め
込み形配線として用いることができる。

第１３図は本実施例のもう］一つの構成であり、この場
合には深孔内には多結晶シリコン３８とシリサイド３９
との両者が埋め込まれていて、埋め込み配線の抵抗を低
減している。

実施例１０ 本実施例は本発明による構造の製造プロセスに関する。

第１４図は第５図に示した実施例の製造プロセスを示す
ものである。まず厚いフィールド酸化膜４１、薄いゲー
ト酸化膜４２．多結晶シリコンやシリサイド或いはそれ
らの複合膜による第一層目のゲート電極１３、ゲート電
極１３をとり囲む酸化膜４３、トランジスタ耐圧向上の
ための低濃度ｎ影領域２４を形成する（第１４図Ａ）。

次に高濃度ｎ形の第２層目多結晶シリコン１４とシリコ
ン基板上に形成する。この時、多結晶シリコンがらｎ形
不純物がシリコン基板に拡散していき、ｎ影領域１５が
形成される。次に蓄積容量を形成するための厚さ５〜５
０ｎｒｎ’の薄い絶縁膜１２とプレート電極の一部とな
る第３層目の多結晶シリコン５を形成する（第１４図Ｂ
）、その後、第２層目多結晶シリコン１４と第３層目多
結晶シリコン５との間の電気的絶縁を確保するために、
第２層目と第３層目多結晶シリコンの側壁部に酸化ＩＪ
Ａ４４を形成し、その後、タングステンやモリブデン、
チタン等の金属膜４５をスパッタ法等により堆積する（
第１４図Ｃ）０次に、例えば５００〜１０００℃の温度
で熱処理して多結晶シリコン５と金属膜４５を反応させ
、シリサイド膜６を形成する。この後、未反応金属膜を
除去すると、プレート電極となる多結晶シリコン膜−ヒ
および拡散層２５上にのみシリサイド膜が形成される（
第１４図Ｄ）。

なお、ＭＯＳトランジスタのソース・ドレインとなる高
濃度ｎ１層２５はシリサイド６形成後、もしくは金属膜
４４堆積前にイオン打ち込み等により形成する６次にＰ
ＳＧ膜４６を堆積させ、コンタクト孔を開け、金属電極
４７を形成する（第１４図Ｅ）、この製造プロセスでは
プレート電極上のシリサイド層は金属膜と多結晶シリコ
ンとの熱反応により形成したが、シリサイド膜そのもの
を化学気相反応法により堆積させることも可能である。

この場合の製造プロセスは第１４図Ａまでの工程は同じ
であるが、この後は、第２層目多結晶シリコン１４、薄
い絶Ｒ膜１２を形成し、その上に第３層目の多結晶シリ
コン５とシリサイド膜６を堆積させる（第１４図Ｂ）０
次に、シリサイド膜６と多結晶シリコン膜５とを同時に
加工してプレート電極を形成する（第１４図Ｃ）、その
後の工程は第１４図Ｃ，Ｄと同じである。

第１５図は深孔内の多結晶シリコンとシリサイドの両者
を埋め込んだ第７図、第１１図、第１３図に示した実施
例の製造プロセスの一部を示す図である。シリコン基板
に深孔もしくは深溝１６を形成した後、絶縁１２、多結
晶シリコン膜３１及びシリサイド膜３２を形成しく第１
５図Ａ）、次にシリサイド膜３２と多結晶シリコン膜３
１とを順次ドライエツチングして深孔もしくは深溝内に
埋め込む（第１５図Ｂ）。

〔発明の効果〕

上記のように、本発明によれば蓄積容量を有した半導体
メモリにおいて、固定電位が印加されるプレート電極の
電気抵抗が従来技術１こより数十分の−にもなり、プレ
ー１〜電極の電位変動が避けられ、安定したメモリ動作
をもたらすと同時に、プレート電極が多層膜構造になっ
ているために、プレート電極が細くなっている領域でも
断線するようなことはなく、微細プロセスによるメモリ
の製造歩留りを大幅に向上させることができる。

尚、本発明は前記実施例に限定されることなく、本発明
の思想から逸脱しない範囲において種々変更が可能であ
る。例えば、プレート電極の多結晶シリコンの上にはシ
リサイドの代りに高融点金属を用いることも可能であり
、さらに、全ての実施例はｎチャネル形の代りにｐチャ
ネル形であってもよい。

【図面の簡単な説明】

第１図、第４図、第５図、第６図、第７図、第８図、第
９図、第１０図、第１１図、第１２図。 第１３図はそれぞれ本発明の異なる実施例を示す縦断面
図、第２図は従来の半導体装置の構造を示す断面図、第
３図はその平面レイアウト図、第１４図、第１５図は製
造プロセスを示す工程図である。 １・・・ｐ形シリコン基板、２，１５，２４．２５・・
・ｎ形波散層、８，１２，２０，４０，４１，４４゜４
６・・・絶縁ｌ摸、４，７．９，１３．２１・・・ワー
ド線、３，５，１０，１４．］−７，１９，３１゜３８
・・・多結晶シリコン、６，１１．１８，３２゜３９・
・・シリサイド膜、４５・・・高融点金属、４７・・・
金属電極、５・・・プレート電極の細い領域。 ￥Ｊ　６　口 ′ｙｆＪ２　　口 第　３　図 ＶＪ’７　　　図 第　３　図 扁　９　図 ￥ｌ　ｔＯ口 第　１１　　図

Claims (1)

【特許請求の範囲】
1. 　半導体基板に形成された絶縁ゲート形電界効果トラン
   ジスタと電荷蓄積容量をそなえ、上記蓄積容量の下部電
   極は上記半導体基板もしくは多結晶シリコンからなり、
   上記下部電極上の絶縁膜上に設けられた上部電極は多結
   晶シリコンとシリサイド膜もしくは多結晶シリコンと高
   融点金属との複合膜から構成されていることを特徴とす
   る半導体装置。