JPH05182985A - ボトムゲート型半導体装置の製法 - Google Patents
ボトムゲート型半導体装置の製法Info
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- JPH05182985A JPH05182985A JP3345980A JP34598091A JPH05182985A JP H05182985 A JPH05182985 A JP H05182985A JP 3345980 A JP3345980 A JP 3345980A JP 34598091 A JP34598091 A JP 34598091A JP H05182985 A JPH05182985 A JP H05182985A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 239000010410 layer Substances 0.000 claims abstract description 48
- 238000010438 heat treatment Methods 0.000 claims abstract description 22
- 239000011229 interlayer Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 3
- 239000013078 crystal Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 description 64
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 238000000605 extraction Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ボトムゲート型ＴＦＴのゲート耐圧を改善さ
せて、ボトムゲート型ＴＦＴを用いた例えばＣＭＯＳ型
ＳＲＡＭの信頼性を向上させる。 【構成】 基体上に形成された絶縁膜３上にゲート電極
ＧＴ1 を有し、該ゲート電極ＧＴ1 上にゲート絶縁膜４
を介して活性層Ａｃ1 が形成されたボトムゲート型半導
体装置の製法において、絶縁膜３上に半導体膜を堆積し
た後、該半導体膜に不純物を導入する。その後、全面に
熱処理を施して、半導体膜のグレイン成長を十分に進め
た後、半導体膜をパターニングして、該半導体膜による
ゲート電極ＧＴ1 を形成する。その後、ゲート電極ＧＴ
1 上にゲート絶縁膜４を形成する。その後、ゲート絶縁
膜４上に半導体膜を形成した後、該半導体膜をパターニ
ングして上記活性層Ａｃ1 を形成する。その後、活性層
Ａｃ1 上に層間絶縁膜６を形成した後、熱処理を行っ
て、層間絶縁膜６を平坦化させる。
せて、ボトムゲート型ＴＦＴを用いた例えばＣＭＯＳ型
ＳＲＡＭの信頼性を向上させる。 【構成】 基体上に形成された絶縁膜３上にゲート電極
ＧＴ1 を有し、該ゲート電極ＧＴ1 上にゲート絶縁膜４
を介して活性層Ａｃ1 が形成されたボトムゲート型半導
体装置の製法において、絶縁膜３上に半導体膜を堆積し
た後、該半導体膜に不純物を導入する。その後、全面に
熱処理を施して、半導体膜のグレイン成長を十分に進め
た後、半導体膜をパターニングして、該半導体膜による
ゲート電極ＧＴ1 を形成する。その後、ゲート電極ＧＴ
1 上にゲート絶縁膜４を形成する。その後、ゲート絶縁
膜４上に半導体膜を形成した後、該半導体膜をパターニ
ングして上記活性層Ａｃ1 を形成する。その後、活性層
Ａｃ1 上に層間絶縁膜６を形成した後、熱処理を行っ
て、層間絶縁膜６を平坦化させる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製法、例
えば液晶表示用駆動素子あるいはＳＲＡＭの負荷として
用いられるボトムゲート構造（逆スタガー型）のＴＦＴ
（薄膜トランジスタ）の製法に関する。
えば液晶表示用駆動素子あるいはＳＲＡＭの負荷として
用いられるボトムゲート構造（逆スタガー型）のＴＦＴ
（薄膜トランジスタ）の製法に関する。
【０００２】
【従来の技術】従来、液晶表示用駆動素子あるいはＳＲ
ＡＭの負荷として用いられるＴＦＴの構造としては、ト
ップゲート構造（正スタガー型）のものと、ボトムゲー
ト構造（逆スタガー型）のものとがある。
ＡＭの負荷として用いられるＴＦＴの構造としては、ト
ップゲート構造（正スタガー型）のものと、ボトムゲー
ト構造（逆スタガー型）のものとがある。
【０００３】特に、後者のボトムゲート構造のＴＦＴ
は、Ｎ−ＭＯＳトランジスタとＰ−ＭＯＳトランジスタ
を有するメモリセルを採用したＣＭＯＳ方式のＳＲＡＭ
において、その微細化に有利となる。
は、Ｎ−ＭＯＳトランジスタとＰ−ＭＯＳトランジスタ
を有するメモリセルを採用したＣＭＯＳ方式のＳＲＡＭ
において、その微細化に有利となる。
【０００４】即ち、上記Ｐ−ＭＯＳトランジスタとして
このボトムゲート構造のＴＦＴを採用し、Ｎ−ＭＯＳト
ランジスタ上に該ＴＦＴを積み重ねて構成すれば、ＣＭ
ＯＳトランジスタの占有面積が大幅に縮小化され、ＣＭ
ＯＳ方式のＳＲＡＭの高集積化を達成させることができ
る。
このボトムゲート構造のＴＦＴを採用し、Ｎ−ＭＯＳト
ランジスタ上に該ＴＦＴを積み重ねて構成すれば、ＣＭ
ＯＳトランジスタの占有面積が大幅に縮小化され、ＣＭ
ＯＳ方式のＳＲＡＭの高集積化を達成させることができ
る。
【０００５】従来のＰチャンネル型ＴＦＴの製法を図７
に基いて説明する。まず、図７Ａに示すように、絶縁膜
３１上に多結晶シリコン層を形成した後、パターニング
してゲート電極３２を形成する。その後、全面にＳｉＯ
2 からなるゲート絶縁膜３３を形成する。
に基いて説明する。まず、図７Ａに示すように、絶縁膜
３１上に多結晶シリコン層を形成した後、パターニング
してゲート電極３２を形成する。その後、全面にＳｉＯ
2 からなるゲート絶縁膜３３を形成する。
【０００６】次に、図７Ｂに示すように、全面に薄膜の
多結晶シリコン層を形成した後、パターニングして島状
の活性層３４を形成する。その後、フォトレジスト膜３
５を介してソースとドレインの部分にＰ型の不純物、例
えばＢＦ2 + をイオン注入した後、活性化アニールを行
って、活性層３４内に夫々Ｐ型のソース領域３４Ｓ及び
ドレイン領域３４Ｄを形成する。このとき、ゲート電極
３２上の部分がチャンネル領域３４Ｃとなる。
多結晶シリコン層を形成した後、パターニングして島状
の活性層３４を形成する。その後、フォトレジスト膜３
５を介してソースとドレインの部分にＰ型の不純物、例
えばＢＦ2 + をイオン注入した後、活性化アニールを行
って、活性層３４内に夫々Ｐ型のソース領域３４Ｓ及び
ドレイン領域３４Ｄを形成する。このとき、ゲート電極
３２上の部分がチャンネル領域３４Ｃとなる。
【０００７】次に、図７Ｃに示すように、全面に例えば
ＢＰＳＧ膜からなる層間絶縁膜３６を形成した後、９０
０℃、２０分の熱処理を行って、層間絶縁膜３６を平坦
化（ｒｅｆｌｏｗ）させる。その後、該層間絶縁膜３６
の上記ソース領域３４Ｓ及びドレイン領域３４Ｄと対応
する部分に開口３６ａを形成し、該開口３６ａを埋める
ように夫々Ａｌ層からなるソース電極３７Ｓ及びドレイ
ン電極３７Ｄを形成することにより、Ｐチャンネル型Ｔ
ＦＴ（以下、単にＰ−ＴＦＴと記す）を得る。
ＢＰＳＧ膜からなる層間絶縁膜３６を形成した後、９０
０℃、２０分の熱処理を行って、層間絶縁膜３６を平坦
化（ｒｅｆｌｏｗ）させる。その後、該層間絶縁膜３６
の上記ソース領域３４Ｓ及びドレイン領域３４Ｄと対応
する部分に開口３６ａを形成し、該開口３６ａを埋める
ように夫々Ａｌ層からなるソース電極３７Ｓ及びドレイ
ン電極３７Ｄを形成することにより、Ｐチャンネル型Ｔ
ＦＴ（以下、単にＰ−ＴＦＴと記す）を得る。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
製法においては、層間絶縁膜３６の平坦化を目的とする
熱処理をかけた時点でゲート電極３２のグレインが急速
に成長するため、Ｐ−ＴＦＴのゲート絶縁膜３３には、
上記ゲレイン成長に伴うストレスが印加され、その結
果、該ゲート絶縁膜３３の膜質の劣化を生じ、ゲート耐
圧が著しく劣化するという問題があった。これは、Ｐ−
ＴＦＴの信頼性不良を引き起こし、歩留りの劣化につな
がる。
製法においては、層間絶縁膜３６の平坦化を目的とする
熱処理をかけた時点でゲート電極３２のグレインが急速
に成長するため、Ｐ−ＴＦＴのゲート絶縁膜３３には、
上記ゲレイン成長に伴うストレスが印加され、その結
果、該ゲート絶縁膜３３の膜質の劣化を生じ、ゲート耐
圧が著しく劣化するという問題があった。これは、Ｐ−
ＴＦＴの信頼性不良を引き起こし、歩留りの劣化につな
がる。
【０００９】本発明は、このような課題に鑑み成された
もので、その目的とするところは、ボトムゲート型ＴＦ
Ｔのゲート耐圧を改善させることができ、ボトムゲート
型ＴＦＴを用いた例えばＣＭＯＳ型ＳＲＡＭの信頼性を
向上させることができるボトムゲート型半導体装置の製
法を提供することにある。
もので、その目的とするところは、ボトムゲート型ＴＦ
Ｔのゲート耐圧を改善させることができ、ボトムゲート
型ＴＦＴを用いた例えばＣＭＯＳ型ＳＲＡＭの信頼性を
向上させることができるボトムゲート型半導体装置の製
法を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、基体上に形成
された絶縁膜３上にゲート電極ＧＴ1 を有し、該ゲート
電極ＧＴ1 上にゲート絶縁膜４を介して活性層Ａｃ1 が
形成されたボトムゲート型半導体装置の製法において、
絶縁膜３上に半導体膜２２を堆積した後、該半導体膜に
不純物を導入する。その後、全面に熱処理を施して、半
導体膜２２のグレイン成長を十分に進めた後、半導体膜
２２をパターニングして、該半導体膜２２によるゲート
電極ＧＴ1 を形成する。その後、ゲート電極ＧＴ1 上に
ゲート絶縁膜４を形成する。その後、ゲート絶縁膜４上
に半導体膜を形成した後、該半導体膜をパターニングし
て上記活性層Ａｃ1 を形成する。その後、活性層Ａｃ1
上に層間絶縁膜６を形成した後、熱処理を行って、層間
絶縁膜６を平坦化させる。
された絶縁膜３上にゲート電極ＧＴ1 を有し、該ゲート
電極ＧＴ1 上にゲート絶縁膜４を介して活性層Ａｃ1 が
形成されたボトムゲート型半導体装置の製法において、
絶縁膜３上に半導体膜２２を堆積した後、該半導体膜に
不純物を導入する。その後、全面に熱処理を施して、半
導体膜２２のグレイン成長を十分に進めた後、半導体膜
２２をパターニングして、該半導体膜２２によるゲート
電極ＧＴ1 を形成する。その後、ゲート電極ＧＴ1 上に
ゲート絶縁膜４を形成する。その後、ゲート絶縁膜４上
に半導体膜を形成した後、該半導体膜をパターニングし
て上記活性層Ａｃ1 を形成する。その後、活性層Ａｃ1
上に層間絶縁膜６を形成した後、熱処理を行って、層間
絶縁膜６を平坦化させる。
【００１１】この場合、上記ゲート電極ＧＴ1 上にゲー
ト絶縁膜４を形成した後、該ゲート絶縁膜４の結晶改善
を目的とした熱処理を行うようにしてもよい。
ト絶縁膜４を形成した後、該ゲート絶縁膜４の結晶改善
を目的とした熱処理を行うようにしてもよい。
【００１２】
【作用】上述の本発明の製法によれば、ゲート電極ＧＴ
1 となる半導体膜２２を絶縁膜３上に形成した後、熱処
理を施して、該半導体膜２２のグレインを十分に成長さ
せるようにしたので、その後に行われる例えば層間絶縁
膜６に対する平坦化用の熱処理等において、上記半導体
膜２２のグレイン成長は生じなくなり、ゲート電極ＧＴ
1 上層に形成されたゲート絶縁膜４に対するストレスは
印加されなくなる。従って、本発明の製法によれば、ボ
トムゲート型ＴＦＴのゲート耐圧を改善させることがで
き、ボトムゲート型ＴＦＴを用いた例えばＣＭＯＳ型Ｓ
ＲＡＭの信頼性を向上させることができる。
1 となる半導体膜２２を絶縁膜３上に形成した後、熱処
理を施して、該半導体膜２２のグレインを十分に成長さ
せるようにしたので、その後に行われる例えば層間絶縁
膜６に対する平坦化用の熱処理等において、上記半導体
膜２２のグレイン成長は生じなくなり、ゲート電極ＧＴ
1 上層に形成されたゲート絶縁膜４に対するストレスは
印加されなくなる。従って、本発明の製法によれば、ボ
トムゲート型ＴＦＴのゲート耐圧を改善させることがで
き、ボトムゲート型ＴＦＴを用いた例えばＣＭＯＳ型Ｓ
ＲＡＭの信頼性を向上させることができる。
【００１３】
【実施例】以下、図１〜図６を参照しながら本発明の実
施例を説明する。図１は、本実施例に係る製法にて作製
されたＣＭＯＳ型ＳＲＡＭの構成を示す断面図、図２は
上記ＳＲＡＭの等価回路図である。
施例を説明する。図１は、本実施例に係る製法にて作製
されたＣＭＯＳ型ＳＲＡＭの構成を示す断面図、図２は
上記ＳＲＡＭの等価回路図である。
【００１４】このＳＲＡＭは、図２に示すように、一対
のドライバトランジスタ（Ｎ−ＭＯＳトランジスタ）Ｔ
ｒ1 及びＴｒ2 とこれらドライバトランジスタＴｒ1 及
びＴｒ2 の記憶ノードＮ１及びＮ２に接続された一対の
Ｐチャネル型薄膜トランジスタ（以下、単にＰ−ＴＦＴ
と記す）Ｔ1 及びＴ2 からなる負荷により構成されたフ
リップフロップ回路ＦＦと、一対のアクセストランジス
タ（Ｎ−ＭＯＳトランジスタ）Ｑ1 及びＱ2 とからメモ
リセルが構成されている。尚、図において、ＷＬはワー
ド線、ＢＬ及び（反転ＢＬ）はビット線である。
のドライバトランジスタ（Ｎ−ＭＯＳトランジスタ）Ｔ
ｒ1 及びＴｒ2 とこれらドライバトランジスタＴｒ1 及
びＴｒ2 の記憶ノードＮ１及びＮ２に接続された一対の
Ｐチャネル型薄膜トランジスタ（以下、単にＰ−ＴＦＴ
と記す）Ｔ1 及びＴ2 からなる負荷により構成されたフ
リップフロップ回路ＦＦと、一対のアクセストランジス
タ（Ｎ−ＭＯＳトランジスタ）Ｑ1 及びＱ2 とからメモ
リセルが構成されている。尚、図において、ＷＬはワー
ド線、ＢＬ及び（反転ＢＬ）はビット線である。
【００１５】即ち、このＳＲＡＭの構成を図１に基いて
説明すると、Ｐ型のウェル領域１上にＳｉＯ2 等からな
るゲート絶縁膜２を介してドライバトランジスタＴｒ1
及びＴｒ2 （Ｔｒ2 については図示せず）の各ゲート電
極ＧＤ並びにアクセストランジスタＱ1 及びＱ2 （Ｑ1
については図示せず）のゲート電極、即ちワード線ＷＬ
が例えば１層目の半導体層、例えばポリサイド層にて形
成され、これらゲート電極等ＧＤ及びＷＬ上にＳｉＯ2
からなる層間絶縁膜３を介してＰ−ＴＦＴ（Ｔ 1 及びＴ
2 ）の各ゲート電極ＧＴ1 及びＧＴ2 が２層目の半導体
層、例えば多結晶シリコン層にて形成され、これらゲー
ト電極ＧＴ1 及びＧＴ2 上にゲート絶縁膜４を介してＰ
−ＴＦＴ（Ｔ1 及びＴ2 ）の各活性層Ａｃ1 及びＡｃ2
（Ａｃ2 については図示せず）が形成されて構成されて
いる。
説明すると、Ｐ型のウェル領域１上にＳｉＯ2 等からな
るゲート絶縁膜２を介してドライバトランジスタＴｒ1
及びＴｒ2 （Ｔｒ2 については図示せず）の各ゲート電
極ＧＤ並びにアクセストランジスタＱ1 及びＱ2 （Ｑ1
については図示せず）のゲート電極、即ちワード線ＷＬ
が例えば１層目の半導体層、例えばポリサイド層にて形
成され、これらゲート電極等ＧＤ及びＷＬ上にＳｉＯ2
からなる層間絶縁膜３を介してＰ−ＴＦＴ（Ｔ 1 及びＴ
2 ）の各ゲート電極ＧＴ1 及びＧＴ2 が２層目の半導体
層、例えば多結晶シリコン層にて形成され、これらゲー
ト電極ＧＴ1 及びＧＴ2 上にゲート絶縁膜４を介してＰ
−ＴＦＴ（Ｔ1 及びＴ2 ）の各活性層Ａｃ1 及びＡｃ2
（Ａｃ2 については図示せず）が形成されて構成されて
いる。
【００１６】尚、ＳＤはアクセストランジスタＱ2 のソ
ース・ドレイン領域、５及び６はＳｉＯ2 からなる層間
絶縁膜、７はＶｃｃライン、８は金属膜からなるビット
線取出し用配線である。また、９Ｓはソース領域、９Ｄ
は電源Ｖｃｃが印加されるドレイン領域、９Ｃはチャネ
ル領域、１０は接地線である。
ース・ドレイン領域、５及び６はＳｉＯ2 からなる層間
絶縁膜、７はＶｃｃライン、８は金属膜からなるビット
線取出し用配線である。また、９Ｓはソース領域、９Ｄ
は電源Ｖｃｃが印加されるドレイン領域、９Ｃはチャネ
ル領域、１０は接地線である。
【００１７】次に、上記ＳＲＡＭの製法を図３〜図６に
基いて説明する。尚、図１と対応するものについては同
符号を記す。また、以下の説明では、ドライバトランジ
スタＴｒ1 、Ｐ−ＴＦＴ（Ｔ1 ）及びアクセストランジ
スタＱ2 を主体にして説明し、ドライバトランジスタＴ
ｒ2 、Ｐ−ＴＦＴ（Ｔ2 ）及びアクセストランジスタＱ
1 の説明については、同様の製造工程を踏むため省略す
る。
基いて説明する。尚、図１と対応するものについては同
符号を記す。また、以下の説明では、ドライバトランジ
スタＴｒ1 、Ｐ−ＴＦＴ（Ｔ1 ）及びアクセストランジ
スタＱ2 を主体にして説明し、ドライバトランジスタＴ
ｒ2 、Ｐ−ＴＦＴ（Ｔ2 ）及びアクセストランジスタＱ
1 の説明については、同様の製造工程を踏むため省略す
る。
【００１８】まず、図３Ａに示すように、Ｐ型のウェル
領域１上に選択酸化（ＬＯＣＯＳ）法によるフィールド
絶縁層２１を形成する。その後、全面に１層目の半導体
膜、例えばタングステンポリサイド層を形成した後、該
ポリサイド層をパターニングしてドライバトランジスタ
Ｔｒ1 のゲート電極ＧＤ、アクセストランジスタＱ2 の
ゲート電極（ワード線）ＷＬ及び接地線１０を形成す
る。その後、これらゲート電極等ＧＤ、ＷＬ及び１０を
マスクとしてＮ型の不純物をイオン注入して、ウェル領
域１の表面にＮ型のソース・ドレイン領域ＳＤを形成す
る。
領域１上に選択酸化（ＬＯＣＯＳ）法によるフィールド
絶縁層２１を形成する。その後、全面に１層目の半導体
膜、例えばタングステンポリサイド層を形成した後、該
ポリサイド層をパターニングしてドライバトランジスタ
Ｔｒ1 のゲート電極ＧＤ、アクセストランジスタＱ2 の
ゲート電極（ワード線）ＷＬ及び接地線１０を形成す
る。その後、これらゲート電極等ＧＤ、ＷＬ及び１０を
マスクとしてＮ型の不純物をイオン注入して、ウェル領
域１の表面にＮ型のソース・ドレイン領域ＳＤを形成す
る。
【００１９】次に、図３Ｂに示すように、全面に例えば
ＳｉＯ2 からなる層間絶縁膜３を形成した後、ゲート電
極ＧＤとのコンタクト部分に開口３ａを形成する。その
後、層間絶縁膜３上に２層目の半導体膜、例えば厚み４
００〜６００Åの多結晶シリコン層２２を形成した後、
注入エネルギ＝２５ｋｅＶ、注入量＝１×１０15ｃｍ -2
の条件で、Ｎ型の不純物、例えばリン（Ｐ+ ）を多結晶
シリコン層２２にイオン注入する。
ＳｉＯ2 からなる層間絶縁膜３を形成した後、ゲート電
極ＧＤとのコンタクト部分に開口３ａを形成する。その
後、層間絶縁膜３上に２層目の半導体膜、例えば厚み４
００〜６００Åの多結晶シリコン層２２を形成した後、
注入エネルギ＝２５ｋｅＶ、注入量＝１×１０15ｃｍ -2
の条件で、Ｎ型の不純物、例えばリン（Ｐ+ ）を多結晶
シリコン層２２にイオン注入する。
【００２０】次に、図４Ａに示すように、全面に厚み５
００ÅのＳｉＯ2 膜（キャップＳｉＯ2 膜）２３を形成
する。その後、温度６００〜７００℃で〜１０時間程度
の熱処理を施して、多結晶シリコン層２２のグレイン成
長を十分に進める。この熱処理は、本例では、１０時間
行うが、該時間よりも短くてよい。そして、この熱処理
によって、多結晶シリコン層２２のグレイン成長がほぼ
飽和状態となる。
００ÅのＳｉＯ2 膜（キャップＳｉＯ2 膜）２３を形成
する。その後、温度６００〜７００℃で〜１０時間程度
の熱処理を施して、多結晶シリコン層２２のグレイン成
長を十分に進める。この熱処理は、本例では、１０時間
行うが、該時間よりも短くてよい。そして、この熱処理
によって、多結晶シリコン層２２のグレイン成長がほぼ
飽和状態となる。
【００２１】次に、図４Ｂに示すように、多結晶シリコ
ン層２２上のキャップＳｉＯ2 膜２３をＨＦ溶液にてエ
ッチング除去した後、多結晶シリコン層２２をパターニ
ングしてＰ−ＴＦＴ（Ｔ1 ）及び（Ｔ2 ）のゲート電極
ＧＴ1 及びＧＴ2 を形成する。
ン層２２上のキャップＳｉＯ2 膜２３をＨＦ溶液にてエ
ッチング除去した後、多結晶シリコン層２２をパターニ
ングしてＰ−ＴＦＴ（Ｔ1 ）及び（Ｔ2 ）のゲート電極
ＧＴ1 及びＧＴ2 を形成する。
【００２２】次に、図５Ａに示すように、全面にＳｉＯ
2 からなる厚み約５００Åのゲート絶縁膜４をＣＶＤ法
にて形成した後、酸素雰囲気中で熱処理を行う。この熱
酸化処理によって、ゲート絶縁膜４の膜質が改善し、層
間耐圧を向上させる上で有効となる。その後、後に形成
される活性層Ａｃ1 とＰ−ＴＦＴ（Ｔ2 ）のゲート電極
ＧＴ2 とのコンタクト部分に開口４ａを形成する。
2 からなる厚み約５００Åのゲート絶縁膜４をＣＶＤ法
にて形成した後、酸素雰囲気中で熱処理を行う。この熱
酸化処理によって、ゲート絶縁膜４の膜質が改善し、層
間耐圧を向上させる上で有効となる。その後、後に形成
される活性層Ａｃ1 とＰ−ＴＦＴ（Ｔ2 ）のゲート電極
ＧＴ2 とのコンタクト部分に開口４ａを形成する。
【００２３】次に、図５Ｂに示すように、全面に３層目
の半導体膜、例えば多結晶シリコン層を形成した後、該
多結晶シリコン層をパターニングして活性層Ａｃ1 及び
Ｖｃｃライン７を形成する。その後、活性層Ａｃ1 中、
チャネル領域９Ｃとなる部分上にフォトレジスト膜２４
を形成した後、該フォトレジスト膜２４をマスクとして
活性層Ａｃ1 及びＶｃｃライン４にＰ型の不純物、例え
ばＢＦ2 + をイオン注入する。このイオン注入により、
活性層Ａｃ1 内にＰ型のソース領域９Ｓ及びドレイン領
域９Ｄが形成されると共に、真性のチャネル領域９Ｃが
形成される。また、Ｖｃｃライン７も上記不純物の導入
により導電化される。
の半導体膜、例えば多結晶シリコン層を形成した後、該
多結晶シリコン層をパターニングして活性層Ａｃ1 及び
Ｖｃｃライン７を形成する。その後、活性層Ａｃ1 中、
チャネル領域９Ｃとなる部分上にフォトレジスト膜２４
を形成した後、該フォトレジスト膜２４をマスクとして
活性層Ａｃ1 及びＶｃｃライン４にＰ型の不純物、例え
ばＢＦ2 + をイオン注入する。このイオン注入により、
活性層Ａｃ1 内にＰ型のソース領域９Ｓ及びドレイン領
域９Ｄが形成されると共に、真性のチャネル領域９Ｃが
形成される。また、Ｖｃｃライン７も上記不純物の導入
により導電化される。
【００２４】次に、図６に示すように、全面に比較的膜
厚の厚いＳｉＯ2 からなる層間絶縁膜５を形成した後、
アクセストランジスタＱ2 の他方のソース・ドレイン領
域ＳＤに対応する箇所に開口５ａを形成する。その後、
全面に金属膜を形成した後、該金属膜をパターニングし
てビット線取出し配線８を形成する。このビット線取出
し配線８は、後に形成されるＡｌ層によるビット線（反
転ＢＬ）のステップカバレージを改善させるために形成
される。
厚の厚いＳｉＯ2 からなる層間絶縁膜５を形成した後、
アクセストランジスタＱ2 の他方のソース・ドレイン領
域ＳＤに対応する箇所に開口５ａを形成する。その後、
全面に金属膜を形成した後、該金属膜をパターニングし
てビット線取出し配線８を形成する。このビット線取出
し配線８は、後に形成されるＡｌ層によるビット線（反
転ＢＬ）のステップカバレージを改善させるために形成
される。
【００２５】そして、図１に示すように、全面にＢＰＳ
Ｇ膜６を形成した後、ＢＰＳＧ膜を平坦化するための熱
処理を行う。この熱処理は、例えば窒素雰囲気中で、温
度９００℃、時間２０分の条件にて行う。この熱処理に
よって、ＢＰＳＧ膜６が溶融し、全体的に平坦化する。
その後、上記ビット線取出し配線８に対応する箇所に開
口６ａを形成した後、全面にＡｌ層を形成する。その
後、このＡｌ層をパターニングしてビット線（反転Ｂ
Ｌ）を形成することにより本例に係るＳＲＡＭを得る。
Ｇ膜６を形成した後、ＢＰＳＧ膜を平坦化するための熱
処理を行う。この熱処理は、例えば窒素雰囲気中で、温
度９００℃、時間２０分の条件にて行う。この熱処理に
よって、ＢＰＳＧ膜６が溶融し、全体的に平坦化する。
その後、上記ビット線取出し配線８に対応する箇所に開
口６ａを形成した後、全面にＡｌ層を形成する。その
後、このＡｌ層をパターニングしてビット線（反転Ｂ
Ｌ）を形成することにより本例に係るＳＲＡＭを得る。
【００２６】この製法によれば、ゲート電極ＧＴ1 とな
る多結晶シリコン層２２を層間絶縁膜３上に形成した
後、熱処理を施して、該多結晶シリコン層２２のグレイ
ンを十分に成長させるようにしたので、その後に行われ
るゲート絶縁膜４に対する結晶改善を目的とした低温熱
処理及びＢＰＳＧ膜６に対する平坦化用の高温熱処理時
において、上記多結晶シリコン層２２（即ち、ゲート電
極ＧＴ1 ）のグレイン成長は生じなくなり、ゲート電極
ＧＴ1 上層に形成されたゲート絶縁膜４に対するストレ
スは印加されなくなる。従って、本例に係る製法によれ
ば、ボトムゲート型ＴＦＴのゲート耐圧を改善させるこ
とができ、ボトムゲート型ＴＦＴを用いた例えば図１で
示すＣＭＯＳ型ＳＲＡＭの信頼性を向上させることがで
きる。
る多結晶シリコン層２２を層間絶縁膜３上に形成した
後、熱処理を施して、該多結晶シリコン層２２のグレイ
ンを十分に成長させるようにしたので、その後に行われ
るゲート絶縁膜４に対する結晶改善を目的とした低温熱
処理及びＢＰＳＧ膜６に対する平坦化用の高温熱処理時
において、上記多結晶シリコン層２２（即ち、ゲート電
極ＧＴ1 ）のグレイン成長は生じなくなり、ゲート電極
ＧＴ1 上層に形成されたゲート絶縁膜４に対するストレ
スは印加されなくなる。従って、本例に係る製法によれ
ば、ボトムゲート型ＴＦＴのゲート耐圧を改善させるこ
とができ、ボトムゲート型ＴＦＴを用いた例えば図１で
示すＣＭＯＳ型ＳＲＡＭの信頼性を向上させることがで
きる。
【００２７】
【発明の効果】本発明に係るボトムゲート型半導体装置
の製法によれば、ボトムゲート型ＴＦＴのゲート耐圧を
改善させることができ、ボトムゲート型ＴＦＴを用いた
例えばＣＭＯＳ型ＳＲＡＭの信頼性を向上させることが
できる。
の製法によれば、ボトムゲート型ＴＦＴのゲート耐圧を
改善させることができ、ボトムゲート型ＴＦＴを用いた
例えばＣＭＯＳ型ＳＲＡＭの信頼性を向上させることが
できる。
【図１】本実施例に係る製法にて作製されたＣＭＯＳ型
ＳＲＡＭの構成を示す断面図。
ＳＲＡＭの構成を示す断面図。
【図２】本実施例に係る製法にて作製されたＣＭＯＳ型
ＳＲＡＭの構成を示す等価回路図。
ＳＲＡＭの構成を示す等価回路図。
【図３】本実施例に係るＰ−ＴＦＴの製法をＳＲＡＭの
製法に即して示す工程図（その１）。
製法に即して示す工程図（その１）。
【図４】本実施例に係るＰ−ＴＦＴの製法をＳＲＡＭの
製法に即して示す工程図（その２）。
製法に即して示す工程図（その２）。
【図５】本実施例に係るＰ−ＴＦＴの製法をＳＲＡＭの
製法に即して示す工程図（その３）。
製法に即して示す工程図（その３）。
【図６】本実施例に係るＰ−ＴＦＴの製法をＳＲＡＭの
製法に即して示す工程図（その４）。
製法に即して示す工程図（その４）。
【図７】従来例に係るＰ−ＴＦＴの製法を示す工程図。
Ｔｒ1 ，Ｔｒ2 ドライバトランジスタ Ｔ1 ，Ｔ2 Ｐ−ＴＦＴ Ｑ1 ，Ｑ2 アクセストランジスタ ＷＬ ワード線 ＢＬ，反転ＢＬ ビット線 ＦＦ フリップフロップ回路 １ Ｐ型のウェル領域 ２，４ ゲート絶縁膜 ３，５ 層間絶縁膜 ＧＤ，ＧＴ1 ，ＧＴ2 ゲート電極 ６ ＢＰＳＧ膜 ７ Ｖｃｃライン ８ ビット線取出し配線 ９Ｓ ソース領域 ９Ｄ ドレイン領域 ９Ｃ チャネル領域 Ａｃ1 活性層 １０ 接地線 ２２ 多結晶シリコン層（ゲート電極ＧＴ1 ）
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11
Claims (2)
- 【請求項１】 基体上に形成された絶縁膜上にゲート電
極を有し、該ゲート電極上にゲート絶縁膜を介して活性
層が形成されたボトムゲート型半導体装置の製法におい
て、 上記絶縁膜上に半導体膜を堆積した後、該半導体膜に不
純物を導入する工程と、 全面に熱処理を施して、上記半導体膜のグレイン成長を
十分に進める工程と、 上記半導体膜をパターニングして、該半導体膜による上
記ゲート電極を形成する工程と、 上記ゲート電極上に上記ゲート絶縁膜を形成する工程
と、 上記ゲート絶縁膜上に半導体膜を形成した後、該半導体
膜をパターニングして上記活性層を形成する工程と、 上記活性層上に層間絶縁膜を形成した後、熱処理を行っ
て、上記層間絶縁膜を平坦化させる工程とを有すること
を特徴とするボトムゲート型半導体装置の製法。 - 【請求項２】 上記ゲート電極上に上記ゲート絶縁膜を
形成した後、該ゲート絶縁膜の結晶改善を目的とした熱
処理を行うことを特徴とする請求項１記載のボトムゲー
ト型半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3345980A JPH05182985A (ja) | 1991-12-27 | 1991-12-27 | ボトムゲート型半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3345980A JPH05182985A (ja) | 1991-12-27 | 1991-12-27 | ボトムゲート型半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05182985A true JPH05182985A (ja) | 1993-07-23 |
Family
ID=18380319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3345980A Pending JPH05182985A (ja) | 1991-12-27 | 1991-12-27 | ボトムゲート型半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05182985A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6649935B2 (en) | 2001-02-28 | 2003-11-18 | International Business Machines Corporation | Self-aligned, planarized thin-film transistors, devices employing the same |
| US7553766B2 (en) | 1997-03-14 | 2009-06-30 | Renesas Technology Corp. | Method of fabricating semiconductor integrated circuit device |
-
1991
- 1991-12-27 JP JP3345980A patent/JPH05182985A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7553766B2 (en) | 1997-03-14 | 2009-06-30 | Renesas Technology Corp. | Method of fabricating semiconductor integrated circuit device |
| US6649935B2 (en) | 2001-02-28 | 2003-11-18 | International Business Machines Corporation | Self-aligned, planarized thin-film transistors, devices employing the same |
| US6818487B2 (en) | 2001-02-28 | 2004-11-16 | International Business Machines Corporation | Self-aligned, planarized thin-film transistors, devices employing the same, and methods of fabrication thereof |
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