JPH05234900A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05234900A JPH05234900A JP4031169A JP3116992A JPH05234900A JP H05234900 A JPH05234900 A JP H05234900A JP 4031169 A JP4031169 A JP 4031169A JP 3116992 A JP3116992 A JP 3116992A JP H05234900 A JPH05234900 A JP H05234900A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】
【目的】不純物を混入させた多結晶シリコン膜を半導体
記憶装置の容量電極等に適用するために充分なステップ
カバレッジを得ることを可能とする。 【構成】多結晶シリコン膜を堆積させる工程において、
不純物を混入させるためのガスを同時に導入して非晶質
シリコンを堆積し、後の熱処理により伝導性の高い多結
晶シリコンとする。 【効果】ステップカバレッジの良好な多結晶シリコン膜
が得られる。
記憶装置の容量電極等に適用するために充分なステップ
カバレッジを得ることを可能とする。 【構成】多結晶シリコン膜を堆積させる工程において、
不純物を混入させるためのガスを同時に導入して非晶質
シリコンを堆積し、後の熱処理により伝導性の高い多結
晶シリコンとする。 【効果】ステップカバレッジの良好な多結晶シリコン膜
が得られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、とくに多結晶シリコン薄膜の製造方法に関す
る。
係わり、とくに多結晶シリコン薄膜の製造方法に関す
る。
【０００２】
【従来の技術】半導体記憶装置の容量電極やコンタクト
埋没などに適用される従来の不純物を混入した多結晶シ
リコン薄膜の製造方法の一例として、シリコン基板１表
面に形成し、図２に示すように、井戸型の形状をしたシ
リコン酸化膜２上にＣＶＤ法によりＳｉＨ4 などの成膜
ガスを用いて６００〜７５０℃の成膜温度で多結晶シリ
コン膜４を堆積した後、オキシ酸化リン（ＰＯＳｌ3 ）
などを用いて不純物（この場合はリン：Ｐ）の拡散源を
多結晶シリコン膜表面に作り、８００〜１０００℃，３
０分程度の熱処理で不純物を多結晶シリコン膜中に拡散
させた後に、膜表面の拡散源を取り除いて低抵抗の電極
を製造する方法がある（拡散法）。またこの不純物を拡
散させる工程を簡略化するために、多結晶シリコン４を
堆積させる際、成長ガスと同時に不純物を供給するため
のホスフィン（ＰＨ3 ）などのガスを用いてｉｎ ｓｉ
ｔｕ ドーピング（不純物を膜中に混入させるためのガ
スを同時に導入しこれによるドーピング）し、不純物
（Ｐ）を膜中に混入させて電極を製造する方法もある。
この技術はＴ．Ｍｏｒｉｅ ａｎｄ Ｊ．Ｍｕｒｏｔ
ａ：Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．２３（１９８
４）Ｌ４８２．に記してある。
埋没などに適用される従来の不純物を混入した多結晶シ
リコン薄膜の製造方法の一例として、シリコン基板１表
面に形成し、図２に示すように、井戸型の形状をしたシ
リコン酸化膜２上にＣＶＤ法によりＳｉＨ4 などの成膜
ガスを用いて６００〜７５０℃の成膜温度で多結晶シリ
コン膜４を堆積した後、オキシ酸化リン（ＰＯＳｌ3 ）
などを用いて不純物（この場合はリン：Ｐ）の拡散源を
多結晶シリコン膜表面に作り、８００〜１０００℃，３
０分程度の熱処理で不純物を多結晶シリコン膜中に拡散
させた後に、膜表面の拡散源を取り除いて低抵抗の電極
を製造する方法がある（拡散法）。またこの不純物を拡
散させる工程を簡略化するために、多結晶シリコン４を
堆積させる際、成長ガスと同時に不純物を供給するため
のホスフィン（ＰＨ3 ）などのガスを用いてｉｎ ｓｉ
ｔｕ ドーピング（不純物を膜中に混入させるためのガ
スを同時に導入しこれによるドーピング）し、不純物
（Ｐ）を膜中に混入させて電極を製造する方法もある。
この技術はＴ．Ｍｏｒｉｅ ａｎｄ Ｊ．Ｍｕｒｏｔ
ａ：Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．２３（１９８
４）Ｌ４８２．に記してある。
【０００３】
【発明が解決しようとする課題】このｉｎ ｓｉｔｕ
ドーピングにより方法として、ドーピングを行いながら
６００℃程度の成膜温度で多結晶シリコンを堆積する
と、同じ温度でドーピングを行わずに堆積した場合に比
べて、不純物を導入するためのガスやそれらから発生す
る反応物質により井戸型の内部での堆積が抑制され、井
戸型の内部に比べて開孔部が狭くなる。この様にステッ
プカバレッジ（下地の形状に沿った堆積の度合）が非常
に悪く、その結果、後に作製する容量絶縁膜が均一な膜
厚にならずに局所的な電解集中などによる耐圧の減少が
起こり、また極度に薄い容量電極部分ではそれ自体の断
線も起こり易い。特に半導体装置の高集積化が進むにつ
れて容量部の微細化も重要となり、十分なステップカバ
レッジが得られないと、その容量特性が著しく劣ってし
まい、容量電極としての信頼性が悪くなる。
ドーピングにより方法として、ドーピングを行いながら
６００℃程度の成膜温度で多結晶シリコンを堆積する
と、同じ温度でドーピングを行わずに堆積した場合に比
べて、不純物を導入するためのガスやそれらから発生す
る反応物質により井戸型の内部での堆積が抑制され、井
戸型の内部に比べて開孔部が狭くなる。この様にステッ
プカバレッジ（下地の形状に沿った堆積の度合）が非常
に悪く、その結果、後に作製する容量絶縁膜が均一な膜
厚にならずに局所的な電解集中などによる耐圧の減少が
起こり、また極度に薄い容量電極部分ではそれ自体の断
線も起こり易い。特に半導体装置の高集積化が進むにつ
れて容量部の微細化も重要となり、十分なステップカバ
レッジが得られないと、その容量特性が著しく劣ってし
まい、容量電極としての信頼性が悪くなる。
【０００４】また、半導体装置の高集積化の中、上層部
と下層部を電気的につなぐための接続孔（コンタクトホ
ール）を低抵抗で完全に埋める技術が必要とされている
が、従来の技術のｉｎ ｓｉｔｕ ドーピング法におい
ては、ステップカバレッジが悪いために、コンタクトホ
ールの内部が完全に多結晶シリコンで埋め尽くされず、
高抵抗で信頼性の悪いコンタクトとなってしまう。
と下層部を電気的につなぐための接続孔（コンタクトホ
ール）を低抵抗で完全に埋める技術が必要とされている
が、従来の技術のｉｎ ｓｉｔｕ ドーピング法におい
ては、ステップカバレッジが悪いために、コンタクトホ
ールの内部が完全に多結晶シリコンで埋め尽くされず、
高抵抗で信頼性の悪いコンタクトとなってしまう。
【０００５】以上の様に、高集積化の進んだ半導体装置
への適用を満足するためには、完全なステップカバレッ
ジが得られる低抵抗な電極の作製方法が必要である。
への適用を満足するためには、完全なステップカバレッ
ジが得られる低抵抗な電極の作製方法が必要である。
【０００６】
【課題を解決するための手段】本発明は、各種半導体装
置製造工程中、不純物を混入させた多結晶シリコン膜を
平坦でない下地の形状に忠実に沿って堆積させる工程に
おいて、ＣＶＤ法により４５０〜５５０℃で非晶質シリ
コン膜を堆積させる。また、その非晶質シリコンを堆積
する際にｉｎ ｓｉｔｕ ドーピングを行う。また、そ
の後の６００〜１０００℃の熱処理により抵抗率１０ｍ
Ω・ｃｍ以下の多結晶シリコンを成膜する。
置製造工程中、不純物を混入させた多結晶シリコン膜を
平坦でない下地の形状に忠実に沿って堆積させる工程に
おいて、ＣＶＤ法により４５０〜５５０℃で非晶質シリ
コン膜を堆積させる。また、その非晶質シリコンを堆積
する際にｉｎ ｓｉｔｕ ドーピングを行う。また、そ
の後の６００〜１０００℃の熱処理により抵抗率１０ｍ
Ω・ｃｍ以下の多結晶シリコンを成膜する。
【０００７】非晶質状態で成膜することにより、不純物
を導入するガスの影響がほとんど現れず、直接多結晶成
膜させた場合に比べてステップカバレッジが向上する。
また、熱処理で多結晶化させた後もそのステップカバレ
ッジは維持されたままで、伝導性の高い多結晶シリコン
となる。
を導入するガスの影響がほとんど現れず、直接多結晶成
膜させた場合に比べてステップカバレッジが向上する。
また、熱処理で多結晶化させた後もそのステップカバレ
ッジは維持されたままで、伝導性の高い多結晶シリコン
となる。
【０００８】
【実施例】次に添付図面を参照しながら、本発明の実施
例を具体的に説明する。
例を具体的に説明する。
【０００９】第１の実施例として、シリコン基板１上
に、図１に示す様な幅０．６μｍ，深さ１μｍの溝を持
った膜厚１．５μｍの酸化膜２を作成し、その上に非晶
質シリコン３を堆積させた。その際、縦型減圧ＣＶＤ装
置を使用し、堆積温度４７０℃，圧力０．２Ｔｏｒｒ一
定に保ち、非晶質シリコンの成長ガスとしてジシランを
１００ｓｃｃｍ，不純物としてリン（Ｐ）を混入させる
ためのガスとしてはヘリウム（Ｈｅ）によるＰＨ3 の４
％希釈ガスを１２０ｓｃｃｍ，また窒素ガスを１８０ｓ
ｃｃｍ流して非晶質シリコン３を２００ｎｍ堆積させ、
その結果得られた非晶質シリコンを窒素雰囲気中９００
℃，２０分の熱処理を行い、完全に結晶化させた。そう
して得られた多結晶シリコン薄膜の様子を走査型電子顕
微鏡で観測し、ステップカバレッジの程度を図３の手法
で算出した。また比較のために、従来の方法を用いて直
接多結晶シリコン膜の成膜も行った。その時の条件とし
ては、ｉｎ ｓｉｔｕ ドーピング法では堆積温度を６
００℃とした以外は先の条件と同様である。また拡散法
の例として、ドーピングを行わずに堆積温度６００℃，
ジシラン１００ｓｃｃｍ，窒素３００ｓｃｃｍで多結晶
シリコン膜を成膜した。その結果、ｉｎ ｓｉｔｕ ド
ーピング法でのステップカバレッジがｂ／ａ＝０．３
７，ｃ／ａ＝０．４２と非常に悪く、拡散法においては
ｂ／ａ＝０．８２，ｃ／ａ＝０．８２であるのに対し、
本発明の方法を用いるとｂ／ａ＝０．８８，ｃ／ａ＝
０．９０と改善された。
に、図１に示す様な幅０．６μｍ，深さ１μｍの溝を持
った膜厚１．５μｍの酸化膜２を作成し、その上に非晶
質シリコン３を堆積させた。その際、縦型減圧ＣＶＤ装
置を使用し、堆積温度４７０℃，圧力０．２Ｔｏｒｒ一
定に保ち、非晶質シリコンの成長ガスとしてジシランを
１００ｓｃｃｍ，不純物としてリン（Ｐ）を混入させる
ためのガスとしてはヘリウム（Ｈｅ）によるＰＨ3 の４
％希釈ガスを１２０ｓｃｃｍ，また窒素ガスを１８０ｓ
ｃｃｍ流して非晶質シリコン３を２００ｎｍ堆積させ、
その結果得られた非晶質シリコンを窒素雰囲気中９００
℃，２０分の熱処理を行い、完全に結晶化させた。そう
して得られた多結晶シリコン薄膜の様子を走査型電子顕
微鏡で観測し、ステップカバレッジの程度を図３の手法
で算出した。また比較のために、従来の方法を用いて直
接多結晶シリコン膜の成膜も行った。その時の条件とし
ては、ｉｎ ｓｉｔｕ ドーピング法では堆積温度を６
００℃とした以外は先の条件と同様である。また拡散法
の例として、ドーピングを行わずに堆積温度６００℃，
ジシラン１００ｓｃｃｍ，窒素３００ｓｃｃｍで多結晶
シリコン膜を成膜した。その結果、ｉｎ ｓｉｔｕ ド
ーピング法でのステップカバレッジがｂ／ａ＝０．３
７，ｃ／ａ＝０．４２と非常に悪く、拡散法においては
ｂ／ａ＝０．８２，ｃ／ａ＝０．８２であるのに対し、
本発明の方法を用いるとｂ／ａ＝０．８８，ｃ／ａ＝
０．９０と改善された。
【００１０】今回は非晶質シリコン膜の堆積温度を４７
０℃としたが、４５０〜５５０℃の範囲で非晶質シリコ
ンを堆積しても同様にステップカバレッジの向上が見ら
れる。
０℃としたが、４５０〜５５０℃の範囲で非晶質シリコ
ンを堆積しても同様にステップカバレッジの向上が見ら
れる。
【００１１】また、実際に半導体記憶装置の容量電極に
適用した場合を以下に示す。
適用した場合を以下に示す。
【００１２】シリコン基板１上に、図４に示す様な広さ
１μｍ×１μｍ，深さ１μｍの井戸型の穴を作った酸化
膜２を作成し、その上に下部電極５として非晶質シリコ
を２００ｎｍ堆積させた（図４（ａ））。その時の条件
は、先の例と同様である。その上に１０ｎｍと容量絶縁
膜６を堆積し（図４（ｂ））、再び上部電極７として非
晶質シリコンを堆積，９００℃，２０分の熱処理をして
再非晶質シリコンを結晶化させた（図４（ｃ））。こう
して作製した容量の耐圧測定を行ったところ、図５
（ａ）の様に９ＭＶ／ｃｍ以上の耐圧を示したものが９
８％と、従来の方法のうち拡散法による図５（ｂ）の９
２％に比べ、良品率が増加している。
１μｍ×１μｍ，深さ１μｍの井戸型の穴を作った酸化
膜２を作成し、その上に下部電極５として非晶質シリコ
を２００ｎｍ堆積させた（図４（ａ））。その時の条件
は、先の例と同様である。その上に１０ｎｍと容量絶縁
膜６を堆積し（図４（ｂ））、再び上部電極７として非
晶質シリコンを堆積，９００℃，２０分の熱処理をして
再非晶質シリコンを結晶化させた（図４（ｃ））。こう
して作製した容量の耐圧測定を行ったところ、図５
（ａ）の様に９ＭＶ／ｃｍ以上の耐圧を示したものが９
８％と、従来の方法のうち拡散法による図５（ｂ）の９
２％に比べ、良品率が増加している。
【００１３】第２の実施例として、半導体装置のコンタ
クトホールの埋め込みに本発明を用いた例を示す。
クトホールの埋め込みに本発明を用いた例を示す。
【００１４】図６に様に、シリコン基板１上の、圧さ１
μｍの酸化膜２に直径０．４μｍの孔を開け、そこに非
晶質シリコンおよび多結晶シリコンをそれぞれ堆積温度
４７０℃，６００℃でｉｎ ｓｉｔｕ ドーピングしな
がら堆積させ、９００℃，２０分の熱処理を行った。以
上プロセスにおける他の条件は第１の実施例と同様であ
る。その結果得られたコンタクトホールの断面図を図６
（ａ），（ｂ）に示す。多結晶成膜した場合には、図６
（ｂ）の様に孔の途中に空乏８ができてしまっているの
に対し、非晶質成膜した場合は図６（ａ）の様に完全に
孔を埋め尽くしている。また、シリコン基板と多結晶シ
リコン間の抵抗を測定したところ、多結晶成膜した物は
１．５ｋΩと、コンタクトホール中の空乏８が抵抗値を
引き上げており、一方、本発明の方法では４５０Ωと充
分低い抵抗値を示している。
μｍの酸化膜２に直径０．４μｍの孔を開け、そこに非
晶質シリコンおよび多結晶シリコンをそれぞれ堆積温度
４７０℃，６００℃でｉｎ ｓｉｔｕ ドーピングしな
がら堆積させ、９００℃，２０分の熱処理を行った。以
上プロセスにおける他の条件は第１の実施例と同様であ
る。その結果得られたコンタクトホールの断面図を図６
（ａ），（ｂ）に示す。多結晶成膜した場合には、図６
（ｂ）の様に孔の途中に空乏８ができてしまっているの
に対し、非晶質成膜した場合は図６（ａ）の様に完全に
孔を埋め尽くしている。また、シリコン基板と多結晶シ
リコン間の抵抗を測定したところ、多結晶成膜した物は
１．５ｋΩと、コンタクトホール中の空乏８が抵抗値を
引き上げており、一方、本発明の方法では４５０Ωと充
分低い抵抗値を示している。
【００１５】以上第１の実施例および第２の実施例にお
いて、非晶質シリコンの熱処理温度を９００℃で行った
が、それは６００〜１０００℃の範囲で行っても同様の
効果が得られる。しかしながら、６００℃より低い温度
では結晶化するのにかなりの長時間が必要となり実用的
ではい。一方高温での熱処理においては、非晶質シリコ
ンから下地の基板への不純物の拡散や他の部分での望ま
しくない不純物の拡散が起こり、その他、半導体装置へ
熱の影響を考えると１０００℃が限界である。
いて、非晶質シリコンの熱処理温度を９００℃で行った
が、それは６００〜１０００℃の範囲で行っても同様の
効果が得られる。しかしながら、６００℃より低い温度
では結晶化するのにかなりの長時間が必要となり実用的
ではい。一方高温での熱処理においては、非晶質シリコ
ンから下地の基板への不純物の拡散や他の部分での望ま
しくない不純物の拡散が起こり、その他、半導体装置へ
熱の影響を考えると１０００℃が限界である。
【００１６】また、抵抗率の制御に関しては、電極とし
て使用する以上、低抵抗になることが望ましい。実際、
今回の実施例の成膜条件では、熱処理後の多結晶シリコ
ンの抵抗率は０．５５ｍΩ・ｃｍと低い値になってい
る。しかし、許容される抵抗値の上限から考えると、各
種半導体装置の電極やコンタクトホールのサイズにもよ
るが、１０ｍΩ・ｃｍ以下の抵抗率を有する多結晶シリ
コンであるならば、コンタクトとして利用可能である。
て使用する以上、低抵抗になることが望ましい。実際、
今回の実施例の成膜条件では、熱処理後の多結晶シリコ
ンの抵抗率は０．５５ｍΩ・ｃｍと低い値になってい
る。しかし、許容される抵抗値の上限から考えると、各
種半導体装置の電極やコンタクトホールのサイズにもよ
るが、１０ｍΩ・ｃｍ以下の抵抗率を有する多結晶シリ
コンであるならば、コンタクトとして利用可能である。
【００１７】
【発明の効果】この発明は以上説明した通り、不純物を
混入させながら非晶質シリコンを堆積させ、後の熱処理
により多結晶化させる事におり、ステップカバレッジの
良好な低抵抗の多結晶シリコン薄膜を得ることができ、
半導体記憶装置の容量特性が向上するという効果があ
る。また、コンタクトホールの埋め込みにおいても、途
中に空乏を作ることなく、低抵抗のコンタクトを作るこ
とができる。
混入させながら非晶質シリコンを堆積させ、後の熱処理
により多結晶化させる事におり、ステップカバレッジの
良好な低抵抗の多結晶シリコン薄膜を得ることができ、
半導体記憶装置の容量特性が向上するという効果があ
る。また、コンタクトホールの埋め込みにおいても、途
中に空乏を作ることなく、低抵抗のコンタクトを作るこ
とができる。
【００１８】同様に良好なステップカバレッジが得られ
る方法として、不純物を混入せずに多結晶シリコン膜を
堆積し、後に不純物を多結晶シリコン内部に拡散させる
方法があるが、この方法では、微細化するコンタクトの
内部に均一に不純物を拡散することは不可能になる。こ
れに対して本発明の方法を用いることにより、不純物を
拡散させる工程を減らすことができ、かつ微細コンタク
トに対しても均一な不純物ドーピングが可能となる。
る方法として、不純物を混入せずに多結晶シリコン膜を
堆積し、後に不純物を多結晶シリコン内部に拡散させる
方法があるが、この方法では、微細化するコンタクトの
内部に均一に不純物を拡散することは不可能になる。こ
れに対して本発明の方法を用いることにより、不純物を
拡散させる工程を減らすことができ、かつ微細コンタク
トに対しても均一な不純物ドーピングが可能となる。
【図１】本発明の第１の実施例における非晶質シリコン
膜堆積時の断面図。
膜堆積時の断面図。
【図２】従来の技術により多結晶シリコン膜堆積時の断
面図。
面図。
【図３】ステップカバレッジ評価方法を示した図。
【図４】本発明の第１の実施例における容量作成時各工
程の断面図。
程の断面図。
【図５】本発明の第１の実施例における耐圧測定結果を
示す図、（ａ）は本発明による方法を用いた結果であ
り、（ｂ）は従来の拡散法を用いた結果である。
示す図、（ａ）は本発明による方法を用いた結果であ
り、（ｂ）は従来の拡散法を用いた結果である。
【図６】本発明の第２の実施例における断面構造図、
（ａ）は本発明による方法を用いた結果であり、（ｂ）
は従来のｉｎ ｓｉｔｕ ドーピング法を用いた結果で
ある。
（ａ）は本発明による方法を用いた結果であり、（ｂ）
は従来のｉｎ ｓｉｔｕ ドーピング法を用いた結果で
ある。
１ シリコン基板 ２ シリコン酸化膜 ３ 非晶質シリコン ４ 多結晶シリコン ５ 容量下部電極 ６ 容量絶縁膜 ７ 容量上部電極 ８ 空乏
Claims (4)
- 【請求項１】 半導体装置製造工程中、不純物を混入さ
せた多結晶シリコン膜を段差のある下地の形状に沿って
堆積させる工程において、化学的気相成長（ＣＶＤ）法
により、シラン（ＳｉＨ4 ）もしくはジシラン（Ｓｉ2
Ｈ6 ）を成膜ガスとして、４５０〜５５０℃の堆積温度
で非晶質シリコン膜を堆積させることを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記ＣＶＤ法による非晶質シリコン膜の
堆積において、不純物を膜中に混入させるためのガスを
同時に導入して、後の熱処理により低抵抗率の多結晶シ
リコを成膜することを特徴とする、請求項１に記載の半
導体装置の製造方法。 - 【請求項３】 前記非晶質シリコンの熱処理において、
その温度範囲が６００〜１０００℃であることを特徴と
する、請求項１もしくは請求項２に記載の半導体装置の
製造方法。 - 【請求項４】 前記低抵抗率の多結晶シリコンにおい
て、その低抵抗率が１０ｍΩ・ｃｍ以下であることを特
徴とする、請求項１もしくは請求項２に記載の半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031169A JPH05234900A (ja) | 1992-02-19 | 1992-02-19 | 半導体装置の製造方法 |
| US08/019,359 US5371039A (en) | 1992-02-19 | 1993-02-18 | Method for fabricating capacitor having polycrystalline silicon film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031169A JPH05234900A (ja) | 1992-02-19 | 1992-02-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05234900A true JPH05234900A (ja) | 1993-09-10 |
Family
ID=12323938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4031169A Withdrawn JPH05234900A (ja) | 1992-02-19 | 1992-02-19 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5371039A (ja) |
| JP (1) | JPH05234900A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010283398A (ja) * | 2000-02-09 | 2010-12-16 | North Carolina State Univ | 窒化ガリウム半導体構造体の製造方法、半導体構造体の製造方法および半導体構造体 |
| US9646879B2 (en) | 2013-12-27 | 2017-05-09 | Tokyo Electron Limited | Depression filling method and processing apparatus |
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| DE59409300D1 (de) * | 1993-06-23 | 2000-05-31 | Siemens Ag | Verfahren zur Herstellung von einem Isolationsgraben in einem Substrat für Smart-Power-Technologien |
| US6328794B1 (en) * | 1993-06-26 | 2001-12-11 | International Business Machines Corporation | Method of controlling stress in a film |
| US5639689A (en) * | 1993-12-29 | 1997-06-17 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating storage electrode of semiconductor device |
| JP2689935B2 (ja) * | 1995-02-01 | 1997-12-10 | 日本電気株式会社 | 半導体薄膜形成方法 |
| KR100295718B1 (ko) * | 1995-06-06 | 2001-09-03 | 아사히 가세이 마이크로시스템 가부시끼가이샤 | 반도체장치및그의제조방법 |
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| US5888876A (en) * | 1996-04-09 | 1999-03-30 | Kabushiki Kaisha Toshiba | Deep trench filling method using silicon film deposition and silicon migration |
| US5776809A (en) * | 1996-06-10 | 1998-07-07 | Micron Technology, Inc. | Method for forming a capacitor |
| GB2329711B (en) * | 1997-09-27 | 2002-07-17 | Univ Wales Aberystwyth The | Capacitance measurement of a dielectric medium |
| KR100652909B1 (ko) * | 1998-03-06 | 2006-12-01 | 에이에스엠 아메리카, 인코포레이티드 | 하이 스텝 커버리지를 갖는 실리콘 증착 방법 |
| US6067680A (en) * | 1998-04-29 | 2000-05-30 | Micron Technology, Inc. | Semiconductor processing method of forming a conductively doped semiconductive material plug within a contact opening |
| US6204142B1 (en) | 1998-08-24 | 2001-03-20 | Micron Technology, Inc. | Methods to form electronic devices |
| US6528364B1 (en) * | 1998-08-24 | 2003-03-04 | Micron Technology, Inc. | Methods to form electronic devices and methods to form a material over a semiconductive substrate |
| US6323098B1 (en) * | 1998-09-11 | 2001-11-27 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method of a semiconductor device |
| US7170736B2 (en) * | 2003-08-28 | 2007-01-30 | Tessera, Inc. | Capacitor having low resistance electrode including a thin silicon layer |
| KR100769146B1 (ko) * | 2006-08-17 | 2007-10-22 | 동부일렉트로닉스 주식회사 | 전기적 특성을 향상시키는 반도체 소자 및 그 제조 방법 |
| JP6059085B2 (ja) * | 2013-05-27 | 2017-01-11 | 東京エレクトロン株式会社 | トレンチを充填する方法及び処理装置 |
| US9443730B2 (en) | 2014-07-18 | 2016-09-13 | Asm Ip Holding B.V. | Process for forming silicon-filled openings with a reduced occurrence of voids |
| US9837271B2 (en) | 2014-07-18 | 2017-12-05 | Asm Ip Holding B.V. | Process for forming silicon-filled openings with a reduced occurrence of voids |
| US10460932B2 (en) | 2017-03-31 | 2019-10-29 | Asm Ip Holding B.V. | Semiconductor device with amorphous silicon filled gaps and methods for forming |
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|---|---|---|---|---|
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| US4319954A (en) * | 1981-02-27 | 1982-03-16 | Rca Corporation | Method of forming polycrystalline silicon lines and vias on a silicon substrate |
| JP2695185B2 (ja) * | 1988-05-02 | 1997-12-24 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
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| US5198387A (en) * | 1989-12-01 | 1993-03-30 | Texas Instruments Incorporated | Method and apparatus for in-situ doping of deposited silicon |
| US5155051A (en) * | 1990-06-22 | 1992-10-13 | Sanyo Electric Co., Ltd. | Method of manufacturing photovoltaic device |
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| JPH05343316A (ja) * | 1991-09-30 | 1993-12-24 | Nec Corp | 半導体装置の製造方法 |
-
1992
- 1992-02-19 JP JP4031169A patent/JPH05234900A/ja not_active Withdrawn
-
1993
- 1993-02-18 US US08/019,359 patent/US5371039A/en not_active Expired - Fee Related
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| US9646879B2 (en) | 2013-12-27 | 2017-05-09 | Tokyo Electron Limited | Depression filling method and processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| US5371039A (en) | 1994-12-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |