JPS62224077A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、高集積密
度の半導体集積回路装置に適用して有効な技術に関する
ものである。

〔従来の技術〕

近年研究開発が進められている４Ｍビットのダイナミッ
クＲＡ　Ｍ　（Ｒａｎｄｏｍ　　Ａｃｃｅｓｓ　　Ｍｅ
ｍｏｒｙ）や１ＭビットのスタチックＲＡＭなどのＭＯ
Ｓ　　ＬＳＩにおいては、これらを構成するＭＯＳ　　
ＦＥＴの微細化に伴い、このＭＯＳ　　ＦＥＴのソース
領域及びドレイン領域に配線をコンタクトさせるための
コンタクトホールの形成が困難となっている。

本発明者は、−上述のようなＭＯＳ　　ＬＳＩを構成す
るＭＯＳ　　ＦＥＴのソース領域及びドレイン領域に対
する配線のコンタクトの取り方について検討した。以下
は、公知とされた技術ではないが。

本発明者によって検討された技術であり、その概要は次
のとおりである。

第３図に示すように１例えばダイナミックＲＡＭのよう
な従来のＭＯＳ　　ＬＳＩｔＩ−製造するためには、ま
ず例えばｐ型Ｓｉ　（シリコン）基板のような半導体基
板１に例えば５ｉＯｚ［ｌ！Ｉのようなフィールド絶縁
ｖ２及びゲート絶ＩＮＩＡ３ｔＩ−形成する０次にこの
ゲート絶ａ膜３の上にゲート塩ｔ４４及び絶！ａ膜５を
形成した後、これらをマスクとして半導体基板１中にｎ
型不純物を比較的低エネルギーでイオン打込みする。次
に全面に例えばＳｉＯ２膜のような絶縁膜を形成した後
、ＲＩ　Ｅ　（ＲｅａｃｔｉｖｅＩｏｎ　　Ｅｔｃｈｉ
ｎｇ）等による異方性エツチングを行うことにより、上
記ゲート塩ｔｉ４及び絶縁ＩＩＵＳの側面に絶縁物から
成る側壁６を形成する。次にこの側壁６をマスクとして
、半導体基板１中に比較的高エネルギーでｎ型不純物を
高濃度にイオン打込みした後、不純物の電気的活性化の
ためのアニールを行ってソース領域７及びドレイン領域
８を形成する。次に全面に層間絶ａＷＡ９を形成した後
、この層間絶縁膜９及びゲート絶ａ膜３の所定部分をエ
ツチング除去してコンタクトホール９ａ、９ｂを形成す
る。次にこれらのコンタクトホール９ａ、９ｂを通じて
半導体基板１中に比較的高エネルギーでｎ型不純物をイ
オン打込みすることにより、ソース領域７及びドレイン
領域８にアロイスパイク防止用の深い部分７ａ、８ａを
形成する。この後、コンタクトホール９ａ、９ｂを通じ
て、ソース領域７及びドレイン領域８にそれぞれ配線１
０、。

１１をコンタクトさせる。

なお上述のようにして形成されたソース領域７及びドレ
イン領域８のうちのゲート電極４の側面の下方の部分７
ｂ、８ｂはｉ型であり、その他の部分はｎ′型である。

そしてこのｎ−型の部分７ｂ、８ｂによりソース領域７
及びドレイン領域８の近傍の電界が緩和されている。こ
のような構成のＭＯＳ　　　　ＦＥＴはＬ　Ｄ　Ｄ　　
（Ｌｉｇｈｔ、ｌｙ　　　Ｄｏｐｅｄ　　　Ｄｒａｉｎ
）構造のＭＯＳ　　ＦＥＴと称されている。前記絶縁膜
５及び側ｒｉ６を有するＬＤＤ構造のＭＯＳ　　Ｆ’Ｅ
Ｔは、例えばアイイーイーイー　トランズアクションズ
　オン　エレクトロン　デバイセズ（ＩＥＩＥＥ　　Ｔ
ＲＡＮＳＡＣＴＩＯＮＳ　　ＯＮ　　ＥＬＥＣＴＲＯＮ
　　ＤＥＶＩＣＥＳ）　ＶＯＬ。

ＥＤ−２９，ＮＯ，４，１９８２のρ、５９０〜５９６
に示されている。

〔発明が解決しようとする問題点〕

上述のコンタクトホール９ａ、９ｂの形成のためのフォ
トリソグラフィ一工程においては、フィールドＭ縁膜２
の端部からの余裕と側ｌ！６からの余裕とを考慮に入れ
てマスク合わせ余裕を見込んでおく必要がある。しかし
ながら１ＭＯ５ＦＥＴの微細化に伴い、上述のマスク合
わせ余裕が極めて小さくなっているため、マスク合わせ
が困難となると共に、コンタクトホール９ａ、９ｂの径
を小さくせざるを得なくなっている。

本発明の目的は、コンタクトホールの形成のためのフォ
トリソグラフィ一工程におけるマスク合わせ余裕を大き
くすることが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細嘗の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち１代表的なものの概
要を説明すれば、下記のとおりである。

すなわち、互いに隣接するコンタクトホール間　′で互
いに層が異なりかつ上記コンタクトホールよりも大きな
面積を有する、不純物がドープされた多結晶Ｓｉ膜また
は高融点全屈ケイ化物膜を上記拡散層上にそれぞれ設け
ている。

〔作　用〕

上記した手段によれば、コンタクトホールの形成のため
のフォトリソグラフィ一工程におけるマスク合わせ余裕
を十分に大きくすることが可能である。

以下１本発明の構成について、二つの実施例とともに説
明する。

なお、実施例の全図において、第３図と同一の機能を有
する部分には同一の符号を付け、その繰り返しの説明は
省略する。

〔実施例１〕 第１Ａ図に示すように、まず例えばｐ型Ｓｉ基板のよう
な半導体基板１に例えばＳｉ０ｇ膜のようなフィールド
絶縁膜２及びゲート絶縁膜３を形成する。次にこの状態
で半導体基板１上全面に多結晶Ｓｉ膜及びＳｉＯ２Ｐａ
ｔ−ＣＶＤにより順次堆積する。

そして、フォトリソグラフィー技術による連続したエツ
チングにより、多結晶ｓｉｇから成るゲート電極４及び
例えばＳｉＯ２膜のような絶縁ｓ５を形成する。これら
をマスクとして用いたイオン打込みにより、低不純物濃
度の浅いｉ型半導体領域フｂ、８ｂ形成のために、リン
を半導体基板１中に導入する。次に、再び半導体基板ｌ
上全面にＳｉＯ２膜をＣｖＤにより堆積した後、ＲＩＥ
のような異方性エツチングを行うことにより、５ｉＯｚ
から成る側壁６を形成し、さらに絶ａ膜５，６（及びゲ
ート電極４）をマスクとしたイオン打込みにより、高不
純物濃度の深いｎ°型半導体領域形成のためにヒ素を半
導体基板１中に導入する０次にアニールを行うことによ
ってソース領域７及びドレイン領域８をそれぞれ形成し
て、ＬＤＤ構造のＭＯＳ　　ＦＥＴを形成する０次にド
レイン領域８上のゲート絶縁膜３をエツチング除去して
、このドレイン領域８の表面を露出させる０次に半導体
基板１上全面に多結晶Ｓｉ［［１１２（第１Ａ図におい
てはパターンニングした状態で示す）を形成した後。

この多結晶５ｉｆｆｌ１２に例えばリンのような不純物
をイオン打込み、拡散等によってドープして低抵抗化す
る。この後、上記多結晶Ｓｉ膜をパターンニングするこ
とにより、ドレイン領域８に接続されている多結晶５ｉ
ｌｌｉ１２をゲート電極４に対してセルファラインに形
成することができる。この多結晶Ｓｉ股１２は、ゲート
電極４及びフィールド絶縁膜２に重なっており、後に形
成するコンタクトホール９ａ、９ｂよりも十分に広い面
積を有している。ゲート電極４が絶縁膜５，６で覆われ
て（埋込まれて）いるので、多結晶Ｓｉ膜１２を上述の
ように、ゲート電極４上に重ねることができる。

次に第１Ｂ図に示すように、全面に例えばＳｉＯ２膜の
ような眉間絶Ｊｌ膜１３を形成した後、この層間絶縁膜
１３及びゲート絶縁膜３の所定部分をエツチング除去し
て、少なくともソース領域７の表面を露出させる。次に
上記多結晶５ｉｌｌ１２を形成した場合と同様な方法に
より、例えばリンのような不純物がドープされかつソー
ス領域７に接続されている面積の大きな多結晶Ｓｉ膜１
４を形成する。なお上述のことから明らかなように、上
記多結晶Ｓｉ膜１２．１４は互いに層が異なる。

次に第１Ｃ図に示すように、全面に例えばリンシリケー
トガラス（ＰＳＧ）膜のような層間絶縁ＦＩＡ９を形成
した後、この眉間絶縁膜９及び上記層間絶縁膜１３の所
定部分をエツチング除去してコンタクトホール９ａ、９
ｂを形成する。次にこれらのコンタクトホール９ａ、９
ｂを通じて多結晶Ｓｉ膜１２．１４に例えばＡ１配置１
Ａ１０．１１をコンタクトさせる。この場合、上記多結
晶Ｓｉ膜１２゜１４の面積を十分に大きくしているので
、上記コンタクトホール９ａ、９ｂの形成のためのフォ
トリソグラフィ一工程におけるマスク合わせ余裕を極め
て大きくすることができる。従って、ＭＯＳＦＥＴが機
箱化してもコンタクトホール９ａ、９ｂを容易に形成す
ることができるので、素子の高集積密度化を図ることが
できる。またこれらのコンタクトホール９ａ、９ｂの径
を十分に大きくすることができる。さらに、上述のよう
に配線１０．１１とソース領域７及びドレイン領域８と
の間にそれぞれ多結晶Ｓｉ膜１４．１２を設けているの
で、いわゆるアロイスパイクの発生を防止することがで
きる。またこのため、アロイスパイク防止用の深い拡散
層形成のためのイオン打込みを省略することができる。

また、この深い拡散層形成用のイオン打込みを行う必要
がないので、電界緩和のためにソース領域７及びドレイ
ン領域８に設けたｉ型部分７ｂ、８ｂに悪影響が生じる
こともない。

〔実施例２〕 実施例２によるＭＯＳ　　ＬＳＩを製造するためには、
第２Ａ図に示すように、実施例１と同様にして、まず例
えばｐ型Ｓｉ基板のような半導体基板１にフィールド絶
縁膜２．ゲート絶縁膜３．ゲート電極４．ＳｉＯ２膜の
ような絶縁膜５、例えばＳｉ３Ｎ４膜のような絶縁膜１
５、側壁６．ソース領域７及びドレイン領域８をそれぞ
れ形成する。

絶縁膜１５は、ゲート電極４のパターンニングに先立っ
て、半導体基板１上全面にＣＶＤ等により形成され、こ
の後、ゲート電極４形成のためのエツチングにより、絶
縁膜５と共にエツチングされる。次にソース領域７及ド
レイン領域８上のゲート絶縁膜３をエツチング除去して
これらのソース領域７及びドレイン領域８の表面を露出
させる。

次に全面に多結晶５ｉｌＩＩＩ１２（第２Ａ図において
は既にパターンニングした状態で示しである）を形成し
た後、この多結晶Ｓｉ膜１２に例えばリンのような不純
物をイオン打込み、拡散等によってドープする。次にこ
の多結晶Ｓｉ膜１２の上に、ＳｉＯ２膜のような絶縁膜
１６及びＳｉ３　Ｎ４膜のような絶縁膜１７を順次形成
した後、これらの絶縁膜１６゜１７及び多結晶Ｓｉ膜１
２をパターンニングして第２Ａ図に示す形状とする。こ
れにより、ドレイン領域８と接続されている面積の大き
い多結晶Ｓｉ膜１２がゲート電極４に対してセルファラ
インに形成される。

次にこの状態で熱酸化を行うことにより、第２Ｂ図に示
すように、上記多結晶Ｓｉ膜１２の側面に。

上記絶縁膜１６に連なるＳｉＯ２膜１８膜形８する。

次に上記絶縁膜１５，１７と、上記熱酸化の際に形成さ
れたソース領域７上のＳｉＯ２膜１９とをエツチング除
去した後、第２Ｃ図に示すように。

全面に多結晶Ｓｉ［１４を形成し、この多結晶Ｓｉ膜１
４に例えばリンのような不純物をドープする。

次にこの多結晶Ｓｉ膜１４を所定形状にパターンニング
する。これにより、ソース領域７に接続されている面積
の大きい多結晶Ｓｉ膜１４をゲート電極４に対してセル
ファラインに形成することができる。多結晶Ｓｉ膜１２
が絶縁膜１６．１８で覆われている（埋込まれている）
ので、多結晶Ｓｉ膜１４を多結晶Ｓｉ膜１２上にも重ね
ることができる。この場合１Ｍ間絶縁膜を形成する必要
がなく、また。

多結晶Ｓｉ膜１２．１４間の合わせ余裕も必要ない。

この後、第２Ｄ図に示すように、実施例１と同様に、全
面に層間絶縁［９を形成し、次いでこの層間絶縁膜９に
コンタクトホール９ａ、９ｂを形成した後、これらのコ
ンタクトホール９ａ、９ｂを通じて、上記多結晶Ｓｉ膜
１２．１４に配線１１゜ｌＯをそれぞれコンタクトさせ
る。この場合、上記多結晶Ｓｉ膜１２．１４の面積を十
分に大きくし、しかもこれらの多結晶Ｓｉ膜１２．１４
をゲート電極４に対してセルファラインに設けているの
で、上記コンタクトホール９ａ、９ｂの形成のためのフ
ォトリソグラフィ一工程におけるマスク合わせ余裕を実
施例１と同様に極めて大きくすることができる。従って
、ＭＯＳ　　ＦＥＴが微細化してもコンタクトホール９
ａ、９ｂを容易に形成することができるので、素子の高
集積化を図ることができる。また、これらのコンタクト
ホール９ａ、９ｂの径を十分に大きくすることができる
。さらに。

上述の多結晶Ｓｉ膜１２．１４により、アロイスパイク
の発生を防止することができ、またこのためアロイスパ
イク防止用の深い拡散層形成のためのイオン打込みを省
略することができる。従って、この深い拡散層形成用の
イオン打込みにより、電界緩和のためにソース領域７及
びドレイン領域８に設けたｉ型部分７ｂ、８ｂに悪影響
が生じることもない。

以上１本発明者によってなされた発明を、上記実施例に
基づき具体的に説明したが１本発明は。

上記実施例に限定されるものではなく、その要旨を通説
しない範囲において、種々変形し得ることは勿論である
。

例えば、実施例２において、絶縁膜１５は省略すること
ができる。また、ゲート電極４は１Ｍｏ。

Ｗ、　Ｔｉ、　Ｔａ等の高融点金属膜又はそのケイ化物
膜あるいは多結晶Ｓｉ膜上にこれらの膜を重ねた膜から
成っていてもよい。また、上述の多結晶Ｓｉ膜１２．１
４（７）代ワリニ、ＭｏＳｉ　２膜、Ｗｓｉｚ　ｒ！Ａ
等ノ高融点金属ケイ化物膜又は多結晶Ｓｉ膜上に高融点
金属ケイ化物膜を積層した膜を用いてもよい。さらにま
た、上述の二つの実施例においては、本発明をＭＯＳ　
　ＬＳＩに適用した場合につき説明したが、その他の各
種半導体集積回路装置にも本発明を適用することが可能
である。

〔発明の効果〕

本願において開示される発明のうち１代表的なものによ
って得られる効果を簡単に説明すれば。

下記のとおりである。

すなわち、コンタクトホール形成のためのフォトリソグ
ラフィ一工程におけるマスク合わせ余裕を大きくするこ
とができ、従って高集積密度の半導体集積回路装置を得
ることが可能となる。

【図面の簡単な説明】

第１Ａ図〜第１Ｃ図は１本発明の実施例１によるＭＯＳ
　　ＬＳＩの製造方法の一例を工程順に示す断面図、 第２Ａ図〜第２Ｄ図は１本発明の実施例２によるＭＯＳ
　　ＬＳＩの製造方法の一例を工程順に示す断面図、 第３図は、本発明者が検討した従来のＭＯ３Ｌｓｉの断
面図である。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
、３・・・ゲート絶縁膜、４・・・ゲート電極、５．１
５゜１６．１７・・・絶縁膜、７・・・ソース領域、８
山ドレイン領域、９，１３・・・層間絶縁膜、１ｏ、１
１・・・第１Ａ図 第１８図 第１ｃ図 第２Ａ因 第２Ｂ図 第２Ｃ諷

Claims (1)

1. 【特許請求の範囲】 １、半導体基板中に設けられている複数の拡散層と、上
   記半導体基板上に設けられている絶縁膜と、上記複数の
   拡散層にそれぞれ配線をコンタクトさせるために上記絶
   縁膜に設けられている複数のコンタクトホールとをそれ
   ぞれ具備する半導体集積回路装置であって、互いに隣接
   する上記コンタクトホール間で互いに層が異なりかつ上
   記コンタクトホールよりも大きな面積を有する、不純物
   がドープされた多結晶Ｓｉ膜または高融点金属ケイ化物
   膜を上記拡散層上にそれぞれ設けたことを特徴とする半
   導体集積回路装置。 ２、上記拡散層はソース領域及びドレイン領域であるこ
   とを特徴とする特許請求の範囲第１項記載の半導体集積
   回路装置。 ３、上記不純物はリンであることを特徴とする特許請求
   の範囲第１項または第２項記載の半導体集積回路装置。 ４、上記半導体集積回路装置はダイナミックＲＡＭであ
   ることを特徴とする特許請求の範囲第１項〜第３項のう
   ちのいずれか一項に記載の半導体集積回路装置。 ５、上記半導体集積回路装置はスタチックＲＡＭである
   ことを特徴とする特許請求の範囲第１項〜第３項のうち
   のいずれか一項に記載の半導体集積回路装置。