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KR19980018188A - 비정질화된 폴리실리콘을 사용하는 서브미크론 마이크로일렉트로닉스 응용을 위한 자기 정렬 ＰＯＣｌ₃제조 방법 - Google Patents

비정질화된 폴리실리콘을 사용하는 서브미크론 마이크로일렉트로닉스 응용을 위한 자기 정렬 ＰＯＣｌ₃제조 방법 Download PDF

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KR19980018188A
KR19980018188A KR1019970033200A KR19970033200A KR19980018188A KR 19980018188 A KR19980018188 A KR 19980018188A KR 1019970033200 A KR1019970033200 A KR 1019970033200A KR 19970033200 A KR19970033200 A KR 19970033200A KR 19980018188 A KR19980018188 A KR 19980018188A
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polysilicon
pocl
gate
forming
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KR1019970033200A
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압달라 에이 나엠
Original Assignee
클라크3세 존 엠
내셔널 세미컨덕터 코오포레이션
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Abstract

집적회로 구조물의 일부분으로써 형성되는 비도핑 게이트 폴리실리콘 영역 내부로 인을 주입하는 방법에서, 초기의 MOS 구조물은, 이러한 경우에, 게이트 폴리실리콘이 비도핑 상태로 남는 것을 제외하고, 가볍게 도핑된 드레인 (LDD) 주입 단계를 통한 종래의 기술을 사용하여 만들어진다. 그 다음에, 본 발명에 따라, 도펀트가 비도핑 게이트 폴리실리콘이 비정질화되도록 소오스/드레인 영역 내부로 주입되며, 그럼으로써, 폴리실리콘 입계 (粒界)를 제거한다. 그 다음에, CVD 산화물층이 형성되고 CMP 단계가 수행되어 비정질화된 게이트 폴리실리콘 영역을 노출시킨다. 그 다음에, 포스포러스 옥시클로라이드 (POCl3) 층이 비정질화된 게이트 폴리실리콘상에 형성되고 열적으로 어닐링되어 POCl3층으로부터 인을 폴리실리콘 내부로 주입한다. 그리고, POCl3층이 제거된다.

Description

비정질화된 폴리실리콘을 사용하는 서브미크론 마이크로일렉트로닉스 응용을 위한 자기 정렬 ＰＯＣｌ₃ 제조 방법
본 발명은 집적회로 구조물에 대한 제조기술에 관한 것이고, 특히, 포스포러스 옥시클로라이드(POCl3) 층으로부터 인을 아래의 폴리실리콘 내부로 열적으로 주입하여 폴리실리콘에 소망의 도전 레벨을 설정하는 것이다.
반도체 집적회로의 제조에서는, 도핑된 폴리실리콘을 사용하여 MOS 디바이스용 도전성 게이트 구조물을 제조하는 것이 보통이다. 통상적으로, 폴리실리콘 게이트는, 그 위에 포스포러스 옥시클로라이드 (POCl3) 층을 형성하고 그 다음에 상기 POCl3층을 어닐링하여 인을 폴리실리콘 내부로 주입함으로써 소망의 도전 레벨로 도핑된다.
통상적인 POCl3공정 흐름이 도 1a - 도 1f 에 예시되어 있다.
도 1a 는 비도핑 게이트 폴리실리콘층 (100) 의 증착을 통한 초기 디바이스 구조물을 나타낸다. 그 다음에, 도 1b 에 도시된 바와 같이, POCl3층 (102) 이 비도핑 게이트 폴리실리콘층 (100) 상에 증착된다. 다음으로, 도 1c 에 도시된 바와 같이, POCl3어닐링 단계가 수행되고 POCl3층 (102) 으로부터 인을 아래의 폴리실리콘 내부로 주입하여 도핑된 폴리실리콘층 (104) 을 형성하게 된다. POCl3어닐링 단계 다음에, 디글레이징 (deglazing) 단계가 DI-HF (10:1) 에칭 용액을 사용하여 수행되어 POCl3층을 제거한다.
POCl3어닐링 단계 동안, 인이 POCl3층으로부터 비도핑 게이트 폴리실리콘층 내부로 주입될 때, 대부분의 인은 비도핑 폴리실리콘 입계 내부로 세그레게이트 (segregate) 되고 HF 용액으로 매우 빠르게 식각되는 진하게 도핑된 인산화물을 형성한다. 또한, POCl3증착 동안에, 인이 풍부한 얇은 (100 -200 Å) 유기층이 POCl3층의 표면상에 형성된다. 이러한 인이 풍부한 유기층은, 습식 HF 용액이 아래의 POCl3층을 제거하는 데 효과적으로 사용될 수 있도록 사전에 제거되어야 한다. 표면층이 균일하지 않기 때문에, 습식 DI:HF 용액은 인이 풍부한 층에 형성된 구멍을 통하여 POCl3층에 도달할 것이다. 인이 풍부한 층에 의해 생긴 마스킹 때문에 HF 는 POCl3층을 제거하는데 보다 오랜 시간이 걸린다. 이 때문에, 식각이 빨리 진행되는 어떤 영역에서 HF 는 폴리실리콘내의 입계 내부로 침투하여, 진하게 도핑된 산화물을 제거하고, 아래의 얇은 게이트 산화물층 (108) 에 도달한다. HF 용액이 폴리실리콘층 (104) 을 투과하여 얇은 게이트 산화물층 (108) 에 도달할 때, 상기 용액은 게이트 산화물을 공격하여, 구멍 (106) 을 형성하고, 따라서, 도 1d 에 도시된 바와 같이, 폴리실리콘-대-기판이 단락 (short) 된다.
도 1e 를 참조하면, POCl3디글레이징 단계 다음에, 게이트 폴리실리콘층 (104) 을 패터닝하기 위해 요구되는 게이트 폴리실리콘 포토마스킹 단계가 수행되어 도핑된 폴리실리콘 (104) 상에 패턴된 포토레지스트층 (110) 을 나타낸다. 도 1f 에 도시된 바와 같이, 그 다음에, 게이트 폴리실리콘 (104) 이 식각되고 포토레지스트 (110) 가 제거되어 MOS 디바이스의 폴리실리콘 게이트 (112) 를 나타낸다.
그러나, 폴리실리콘 식각 단계 동안, 잉여 산화물 필러 가 필드/소오스/드레인 산화물 영역상에 생성된다. 즉, 폴리실리콘 패터닝 동안, HF 용액이 투과하지 못하는 영역에 있는 폴리실리콘 입계에 존재하는 산화물은 폴리실리콘 식각에 의해 공격받지 않고, 따라서, 필드 산화물 및 소오스/드레인 산화물상에 남아 산화물 필러 로써 통상 지칭되는 것을 형성한다. 이들 필러들은 최종 생산물에 심각한 신뢰성 방해물이 된다.
도 1f 는 종래의 공정 흐름에 의해 얻어진 최종 폴리실리콘 게이트 구조물을 나타내며, 상기 최종 구조물은 필드 및 소오스/드레인 산화물상에 형성된 산화물 필러 뿐만 아니라 게이트 산화물내의 구멍을 통한 폴리실리콘-대-기판 단락 을 포함한다.
따라서, 비록 종래의 POCl3공정 흐름은 게이트 산화물이 HF 디글레이징 용액에 의한 공격을 견딜만큼 충분히 두껍고 (200 Å 이상) 생산물도 열적 산화물의 표면상에 남는 잉여 산화물에 민감하지 않은 대규모 기하적인 크기에 적절하지만, ULSI 프로세스에서는 디바이스의 크기도 작고, 따라서 높은 정도의 청결도 및 얇은 게이트 산화물 (100 Å 이하) 을 요구하기 때문에, 종래의 POCl3공정은 적절하지 않다.
본 발명은 인을 포스포러스 옥시클로라이드 (POCl3) 층으로부터 비도핑 게이트 폴리실리콘 내부로 주입하는 새로운 방법을 제공한다. 상기 방법에 따르면, 초기 MOS 구조물은 가볍게 도핑된 드레인 주입 단계까지, 이러한 경우에, 게이트 폴리실리콘층이 비도핑으로 남겨지는 것을 제외하고, 종래의 기술을 사용하여 만들어진다. 본 발명에 따라, 그 다음에, 도펀트가 기판 내부로 주입되어 MOS 디바이스의 소오스/드레인 영역을 형성하고, 동시에, 비도핑된 게이트 폴리실리콘을 비정질화하고, 그럼으로써 입계를 깨뜨리고 실리콘과 산화물을 혼합한다. 그 다음에, 산화물층이 화학기상증착 (CVD) 에 의해 형성되고 화학적 기계적인 폴리싱 (CMP) 스텝이 수행되어 비정질화된 게이트 폴리실리콘을 노출시킨다. 그 다음에, POCl3층이 비정질화된 게이트 폴리실리콘상에 형성되고 열적으로 어닐링되어 POCl3층으로부터 인을 폴리실리콘 내부로 주입한다. 그 다음에, POCl3층은 종래의 공정 흐름에서 발생하는 최종 게이트 산화물 구멍 및 산화물 필러없이 제거된다. 왜냐하면, 입계를 제거하면, 폴리실리콘의 보다 균일한 식각이 촉진되기 때문이다.
도 1a - 도 1f 는 종래의 POCl3공정 흐름의 순차적인 단계들을 예시하는 반도체 구조물의 부분 단면도.
도 2a - 도 2i 는 본 발명에 따른 POCl3공정 흐름의 순차적인 단계들을 예시하는 반도체 집적회로 구조물의 부분 단면도.
*도면의 주요부분에 대한 부호의 설명*
100 : 비도핑된 게이트 폴리실리콘층 102 : POCl3층
104 : 도핑된 게이트 폴리실리콘층 108 : 얇은 게이트 산화물층
110 : 포토레지스트층 112 : 폴리실리콘 게이트
114 : 잉여 산화물 필러 200 : 게이트 폴리실리콘
202 : 소오스/드레인 영역 204 : 실리콘 이산화물
206 : POCl3층 208 : 절연 산화물층
본 발명에 대한 특징 및 장점은 아래에 기재된 설명 및 첨부된 도면을 참조하여 보다 쉽게 이해할 수 있다.
본 발명에 따른 포스포러스 옥시클로라이드 (POCl3) 를 사용하여 폴리실리콘을 도핑하는 공정 흐름은 도 2a - 도 2i 의 부분 단면도를 참조하여 설명된다. 어떠한 명시적인 공정 파라미터들 ( 예를 들어, 필름 두께, 도펀트 농도) 도 없지만, 당 분야의 해당업자는 본 발명의 개념이 이들 파라미터들이 없이도 적용가능하고 제조 중인 특정한 집적회로 생산품에 따라 달라질 것이라는 것을 이해할 것이다. 당 분야의 해당업자는 또한, 하기 설명의 방향이 N 채널 장치를 제조하는 쪽이지만, 본 발명의 개념은 모든 MOS 기술 및, 사실, 포스포러스 도핑된 폴리실리콘을 사용하는 모든 공정 흐름에 적용될 수 있다.
도 2a 를 참조하면, 초기의 MOS 구조물은 가볍게 도핑된 드레인 (LDD) 주입 단계를 통한 종래의 기술을 사용하여 제조되며, 이러한 경우에, 게이트 폴리실리콘 (200) 은 비도핑으로 남으며 필드 산화물은 LOCOS (local oxidation od silicon) 기술 대신에 트렌치 격리를 사용하여 형성된다.
다음으로, 도 2b 에 도시된 바와 같이, N 채널 또는 P 채널 디바이스 중 어느 디바이스가 제조되는가에 좌우되어, N+ 또는 P+ 소오스/드레인 주입 단계가 수행되어 보통의 소오스와 드레인 영역 (202) 을 형성한다. 또한, 본 발명에 따르면, 이러한 주입 단계는 게이트 폴리실리콘 (200) 을 비정질화시키고, 따라서, 상술된 바와 같이, HF 디글레이징 용액에 의해 공격받기 쉬운 게이트 폴리실리콘의 구조물에서 입계들을 파괴한다.
다음으로, 실리콘 이산화물 (204) 층이, 예를 들어, 화학 기상 증착 (CVD) 에 의해 형성되어, 도 2c 에 도시된 구조물로 된다.
도 2d 를 참조하면, 종래의 화학적 기계적인 폴리싱 (CMP) 단계가 수행되어 폴리실리콘 게이트 (200) 을 노출하는 반면에, 다른 모든 실리콘 영역은 CVD 에 의한 실리콘 산화물 (204) 에 의해 보호되어 남는다. 또한, CMP 단계에 의해 디바이스의 전체표면이 평탄화되고, 따라서, 전체적인 구조물 토포그래피 (topography) 를 감소시킨다. 이러한 경우에 폴리실리콘 게이트 재료의 초기 두께는 종래의 폴리실리콘 공정보다 약간 두꺼워야 한다 (0.3 미크론 대신에 약 0.5 미크론). 이렇게 하면, 폴리실리콘 게이트층 (200) 이 CMP 단계 이후에 0.3 미크론까지 얇아질 때 모든 폴리실리콘 영역이 노출된다.
다음으로, 도 2e 에 도시된 바와 같이, 포스포러스 옥시클로라이드 (POCl3) 층 (206) 이 전체 구조물에 증착된다. 상술된 바와 같이, POCl3층을 형성하면 상기 POCl3의 상부면에 인이 풍부한 유기층 (도시되지 않음) 이 형성된다. 그 다음에, POCl3층 (206) 이 열적으로 어닐링되어 인을 게이트 폴리실리콘 (200) 내부로 주입한다. 상기 POCl3어닐링은, 상술된 바와 같이, 소오스/드레인 주입 단계의 결과로써, 인이 폴리실리콘층이 아닌 아모포스 실리콘 내부로 주입되는 것을 제외하곤 종래의 단계와 같이 수행된다. 최종 구조물이 도 2f 에 도시되어 있다.
다음으로, POCl3층 (206) 이 DI-HF (10:1) 을 사용하는 디글레이징 단계로 제거되어, 게이트 산화물 구멍 및 종래의 공정 흐름에서 생기는 잉여 산화물이 없는 도 2g 에 도시된 구조물이 된다.
그 다음에, 도 2h 에 도시된 바와 같이, 신속한 열적인 프로세스 (RTP) 어닐링 단계가 수행되어 게이트 폴리실리콘 (200) 내부로의 도핑 뿐만 아니라 소오스/드레인 주입을 활성화시킨다.
그 다음에, 절연 산화층 (208) 이 증착되고 접촉부들이 개방되고 금속화 흐름 모듈, 예시된 경우에서는, Ti/TiN/Al 의 형성이 종래의 방식으로 수행되어 도 2i 에 도시된 구조물이 된다.
도 2i 에 도시된 바와 같이, 선택적으로는, 폴리사이드층이 게이트 폴리실리콘 (200) 상에 형성되어 접촉을 개선시킬 수도 있다. 폴리사이드층의 형성은 다음의 단계들을 따라 진행할 수 있다: 티타늄층이 도 2h 의 구조물상에 형성된다. 그 다음에, 저온 RTP 단계가 수행되어 게이트 폴리실리콘 (200) 상에 제 1 페이즈 (phase) 실리사이드를 형성한다. 그리고, 반응하지 않은 티타늄은 웨트 스트립 (wet strip) 으로 제거되고 고온 RTP 단계가 수행되어 낮은 저항성 폴리사이드를 형성한다. 따라서, 폴리사이드는 짙게 도핑된 POCl3폴리실리콘상에 형성되는 반면에, 소오스/드레인 영역 (202) 은 제 2 페이즈 RTP 단계 동안에 발생되는 고온으로부터 보호된다.
상술된 새로운 POCl3프로세스 흐름은 많은 장점을 포함한다. 먼저, 게이트 영역은 임의의 폴리실리콘이 도핑되기 전에 패턴닝된다. 또한, 종래의 LDD 및 N+/P+ 소오스/드레인 주입은 게이트 POCl3도핑이 실행되기 전에 수행된다. 소오스/드레인 주입은 게이트 폴리실리콘을 비정질화시키고, 폴리실리콘내의 입계를 파괴하고, 따라서, POCl3증착 또는 주입 동안 입계에 대한 도펀트 채널링 및/또는 도펀트 디세그레게이션 (desegregation) 을 방지한다. CMP 단계는 제 1 절연층이, 웨이퍼상의 어느 곳에서도 폴리실리콘 게이트를 노출하는 정도로 증착된 후에 수행된다. POCl3층은 제1 절연층 및 CMP 단계가 수행된 후에 증착된다. 이제 POCl3층은 게이트 폴리실리콘에 자기 정렬되고, 따라서, POCl3공정은 필드 또는 소오스/드레인 산화물과 같은 웨이퍼상의 임의의 다른 영역들에 어떠한 영향도 주지 않는다. POCl3층이 디바이스 활성 영역들로부터 격리되고, 따라서 디바이스에 어떠한 영향도 끼치지 못하기 때문에, 디글레이징 단계, 즉, POCl3층의 제거는 이러한 공정 흐름에서 선택적으로 된다. 부가적으로, 이러한 공정 흐름은 폴리실리콘 에칭 후에 보통 필드/소오스/드레인 산화물에 나타나는 산화물 필러 를 제거한다. 상기 공정 흐름은 또한 때때로 게이트 산화물에서 탐지되는 구멍도 제거한다. 왜냐하면, POCl3층은 입계없는 비정질화된 실리콘상에서 수행되고, 따라서, 디글레이징에 사용되는 임의의 습식 식각용액이 게이트 산화물에 도달할 기회가 없기 때문이다.
여기에 설명된 본 발명의 실시예에 대한 다양한 다른 대안들이 본 발명을 실현할 때 사용될 수 있음을 알아야 한다. 다음의 청구항들은 본 발명의 범위를 정의하며 이들 청구항의 범위내의 방법 및 구조물들 및 그것에 동등한 것들이 포함되도록 의도된다.
이상의 설명에서 알 수 있는 바와 같이, 본 발명은 POCl3층으로부터 인을 비도핑된 게이트 폴리실리콘층 내부로 주입하는 것으로 산화물 구멍이나 필러가 제거되기 때문에 ULSI 프로세스와 같은 디바이스의 크기가 작고 얇은 게이트 산화물을 필요로 하는 공정에 사용될 수 있는 효과가 있다.

Claims (3)

  1. 폴리실리콘 영역이 반도체 기판내에 형성된 필드 산화물 영역들 사이의 반도체 기판상에 형성되는 실리콘 산화물에 중첩되며, 집적회로 구조물의 일부분으로써 형성되는 폴리실리콘 영역 내부로 인을 주입하는 방법에 있어서,
    (a) 상기 폴리실리콘 영역을 비정질화하는 단계;
    (b) (a) 단계로 형성되는 구조물상에 실리콘 산화물층을 형성하는 단계;
    (c) 화학적 기계적인 폴리싱 (CMP) 단계를 수행하여 비정질화된 폴리실리콘 영역의 상부 표면을 노출시키는 단계;
    (d) (c) 단계로 형성되는 구조물상에 포스포러스 옥시클로라이드 (POCl3) 를 포함하는 소오스 재료층을 형성하는 단계;
    (e) 상기 소오스 재료층을 열적으로 어닐링하여 상기 소오스 재료층으로부터 인을 아래쪽의 비정질화된 폴리실리콘 영역 내부로 주입하는 단계; 및
    (f) 소오스 재료층을 제거하는 단계를 구비하는 것을 특징으로 하는 방법.
  2. (a) 반도체 기판에 트렌치 격리 필드 산화물 영역들을 형성하여 그것들 사이에 액티브 디바이스 기판 영역을 정의하는 단계;
    (b) 상기 액티브 디바이스 기판 영역의 표면상에 게이트 실리콘 산화물층을 형성하는 단계;
    (c) 폴리실리콘층 및 아래쪽의 게이트 실리콘 산화물층을 형성하여 MOS 트랜지스터의 폴리실리콘 게이트를 정의하고, 상기 폴리실리콘 게이트는 게이트 실리콘 산화물을 아래에 놓음으로써 상기 실리콘 기판으로부터 분리되며, 상기 액티브 디바이스 기판 영역의 소오스/드레인 영역들을 노출시키는 단계;
    (e) 낮은 밀도 확산 단계를 수행하고, 그럼으로써 제 1 N 형 도펀트를 소오스/드레인 영역 내부로 주입하는 단계;
    (f) 폴리실리콘 게이트의 측벽들 및 게이트 실리콘 산화물의 영역상에 측벽 공간들을 형성하는 단계;
    (g) 이온 주입 단계를 수행하고, 그럼으로써 폴리실리콘 게이트가 비정질화되도록 소오스/드레인 영역들 및 폴리실리콘 게이트 내부로 제 2 N 형 도펀트를 주입하는 단계;
    (h) (g) 단계로 형성된 구조물상에 실리콘 산화물층을 형성하는 단계;
    (i) 화학적 기계적인 폴리싱 (CMP) 을 수행하여 비정질화된 폴리실리콘 게이트의 상부 표면을 노출시키는 단계;
    (j) (i) 단계로 형성된 구조물상에 포스포러스 옥시클로라이드 (POCl3) 의 층을 형성하는 단계;
    (k) POCl3층을 열적으로 어닐링하여 POCl3층으로부터 인을 비정질화된 폴리실리콘 게이트 내부로 주입하는 단계;
    (l) POCl3층을 제거하는 단계;
    (m) (l) 단계로 형성된 구조물상에 절연 재료층을 형성하는 단계;
    (n) (m) 단계로 형성된 구조물에 접촉공을 형성하여 소오스/드레인 영역들 및 폴리실리콘 게이트의 상부 표면을 노출시키는 단계; 및
    (o) (n) 단계로 형성된 구조물상에 금속화층을 형성하여 금속화층이 소오스/드레인 영역들 및 폴리실리콘 게이트의 노출된 상부 표면과 전기적인 접촉을 형성하도록 금속화층을 접촉공 내부로 연장하는 단계를 구비하는 것을 특징으로 하는 반도체 기판에 MOS 트랜지스터를 형성하는 방법.
  3. 제 2 항에 있어서,
    (l) 단계로 형성된 구조물상에 티타늄층을 형성하는 단계;
    초기 온도에서 제 1 어닐링 단계를 수행하여 폴리실리콘 게이트상에 제 1 페이즈 실리콘을 형성하는 단계;
    반응되지 않은 티타늄을 제거하는 단계; 및
    제 1 온도보다 높은 제 2 온도에서 제 2 어닐링 단계를 수행하여 폴리실리콘 게이트상에 제 2 페이즈 실리콘을 형성하는 단계를 (l) 단계와 (m) 단계 사이에서 수행하는 것을 특징으로 하는 방법.
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