JP2969789B2 - 半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。

A.産業上の利用分野 B.発明の概要 C.従来技術［第４図、第５図］ D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例［第１図乃至第３図］ a.一つの実施例［第１図］ b.他の実施例［第２図］ c.更に他の実施例［第３図］ H.発明の効果 （A.産業上の利用分野） 本発明は半導体記憶装置の製造方法、特にスタックト
キャパシタに情報を記憶するダイナミックランダムアク
セス型の半導体記憶装置の製造方法に関する。

（B.発明の概要） 本発明は、上記の半導体記憶装置の製造方法におい
て、 スタックトキャパシタの下部電極を成す電極層を形成
しにくくならないようにしつつノードコンタクトホール
の段差を大きくしてスタックトキャパシタの単位占有面
積当りの静電気容量を大きくするため、 スイッチングトランジスタ上を覆う層間絶縁膜の表面
に下部電極を成す電極層を形成し、該電極層のノードコ
ンタクトホールを形成すべき位置に開口を形成し、該開
口の内側面にサイドウォールを形成するものである。

（C.従来技術）［第４図、第５図］ スタックトキャパシタ型DRAMは、高集積化の一途を辿
っており、16Mビット、64Mビット更には128Mビットとい
う記憶容量が要求されようとしている。それには、メモ
リセルのサイズを小さくしつつスタックトキャパシタの
静電容量が情報保持に必要な大きさになるようにするこ
とが不可欠であり、それには、ノードコンタクトをどの
ようにとるかがきわめて重要である。

ところで、従来においてDRAMのノードコンタクトは、
第４図に示すようにスイッチングトランジスタとなるMO
Sトランジスタの形成後、表面に層間絶縁膜ａを形成
し、該層間絶縁膜ａをレジスト膜ｂをマスクとしてフォ
トエッチングすることにより形成するか、あるいは第５
図に示すように、ゲート電極ｃの上面にオフセット絶縁
膜ｄを形成し、その後ゲート電極ｃの側面に例えばSiO₂
からなるサイドウォールｅを形成し、該サイドウォール
ｅに囲まれた部分をノードコンタクトホールｆとすると
いう方法でとられることが多かった。

（D.発明が解決しようとする問題点） ところで、第４図に示すようなDRAMには、マスク合せ
誤差を考慮してゲート電極ｃとノードコンタクトホール
ｆとの間隔を設定しなければならないので、その間隔を
小さくすることが制約されるという問題がある。これは
メモリセルサイズを小さくすることを制約し、DRAMの大
容量化を阻むので、無視できない問題となる。

また、第５図に示すDRAMにおいては、サイドウォール
技術を駆使してノードコンタクトホールｆを形成するの
で、ノードコンタクトホールｆとゲート電極ｃとの距離
を小さくすることができる。従って、高集積化に向いて
いるといえる。しかしながら、ノードコンタクトホール
ｆの段差が第４図に示すDRAMに比較して大きくなり、こ
の段差の大きなノードコンタクトホールｆにてMOSトラ
ンジスタのソース・ドレイン領域と接続されるように多
結晶シリコン層からなる下部電極を形成しなければなら
ないので、下部電極に段切れが生じ易く、下部電極の形
成が難しいという問題がある。

本発明はこのような問題点を解決すべく為されたもの
であり、スタックトキャパシタの下部電極を成す電極層
を形成しにくくならないようにしつつノードコンタクト
ホールの段差を大きくしてスタックトキャパシタの単位
占有面積当りの静電容量を大きくすることを目的とす
る。

（E.問題点を解決するための手段） 上記問題点を解決するため、本発明半導体記憶装置の
製造方法の第１のものは、スイッチングトランジスタ上
を覆う層間絶縁膜の表面に下部電極を成す電極層を形成
し、該電極層のノードコンタクトホールを形成すべき位
置に開口を形成し、該開口の内側面にサイドウォールを
形成し、該サイドウォールをマスクとして上記層間絶縁
膜をエッチングすることにより開口を形成することを特
徴とする。

本発明半導体記憶装置の製造方法の第２のものは、第
１のものにおいて、サイドウォールを導電性材料で形成
したことを特徴とする。

本発明半導体記憶装置の製造方法の第３のものは、ゲ
ート電極形成用電極膜を全面的に形成し、オフセット絶
縁膜を全面的に形成した後、該オフセット絶縁膜を、上
記ゲート電極形成用電極膜のメモリセル領域内の各MOS
トランジスタのゲート電極とすべき部分上のみに残存
し、メモリセル領域の他の部分上及び周辺回路部上にお
いて残存しないように除去し、上記メモリセル領域と上
記周辺回路部に、上記ゲート電極形成用電極膜の選択的
エッチングにより各MOSトランジスタのゲート電極を形
成し、その後、各ゲート電極の側面にサイドウォールを
形成することを特徴とする。

（F.作用） 本発明半導体記憶装置の製造方法の第１のものによれ
ば、層間絶縁膜上に形成した下部電極を成す電極層自身
を選択エッチングすることにより開口を形成し、該開口
にサイドウォールを形成することによりノードコンタク
トホールを形成するので、電極層自身は大きな段差のな
い面上に形成することができ、形成しにくさはない。

また、電極層の開口にサイドウォールを形成すること
によりノードコンタクトホールを自動的にシュリンク
（縮小）することができるので、ゲート電極とノードコ
ンタクトホールとの間隔を徒らに大きくする必要がな
く、メモリセルの微細化が図り易い。

しかも、サイドウォールに先立って行う開口の形成は
電極層に対してのみ行い、その際には層間絶縁膜に開口
を形成せず、サイドウォールの形成後にこれをマスクと
して該層間絶縁膜をエッチングすることにより該層間絶
縁膜に開口を形成するので、サイドウォールの厚さはそ
の電極層の厚みに対応した厚みになり、電極層と層間絶
縁膜の厚みの和に対応した値よりも薄くでき、このこと
もメモリセルの微細化を図り易くする要因になる。

そして、下部電極を成す電極層を厚くすることによっ
てノードコンタクトホールの段差を大きくすることがで
き、延いてはスタックトキャパシタの単位占有面積当り
の静電容量を大きくすることができる。

本発明半導体記憶装置の製造方法の第２のものによれ
ば、サイドウォールを導電性材料により形成したので、
ノードコンタクト部における抵抗を小さくすることがで
きる。

本発明半導体記憶装置の製造方法の第３のものによれ
ば、メモリセル領域においてはゲート電極上にオフセッ
ト絶縁膜を形成するので、そのメモリセル領域に必要な
コンタクト部のシュリンク、段差の増大を為すことがで
きるし、周辺回路部においてはMOSトランジスタのゲー
ト電極上を含めオフセット絶縁膜を形成しないので、ゲ
ート電極部における段差を小さくすることができ、コン
タクトがとりにくいという問題をなくすことができ、延
いては歩留りの向上、信頼度の向上を図ることができ
る。

（G.実施例）［第１図乃至第３図］ 以下、本発明半導体記憶装置の製造方法を図示実施例
に従って詳細に説明する。

（a.一つの実施例）［第１図］ 第１図（Ａ）乃至（Ｆ）は本発明半導体記憶装置の製
造方法の一つの実施例を工程順に示す断面図である。

（Ａ）半導体基板１の選択酸化によりフィールド絶縁膜
２を形成した後、半導体基板１の素子形成領域表面部を
加熱酸化することによりゲート酸化膜３を形成し、その
後、ポリサイドからなるゲート電極４を形成し、該ゲー
ト電極４をマスクとして半導体基板１の表面に不純物を
ライトドープし、該ゲート電極４の側面に絶縁膜からな
るサイドウォール５を形成し、その後、半導体基板１に
不純物をドープすることによりソース・ドレイン領域
６、７を形成する。尚、ソース・ドレイン領域６はスタ
ックトキャパシタと接続されるソース・ドレイン領域、
７はビットラインと接続されるソース・ドレイン領域で
ある。

そして、半導体基板１表面上にソース・ドレイン領域
６、７及びゲート電極４表面を覆う層間絶縁膜８を形成
し、その後、該層間絶縁膜８上にスタックトキャパシタ
の下部電極となる多結晶シリコン層９を形成する。第１
図（Ａ）は該多結晶シリコン層９形成後の状態を示す。

（Ｂ）次に、同図（Ｂ）に示すように、レジスト膜10を
マスクとして多結晶シリコン層９のノードコンタクトホ
ールを形成すべき位置をエッチングすることにより開口
11を形成する。

（Ｃ）次に、同図（Ｃ）に示すように例えばシリコンナ
イトライド（下層）とシリコン酸化物（上層）からなる
二層構造の絶縁層12を形成する。

（Ｄ）そして、上記絶縁層12に対して異方性エッチング
処理を施すことにより開口11の内側面にサイドウォール
13を形成する。そして、該サイドウォール13をマスクと
して層間絶縁膜６をエッチングすることによりノードコ
ンタクトホール14を形成してソース・ドレイン領域６の
表面を露出させる。同図（Ｄ）はノードコンタクトホー
ル14形成後の状態を示す。

（Ｅ）次いで、同図（Ｅ）に示すように、薄い多結晶シ
リコン層15をCVDにより形成し、その後、例えばイオン
打込み、気相拡散あるいは固相拡散により多結晶シリコ
ン層15及び９に不純物（例えばリン）をドープすること
により導体化する。これにより多結晶シリコン層15はノ
ードコンタクトホール14内にてソース・ドレイン領域６
とコンタクトし、多結晶シリコン層９は該多結晶シリコ
ン層15を介してソース・ドレイン領域６と電気的に接続
されることになる。

（Ｆ）しかる後、同図（Ｆ）に示すように多結晶シリコ
ン層９及び15をフォトエッチングにより選択的に除去し
て下部電極とする。

その後は、通常のスタックトキャパシタ型DRAMの製造
方法と同様の方法で製造することができる。

本半導体記憶装置の製造方法によれば、層間絶縁膜８
上の下部電極９に形成した開口11にサイドウォール13を
形成することにより該開口11をシュリンクしてノードコ
ンタクトホール14とすることができる。しかも、このサ
イドウォール13形成前の開口11の形成は下部電極９に対
してのみ行い、層間絶縁膜８にはその際開口を形成せ
ず、サイドウォール形成後において該サイドウォールを
マスクとして層間絶縁膜８を形成するので、サイドウォ
ールの厚さはその電極層の厚みに対応した厚みになり、
電極層と層間絶縁膜の厚みの和に対応した値よりも薄く
できる。従って、ノードコンタクトホール14とゲート電
極４との距離を小さくすることができ、延いてはメモリ
セルのサイズを小さくすることができる。

そして、下部電極となる多結晶シリコン層９を厚くす
ることによってノードコンタクトホール14の段差を大き
くすることができ、それによってスタックトキャパシタ
の下部電極の表面積を広くして静電容量を大きくするこ
とができる。

そして、ノードコンタクトホール14の基となる部分は
下部電極となる多結晶シリコン層９の形成後に形成さ
れ、段差の大きなノードコンタクトホールを形成した後
下部電極を形成するということがない。従って、ノード
コンタクトホール14の段差が大きくてもそれが下部電極
の形成を難しくする虞れはない。

そして、ノードコンタクトホール14はフォトレジスト
膜10をマスクとするエッチングにより形成した開口11の
サイドウォールの厚さ分内側に同心円状にきちんと形成
されるので、ノードコンタクトと記憶ノードとのオーバ
ーラップマージンを確保することができる。

尚、本半導体記憶装置の製造方法において、多結晶シ
リコン層９の形成［第１図（Ａ）参照］後、例えばSiO₂
からなる絶縁膜を形成し、その後、該絶縁膜及び多結晶
シリコン層９をフォトエッチング［第１図（Ｂ）参照］
するようにしても良い。

（b.他の実施例）［第２図］ 第２図（Ａ）乃至（Ｄ）は本発明半導体記憶装置の製
造方法の他の実施例を工程順に示す断面図である。

（Ａ）層間絶縁膜８を形成し、該層間絶縁膜８上に多結
晶シリコン層９を形成するまでは第１図に示した半導体
記憶装置の製造方法と同じなので説明を省略する。

上記多結晶シリコン層９を形成した後、該多結晶シリ
コン層９の表面にSiO₂からなる絶縁膜16をCVDにより形
成する。

その後、レジスト膜10をマスクとして絶縁膜16及び多
結晶シリコン層９を選択的にエッチングすることにより
ノードコンタクトホールを形成すべき位置に開口11を形
成する。第２図（Ａ）は開口11形成後の状態を示す。

（Ｂ）次に、同図（Ｂ）に示すようにサイドウォールと
なる多結晶シリコン層17をCVDにより形成する。

（Ｃ）次に、多結晶シリコン層17に対する異方性エッチ
ングにより上記開口11の内側面にサイドウォール18を形
成し、その後、多結晶シリコン層15をCVDにより形成す
る。同図（Ｃ）は多結晶シリコン層15形成後の状態に示
す。

（Ｄ）その後、同図（Ｄ）に示すようにレジスト膜10を
マスクとして多結晶シリコン層９をエッチングすること
によりスタックトキャパシタの下部電極を形成する。

本実施例はサイドウォールを絶縁物により形成するの
ではなく、多結晶シリコンにより形成した点で第１図に
示した実施例と異なる。そして、サイドウォールを導電
性を有する多結晶シリコンで形成したので、コンタクト
部における抵抗をより小さくすることができるという効
果を奏する。この点で本実施例は第１の実施例よりも優
れているが、それ以外の点では、本質的に差異がなく、
第１図に示した実施例と同様の効果を奏する。

（c.更に他の実施例）［第３図］ 第３図（Ａ）乃至（Ｃ）は本発明半導体記憶装置の製
造方法の更に他の実施例を示すものである。

本実施例は、半導体記憶装置のメモリセル領域のMOS
トランジスタにおいてゲート電極の表面にオフセット絶
縁膜を形成してサイドウォールを形成するが、周辺回路
のMOSトランジスタにおいてはオフセット絶縁膜を形成
しないでサイドウォールを形成するものである。このよ
うにするのは次の理由による。

スタックトキャパシタ型DRAMにおいては、SAC（Self
Alingned Contact）によって小さなコンタクト部を形成
し、それによってメモリセルサイズをシュリンク（縮
小）する場合が多くなりつつあるが、ゲート電極の表面
にオフセット絶縁膜を形成した後サイドウォールを形成
するのでゲート電極による段差が大きくなる。従って、
平坦化が難しい。そのため、周辺回路においてゲート電
極とアルミニウム配線とのコンタクトがとりにくいと
か、ゲート電極近傍の拡散層とアルミニウム電極とのコ
ンタクトがとりにくいという問題が生じる。即ち、コン
タクト部をシュリンクするとか段差を大きくすることは
メモリセル領域においては必要性があるが、周辺回路に
おいてはその必要性はなく、それはかえってコンタクト
がとりにくいという問題をもたらすのである。にも拘ら
ず、従来においてはメモリセル領域も周辺回路も同じSA
C技術によってMOSトランジスタのゲート電極のサイドウ
ォールを形成する場合が多かった。

そこで、メモリセル領域のMOSトランジスタについて
はゲート電極のサイドウォールをSAC技術により形成す
るが、周辺回路のMOSトランジスタについてはゲート電
極のサイドウォールを普通のサイドウォール形成技術で
形成するようにするのが第３図（Ａ）乃至（Ｃ）に示す
実施例なのである。

（Ａ）半導体基板１の表面部を選択的に酸化することに
よりフィールド絶縁膜２を形成し、ゲート絶縁膜３を形
成し、ポリサイド膜４を形成し、その後、オフセット用
の絶縁膜16をCVDにより形成し、該絶縁膜16をレジスト
膜10をマスクとしてエッチングすることにより、メモリ
セル領域のMOSトランジスタのゲート電極を形成すべき
部分上のみに絶縁膜16を残存させる。勿論、周辺回路上
においては絶縁膜16は完全に除去される。

（Ｂ）次に、同図（Ｂ）に示すように、レジスト膜10を
周辺回路のMOSトランジスタのゲート電極を形成すべき
位置に選択的に形成する。

（Ｃ）次に、同図（Ｃ）に示すように、上記レジスト膜
10及びオフセット絶縁膜16をマスクとしてポリサイド膜
４を異方性エッチングすることによりゲート電極４を形
成し、その後、サイドウォール５を形成する。

このような半導体記憶装置の製造方法によれば、周辺
回路部のMOSトランジスタのゲート電極４上にはオフセ
ット絶縁膜16を形成しないのでゲート電極部における段
差を小さくすることができ、コンタクトがとりにくいと
いう問題をなくすことができ、延いては歩留りの向上、
信頼度の向上を図ることができる。

（H.発明の効果） 以上に述べたように、本発明半導体記憶装置の製造方
法の第１のものは、スイッチングトランジスタ上を覆う
層間絶縁膜の表面に下部電極を成す電極層を形成し、該
電極層のノードコンタクトホールを形成すべき位置に開
口を形成し、該開口の内側面にサイドウォールを形成
し、該サイドウォールをマスクとして上記層間絶縁膜を
エッチングすることにより開口を形成することを特徴と
する。

従って、本発明半導体記憶装置の製造方法の第１のも
のによれば、層間絶縁膜上に形成した下部電極を成す電
極層自身を選択エッチングすることにより開口を形成
し、該開口にサイドウォールを形成することによりノー
ドコンタクトホールを形成するので、電極層自身は大き
な段差のない面上に形成することができ、形成しにくさ
はない。

また、電極層の開口にサイドウォールを形成すること
によりノードコンタクトホールを自動的にシュリンク
（縮小）することができるので、ゲート電極とノードコ
ンタクトホールとの間隔を徒らに大きくする必要がな
く、メモリセルの微細化が図り易い。

しかも、サイドウォールに先立っておこなう開口の形
成は電極層に対してのみ行い、その際には層間絶縁膜に
開口を形成せず、サイドウォールの形成後にこれをマス
クとして該層間絶縁膜をエッチングすることにより該層
間絶縁膜に開口を形成するので、サイドウォールの厚さ
はその電極層の厚みに対応した厚みになり、電極層と層
間絶縁膜の厚みの和に対応した値よりも薄くでき、この
こともメモリセルの微細化を図り易くする要因になる。

そして、下部電極を成す電極層を厚くすることによっ
てノードコンタクトホールの段差を大きくすることがで
き、延いてはスタックトキャパシタの単位占有面積当り
の静電容量を大きくすることができる。

本発明半導体記憶装置の製造方法の第２のものは、第
１のものにおいて、サイドウォールを導電性材料で形成
したことを特徴とする。

従って、本発明半導体記憶装置の製造方法の第２のも
のによれば、サイドウォールを導電性材料により形成し
たので、ノードコンタクト部における抵抗を小さくする
ことができる。

本発明半導体記憶装置の製造方法の第３のものは、ゲ
ート電極形成用電極膜を全面的に形成し、オフセット絶
縁膜を全面的に形成した後、該オフセット絶縁膜を、上
記ゲート電極形成用電極膜のメモリセル領域内の各MOS
トランジスタのゲート電極とすべき部分上のみに残存
し、メモリセル領域の他の部分上及び周辺回路部上にお
いて残存しないように除去し、上記メモリセル領域と上
記周辺回路部に、上記ゲート電極形成用電極膜の選択的
エッチングにより各MOSトランジスタのゲート電極を形
成し、その後、各ゲート電極の側面にサイドウォールを
形成することを特徴とする。

従って、本発明半導体記憶装置の製造方法の第３のも
のによれば、メモリセル領域においてはゲート電極上に
オフセット絶縁膜を形成するので、そのメモリセル領域
に必要なコンタクト部のシュリンク、段差の増大を為す
ことができるし、周辺回路部においてはMOSトランジス
タのゲート電極上を含めオフセット絶縁膜を形成しない
ので、ゲート電極部における段差を小さくすることがで
き、コンタクトがとりにくいという問題をなくすことが
でき、延いては歩留りの向上、信頼度の向上を図ること
ができる。

【図面の簡単な説明】

第１図（Ａ）乃至（Ｆ）は本発明半導体記憶装置の製造
方法の一つの実施例を工程順に示す断面図、第２図
（Ａ）乃至（Ｄ）は本発明半導体記憶装置の製造方法の
他の実施例を工程順に示す断面図、第３図（Ａ）乃至
（Ｃ）は本発明半導体記憶装置の製造方法の更に他の実
施例を工程順に示す断面図、第４図及び第５図は各別の
従来例を示す断面図である。 符号の説明 ４……ゲート電極、８……層間絶縁膜、９……電極層、
11……開口、13……サイドウォール、15……電極層、18
……サイドウォール。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】スイッチングトランジスタとなるMOSトラ
   ンジスタの形成後該トランジスタのソース領域、ドレイ
   ン領域及びゲート電極の表面を覆う層間絶縁膜を形成す
   る工程と、 上記層間絶縁膜上に電極層を形成する工程と、 上記電極層のノードコンタクトホールを形成すべき位置
   に選択エッチングにより開口を形成する工程と、 上記開口の内側面にサイドウォールを形成する工程と、 上記サイドウォールをマスクとして上記層間絶縁膜をエ
   ッチングすることにより該層間絶縁膜に開口を形成する
   工程と、 を少なくとも有することを特徴とする半導体記憶装置の
   製造方法。
2. 【請求項２】サイドウォールが導電性を有する材料から
   なる ことを特徴とする請求項１記載の半導体記憶装置の製造
   方法。
3. 【請求項３】MOSトランジスタのゲート電極形成用電極
   膜を全面的に形成した後、オフセット絶縁膜を全面的に
   形成する工程と、 上記オフセット絶縁膜を、上記ゲート電極形成用電極膜
   のメモリセル領域内の各MOSトランジスタのゲート電極
   とすべき部分上のみに残存し、メモリセル領域の他の部
   分上及び周辺回路部上において残存しないように選択的
   に除去する工程と、 上記メモリセル領域と上記周辺回路部に、上記ゲート電
   極形成用電極膜の選択エッチングにより各MOSトランジ
   スタのゲート電極を形成する工程と、 上記各ゲート電極の側面にサイドウォールを形成する工
   程と、 を有することを特徴とする半導体記憶装置の製造方法。