JP4302785B2

JP4302785B2 - 酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法

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Publication number: JP4302785B2
Application number: JP14555197A
Authority: JP
Inventors: 湘原鄭; 瑛瑞廖
Original assignee: 世界先進積體電路股▲ふん▼有限公司
Priority date: 1996-08-01
Filing date: 1997-06-03
Publication date: 2009-07-29
Anticipated expiration: 2017-06-03
Also published as: JPH10189910A; US5792687A; CN1050005C; CN1166056A

Description

【０００１】
【発明の属する技術分野】
本発明は、高密度集積回路の製造方法に係り、特に、高密度集積回路やＤＲＡＭデバイスのキャパシタならびにビット線のコンタクトを形成するための、酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法に関する。
【０００２】
【従来の技術】
半導体技術の進歩によりチップ上の回路密度が顕著に向上してきた。半導体基板の内部とその表面に構築される微細素子は、間隔が非常に小さいものとなり、密度が大幅に向上してきた。ここ数年は、位相シフトマスクならびにセルフアライメント・プロセスなどリソグラフィ技術の進歩により素子のスケールダウンがさらに進み、回路密度がますます向上してきた。かくして、超大型集積回路（ＵＬＳＩ）においては、素子の大きさが１μｍよりも小さいものとなり、チップ上のトランジスタが百万個を超えるものとものとなった。
集積度が高まった結果、いくつかの回路素子は微細化されたために、電気特性の限界という問題に直面するようになった。このような電気特性の限界に直面している回路素子として、ダイナミック形ランダムアクセスメモリ（ＤＲＡＭ）チップ上のメモリーセル・アレイを挙げることができる。通常、ＤＲＡＭの各メモリーセルは、１つの金属・酸化物・半導体電界効果型トランジスタ（ＭＯＳ−ＦＥＴ）ならびに電子産業においてデータを保存する際に多用されるキャパシタから構成されている。ＤＲＡＭの１メモリーセル内部に電荷という形で１ビットのデータがキャパシタに保存される。半導体基板にコンタクトしている金属配線はコンタクト金属配線と呼ばれる。ＭＯＳデバイスにおいては、しばしばポリシリコン膜によりゲート電極に必要な金属配線とＭＯＳデバイスとのインターコネクションを形成してきた。
【０００３】
【発明が解決しようとする課題】
コンタクト金属配線（第１層インターコネクション）は更なる微細化が困難であったために、ＤＲＡＭおよびその他のＭＯＳならびにバイポーラ等のデバイスが微細化できない主要な原因となっていた。また、メモリーセルの面積が縮小されるとメモリーセルの容量値も減少してしまうので、ダイナミック形ランダムアクセスメモリー（ＤＲＡＭ）の密度向上を大きく阻害するものとなっていた。そこで、半導体メモリーセルの密度を向上させるために、第１層コンタクト（すなわち第１層インターコネクション）の縮小化ならびにメモリーセルの容量値の低下の問題を克服しなければならなかった。
【０００４】
半導体業界では半導体デバイスの微細化作業に取り組んできており、アメリカ特許第５，４５１，５３９号（Ｒｙｏｕ）においては、クラウン形のキャパシタを形成する方法が開示された。しかしながら、Ｒｙｏｕは小型ビット線のインターコネクションの問題には触れていなかった。アメリカ特許第５，３８９，５６６号（Ｌａｇｅ）においては、２組の積上げ形スペーサを利用した鉄磁性メモリーデバイスを形成する方法が開示された。しかし、スペーサを積み上げる方法は複雑で、しかも彼も小型ビット線のインターコネクションの問題には触れていなかった。さらには、一般的に、その他の従来技術の多くにおいて、いずれも更に多くの工程が必要となるか、あるいは更に複雑でコストがかかる平面構造を必要としていた。その上、それらの製造プロセスの多くが所定の深さまでエッチングする工程に依存するものであったので、製造過程においてはコントロールすることが困難なものとなっていた。
例えば、プラズマエッチング工程において、ガスの吹き出し、ガス漏れ、ポンプの環流および負荷効果などの要素を挙げただけでも、反応室内部のエッチング雰囲気における化学成分を変えるには十分であるので、エッチング時間を調整する方法ではコントロールすることが難しかった。そこで、より簡単で、エッチング精度を厳しくコントロールする必要のない新しい製造プロセスの開発が必要となってきた。
【０００５】
そこで、インターコネクションおよび配線用に、コストが低く歩留まりの良い製造法の開発が期待されてきた。特に、フォトマスク数が少なく、プロセス重複の許容誤差が大きく、製品の歩留まりの良い製造方法の開発が望まれてきた。一般的に、ＤＲＡＭを製造する時には、２回のフォトマスク／エッチングというステップを経て初めてビット線およびノード・コンタクトに対する配線が形成できるものであった。また、ビット線およびノード・コンタクトは、セルフアライメントではなかったので、なおさら微細化が困難なものとなっていた。しかも、厚い絶縁膜を貫くコンタクトホールのアスペクト比がたいへん大きく（３より大きく）、コンタクトホールのエッチング工程が更に困難なものとなり、エッチング不良により歩留まりも悪くなっていた。そこで、インターコネクション寸法が、リソグラフィ技術の最小寸法による制限を受けないインターコネクションの形成技術の開発が必要となってきたのである。
【０００６】
本発明の目的は、第１層インターコネクション（コンタクト）を備えた集積回路の製造方法を提供して、リソグラフィ技術の寸法制限を克服するとともに、フォトマスク工程の回数を低減することにある。すなわち、本発明の目的は、高密度なコンタクトホールならびにインターコネクション備えた集積回路の製造方法を提供することにある。
【０００７】
本発明の他の目的は、インターコネクションを備えた集積回路の製造方法を提供して、誘電膜上の第１ポリシリコン・スペーサによりビット線コンタクトおよびキャパシタのノード・コンタクトの製造プロセスにおける重複制限を緩和することにある。
【０００８】
本発明のさらに別な目的は、キャパシタを備えたダイナミック形ランダムアクセスメモリー（ＤＲＡＭ）の製造方法を提供し、酸化シリコンよりなる第２スペーサを介してキャパシタを形成し、製造が容易でコストが低く、製造プロセスにおける重複制限を緩和することにある。
【０００９】
【課題を解決するための手段】
上記のような課題を解決し、以上の目的を達成するために、本発明は高密度な第１層インターコネクション（ノードおよびビット線に導通）を備えた半導体デバイスを製造するとともに、ＤＲＡＭのメモリーセルの積上げ形キャパシタを形成する。その製造プロセスは、（１）層間誘電膜（ＩＬＤ）上の第１サイドウォール・スペーサを利用して、セルフアライメントのノードおよびビット線コンタクトを形成するとともに、（２）ビット線上の第２サイドウォール・スペーサを利用してキャパシタを形成する、というものである。
【００１０】
具体的な手段としては、アクティブ領域および分離用の素子分離領域を設けた半導体基板上にインターコネクションおよびキャパシタを形成する方法であって、アクティブ領域にソース領域、ドレイン領域、ゲート電極を設けた半導体基板を準備するステップと、半導体基板の表面上に整合酸化膜を形成するステップと、整合酸化膜上に層間誘電膜を堆積するステップと、層間誘電膜上に第１ポリシリコン膜を形成するステップと、フォトマスクを介して第１ポリシリコン膜および層間誘電膜の厚さ方向の一部分をエッチングし、ソース領域ならびにドレイン領域の上方に第１開口を形成するとともに、この第１開口を第１ポリシリコン膜および層間誘電膜の第１側壁により区画するステップと、第１側壁にポリシリコンからなる第１サイドウォール・スペーサを形成するステップと、第１ポリシリコン膜および第１サイドウォール・スペーサをエッチングマスクとして層間誘電膜の厚さ方向の残りの部分をエッチングし、ノード・コンタクトホールおよびビット線コンタクトホールを形成し、ノード・コンタクトホールがソース領域を露出させ、ビット線コンタクトホールがドレイン領域を露出させるステップと、ノード・プラグによりノード・コンタクトホールを充填し、ビット線プラグによりビット線コンタクトホールを充填するステップと、第１ポリシリコン膜およびノード・プラグならびにビット線プラグ上にポリサイド膜を形成するステップと、ポリサイド膜上に酸化膜を形成するステップと、酸化膜とポリサイド膜と第１ポリシリコン膜と第１サイドウォール・スペーサとノード・プラグの厚さ方向の一部分とをパターニングならびにエッチングし、キャパシタ開口を形成し、このキャパシタ開口を酸化膜およびポリサイド膜ならびに第１ポリシリコン膜の第２側壁により区画するステップと、第２側壁に酸化シリコンからなる第２サイドウォール・スペーサを形成するステップと、電極板を形成してキャパシタ開口を充填するとともに、ノード・プラグに対する電気接続を形成しソース領域に対するインターコネクションを形成するステップとを具備するものである。
【００１１】
本発明は従来技術と比較して多くの利点を有しており、本発明のセルフアライメントな製造プロセスにおいて、２組のサイドウォール・スペーサを利用することにより、キャパシタのコンタクトホールおよび保存電極のコンタクトを形成する際のエッチング工程において、製造プロセスに対する制限を緩和することができる。ビット線とソース・ノードとのインターコネクションが層間誘電膜上の１対の第１スペーサにより形成されるとともに、第１スペーサに対してセルフアライメントされる。これら第１スペーサの存在によりアスペクト比が３よりも大きい微細なコンタクトホールを形成することができる。１対の第２スペーサによりセルフアライメントにキャパシタの保存電極を形成できるので、容量値を向上させ、製造プロセスを簡略化できるばかりではなく、製造プロセスの許容誤差を大きなものとすることができる。
【００１２】
【発明の実施の形態】
以下、本発明にかかる好適な実施の形態を図面に基づいて説明する。
先ず、本発明の基本的な原理を述べてみれば、本発明は、微細な第１層インターコネクション（コンタクト）およびキャパシタを形成する方法を開示するものであり、そのインターコネクションは、基板層の素子（すなわちソース、ドレイン）を第１層の素子（すなわちビット線およびキャパシタ）に電気接続するものである。本発明においては、インターコネクションが第１スペーサを介して形成されるとともに、第１スペーサに対してセルフアライメントされる。キャパシタは、ポリシリコンよりなる１対の第２サイドウォール・スペーサを介して形成される。
また、本発明によって寸法が小さく、容量値が大きく、製造が容易なキャパシタを備えたメモリーセルを形成することができる。なお、現在、ＤＲＡＭのメモリーセルを製造する時に多用されるフィールド酸化膜（ＦＯＸ）および電界効果型トランジスタ構造の形成プロセスについては、簡単な説明にとどめ、２組のスペーサによるインターコネクションおよび保存電極の形成方法を詳細に説明する。また、この明細書において、「基板の表面」という語句は、半導体基板上に形成された各層の膜体あるいは各構造体の最上面を意味するものである。
【００１３】
図１において、まず、半導体基板２を用意するが、半導体基板２上にフィールド酸化膜（ＦＯＸ）などの分離用の素子分離領域４を設けてアクティブ領域（すなわち素子領域。図では２つの素子分離領域４の間）を囲み、アクティブ領域にＦＥＴ（電界効果型トランジスタ）素子を形成する。半導体基板２は、Ｐ形の単結晶シリコンで、結晶方位が（１００）のものが望ましい。
【００１４】
アクティブ領域の周囲には、厚いフィールド酸化膜（ＦＯＸ）よりなる素子分離領域４を形成してアクティブ領域を電気的に分離する。Ｅ．Ｋｏｏｉのアメリカ特許第３，９７０，４８６号には、このようなフィールド酸化膜（ＦＯＸ）を形成する方法が開示されており、いずれも図示していないが、まずシリコン基板の特定部分を覆って酸化を防止し、覆われてない表面を酸化して熱酸化物を成長させるものであるが、実際上は、このような熱酸化物が覆われてない領域のシリコン表面の内部へ少し侵入する。フォトレジストを除去すると、図１のように、半導体素子を２つの素子分離領域４間の開口部分に形成することができるようになる。フィールド酸化膜を形成する際には、厚い酸化シリコン（パッド酸化膜）および厚い窒化シリコンバリヤ層を酸化に対するバリヤーとして、アクティブ領域を覆っておくことが望ましい。そして、酸化雰囲気においてシリコン基板を酸化して、フィールド酸化膜よりなる素子分離領域４を形成する。素子分離領域４の厚さは、約３０００Åから５０００Åであることが望ましい。
【００１５】
次に、公知技術であるウエットエッチングにより窒化シリコンバリヤ層およびパッド酸化膜（いずれも図示せず）を除去すれば、アクティブ領域にＦＥＴ（電界効果型トランジスタ）素子を形成することができるようになる。ダイナミック形ランダムアクセスメモリ（ＤＲＡＭ）に多用されているのがＭＯＳＦＥＴである。このような素子を形成する時には、まずアクティブ領域を熱酸化して薄いゲート酸化膜３を形成する。このようなゲート酸化膜３は、その厚さを約７０Åから９０Åとすることが望ましい。
【００１６】
同じく、図１において、このゲート酸化膜３上に第１導電膜６，１０を形成する。この第１導電膜６，１０は、下層のポリシリコン膜６（不純物を注入したものが望ましい）ならびに上層のケイ化タングステンなどのポリサイド膜１０から形成することが望ましい。下層のポリシリコン膜６は、その厚さを約５００Åから１５００Åとすることが望ましく、上層のポリサイド膜１０は、その厚さを約５００Åから１５００Åとすることが望ましい。
【００１７】
そして、第１導電膜６，１０上にゲート誘電膜１２を形成する。ゲート誘電膜１２は、酸化シリコンまたは窒化シリコンにより形成することが望ましく、ＳｉＯ₂（二酸化シリコン）が最適である。ゲート誘電膜１２は、その厚さを約５００Åから２５００Åとすることが望ましい。ゲート誘電膜１２は、テトラエチオキシシラン（ＴＥＯＳ）を利用した製造プロセスにより形成することが望ましい。
【００１８】
ＴＥＯＳによる酸化膜の熱膨張係数は、ゲート電極の熱膨張係数にたいへん近いので、界面応力を低下させることができる。ＴＥＯＳによるゲート誘電膜１２は酸化シリコンにより形成するが、窒化シリコン（ＳｉＮ）よりもゲート電極線の熱膨張係数に近いものである。
【００１９】
次に、リソグラフィならびにエッチングにより、ゲート酸化膜３および第１導電膜６，１０ならびにゲート誘電膜のパターンをパターニングして、分離されたゲート電極および導電構造を形成する。素子分離領域４上に形成した導電構造はワード線とすることができる。ゲート電極が半導体基板２表面に形成されて、ＤＲＡＭまたはその他の素子のトランジスタの一部分となる。ゲート電極および導電構造を形成する際には、まずゲート誘電膜１２上にフォトレジスト（図示せず）を形成してから、他の膜体をエッチング除去する。
【００２０】
そして、ＮチャネルＭＯＳＦＥＴの薄くドーピングしたソース／ドレイン（図示せず）を形成するが、通常は、ヒ素またはリン等のＮ形原子をゲート電極６，１０，１２間のスペースに注入して、薄くドーピングされたソースおよびドレインを形成する。例えば、一般にドーズ量が１×１０¹³〜１×１０¹⁴原子／ｃｍ²であるＰ３１を多く使用し、エネルギー量を約３０〜８０ＫｅＶとしている。
【００２１】
図２において、ゲート電極６，１０，１２の側壁にゲート・サイドウォール・スペーサ（つまり第１分離スペーサ）１８を形成する。ゲート・サイドウォール・スペーサ１８は、ＴＥＯＳを利用した製造プロセスにより形成した酸化シリコンであることが望ましい。ゲート・サイドウォール・スペーサ１８は、その厚さを約２００Åから１０００Åとすることが望ましく、５００Åが最適である。ゲート電極６，１０，１２間の距離は約０．２５μｍから０．４μｍの間が望ましく、ゲート・サイドウォール・スペーサ１８間の距離は約０．２μｍから０．３５μｍの間が望ましい。
【００２２】
同じく、図２において、今度は、ヒ素（ＡＳ７５）等のＮ形原子を使用して、ゲート・サイドウォール・スペーサ１８ならびにゲート電極６，１０，１２，１８間にあるＭＯＳＦＥＴのソース（ノード）領域１４，１４／ドレイン（ビット線）領域１６に注入し、濃くドーピングしたソース１４／ドレイン１６（すなわちソース１４がノード・コンタクト１４であり、ドレイン１６がビット線１６である）を完成する。通常、注入前に薄い酸化シリコンを形成して、その厚さを約２００Åから３００Åとし、注入によるトンネル効果を低減させるとともに、下層の膜体が金属やその他の不純物により汚染されることを防止する。一般に使用されるドーズ量は、約１×１０¹⁵〜１×１０¹⁶原子／ｃｍ²で、エネルギー量を約２０〜７０ＫｅＶとしている。
【００２３】
図３において、図２のように形成された半導体基板２の表面に整合酸化膜（すなわち第１絶縁膜）２０を形成する（整合は、英語でｃｏｎｆｏｒｍａｌの意味）。整合酸化膜２０は、その厚さを約５００Åから１５００Åとすることが望ましく、１０００Åが最適である。
【００２４】
同じく、図３において、整合酸化膜２０上に層間誘電膜（ＩＬＤ）２２を堆積する。そして、この層間誘電膜２２をエッチングして表面を極めて平坦なものとすることが望ましい。この層間誘電膜２２をホウ・リン・シリケートガラス（ＢＰＳＧ）より形成することが好ましく、最初に堆積する時に約３０００Åから１００００Åの厚さとすることが望ましく、４５００Åが最適である。エッチバックした後の層間誘電膜２２の厚さを約０Åから３５００Åとすることが望ましく、２０００Åが最適である。また、この層間誘電膜２２は、整合酸化膜２０が３０００Å以上ある場合には省略することもできる。
【００２５】
図４において、層間誘電膜（ＩＬＤ）２２上に第１ポリシリコン膜２４を堆積する。この第１ポリシリコン膜２４には、同期ドーピングプロセスまたはイオン注入により不純物を導入することが望ましい。第１ポリシリコン膜２４の厚さを約１０００Åから３０００Åとすることが望ましく、不純物濃度を約１×１０¹⁹〜１×１０²¹原子／ｃｍ³とすることが望ましい。
【００２６】
同じく、図４において、フォトマスク（すなわちフォトレジスト層２６）および選択性エッチングにより第１ポリシリコン膜２４をエッチングして第１開口２８を形成し、第１側壁２８Ａにより区画されたものとする。第１側壁２８Ａは少なくともソース１４およびドレイン１６領域の上方に設けておく必要がある。エッチングは、Ｃｌ₂／Ｏ₂またはＳＦ₆／ＣＨＦ₃／ＨＢｒなどのエッチングガスが望ましく、エッチング時間により制御することが望ましい。第１側壁２８Ａにより区画された第１開口２８の幅を約０．２５μｍから０．４μｍとすることが望ましく、０．３５μｍが最適である。
【００２７】
図５において、第１側壁２８Ａに第１サイドウォール・スペーサ３０を形成する。この第１サイドウォール・スペーサ３０は、ポリシリコンまたは酸化シリコンあるいは窒化シリコンにより形成することが望ましく、ポリシリコンが最適である。重要なことは、ポリシリコンにより第１サイドウォール・スペーサ３０を形成することが窒化シリコン（ＳｉＮ）によりスペーサを形成することより更に良好であるという点である。なぜならハードマスクのポリシリコンと酸化物との間のエッチング選択性のほうが、窒化シリコン（ＳｉＮ）と酸化物との間のエッチング選択性より大きいからである。ポリシリコンにより第１サイドウォール・スペーサ３０を形成する時には、まず基板の表面に整合ポリシリコン膜（図示せず）を堆積してから、異方性エッチングにより整合ポリシリコン膜をエッチングすれば、ポリシリコンにより第１サイドウォール・スペーサ３０を形成することができる。整合ポリシリコン膜（図示せず）にはイオン注入または同期ドーピングにより不純物をドーピングすることが望ましい。第１サイドウォール・スペーサ３０の厚さを約５００Åから１０００Åとし、不純物濃度を約１×１０¹³〜１×１０²¹原子／ｃｍ³とすることが望ましい。
【００２８】
同じく、図５において、第１ポリシリコン膜２４および第１サイドウォール・スペーサ３０をフォトマスクとして層間誘電膜２２をエッチングして、ノード・コンタクトホール３２ならびにビット線コンタクトホール３４を形成する。エッチング時には、ＣＦ₄／ＣＨＦ₃により異方性エッチングすることが望ましい。酸化物のポリシリコンに対する選択比は約２：１から３０：１の間である（酸化物：ポリシリコン）。ノード・コンタクトホール３２によりソース領域１４を露出させ、ビット線コンタクトホール３４によりドレイン領域１６を露出させる。
【００２９】
本発明は、第１サイドウォール・スペーサ３０によりプロセスの重複制限を緩和することができるので（リソグラフィによるコンタクトホールと比較して）、短絡を回避することができる。
【００３０】
しかも、第１サイドウォール・スペーサ３０を介することにより更に小さいコンタクトホールを形成することができるのであり、従来のフォトマスク／エッチングプロセスによる最小限度よりも小さいものとすることができる。第１サイドウォール・スペーサ３０によって、リソグラフィ技術の限界である小型（つまり寸法が更に小さい）コンタクトホールよりも小さいものを形成することができる。スケールダウンされたコンタクトホールの大きさは、もとのリソグラフィ寸法（直径）からスペーサの幅を差し引いたものである。そして、スペーサの幅は、スペーサ材料の堆積厚さにより決定することができるので、ナノメートル（ｎｍ）レベルまで十分にコントロールすることができる。すなわち、スペーサの厚さをリソグラフィによる開口よりも細かくコントロールすることができる。例えば、本発明によるゲート電極フォトマスクとビット線フォトマスクとの間におけるプロセス重複許容誤差は、０〜０．１５μｍである。そして、従来の重複許容誤差は、０〜０．０５μｍである。もしもライン幅が０．４μｍ、ラインピッチが０．５μｍ、直径０．４μｍのコンタクトホールがゲート電極線の両サイドにあれば、わずか０．０５μｍのアライメントずれの許容誤差しか許容されないことになる。もし幅が０．１μｍのスペーサを使用すれば、直径０．２μｍのコンタクトホール（つまり小型コンタクト）を形成することができる。このようにして、両サイドに０．１μｍの重複許容誤差が余分に得られるので、すなわち合わせて０．１５μｍのリソグラフィ許容誤差を獲得することができる。
【００３１】
図６において、ノード・コンタクトホール３２をノード・プラグ４１で充填し、ビット線コンタクトホール３４をビット線プラグ４０で充填する。このステップを完成するためには、基板表面に不純物を注入したポリシリコン膜（図示せず）を形成して、ノード・コンタクトホール３２およびビット線コンタクトホール３４を充填することが望ましい。次に、等方性エッチングにより、このポリシリコン膜をエッチングして平坦化されたポリシリコン膜を残して、ノード・コンタクトホール３２およびビット線コンタクトホール３４内のノード・プラグ４１ならびにビット線プラグ４０とする。これらビット線プラグ４０およびノード・プラグ４１は、ポリシリコンまたはポリサイドあるいはケイ化タングステン（ＷＳｉｘ）により形成することが望ましい。
【００３２】
そして、層間誘電膜２２およびビット線プラグ４０ならびにノード・プラグ４１上にポリサイド（例えば、ケイ化タングステン）膜４２を形成する。ケイ化タングステン膜４２の厚さを約５００Åから１５００Åとすることが望ましい。
【００３３】
図７において、ポリサイド膜４２上に（例えば、第１絶縁膜２０のような）酸化膜５０を形成する。酸化膜５０は、酸化シリコンまたは窒化シリコン（ＬＰＣＶＤＳｉＮ＝減圧ＣＶＤ窒化シリコン）が望ましく、酸化シリコンが最適である。酸化膜５０を形成する時には、ＴＥＯＳプロセスによることが望ましい。酸化膜５０の厚さを約５００Åから２０００Åにすることが望ましく、１５００Åが最適である。
【００３４】
同じく、図７において、酸化膜５０とポリサイド膜２４，４２と第１サイドウォール・スペーサ３０（図５，６を参照）とノード・プラグ４１の一部分とをパターニングおよびエッチングして、キャパシタ開口５４ならびにビット線２４，４０，４２を形成する。キャパシタ開口５４は、自動的に形成されるものであり、従来のようなリソグラフィプロセスは必要としない。酸化膜５０およびポリサイド膜２４，４２の第２側壁５４Ａによりキャパシタ開口５４が区画される。
【００３５】
図８において、第２側壁５４Ａ（図７を参照）上に第２サイドウォール・スペーサ５６を形成する。この第２サイドウォール・スペーサ５６は、酸化シリコンまたは窒化シリコンにより形成することが望ましく、酸化シリコンのほうが最適である。第２サイドウォール・スペーサ５６は、ＴＥＯＳプロセスにより形成することが望ましく、まず整合酸化シリコン膜（図示せず）を堆積してからエッチバックする。整合酸化シリコン膜を形成する時には、テトラエチオキシシラン（ＴＥＯＳ）ガスにより６５０〜７５０℃の温度で減圧化学的気相成長の反応室内で酸化シリコンを堆積する。
【００３６】
第２サイドウォール・スペーサ５６の厚さは、約３００Åから１５００Åが望ましい。キャパシタの保存電極は、この第２サイドウォール・スペーサ５６にセルフアライメントされる。この第２サイドウォール・スペーサ５６をビット線プラグ４１とキャパシタノード４１、２４、４０との電気的なアイソレーションとすることもできる。この発明では１つのフォトマスク・ステップでビット線コンタクトおよびノード・コンタクトホールが形成されるので、１フォトマスク・ステップを省略でき、製造コストおよび複雑性を低減することができる。
【００３７】
図９において、電極板６０を形成して、キャパシタ開口５４を充填するとともに、ノード・プラグ４１に対するコンタクトを形成する。これによって、ソース領域１４の第１層インターコネクション４１，６０が完成する。電極板６０は、キャパシタの下部電極（つまり保存電極）である。電極板６０は、ポリシリコンまたはケイ化タングステン（ＷＳｉ）あるいはタングステン（Ｗ）により形成し、その厚さを約２０００Åから１００００Åとすることが望ましく、７０００Åが最適である。電極板６０は、ドーピングしたポリシリコンまたはＷＳｉとポリシリコンを組み合わせたようなポリサイドが望ましい。電極板６０の不純物濃度を約１×１０¹⁹×１×１０²²原子／ｃｍ³とすることが望ましい。
【００３８】
同じく、図９において、電極板６０上に更にキャパシタ誘電膜６２を形成する。キャパシタ誘電膜６２の材料は、任意の適当な材料とすることができ、誘電定数が大きく、連続性が良いもので、ピンホールのないものであればよい。整合性のある誘電膜６２は、窒化シリコン、酸化物／窒化物／酸化物（ＯＮＯ）膜、五酸化タンタル（ＴＡ₂Ｏ₅）または酸化シリコンなどの材料が望ましく、ＯＮＯ構造が最適である。整合性のある誘電膜６２の厚さを約３０Åから１００Åとすることが望ましく、５５Åが最適である。１回の直接かつ全面的なエッチバック工程により隣接した電極板６０との間にあるキャパシタ誘電膜６２をエッチング除去することが望ましい。
【００３９】
図１０において、キャパシタ誘電膜６２上に上部電極膜６４を形成して、キャパシタを形成し、メモリーセルを完成する。このステップは、基板の表面にドーピングした導電膜を形成するものである。まずポリシリコン膜を形成してから同期ドーピングを行うか、別に適当なドーズ量により不純物をポリシリコン膜に注入してするかのいずれでも良い。上部電極膜６４の厚さを約５００Åから２０００Åとすることが望ましく、１０００Åが最適である。上部電極膜６４を不純物をドープしたポリシリコンにより形成することが望ましい。上部電極板／電極膜の不純物濃度を約１×１０¹⁹〜１×１０²²原子／ｃｍ³とすることが望ましく、１×１０²²原子／ｃｍ³が最適である。
【００４０】
図１１において、上部電極膜６４上に上部絶縁膜７０および金属膜７２を形成すれば、ＤＲＡＭメモリーセルが完成する。上部絶縁膜７０の厚さを約１０００Åから５５００Åとし、ホウ・リン・シリケートガラス（ＢＰＳＧ）により形成するものとする。金属膜７２は、他の素子と連結して１つの配線を形成するものとなる。
【００４１】
本発明は、好適な実施例により上記のごとく開示されたが、当業者であれば理解できるように、この発明の思想および範囲において、多くの形式上ならびに細部における各種の変更がなされるものである。
【００４２】
【発明の効果】
以上説明した構成により、本発明によるインターコネクション、キャパシタ、小型メモリーセルの形成方法は、従来技術と比較した場合、次のような多くの利点がある。第１に、本発明によるセルフアライメントプロセスにおいて、ゲート・サイドウォール・スペーサ１８により小型コンタクトホール３２，３４が大きなアスペクト比（＞３）を備えるものとすることができる（図２）。第２に、コンタクトホール３２，４２を区画する第１スペーサ３０により、コンタクトホール３２，３４のコンタクトを形成するエッチング工程におけるプロセス制限をより緩やかなものとすることができる（図４，５）。第３に、本発明による第１スペーサ３０によりゲート線６，１０とコンタクト４０，４１との間における製造プロセスの重複制限を緩和することができる（図５〜図８）。第４に、平坦化された酸化膜を必要とせずに、比較的小さいアスペクト比を得ることができる（図８）。第５に、２組のスペーサ３０，５６により小型インターコネクション４０，４１および保存電極６０を形成することができる（図６〜図９）。従って、本発明は、集積回路の集積密度を向上させるとともに、フォトマスク工程の回数を削減でき、製造プロセスを容易なものとしてコストを削減することができるので、極めて産業上の利用価値が高いものである。
【図面の簡単な説明】
【図１】本発明にかかるゲート電極の形成を示すプロセス断面図である。
【図２】本発明にかかるゲート・スペーサの形成を示すプロセス断面図である。
【図３】本発明にかかる第１絶縁膜と層間誘電膜の形成を示すプロセス断面図である。
【図４】本発明にかかる第１開口の形成を示すプロセス断面図である。
【図５】本発明にかかる第１スペーサの形成を示すプロセス断面図である。
【図６】本発明にかかるコンタクトの形成を示すプロセス断面図である。
【図７】本発明にかかるキャパシタ開口の形成を示すプロセス断面図である。
【図８】本発明にかかる第２スペーサの形成を示すプロセス断面図である。
【図９】本発明にかかる電極板の形成を示すプロセス断面図である。
【図１０】本発明にかかる上部電極膜の形成を示すプロセス断面図である。
【図１１】本発明にかかるＤＲＡＭメモリーセルの完成を示すプロセス断面図である。
【符号の説明】
２半導体基板
３ゲート酸化膜
４素子分離領域
６第１導電膜（ポリシリコン膜）
１０第１導電膜（ポリサイド膜）
１２ゲート誘電膜
１４ソース領域
１６ドレイン領域
１８ゲート・サイドウォール・スペーサ（第１分離スペーサ）
２０整合酸化膜（第１絶縁膜）
２２層間誘電膜
２４第１ポリシリコン膜
２６フォトレジスト層
２８第１開口
２８Ａ第１側壁
３０第１サイドウォール・スペーサ
３２ノード・コンタクトホール
３４ビット線コンタクトホール
４０ビット線プラグ（コンタクト）
４１ノード・プラグ（コンタクト）
４２ケイ化タングステン膜
５０酸化膜
５４キャパシタ開口
５４Ａ第２側壁
５６第２サイドウォール・スペーサ
６０電極板
６２キャパシタ誘電膜
６４上部電極膜
７０上部絶縁膜
７２金属膜

Claims

アクティブ領域および分離用の素子分離領域を設けた半導体基板上にインターコネクションならびにキャパシタを形成する方法であって、
（ａ）前記アクティブ領域にソース領域、ドレイン領域、ゲート電極を有する半導体基板を準備するステップと、
（ｂ）前記半導体基板の表面上に整合酸化膜を形成するステップと、
（ｃ）前記整合酸化膜上に層間誘電膜を堆積するステップと、
（ｄ）前記層間誘電膜上に第１ポリシリコン膜を形成するステップと、
（ｅ）フォトマスクを介して前記第１ポリシリコン膜および前記層間誘電膜の厚さ方向の一部分をエッチングして、前記ソース領域ならびに前記ドレイン領域の上方に第１開口を形成するとともに、この第１開口を前記第１ポリシリコン膜および前記層間誘電膜の第１側壁により区画するステップと、
（ｆ）前記第１側壁にポリシリコンからなる第１サイドウォール・スペーサを形成するステップと、
（ｇ）前記第１ポリシリコン膜および前記第１サイドウォール・スペーサをエッチングマスクとして前記層間誘電膜の厚さ方向の残りの部分をエッチングし、ノード・コンタクトホールおよびビット線コンタクトホールを形成し、前記ノード・コンタクトホールが前記ソース領域を露出させ、前記ビット線コンタクトホールが前記ドレイン領域を露出させるステップと、
（ｈ）ノード・プラグにより前記ノード・コンタクトホールを充填し、ビット線プラグにより前記ビット線コンタクトホールを充填するステップと、
（ｉ）前記第１ポリシリコン膜および前記ノード・プラグならびに前記ビット線プラグ上にポリサイド膜を形成するステップと、
（ｊ）前記ポリサイド膜上に酸化膜を形成するステップと、
（ｋ）前記酸化膜と前記ポリサイド膜と前記第１ポリシリコン膜と前記第１サイドウォール・スペーサと前記ノード・プラグの厚さ方向の一部分とをパターニングならびにエッチングして、キャパシタ開口を形成し、このキャパシタ開口を前記酸化膜および前記ポリサイド膜ならびに前記第１ポリシリコン膜の第２側壁により区画するステップと、
（ｌ）前記第２側壁に酸化シリコンからなる第２サイドウォール・スペーサを形成するステップと、
（ｍ）電極板を形成して前記キャパシタ開口を充填するとともに、前記ノード・プラグに対する電気接続を形成し、前記ソース領域に対するインターコネクションを形成するステップと
を具備することを特徴とする酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法。
前記製造方法が、さらに、前記電極板上にキャパシタ誘電膜および上部電極層を形成して、キャパシタを形成し、メモリセルを完成させるステップを備えることを特徴とする請求項１記載の酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法。
アクティブ領域および分離用の素子分離領域を設けた半導体基板上にインターコネクションならびにキャパシタを形成する方法であって、
（ａ）前記半導体基板上にゲート酸化膜を形成するステップと、
（ｂ）前記ゲート酸化膜上に第１導電膜を形成するステップと、
（ｃ）前記第１導電膜上にゲート誘電膜を形成するものであって、前記ゲート誘電膜を酸化シリコンにより形成するステップと、
（ｄ）前記ゲート酸化膜および前記第１導電膜ならびに前記ゲート誘電膜をパターニングし、前記アクティブ領域に分離されたゲート電極を形成し、前記分離領域に導電構造を形成するステップと、
（ｅ）前記半導体基板上に酸化シリコンからなる第１分離膜を形成するステップと、
（ｆ）前記第１分離膜を異方性エッチングし、前記ゲート電極の側壁および前記導電構造の側壁にゲート・サイドウォール・スペーサを形成するステップと、
（ｇ）前記ゲート電極およびその側壁に形成された前記ゲート・サイドウォール・スペーサを注入マスクとして、前記半導体基板の前記アクティブ領域に不純物を注入し、ソース領域ならびにドレイン領域を形成するステップと、
（ｈ）前記ステップ（ｇ）を完了した半導体基板上に整合酸化膜を形成するステップと、
（ｉ）前記整合酸化膜上に層間誘電膜を堆積するものであって、前記層間誘電膜をホウ・リン・シリケイトガラスにより形成するステップと、
（ｊ）前記層間誘電膜上に第１ポリシリコン膜を形成するステップと、
（ｋ）前記第１ポリシリコン膜および前記層間誘電膜の厚さ方向の一部分をフォトマスクを介してエッチングして、ソース領域ならびにドレイン領域の上方に第１開口を形成し、この第１開口を前記第１ポリシリコン膜ならびに前記層間誘電膜の第１側壁により区画するステップと、
（ｌ）前記第１側壁にポリシリコンよりなる第１サイドウォール・スペーサを形成するステップと、
（ｍ）前記第１ポリシリコン膜および前記第１サイドウォール・スペーサをエッチングマスクとして前記層間誘電膜の厚さ方向の残りの部分をエッチングし、ノード・コンタクトホールならびにビット線コンタクトホールを形成し、前記ノード・コンタクトホールが前記ソース領域を露出させ、前記ビット線コンタクトホールが前記ドレイン領域を露出させるステップと、
（ｎ）前記ノード・コンタクトホールをノード・プラグにより充填し、前記ビット線コンタクトホールをビット線プラグにより充填するステップと、
（ｏ）前記第１ポリシリコン膜および前記ノード・プラグならびに前記ビット線プラグ上にケイ化タングステン膜を形成するステップと、
（ｐ）前記ケイ化タングステン膜上に酸化膜を形成するステップと、
（ｑ）前記酸化膜と前記ケイ化タングステン膜と前記第１ポリシリコン膜と前記第１サイドウォール・スペーサと前記ノード・プラグの厚さ方向の一部分とをパターニングならびにエッチングして、キャパシタ開口を形成し、このキャパシタ開口を前記酸化膜および前記ケイ化タングステン膜ならびに前記第１ポリシリコン膜の第２側壁により区画するステップと、
（ｒ）前記第２側壁に酸化シリコンよりなる第２サイドウォール・スペーサを形成するステップと、
（ｓ）前記キャパシタ開口を電極板により充填するとともに、前記ノード・プラグに対する電気接続を形成して、前記ソース領域に対するインターコネクションを形成するステップと、
（ｔ）前記電極板上にキャパシタ誘電膜および上部電極層を形成して、キャパシタを形成し、メモリーセルを完成させるステップと
を具備することを特徴とする酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法。
前記ゲート電極間の距離が、０．２５μｍから０．４μｍであるとともに、前記第１サイドウォール・スペーサ間の距離が、０．２μｍから０．３５μｍであることを特徴とする請求項３記載の酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法。
前記第１導電膜が、下層のポリシリコン膜および上層のケイ化タングステン膜から形成され、前記下層のポリシリコン膜の厚さを５００Åから１５００Åとし、前記上層のケイ化タングステン膜の厚さを５００Åから１５００Åとすることを特徴とする請求項３記載の酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法。
前記ゲート誘電膜が、その厚さを５００Åから１５００Åとするとともに、前記ゲート誘電膜をテトラエチオキシシランを利用したプロセスにより形成した酸化シリコンとすることを特徴とする請求項３記載の酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法。
前記ゲート・サイドウォール・スペーサが、その厚さを２００Åから１０００Åとするとともに、前記第１分離膜をテトラエチオキシシランを利用したプロセスにより形成した酸化シリコンとすることを特徴とする請求項３記載の酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法。
前記ポリサイド膜が、ポリシリコン膜およびケイ化タングステン膜よりなることを特徴とする請求項１または２に記載の酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法。
前記第１サイドウォール・スペーサにより区画される第１開口の幅が、０．２５μｍから０．４μｍであることを特徴とする請求項１乃至３のいずれかに記載の酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法。
前記第１サイドウォール・スペーサの厚さが、５００Åから１０００Åであることを特徴とする請求項１乃至３のいずれかに記載の酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法。
前記整合酸化膜が、その厚さを５００Åから５０００Åとすることを特徴とする請求項１乃至３のいずれかに記載の酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法。
前記層間誘電膜が、その形成時に前記整合酸化膜の上端から先ず厚さが３０００Åから１００００Åの酸化シリコンを堆積してから、前記層間誘電膜をエッチバックし、エッチバックした後の前記層間誘電膜の厚さを０Åから３５００Åとすることを特徴とする請求項１乃至３のいずれかに記載の酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法。
前記第１ポリシリコン膜が、その厚さを１０００Åから３０００Åとし、不純物濃度を１×１０19〜１×１０21原子／ｃｍ3 とすることを特徴とする請求項１乃至３のいずれかに記載の酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法。
前記酸化膜が、その厚さを５００Åから２０００Åとすることを特徴とする請求項１乃至３のいずれかに記載の酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法。
前記第２サイドウォール・スペーサが、その厚さを３００Åから１５００Åとすることを特徴とする請求項１乃至３のいずれかに記載の酸化物およびポリシリコン・スペーサによる高密度集積回路の製造方法。