JP2012248814A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】面積の増大を抑えつつ、シリコン膜を用いて所望の特性を有する抵抗素子を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に延在するゲート積層構造膜１００ａ上およびゲート側壁絶縁膜７上にレジスト膜を選択的に形成する。レジスト膜をマスクとして、メタル膜の表面が露出するように、ゲート側壁絶縁膜の上部およびハードマスク膜を、エッチングにより選択的に除去する。抵抗素子領域１０００において、メタル膜の露出した表面から、ハードマスク膜が残存するシリコン膜上の領域まで、メタル膜およびメタル膜に繋がるバリアメタル膜を、ウエットエッチングにより除去した後、レジスト膜を除去する。レジスト膜を除去した後、残存するハードマスク膜の上面よりも上の高さまで、埋め込み絶縁膜を成膜する。埋め込み絶縁膜の上部を、残存するハードマスク膜をストッパとして、ＣＭＰ法により平坦化する。
【選択図】図１

Description

半導体装置およびその製造方法に関する。

従来、ポリメタルゲートプロセスにおいて、ポリシリコン抵抗は、メタルを含むため、その抵抗値が低くい。

したがって、このポリシリコン抵抗により抵抗素子を構成する場合、回路面積が増大する問題がある。

特開２００４−２２１２３４号公報

回路面積の増大を抑えつつ、シリコン膜を用いて所望の特性を有する抵抗素子を形成することが可能な半導体装置の製造方法を提供する。

実施例に従った半導体装置の製造方法は、ＭＯＳトランジスタのゲート積層構造膜に用いられるシリコン膜から抵抗素子を形成する半導体装置の製造方法である。素子分離絶縁膜が選択的に形成された半導体基板上に、シリコン膜、前記シリコン膜に対する金属の拡散を防止するバリアメタル膜、前記金属を含むメタル膜、ハードマスク膜の順に積層した積層膜を、形成する。前記積層膜を半導体基板の上面まで選択的にエッチングすることにより、ゲート積層構造膜を形成する。前記ゲート積層構造膜の側面にゲート側壁絶縁膜を形成する。抵抗素子を形成するための抵抗素子領域において、前記半導体基板上に延在する前記ゲート積層構造膜上および前記ゲート側壁絶縁膜上にレジスト膜を選択的に形成する。前記レジスト膜をマスクとして、前記メタル膜の表面が露出するように、前記ゲート側壁絶縁膜の上部および前記ハードマスク膜を、エッチングにより選択的に除去する。前記抵抗素子領域において、前記メタル膜の露出した表面から、前記ハードマスク膜が残存する前記シリコン膜上の領域まで、前記メタル膜および前記メタル膜に繋がる前記バリアメタル膜を、ウエットエッチングにより除去する。前記ウエットエッチングの後、前記レジスト膜を除去する。前記レジスト膜を除去した後、前記メタル膜および前記バリアメタル膜を除去した部分を埋めるとともに、残存する前記ハードマスク膜の上面よりも上の高さまで、埋め込み絶縁膜を成膜する。前記埋め込み絶縁膜の上部を、残存する前記ハードマスク膜をストッパとして、ＣＭＰ法により平坦化する。

図１は、実施例１に係る半導体装置の製造方法の工程の一例を示す平面図である。 図２は、実施例１に係る半導体装置の製造方法の工程の、図１に示すＡ−Ａ’線およびＢ−Ｂ’線に沿った断面の例を示す断面図である。 図３は、図１に続く半導体装置の製造方法の工程の一例を示す平面図である。 図４は、図３に示すＡ−Ａ’線およびＢ−Ｂ’線に沿った断面の例を示す断面図である。 図５は、図４に続く、実施例１に係る半導体装置の製造方法の工程の、図１に示すＡ−Ａ’線およびＢ−Ｂ’線に沿った断面の例を示す断面図である。 図６は、図５に続く、実施例１に係る半導体装置の製造方法の工程の、図１に示すＡ−Ａ’線およびＢ−Ｂ’線に沿った断面の例を示す断面図である。 図７は、図６に続く、実施例１に係る半導体装置の製造方法の工程の、図１に示すＡ−Ａ’線およびＢ−Ｂ’線に沿った断面の例を示す断面図である。 図８は、図７に続く、実施例１に係る半導体装置の製造方法の工程の、図１に示すＡ−Ａ’線およびＢ−Ｂ’線に沿った断面の例を示す断面図である。 図９は、実施例１に係る半導体装置の製造方法の工程の他の例を示す平面図である。 図１０は、実施例２に係る半導体装置の製造方法の工程の一例を示す平面図である。 図１１は、実施例２に係る半導体装置の製造方法の工程の、図１０に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。 図１０は、図９に続く、実施例２に係る半導体装置の製造方法の工程の、図８に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。 図１１は、図１０に続く、実施例２に係る半導体装置の製造方法の工程の、図８に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。 図１２は、図１１に続く、実施例２に係る半導体装置の製造方法の工程の、図８に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。 図１３は、図１２に続く、実施例２に係る半導体装置の製造方法の工程の、図８に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。 図１４は、図１３に続く、実施例２に係る半導体装置の製造方法の工程の、図８に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。 図１５は、実施例２に係る半導体装置の製造方法の工程の一例を示す平面図である。 図１６は、図１４に続く、実施例２に係る半導体装置の製造方法の工程の、図１５に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。 図１７は、図１６に続く、実施例２に係る半導体装置の製造方法の工程の、図１５に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。 図１８は、図１７に続く、実施例２に係る半導体装置の製造方法の工程の、図１５に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。 図１９は、図１８に続く、実施例２に係る半導体装置の製造方法の工程の、図１５に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。 図２０は、図１９に続く、実施例２に係る半導体装置の製造方法の工程の、図１５に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。 図２１は、実施例３に係る半導体記憶装置の構成の一例を示すブロック図である。

［比較例］
例えば、ポリシリコン抵抗を形成する領域のハードマスク膜およびメタル膜を除去し、ポリシリコン抵抗を用いた抵抗素子を高抵抗化する技術がある。

しかし、ハードマスクおよびメタルが除去された領域は、他の領域よりも高さが低くなる。このため、ハードマスクおよびメタルが除去された領域は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法による平坦化時に、ディッシングされ得る。

そこで、以下の実施例では、ポリメタルゲートプロセスで形成されたポリメタルゲートについて、ハードマスクや側壁除去パターンを工夫する。

これにより、後のＣＭＰ工程におけるディシングを生じないようにハードマスクを残したままポリシリコン上のメタルを除去することにより、ポリメタルゲートプロセスでポリシリコン抵抗素子を形成する技術について説明する。

以下、各実施例について、図面に基づいて説明する。

本実施例１では、ＭＯＳトランジスタのゲート積層構造膜に用いられるシリコン膜から抵抗素子を形成する半導体装置の製造方法について、抵抗素子が形成される抵抗素子領域に注目して説明する。

図１は、実施例１に係る半導体装置の製造方法の工程の一例を示す平面図である。また、図２は、図１に示すＡ−Ａ’線およびＢ−Ｂ’線に沿った断面の例を示す断面図である。また、図３は、図１に続く半導体装置の製造方法の工程の一例を示す平面図である。図４は、図３に示すＡ−Ａ’線およびＢ−Ｂ’線に沿った断面の例を示す断面図である。また、図４ないし図８は、図３に続く半導体装置の製造方法の工程のＡ−Ａ’線およびＢ−Ｂ’線に沿った断面の例を示す断面図である。なお、図１においては、簡単のため、素子分離絶縁膜２ｘは図示していない。

先ず、図１および図２に示すように、素子分離用の素子分離絶縁膜２ｘが選択的に抵抗素子領域に形成された半導体基板１上に、シリコン膜３、このシリコン膜３に対する金属（例えば、タングステン）の拡散を防止するバリアメタル膜４、該金属を含むメタル膜５、ハードマスク膜６の順に積層した積層膜を、形成する。なお、図示しないトランジスタ領域では、半導体基板１の素子分離絶縁膜２ｘが形成されていない領域にトランジスタが形成される。

さらに、この積層膜を半導体基板１の上面まで選択的にエッチングすることにより、ゲート積層構造膜１００ａを形成する。そして、ゲート積層構造膜１００ａの側面にゲート側壁絶縁膜７を形成する。

なお、シリコン膜３は、ここではポリシリコン膜である。しかし、このシリコン膜３は、アモルファスシリコン膜等の導電性を有する他のシリコン膜であってもよい。

また、
バリアメタル膜４は、例えば、シリコン膜３上に形成されたチタン（Ｔｉ）膜４ａと、このチタン膜４ａ上に形成された窒化チタン（ＴｉＮ）膜４ｂと、を含む。なお、バリアメタル膜４は、メタル膜５への拡散を防止するものであれば、ＷＮ等の他の材料で構成されていてもよい。

また、メタル膜５は、例えば、タングステン（Ｗ）膜である。

また、ハードマスク膜６は、例えば、シリコン窒化膜である。また、ゲート側壁絶縁膜７は、例えば、シリコン窒化膜、シリコン酸化膜等の絶縁膜により構成される。

また、図１に示すように、例えば、シリコン膜３を含むゲート積層構造膜１００ａは、半導体基板１上に、略ジグザグ状に配置されている。

また、図１に示すように、抵抗素子を形成するための抵抗素子領域１０００において、シリコン膜３の両端部は、２つの抵抗用電極（コンタクト）２００ａ、２００ｂに電気的にそれぞれ接続されている。この抵抗用電極２００ａ、２００ｂは、図示しない他の半導体素子等の回路構成に電気的に接続される。

次に、図３および図４に示すように、抵抗素子領域１０００において、半導体基板１上に延在するゲート積層構造膜１００ａ上およびゲート側壁絶縁膜７上にレジスト膜８を選択的に形成する。

図４（ａ）の断面図では、ゲート積層構造膜１００ａおよびゲート側壁絶縁膜７が露出しており、図４（ｂ）の断面図では、ゲート積層構造膜１００ａ上およびゲート側壁絶縁膜７上にレジスト膜８が形成されている。

なお、ここでは、例えば、抵抗素子領域１０００において、レジスト膜８は、半導体基板１上にライン／スペース状に形成されている（図３）。

これにより、後の工程のウエットエッチングにおいて、エッチング液がレジスト膜８の開口部（スペース部）から、エッチングを進めることにより、レジスト膜８が存在する領域の下方にもウェット液が入るようにすることができる。

次に、図５に示すように、レジスト膜８をマスクとして、メタル膜５の表面が露出するように、ゲート側壁絶縁膜７の上部およびハードマスク膜６を、例えば、ドライエッチングにより選択的に除去する。

なお、本実施例では、ゲート側壁絶縁膜７のエッチングにおいて、少なくともシリコン膜３の表面が露出しないように、ゲート側壁絶縁膜７をエチングする。

これにより、シリコン膜３の加工は、ゲート積層構造膜１００ａの形成時の加工のみとなる。後の工程のメタル除去は高選択性のウエットエッチングによるため、シリコン膜３の加工によるサイズばらつきを抑制することができる。すなわち、シリコン膜３の加工による抵抗素子の特性のばらつきを低減することができる。

次に、図６に示すように、抵抗素子領域１０００において、メタル膜５の露出した表面から、ハードマスク膜６が残存するシリコン膜３上の領域ｘまで、メタル膜５およびメタル膜５に繋がるバリアメタル膜４を、ウエットエッチングにより除去する。なお、該ウエットエッチングのエッチング液は、例えば、硫酸過水が選択される。

これにより、抵抗素子領域１０００において、シリコン膜３の上面３ａからメタル膜５およびバリアメタル膜４が除去される。したがって、ポリメタルゲートプロセスで形成された半導体素子において、抵抗値が高いポリシリコン抵抗を形成することができる。すなわち、回路面積の増加を抑えつつ、高抵抗な抵抗素子を形成することができる。

また、上述のように、高選択性のウエットエッチングによりメタル膜５およびバリアメタル膜４を選択的に除去するため、シリコン膜３の加工によるサイズばらつきを抑制することができる。すなわち、シリコン膜３の加工による抵抗素子の特性のばらつきを低減することができる。

次に、ウエットエッチングの後、レジスト膜８を除去する。そして、図７に示すように、レジスト膜８を除去した後、例えば、スピンコート法等により、メタル膜５およびバリアメタル膜４を除去した部分を埋め込み絶縁膜（ＰＭＤ：Ｐｒｅ−Ｍｅｔａｌ Ｄｉｅｌｅｃｔｒｉｃ）９ａで埋めるとともに、残存するハードマスク膜６の上面６ａよりも上の高さまで、埋め込み絶縁膜９ｂを成膜する。

なお、この埋め込み絶縁膜９ａ、９ｂは、例えば、シリコン酸化膜である。

次に、図８に示すように、埋め込み絶縁膜９ｂの上部を、残存するハードマスク膜６をストッパとして、ＣＭＰ法により平坦化する。すなわち、ＣＭＰ法よる平坦化時に、メタル膜５上のハードマスク膜６が残存しているので、既述の比較例のようなディッシングの発生を抑制することができる。

以上のような本実施例による半導体装置の製造方法により形成される抵抗素子は、半導体基板１と、この半導体基板１上に、シリコン膜３、埋め込み絶縁膜９ａ、ハードマスク膜６の順に積層され、半導体基板１上に延在する積層構造膜と、この積層構造膜の側面に形成されたゲート側壁絶縁膜７と、半導体基板１上に、ハードマスクの上面の高さまで形成された埋め込み絶縁膜９ｂと、を備える。そして、該抵抗素子において、埋め込み絶縁膜９ａと埋め込み絶縁膜９ｂとが繋がるように、ゲート側壁絶縁膜７の一部とハードマスク膜６の一部が選択的に除去されており、埋め込み絶縁膜９ａと埋め込み絶縁膜９ｂとは同じ材質で構成され、シリコン膜３の両端部は、２つの抵抗用電極２００ａ、２００ｂに電気的にそれぞれ接続されている。

既述のように、本実施例１による半導体装置の製造方法により形成された上記抵抗素子は、ＣＭＰ法による平坦化時に、ディッシングの発生が抑制されており、多層構造に適している。

ここで、図９は、実施例１に係る半導体装置の製造方法の工程の他の例を示す平面図である。なお、図９において、図１の符号と同じ符号は、図１と同様の構成を示す。

図９に示すように、例えば、抵抗素子領域１０００において、レジスト膜８は、半導体基板１上にスリット状に形成されるようにしてもよい。

この場合も、後の工程のウエットエッチングにおいて、エッチング液がレジスト膜８の開口部（スペース部）から、エッチングを進めることにより、レジスト膜８が存在する領域の下方にもウェット液が入るようにすることができる。

以上のように、本実施例１に係る半導体装置の製造方法によれば、回路面積の増大を抑えつつ、ポリシリコン抵抗を用いて所望の特性を有する抵抗素子を形成することができる。

既述の実施例１では、抵抗素子を形成する抵抗素子領域に注目して説明した。実施例１では、抵抗素子領域において、シリコン膜上にバリアメタル膜が直接形成されている。したがって、シリコン膜とのバリアメタル膜との界面にシリサイド膜が形成される。このシリサイド膜はウエットエッチングによる除去がしにくく、シリサイド膜が残存し得る。これにより、抵抗素子の抵抗値の管理が困難になり得る。

そこで、本実施例２では、抵抗素子領域で該シリサイド膜が発生しないようにする方法の一例について説明する。なお、本実施例２においては、この抵抗素子領域と、ＭＯＳトランジスタが形成されるトランジスタ領域と、の２つの領域に注目して説明する。

ここで、図１０は、実施例２に係る半導体装置の製造方法の工程の一例を示す平面図である。また、図１１ないし図１４は、実施例２に係る半導体装置の製造方法の工程の、図１０に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。また図１５は、図１４に続く、実施例２に係る半導体装置の製造方法の工程の一例を示す平面図である。また、図１６ないし図２０は、実施例２に係る半導体装置の製造方法の工程の、図１５に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。なお、図１０ないし図２０において、図１ないし図８の符号と同じ符号は、実施例１と同様の構成を示す。

図１０では、素子分離絶縁膜２ｘが選択的に形成された半導体基板１上の抵抗素子領域１０００およびＭＯＳトランジスタを形成するためのトランジスタ領域２０００にゲート積層構造膜１００ａ、１００ｂとゲート側壁絶縁膜７とが形成された状態を示している。本実施例２では、この抵抗素子領域１０００とトランジスタ領域２０００とに注目して実施例２に係る半導体装置の製造方法について説明する。

先ず、図１１に示すように、抵抗素子領域１０００において、素子分離絶縁膜２ｘが形成された半導体基板１上に、シリコン膜３、保護膜１０を形成するとともに、ＭＯＳトランジスタを形成するためのトランジスタ領域２０００において、素子分離絶縁膜２ｘが選択的に形成された半導体基板１上に、ゲート絶縁膜２、シリコン膜３、保護膜１０を形成する。なお、この保護膜１０は、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜である。

なお、抵抗素子領域１０００のシリコン膜３に対するイオン注入の条件を、トランジスタ領域２０００のシリコン膜３に対するイオン注入の条件とは異なるにしてもよい。すなわち、トランジスタ領域２０００におけるシリコン膜３の不純物濃度は、抵抗素子領域１０００におけるシリコン膜３の不純物濃度とは異なるようにしてもよい。

これにより、抵抗素子領域１０００に形成される抵抗素子の抵抗値を、トランジスタの製造条件とは独立して制御・設計することができる。

次に、図１２に示すように、抵抗素子領域１０００において、保護膜１０上にレジスト膜１１を形成し、このレジスト膜１１をマスクとして、トランジスタ領域２０００のシリコン膜３上の保護膜１０を除去する。このように、ポリメタルゲートとして用いたい箇所は保護膜を除去する。そして、抵抗素子領域１０００において、抵抗素子として用いたい箇所は保護膜１０が存在するためバリアメタル・シリコン界面にシリサイドは形成されない。

次に、図１３に示すように、バリアメタル膜４、該金属を含むメタル膜５、ハードマスク膜６の順に積層する。

すなわち、抵抗素子領域１０００において、該積層膜の形成の際、シリコン膜３上に、シリサイドの形成を抑制するための保護膜１０を形成し、この保護膜１０上にバリアメタル膜４を形成する。

次に、図１４に示すように、得られた積層膜を半導体基板１の上面まで選択的にエッチングすることにより、ゲート積層構造膜１００ａ１、１００ｂを形成する。そして、ゲート積層構造膜１００ａ１、１００ｂの側面にゲート側壁絶縁膜７を形成するとともに、トランジスタ領域２０００においては、イオン注入により、トランジスタ領域のソース・ドレイン領域１ａを形成する。

このように、抵抗素子領域１０００では、シリコン膜３とバリアメタル膜４との間に保護膜１０が形成されたゲート積層構造膜１００ｂが形成され（図１４（ａ）、（ｂ））、トランジスタ領域２０００では、シリコン膜３とバリアメタル膜４との間に保護膜１０が形成されていないゲート積層構造膜１００ａ１が形成される（図１４（ｃ））。

次に、図１５および図１６に示すように、抵抗素子領域１０００において、半導体基板１上に延在するゲート積層構造膜１００ｂ上およびゲート側壁絶縁膜７上にレジスト膜８を選択的に形成する（図１６（ａ）、（ｂ））とともに、トランジスタ領域２０００において、ゲート積層構造膜１００ａ１上およびゲート側壁絶縁膜７上の全てを覆うように、レジスト膜８を形成する（図１６（ｃ））。

なお、ここでは、例えば、抵抗素子領域１０００において、レジスト膜８は、半導体基板１上にライン／スペース状に形成されている（図１５）。

これにより、実施例１と同様に、後の工程のウエットエッチングにおいて、エッチング液がレジスト膜８の開口部（スペース部）から、エッチングを進めることにより、レジスト膜８が存在する領域の下方にもウェット液が入るようにすることができる。

次に、図１７に示すように、実施例１と同様に、レジスト膜８をマスクとして、メタル膜５の表面が露出するように、ゲート側壁絶縁膜７の上部およびハードマスク膜６を、例えば、ドライエッチングにより選択的に除去する。

また、本実施例１と同様に、ゲート側壁絶縁膜７のエッチングにおいて、少なくともシリコン膜３の表面が露出しないように、ゲート側壁絶縁膜７をエチングする。

これにより、シリコン膜３の加工は、ゲート積層構造膜１００ｂの形成時の加工のみとなる。後の工程のメタル除去は高選択性のウエットエッチングによるため、シリコン膜３の加工によるサイズばらつきを抑制することができる。すなわち、シリコン膜３の加工による抵抗素子の特性のばらつきを低減することができる。

次に、図１８に示すように、抵抗素子領域１０００において、メタル膜５の露出した表面から、ハードマスク膜６が残存するシリコン膜３上の領域ｘまで、メタル膜５およびメタル膜５に繋がるバリアメタル膜４を、ウエットエッチングにより除去する。なお、実施例１と同様に、該ウエットエッチングのエッチング液は、例えば、硫酸過水が選択される。

このとき、既述のようにシリコン酸化膜等からなる保護膜１０は、エッチングされない。

なお、トランジスタ領域２０００においては、ハードマスク膜６およびゲート側壁絶縁膜７によりメタル膜５およびバリアメタル膜４は被覆されたままであるので、メタル膜５およびバリアメタル膜４はウエットエッチングされない。

これにより、抵抗素子領域１０００において、シリコン膜３の上面３ａからメタル膜５およびバリアメタル膜４が除去される。したがって、ポリメタルゲートプロセスで形成された半導体素子において、抵抗値が高いポリシリコン抵抗を形成することができる。すなわち、回路面積の増加を抑えつつ、高抵抗な抵抗素子を形成することができる。

また、上述のように、高選択性のウエットエッチングによりメタル膜５およびバリアメタル膜４を選択的に除去するため、シリコン膜３の加工によるサイズばらつきを抑制することができる。すなわち、シリコン膜３の加工による抵抗素子の特性のばらつきを低減することができる。

さらに、バリアメタル膜４とシリコン膜３との間に介在する保護膜１０により抵抗素子の抵抗値に影響を与えるシリサイド膜の発生を抑えられている。すなわち、抵抗値の管理が容易になる。

次に、ウエットエッチングの後、レジスト膜８を除去する。そして、図１９に示すように、レジスト膜８を除去した後、例えば、スピンコート法等により、メタル膜５およびバリアメタル膜４を除去した部分を埋め込み絶縁膜９ａで埋めるとともに、残存するハードマスク膜６の上面６ａよりも上の高さまで、埋め込み絶縁膜９ｂを成膜する。

次に、図２０に示すように、埋め込み絶縁膜９ｂの上部を、残存するハードマスク膜６をストッパとして、ＣＭＰ法により平坦化する。すなわち、実施例１と同様に、ＣＭＰ法よる平坦化時に、メタル膜５上のハードマスク膜６が残存しているので、既述の比較例のようなディッシングの発生を抑制することができる。

以上のような本実施例による半導体装置の製造方法により形成される抵抗素子は、において、素子分離絶縁膜２ｘが形成された半導体基板１と、この半導体基板１上に、シリコン膜３、保護膜１０、埋め込み絶縁膜９ａ、ハードマスク膜６の順に積層され、半導体基板１上に延在する積層構造膜と、この積層構造膜の側面に形成されたゲート側壁絶縁膜７と、半導体基板１上に、ハードマスクの上面の高さまで形成された埋め込み絶縁膜９ｂと、を備える。そして、該抵抗素子において、埋め込み絶縁膜９ａと埋め込み絶縁膜９ｂとが繋がるように、ゲート側壁絶縁膜７の一部とハードマスク膜６の一部が選択的に除去されており、埋め込み絶縁膜９ａと埋め込み絶縁膜９ｂとは同じ材質で構成され、シリコン膜３の両端部は、２つの抵抗用電極２００ａ、２００ｂに電気的にそれぞれ接続されている。

実施例１と同様に、本実施例２による半導体装置の製造方法により形成された上記抵抗素子は、ＣＭＰ法による平坦化時に、ディッシングの発生が抑制されており、多層構造に適している。

以上のように、本実施例２に係る半導体装置の製造方法によれば、面積の増大を抑えつつ、ポリシリコン抵抗を用いて所望の特性を有する抵抗素子を形成することができる。

本実施例３では、既述の実施例１、２の半導体装置の製造方法で形成された半導体装置をＭＲＡＭ等の半導体記憶装置に適用した構成の一例について説明する。

ここで、図２１は、実施例３に係る半導体記憶装置の構成の一例を示すブロック図である。

半導体記憶装置（例えば、ＭＲＡＭ）Ｍは、既述の実施例１、２により半導体基板１上に形成された抵抗素子Ｒと、半導体基板１上に形成されたＭＯＳトランジスタＴｒと、を備える。

このような半導体記憶装置Ｍは、既述のように、ＭＯＳトランジスタＴｒの形成とともに抵抗素子Ｒが形成されるものであり、また、抵抗素子Ｒの回路面積の縮小を図ることができ、さらに、ＣＭＰ法による平坦化時に、ディッシングの発生が抑制されるため、多層化に適している。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１ 半導体基板
２ｘ 素子分離絶縁膜
２ ゲート絶縁膜
３ シリコン膜
４ バリアメタル膜
５ メタル膜
６ ハードマスク膜
７ ゲート側壁
１００ａ ゲート積層構造
１０００ 抵抗素子領域

図１は、実施例１に係る半導体装置の製造方法の工程の一例を示す平面図である。 図２は、実施例１に係る半導体装置の製造方法の工程の、図１に示すＡ−Ａ’線およびＢ−Ｂ’線に沿った断面の例を示す断面図である。 図３は、図１に続く半導体装置の製造方法の工程の一例を示す平面図である。 図４は、図３に示すＡ−Ａ’線およびＢ−Ｂ’線に沿った断面の例を示す断面図である。 図５は、図４に続く、実施例１に係る半導体装置の製造方法の工程の、図１に示すＡ−Ａ’線およびＢ−Ｂ’線に沿った断面の例を示す断面図である。 図６は、図５に続く、実施例１に係る半導体装置の製造方法の工程の、図１に示すＡ−Ａ’線およびＢ−Ｂ’線に沿った断面の例を示す断面図である。 図７は、図６に続く、実施例１に係る半導体装置の製造方法の工程の、図１に示すＡ−Ａ’線およびＢ−Ｂ’線に沿った断面の例を示す断面図である。 図８は、図７に続く、実施例１に係る半導体装置の製造方法の工程の、図１に示すＡ−Ａ’線およびＢ−Ｂ’線に沿った断面の例を示す断面図である。 図９は、実施例１に係る半導体装置の製造方法の工程の他の例を示す平面図である。 図１０は、実施例２に係る半導体装置の製造方法の工程の一例を示す平面図である。 図１１は、実施例２に係る半導体装置の製造方法の工程の、図１０に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。 図１２は、図１１に続く、実施例２に係る半導体装置の製造方法の工程の、図８に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。 図１３は、図１２に続く、実施例２に係る半導体装置の製造方法の工程の、図８に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。 図１４は、図１３に続く、実施例２に係る半導体装置の製造方法の工程の、図８に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。 図１５は、実施例２に係る半導体装置の製造方法の工程の一例を示す平面図である。 図１６は、図１４に続く、実施例２に係る半導体装置の製造方法の工程の、図１５に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。 図１７は、図１６に続く、実施例２に係る半導体装置の製造方法の工程の、図１５に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。 図１８は、図１７に続く、実施例２に係る半導体装置の製造方法の工程の、図１５に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。 図１９は、図１８に続く、実施例２に係る半導体装置の製造方法の工程の、図１５に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。 図２０は、図１９に続く、実施例２に係る半導体装置の製造方法の工程の、図１５に示すＡ−Ａ’線、Ｂ−Ｂ’線およびＣ−Ｃ’線に沿った断面の例を示す断面図である。 図２１は、実施例３に係る半導体記憶装置の構成の一例を示すブロック図である。

Claims (8)

1. ＭＯＳトランジスタのゲート積層構造膜に用いられるシリコン膜から抵抗素子を形成する半導体装置の製造方法であって、
   素子分離絶縁膜が選択的に形成された半導体基板上に、シリコン膜、前記シリコン膜に対する金属の拡散を防止するバリアメタル膜、前記金属を含むメタル膜、ハードマスク膜の順に積層した積層膜を、形成し、
   前記積層膜を半導体基板の上面まで選択的にエッチングすることにより、ゲート積層構造膜を形成し、
   前記ゲート積層構造膜の側面にゲート側壁絶縁膜を形成し、
   抵抗素子を形成するための抵抗素子領域において、前記半導体基板上に延在する前記ゲート積層構造膜上および前記ゲート側壁絶縁膜上にレジスト膜を選択的に形成し、
   前記レジスト膜をマスクとして、前記メタル膜の表面が露出するように、前記ゲート側壁絶縁膜の上部および前記ハードマスク膜を、エッチングにより選択的に除去し、
   前記抵抗素子領域において、前記メタル膜の露出した表面から、前記ハードマスク膜が残存する前記シリコン膜上の領域まで、前記メタル膜および前記メタル膜に繋がる前記バリアメタル膜を、ウエットエッチングにより除去し、
   前記ウエットエッチングの後、前記レジスト膜を除去し、
   前記レジスト膜を除去した後、前記メタル膜および前記バリアメタル膜を除去した部分を埋めるとともに、残存する前記ハードマスク膜の上面よりも上の高さまで、埋め込み絶縁膜を成膜し、
   前記埋め込み絶縁膜の上部を、残存する前記ハードマスク膜をストッパとして、ＣＭＰ法により平坦化する
   ことを特徴とする半導体装置の製造方法。
2. ＭＯＳトランジスタを形成するためのトランジスタ領域において、前記ゲート積層構造膜上および前記ゲート側壁絶縁膜上の全てを覆うように前記レジスト膜を形成する
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記抵抗素子領域において、前記積層膜の形成の際、前記シリコン膜上に、シリサイドの形成を抑制するための保護膜を形成し、この保護膜上に前記バリアメタル膜を形成する
   ことを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記トランジスタ領域における前記シリコン膜の不純物濃度は、前記抵抗素子領域における前記シリコン膜の不純物濃度とは異なる
   ことを特徴とする請求項２または３に記載の半導体装置の製造方法。
5. 前記抵抗素子領域において、前記レジスト膜は、前記半導体基板上にスリット状に形成される
   ことを特徴とする請求項１ないし４のいずれか一項に記載の半導体装置の製造方法。
6. 前記ゲート側壁絶縁膜のエッチングにおいて、少なくとも前記シリコン膜の表面が露出しないように、前記ゲート側壁絶縁膜をエチングする
   ことを特徴とする請求項１ないし５のいずれか一項に記載の半導体装置の製造方法。
7. 前記シリコン膜は、ポリシリコン膜であることを特徴とする請求項１ないし６のいずれか一項に記載の半導体装置の製造方法。
8. 前記抵抗素子領域において、前記シリコン膜の両端部は、２つの抵抗用電極に電気的にそれぞれ接続されている
   ことを特徴とする請求項１ないし７のいずれか一項に記載の半導体装置の製造方法。

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