[go: up one dir, main page]

JP3277895B2 - 薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタの製造方法

Info

Publication number
JP3277895B2
JP3277895B2 JP22630098A JP22630098A JP3277895B2 JP 3277895 B2 JP3277895 B2 JP 3277895B2 JP 22630098 A JP22630098 A JP 22630098A JP 22630098 A JP22630098 A JP 22630098A JP 3277895 B2 JP3277895 B2 JP 3277895B2
Authority
JP
Japan
Prior art keywords
thin film
film transistor
gate electrode
semiconductor layer
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP22630098A
Other languages
English (en)
Other versions
JPH11112004A (ja
Inventor
尊史 中澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP22630098A priority Critical patent/JP3277895B2/ja
Publication of JPH11112004A publication Critical patent/JPH11112004A/ja
Application granted granted Critical
Publication of JP3277895B2 publication Critical patent/JP3277895B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はアクティブマトリッ
クス方式の液晶ディスプレイや、メモリ集積回路などに
応用される薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】従来の薄膜トランジスタは、例えばＪＡ
ＰＡＮ′ＤＩＳＰＬＡＹ′８６の１９８６年Ｐ１９６〜
Ｐ′１９９に示される様な構造であった。この構造を一
般化して、その概要を図２に示す。（ａ）図は上視図で
あり、（ｂ）図はＡＡ′における断面図である。ガラ
ス、石英、サファイア等の絶縁基板２０１上に、ドナー
あるいは、アクセプタとなる不純物を添加した多結晶シ
リコン薄膜から成るソース領域２０２及びドレイン領域
２０３が形成されている。これに接して、データ線２０
４と画素電極２０５が設けられており、更にソース領域
２０２及びドレイン領域２０３の上側で接し両者を結ぶ
ように多結晶シリコン薄膜から成る半導体層２０６が形
成されている。これらを被覆するようにゲート絶縁膜２
０７が設けられている。更にこれに接してゲート電極２
０８が設けられている。
【０００３】
【発明が解決しようとする課題】しかし、従来の薄膜ト
ランジスタは次のような課題を有していた。
【０００４】図３は図２で説明した構造をもつ薄膜トラ
ンジスタの特性の一例を示すグラフであり、横軸がゲー
ト電圧Ｖgs、縦軸はドレイン電極Ｉdの対数値、ソー
ス、ドレイン間電圧４（Ｖ）チャネル長、チャネル幅は
ともに１０μｍのＮ型薄膜トランジスタである。ここで
ゲート電圧Ｖgsが負のとき流れるドレイン電流ＩdをＩ
OFF、ゲート電圧Ｖgsが１０（Ｖ）のとき流れるドレイ
ン電流ＩdをＩONとする。特に多結晶薄膜トランジスタ
では、ドレイン電流Ｉdはゲート電圧０（Ｖ）付近で極
小値をとり、ゲート電圧Ｖgsを負にすると、ホール電流
が流れＩOFFが大きくなる。この結果、ＩON／ＩOFF比を
著しく低下させてしまい、アクティブマトリックス方式
の液晶ディスプレイでは、液晶層に蓄積された電荷を保
持する際、動作点がゲート電圧の負領域に達するため、
十分な電荷の保持が困難となり、液晶ディスプレイの画
像品質が劣悪なものとなっていた。
【０００５】本発明はこの様な問題点を解決するもので
あり、その目的は、ＩON／ＩOFF比の大きな特性を持つ
薄膜トランジスタを提供する事にある。
【０００６】
【課題を解決するための手段】本発明は、基板上に半導
体層と、前記半導体層上に形成されたゲート絶縁膜と、
ゲート電極とが順次積層されてなる薄膜トランジスタの
製造方法において、前記ゲート電極を形成した後、前記
ゲート電極を酸化させてゲート電極の表面に酸化膜を形
成し、前記ゲート電極及び前記酸化膜をマスクとして前
記半導体層に不純物を添加して前記半導体層にソース・
ドレイン領域を形成し、しかる後に前記酸化膜をマスク
として前記半導体層上の前記ゲート絶縁膜の一部を除去
し、前記ゲート絶縁膜が除去された半導体層上に接する
ように配線を形成することを特徴とする。
【０００７】本発明は、基板上に半導体層と、前記半導
体層上に形成されたゲート絶縁膜と、ゲート電極とが順
次積層されてなる薄膜トランジスタの製造方法におい
て、前記ゲート電極を形成した後、前記ゲート電極を酸
化させてゲート電極の表面に酸化膜を形成し、前記酸化
膜をマスクとして前記半導体層上の前記ゲート絶縁膜の
一部を除去し、しかる後に前記ゲート電極及び前記酸化
膜をマスクとして前記半導体層に不純物を添加して前記
半導体層にソース・ドレイン領域を形成し、前記ゲート
絶縁膜が除去された半導体層上に接するように配線を形
成する工程とを有することを特徴とする。
【０００８】
【０００９】
【実施例】（参考例１） 以下参考例について説明する。図１に本発明による薄膜
トランジスタのチャネル長方向における断面図を示す。
【００１０】ガラス、石英、セラミックス、シリコン等
の基板１０１上に薄膜トランジスタの能動部を成す半導
体層１０２、ソース領域を成す半導体層１０４、ドレイ
ン領域を成す半導体１０３を減圧ＣＶＤ法により６００
℃の雰囲気中でモノシランガスを分解して多結晶シリコ
ンを２５ｎｍの厚さに形成する。多結晶シリコンの形成
方法は減圧ＣＶＤ法に限定されるものではなく、スパッ
タリング法、プラズマＣＶＤ法により非晶質シリコンを
形成した後、５５０〜６００℃で５〜４０ｈ程度の熱処
理を行い多結晶化するかあるいは、アルゴンレーザー、
エキシマレーザー等を照射し多結晶化してもよい。
【００１１】次にＳｉＯ2より成るゲート絶縁膜１０７
を１５０ｎｍの厚さでＥＣＲプラズマＣＶＤ法で形成す
る。ＥＣＲプラズマＣＶＤ法により形成するＳｉＯ2は
緻密でトラップの少ない良質のＳｉＯ2が１００℃以下
の低温で実現でき、ゲート絶縁膜としては最適である。
ゲート絶縁膜１０７は多結晶シリコンより成る半導体層
１０２、１０３、１０４の表面を、１１００℃の酸素雰
囲気中で熱酸化して得てもよい。
【００１２】次にタンタルより成るゲート電極１０５を
スパッタリング法により４００（ｎｍ）の厚さに形成
し、ゲート電極１０５をマスクとして、リンイオンをイ
オン打込み法により、ゲート絶縁膜１０７を通して多結
晶シリコン中へ、１２０ＫｅＶのエネルギーで３×１０
15ｃｍ-2の濃度で打ち込み、自己整合的にソース領域１
０４、ドレイン領域１０３を形成する。イオン打込み法
によりリンイオンを打込めばＮ型薄膜トランジスタとな
り、ボロンイオンを打込めばＰ型薄膜トランジスタが得
られる。フォトレジスト等を用いて選択的に打込むイオ
ンの種類を変えれば、ＣＭＯＳ型のインバータ回路が容
易に実現できる。
【００１３】次に打込まれたリンイオンをアルゴンレー
ザー、エキシマレーザー等を照射する事により活性化
し、ソース領域１０４、ドレイン領域１０３の多結晶シ
リコンを低抵抗化する。
【００１４】次にタンタルより成るゲート電極１０５を
陽極酸化法を用いて表面にタンタル酸化物で構成される
絶縁物１０６を形成する。図４に陽極酸化電圧に対して
の形成されるタンタル酸化物とタンタルの膜厚変化を示
す。横軸が陽極酸化電圧、縦軸が膜厚である。陽極酸化
電圧に比例して形成されるタンタル酸化物の膜厚は厚く
なり、１．７〜１．８ｎｍ／Ｖのレートで膜厚制御がで
きる。一方タンタルは陽極酸化することにより、表面の
タンタルが酸化し、膜厚が減少する。
【００１５】この結果、図４の斜線部で示す膜厚に相当
する図１に示したオフセット量△Ｌが生じる。２５０Ｖ
で陽極酸化をすれば約２００ｎｍのオフセット量△Ｌが
生じ、このオフセット量△Ｌは陽極酸化電圧により、正
確に制御可能である。タンタル酸化物を陽極酸化法によ
り形成する場合、形成されたタンタル酸化物の耐圧によ
り陽極酸化電圧にして約２５０Ｖが限界である。従って
オフセット量△Ｌは、０〜２００ｎｍの範囲で任意の値
に正確に制御できる。最後に、ソース領域１０４、ドレ
イン領域１０３上にそれぞれコンタクトホール１１０、
１１１を開口し、アルミニウムとシリコンの合金より成
るソース配線１０９、ドレイン配線１０８を設ける。
【００１６】この様に構成された薄膜トランジスタは、
オフセット量△Ｌが存在する事により、ゲート電圧Ｖgs
を負にしたときのゲート電極−ドレイン領域、ゲート電
極−ソース領域間の電圧を実効的に下げる効果がある。
【００１７】陽極酸化電圧を１５０Ｖとしオフセット量
△Ｌを約１００ｎｍとした薄膜トランジスタの特性を図
５に示す。
【００１８】従来の薄膜トランジスタにおけるゲート電
圧０（Ｖ）付近のドレイン電流Ｉdをゲート電圧Ｖgsが
負領域でそのまま保つ事ができ、ＩOFFが大幅に改善で
きる。一方ＩONは従来の薄膜トランジスタに比べほとん
ど変化ない。これは薄膜トランジスタにおいては、チャ
ネル部の多結晶シリコンが２５ｎｍと薄い為、空乏層の
延びる範囲が限られ、反転層ができやすいのでオフセッ
ト量△Ｌを２００ｎｍ以下とすれば、ＩONの減少はな
い。オフセット量△Ｌが１００ｎｍ以下では、ゲート電
極−ドレイン領域、ゲート電極−ソース領域間の電圧が
十分に下がらないため、ＩOFFが抑えられない。以上の
ことよりオフセット量の最適値は１００〜２００ｎｍで
あり、陽極酸化電圧は、１５０〜２５０（Ｖ）が最適で
ある。陽極酸化法は、再現性よく、大面積にわたり均一
に酸化ができるため、特にアクティブマトリックス型液
晶ディスプレイへ、本薄膜トランジスタを適用すれば絶
大の効果が得られる。
【００１９】ゲート電極としてタンタルを用いたが、陽
極酸化法により酸化物が形成できる金属であれば、同様
の効果が期待でき、例えばアルミニウム、ニオブ等でも
よい。
【００２０】（参考例２） 本発明による薄膜トランジスタをアクティブマトリック
ス型液晶ディスプレイ基板に適用した参考例を図６に示
す。（ａ）は上視図であり、（ｂ）はＡ−Ａ′における
薄膜トランジスタ部の断面図、（ｃ）はＢ−Ｂ′におけ
る断面図である。
【００２１】ＨＯＹＡ株式会社製ＮＡ−３５ガラス基板
６０１上に、シリコン薄膜６１２、６１３を形成する。
このシリコン薄膜がプラズマＣＶＤ法等による非晶質シ
リコンあるいは減圧ＣＶＤ法等による多結晶シリコンで
５０〜２００ｎｍの厚さが望ましい。
【００２２】次に参考例１と同様に、薄膜トランジスタ
の能動部を成す半導体層６０２、ソース領域６０４、ド
レイン領域６０３を形成し、更にこれらに接する様にＳ
ｉＯ2より成るゲート絶縁膜６０７を積層する。半導体
層６０２、６０３、６０４の膜厚は２０〜５０ｎｍが望
ましい。
【００２３】次にタンタル酸化物より成る第１の絶縁物
６１４、タンタルより成るゲート電極６０５を積層す
る。第１の絶縁膜６１４はタンタル酸化物ターゲットを
用いてアルゴンガスあるいはアルゴンガスと酸素ガスの
混合ガス雰囲気中でＲＦスパッタリング法により２０〜
５０ｎｍの厚さに形成し、連続してゲート電極６０５を
４００ｎｍの厚さにＤＣスパッタリング法により形成
し、フォトリソグラフィー技術、ドライエッチング技術
を用いて加工する。
【００２４】このとき使用したドライエッチング装置
は、フロン１４ガスと酸素ガスの混合ガスをプラズマ放
電により分解して、エッチングに寄与するラジカルを生
成するプラズマ室と、生成したラジカルを輸送してエッ
チングを行うエッチング室と分離した装置構成となって
おり、タンタルとタンタル酸化物のエッチング速度はほ
ぼ等しく、ＳｉＯ2のエッチング速度はタンタル酸化物
の１／２０以下である。このドライエッチング技術を用
いてタンタルより成るゲート電極６０５、タンタル酸化
物より成る第１の絶縁物６１４を連続してエッチング
し、ＳｉＯ2より成るゲート絶縁膜６０７が完全に露出
する構造を得た。
【００２５】この結果、第１の絶縁物膜６１４はゲート
電極６０５の下部にのみ残り、ゲート絶縁膜６０７とゲ
ート電極６０５の密着性を向上させる役目を果たし、信
頼性が向上する。
【００２６】次に参考例１と同様にリンイオンをイオン
打込み法によりゲート絶縁膜６０７を通して、６０３、
６０４、６１２、６１３のシリコン中へ打ち込み、自己
整合的にソース領域、ドレイン領域を形成する。
【００２７】次にゲート電極６０５の表面を陽極酸化法
により、０．０１ｗｔ％クエン酸水溶液中で２５０Ｖの
陽極酸化電圧で、４２０ｎｍの厚さに、タンタル酸化物
より成る第２の絶縁物６０６を形成し約２００ｎｍのオ
フセット量△Ｌを得る。
【００２８】次に参考例１と同様にレーザー照射する事
によりリンイオンを活性化し、コンタクトホール６１
０、６１１をゲート絶縁膜６０７をフッ酸とフッ化アン
モニウムの混液でエッチングし開口し、画素電極６０８
を３０〜５０ｎｍ厚のＩＴＯ膜で形成する。
【００２９】最後にアルミニウムとシリコンの合金より
成るデータ線６０９を設ける。
【００３０】この様に構成したアクティブマトリックス
基板は、図６（ｃ）に示すように、データ線６０９とゲ
ート電極６０５の交叉部６１５の絶縁が陽極酸化法によ
り形成した４２０ｎｍ厚のタンタル酸化物より成る第２
の絶縁物６０６で確保されており、特に絶縁膜を形成す
る必要がない。
【００３１】更に陽極酸化法により形成したタンタル酸
化物は、緻密でピンホール等の欠陥の少ない膜が得られ
るため、データ線６０９とゲート電極６０５の短絡欠陥
は減少する。
【００３２】一方タンタル酸化物は電圧を印加するとプ
ールフレンケル電流が流れ、スレッショルド電圧をもつ
電流−電圧特性となる。しかし、タンタル酸化物の厚さ
が４２０ｎｍと厚く、一般的にアクティブマトリックス
基板を駆動する電圧である２０〜３０Ｖに比べスレッシ
ョルド電圧は十分に高く、１０15Ω以上の高抵抗が確保
でき全く問題ない。オフセット量△Ｌを１００ｎｍとし
た場合、タンタル酸化物の厚さは２５０ｎｍとなるがこ
の場合も上記同様問題ない。
【００３３】図６（ｂ）に示すようにゲート電極６０５
と半導体層６０２の間がＳｉＯ2より成るゲート絶縁膜
６０７とタンタル酸化物より成る第１の絶縁物６１４の
２層構造となるが、タンタル酸化物の比誘電率が２５〜
２８と大きいため、薄膜トランジスタの電気特性にはほ
とんど影響を与えない。むしろ絶縁膜が２層構造となる
ため、ゲート電極６０５と半導体層６０２の短絡欠陥が
減少する。
【００３４】図７（ａ）にアクティブマトリックス型液
晶ディスプレイの等価回路、図７（ｂ）にアクティブマ
トリックス型液晶ディスプレイの駆動信号波形を示す。
７０１はホールド回路、７０２は走査回路でありデータ
線７０３とゲート電極７０５の交点に薄膜トランジスタ
７０５が設けてあり、ドレイン領域７０７と共通電極Ｇ
の間に液晶層７０６を設置する。ゲート電極７０４にゲ
ート信号７０８を印加し、Ｔ1からＴ2の時間薄膜トラン
ジスタ７０５をオン状態としデータ線７０３に印加され
たデータ信号７０９を液晶層７０６へ書き込む。Ｔ2か
らＴ4の時間薄膜トランジスタ７０５をオフ状態とし、
液晶層７０６へ書き込んだ電荷を保持する。ドレイン領
域７０７の電圧変化は７１０となり、液晶層７０６には
斜線部で示した実効電圧が印加される。時間Ｔ3におい
てデータ線７０３の電位に対して−ＶBに相当する負バ
イアスがゲート電極に印加される。液晶層７０６にツイ
ストネマチック液晶を用いるとＶDは１〜５（Ｖ）程度
必要となり、ＶBは最悪で１０〜１２Ｖとなり、ゲート
電圧Ｖgsが−１０〜−１２Ｖで十分に低いＩOFFが要求
される。
【００３５】この点本発明の薄膜トランジスタは、図５
に示す様に十分に低いＩOFFが実現でき、液晶層に書き
込まれた電荷を保持でき、コントラスト比が大きく、視
角特性が良好な液晶ディスプレイが得られる。
【００３６】（参考例３） 本発明による別の薄膜トランジスタの参考例を図８に示
す。
【００３７】図８（ａ）に示す様に参考例１と同様に基
板８０１上に多結晶シリコンより成る半導体層８０２、
ＳｉＯ2より成るゲート絶縁膜８０７、タンタルより成
るゲート電極８０５を順次積層する。
【００３８】次に図８（ｂ）に示す様に、タンタルより
成るゲート電極８０５の表面を陽極酸化法により酸化
し、タンタル酸化物で構成される絶縁物８０６を形成し
た後、イオン打込み法あるいは高エネルギーイオンドー
ピング法を用いて、リンイオン８０８をゲート絶縁膜８
０７を通して半導体層８０２中へ添加し、自己整合的に
ソース領域８０４、ドレイン領域８０３を得る。図９に
タンタルの陽極酸化の陽極酸化電圧とタンタル酸化物の
膜厚の関係を示す。横軸が陽極酸化電圧、縦軸が膜厚で
ある。陽極酸化電圧に比例してタンタル酸化物の膜厚は
厚くなり、１．７〜１．８ｎｍ／Ｖのレートで膜厚制御
が可能である。
【００３９】この結果、図９の斜線部で示す膜厚に相当
する図８（ｂ）に示したオフセット量△Ｌが生じ、オフ
セット量△Ｌは０〜４５０ｎｍの範囲で陽極酸化電圧を
調整する事により、正確に任意に制御できる。
【００４０】参考例１では不純物イオンを打ち込んだ
後、陽極酸化し、０〜２００ｎｍの範囲で正確にオフセ
ット量△Ｌを制御できる事を示したが、本実施例では、
イオン打ち込み工程と陽極酸化工程を入れ替える事によ
り参考例１より大きな範囲でオフセット量△Ｌを制御す
る事ができる。従って、参考例１に比べ、ゲート電圧Ｖ
gsを負にしたときのゲート電極−ドレイン領域、ゲート
電極−ソース領域間の電圧を下げる効果が大きく、より
大きなソース・ドレイン電圧Ｖds、更にゲート電極Ｖgs
を負にバイアスした時のＩOFFを小さく抑える事がで
き、ＴＮ型の液晶に比べ高い駆動電圧を必要とするＥ
Ｌ、ＰＤＬＣ等のアクティブマトリックス型ディスプレ
イへ、本薄膜トランジスタを適用すれば絶大な効果が得
られる。
【００４１】次に打ち込まれたリンイオンをアルゴンレ
ーザー、エキシマレーザー等を照射するかあるいはラン
プアニール法により活性化し、ソース領域８０４、ドレ
イン領域８０３の多結晶シリコンを低抵抗化する。活性
化は上記に示した様に短時間で活性化するのが好まし
く、熱アニール法等の長時間を必要とする活性化は、打
ち込まれたリンイオンの半導体層８０２への拡散が生
じ、オフセット量△Ｌを実効的に小さくしてしまう。
【００４２】最後に図８（ｃ）に示す様に参考例１と同
様にソース領域８０４、ドレイン領域８０３上にそれぞ
れコンタクトホール８１１、８１２を開口し、ソース配
線８１０、ドレイン配線８０９を設ける。
【００４３】（参考例４） 本発明による別の薄膜トランジスタの参考例を図１０に
示す。
【００４４】図１０（ａ）に示す様に参考例１同様基板
１００１上に多結晶シリコンより成る半導体層１００
２、ＳｉＯ2より成るゲート絶縁膜１００７、タンタル
より成るゲート電極１００５を順次積層する。
【００４５】次にタンタルより成るゲート電極１００５
をマスクとして、第１の不純物添加をイオン打ち込み法
を用いて、リンイオン１００８をゲート絶縁膜１００７
を通して半導体層１００２中へ５×１０12〜１×１０14
ｃｍ-2の濃度で添加し、自己整合的にソース領域１００
４、ドレイン領域１００３を得る。
【００４６】次に図１０（ｂ）に示す様に、タンタルよ
り成る、ゲート電極１００５の表面を陽極酸化法により
酸化し、タンタル酸化物で構成される絶縁物１００６を
形成した後、第２の不純物添加をイオン打込み法あるい
は高エネルギーイオンドーピング法を用いて、絶縁物１
００６をマスクとして、第１の不純物添加と同様にソー
ス領域１００４、ドレイン領域１００３へ更にリンイオ
ンを添加する。この時の不純物濃度は、１×１０14〜１
×１０16ｃｍ-2の濃度とし、第１の不純物添加よりドー
ズ量を多くし、ソース領域１００４、ドレイン領域１０
０３が十分に低抵抗化できる濃度がよい。
【００４７】この結果参考例３同様オフセット量△Ｌが
生じ、更にこの△Ｌが、第１の不純物添加により低濃度
の不純物が添加された△Ｌ１の長さを持つシリコン層１
０１３と、チャネル領域を成す半導体層１００２と同じ
シリコン層で△Ｌ２の長さをもつシリコン層１０１２に
より構成される。△Ｌ２は、参考例１と同様にタンタル
の陽極酸化電圧を変える事により、図４の斜線部で示す
膜厚に相当する長さが得られ、０〜２００ｎｍの範囲で
任意の値に正確に制御できる。一方△Ｌ１は、絶縁物１
００６の膜厚と、△Ｌ２の差であり、これも△Ｌ２と同
様にタンタルの陽極酸化電圧を変える事により、０〜２
５０ｎｍの範囲で正確に制御できる。例えばタンタルの
陽極酸化電圧を２００Ｖとすれば△Ｌ１は約２００ｎ
ｍ、△Ｌ２は約１６０ｎｍとなる。
【００４８】本参考例に示す構造の薄膜トランジスタ
は、多くの特徴を有している。
【００４９】第１の特徴として、参考例１、参考例３と
同様にゲート電圧Ｖgsを負にバイアスした時のＩOFFを
小さく抑える事ができる。
【００５０】第２の特徴として、△Ｌ１は低濃度の不純
物を添加したシリコン層であり、実効的にオフセット長
は参考例３と同様に△Ｌと見なせ、大きなソース・ドレ
イン電圧Ｖdsに対しても十分に低いＩOFFが確保でき
る。
【００５１】第３の特徴として、△Ｌ１のシリコン層に
低濃度の不純物を添加しているため、薄膜トランジスタ
の寄生抵抗を低く抑える事ができ、チャネル領域のシリ
コン層としてレーザーアニール等の再結晶化技術を用い
て、結晶粒径が大きく、電界効果移動度の大きい多結晶
シリコンとした場合、寄生抵抗によるＩONの減少を低く
抑える事ができる。
【００５２】本実施例の薄膜トランジスタはこれら３つ
の特徴をすべて合わせもっており、例えばＰＤＬＣ等の
高い駆動電圧を必要とする液晶層を負荷とし、大容量液
晶表示装置を実現する場合、十分に低いＩOFFと高いＩ
ONを両立させる事が必須となり、本実施例に示す薄膜ト
ランジスタを適用すれば絶大な効果が得られる。
【００５３】最後に打ち込まれたリンイオンをアルゴン
レーザー、エキシマレーザー等を照射するかあるいはラ
ンプアニール法により活性化し、ソース領域１００４、
ドレイン領域１００３のシリコン層を低抵抗化し、図１
０（ｃ）に示す様にソース領域１００４ドレイン領域１
００３上にコンタクトホールを開口し、ソース領域１０
１１、ドレイン領域１００９を設ける。
【００５４】（実施例１） 本発明による薄膜トランジスタの実施例を図１１に示
す。
【００５５】図１１（ａ）に示す様に参考例３同様基板
１１０１上に半導体層１１０２、ゲート絶縁膜１１０
７、タンタルより成るゲート電極１１０５を順次積層
し、陽極酸化法によりゲート電極１１０５を構成してい
るタンタルの表面を酸化し、絶縁膜体１１０６を得る。
更にリンイオン、ボロンイオン等のドナー、あるいはア
クセプタとなる不純物をイオン打込み法等により絶縁体
１１０６をマスクとして半導体層１１０２中へ添加し、
ソース領域１１０４、ドレイン領域１１０３を形成す
る。
【００５６】次に図１１（ｂ）に示す様にドライエッチ
ング法によりＳｉＯ2で構成したゲート絶縁膜１１０７
を除去し、ソース領域１１０４、ドレイン領域１１０３
を露出させる。ドライエッチングを行った装置は、平行
平板型カソードカップル方式であり、エッチングガスは
ＣＨＦ3ガスを３０ＳＣＣＭ流し、エッチング室内の圧
力を７５ｍＴｏｒｒに調整し、直径が約５０ｃｍの電極
に１３．５６ＭＨＺ、１ＫＷの高周波を印加し、プラズ
マを発生させドライエッチングを行った。この時、タン
タル酸化物より成る絶縁体１１０６のエッチングレート
は、約１６ｎｍ／ｍｉｎ、ＳｉＯ2より成るゲート絶縁
膜１１０７のエッチングレートは約３６ｎｍ／ｍｉｎ、
多結晶シリコンより成るソース領域１１０４、ドレイン
領域１１０３のエッチングレートは約３ｎｍ／ｍｉｎで
あった。図１１（ａ）に示す薄膜トランジスタを構成す
る半導体層１１０２、ゲート絶縁膜１１０７、絶縁体１
１０６の膜厚をそれぞれ２５ｎｍ、１５０ｎｍ、４５０
ｎｍとし、ドライエッチングを５分間行いゲート絶縁膜
を除去すると膜厚はそれぞれ２２．５ｎｍ、０ｎｍ、３
７０ｎｍとなり図１１（ｂ）に示す断面構造が容易に得
られる。
【００５７】次に図１１（ｃ）に示す様にソース領域１
１０４、ドレイン領域１１０３に接する様にそれぞれソ
ース配線１１１１、ドレイン配線１１０９を設ける。
【００５８】この様に構成された薄膜トランジスタは、
半導体層１１０２用のフォトマスク、ゲート電極１１０
５用のフォトマスク、ソース配線１１１１、ドレイン配
線１１０９用のフォトマスクの計３枚で構成する事がで
きプロセスを大幅に短縮できる。更にゲート電極１１０
５とソース配線１１１１の絶縁を確保する層間絶縁膜
は、陽極酸化法により形成された欠陥の少ない緻密な絶
縁物１１０６であり、配線間の短絡欠陥を大幅に減少で
きる。
【００５９】この薄膜トランジスタのソース配線１１１
１、ドレイン配線１１０９をＩＴＯ等の透明導電膜と
し、どちらか一方を画素電極とし、液晶表示装置に適用
すれば、オフセット量△Ｌを設けた事による表示品質の
向上、プロセスの短縮による歩留りの向上、低欠陥化が
同時に実現でき、多大な効果をもたらす。
【００６０】（実施例２） 本発明による別の薄膜トランジスタの実施例を図１２に
示す。
【００６１】図１２（ａ）に示す様に実施例１と同様基
板１２０１上に半導体層１２０２、ゲート絶縁膜１２０
７、ゲート電極１２０５を順次積層し、陽極酸化法によ
りゲート電極１２０５を構成するタンタルの表面を酸化
し、絶縁体１２０６を得る。
【００６２】次に図１２（ｂ）に示す様に、平行平板型
カソードカップル方式のドライエッチング装置を用い
て、ＳｉＯ2で構成されるゲート絶縁膜１２０７を、絶
縁物１２０６をマスクとして除去し、ソース領域１２０
４、ドレイン領域１２０３を露出させる。エッチング条
件は、実施例１で示した条件と同一としたが、ＣＨＦ3
ガスの圧力を１０〜１００ｍＴｏｒｒ、高周波電力を５
００〜１５００Ｗの範囲で調整すれば薄膜トランジスタ
を構成する材質のエッチングレートは ＳｉＯ2＞Ｔａ2Ｏ5＞Ｓｉ の条件が成り立ち、容易に図１２（ｂ）に示す断面構造
が得られる。
【００６３】次にリンあるいはボロン等のドナーあるい
はアクセプタとなる不純物をソース領域１２０４、ドレ
イン領域１２０３に添加する。この時ソース領域１２０
４、ドレイン領域１２０３は露出しているため高エネル
ギー方式のイオン打ち込み法を用いる必要がなく、低エ
ネルギー方式のイオンドーピング法、あるいはリン、あ
るいはボロンの活性雰囲気中での拡散方式により不純物
の添加が可能となる。この結果イオン打込み時に生じる
薄膜トランジスタのダメージを大幅に低減でき、大面積
にわたり均一性に優れた薄膜トランジスタの形成ができ
る。更にこれに加えて、イオン打込み時にソース領域１
２０４、ドレイン領域１２０３を構成する多結晶シリコ
ンの結晶構造にダメージを与えることなく不純物の添加
ができるためレーザーアニール法等の特別な不純物活性
化を行わなくても、十分に低抵抗のソース領域１２０
４、ドレイン領域１２０３を実現できる。
【００６４】最後に図１２（ｃ）に示す様にソース領域
１２０４、ドレイン領域１２０３と接する様にソース配
線１２１１、ドレイン配線１２０９を設ける。
【００６５】本実施例は以上説明した様に実施例１で述
べたソース領域、ドレイン領域への不純物添加工程とゲ
ート絶縁膜除去工程を入れ替えただけで、実施例１の特
徴をすべて生かしたまま、薄膜トランジスタのダメージ
低減、不純物の活性化の簡略化が実現でき、多大な効果
をもたらす。
【００６６】
【発明の効果】本発明は次のような優れた効果を有す
る。
【００６７】第１に、陽極酸化法により、正確に大面積
にわたり、オフセット量△Ｌを制御でき、十分に低いＩ
OFFをもつ薄膜トランジスタが実現できる。
【００６８】第２に、高い駆動電圧を必要とするＥＬ、
ＤＤＬＣ等のアクティブマトリックス型ディスプレイ
に、本薄膜トランジスタを適用すると、表示品質が良好
な平面ディスプレイが実現できる。
【００６９】第３に本発明の薄膜トランジスタをアクテ
ィブマトリックス型液晶ディスプレイに適用すると、短
絡欠陥を大幅に減少でき、コントラスト比、視角特性等
の表示品質が良好な液晶ディスプレイが実現できる。
【００７０】第４に、陽極酸化法等の酸化法でオフセッ
ト量△Ｌを正確に制御できるため、設備面での負荷が小
さく、液晶ディスプレイのコスト低減ができる。
【００７１】第５に、オフセットを設けた事による寄生
抵抗の増大を極力小さくし、ＩONの低下を抑え、しかも
オフセットによりＩOFFを小さくし結果的にＩON／ＩOFF
比の大きな薄膜トランジスタを提供できる。
【００７２】第６に、低エネルギー方式の不純物添加が
可能となり、薄膜トランジスタへのダメージの低減がで
き、大面積にわたり均一性に優れた薄膜トランジスタが
提供できる。
【００７３】以上の様に、本発明の薄膜トランジスタは
多くの優れた効果を有するものであり、その応用範囲は
液晶ディスプレイやメモリ集積回路など多岐にわたる。
【図面の簡単な説明】
【図１】本発明の薄膜トランジスタのチャネル長方向に
おける断面図である。
【図２】従来の薄膜トランジスタの構造を示し、（ａ）
は上視図、（ｂ）はＡ−Ａ′における断面図である。
【図３】従来の薄膜トランジスタの特性を示すグラフで
ある。
【図４】陽極酸化電圧に対して形成されるタンタル酸化
物とタンタルの膜厚変化を示すグラフである。
【図５】本発明の薄膜トランジスタの特性を示すグラフ
である。
【図６】本発明の薄膜トランジスタをアクティブマトリ
ックス型液晶ディスプレイ基板に適用した図であり、
（ａ）は上視図、（ｂ）はＡ−Ａ′における断面図、
（ｃ）はＢ−Ｂ′における断面図である。
【図７】（ａ）はアクティブマトリックス型液晶ディス
プレイの等価回路、（ｂ）は駆動信号波形を示す図。
【図８】（ａ）、（ｂ）、（ｃ）は、本発明の参考例の
薄膜トランジスタの構造を示す断面図である。
【図９】陽極酸化電圧に対して形成されるタンタル酸化
物の膜厚変化を示すグラフ。
【図１０】（ａ）、（ｂ）、（ｃ）は、本発明の参考例
の薄膜トランジスタの構造を示す断面図である。
【図１１】（ａ）、（ｂ）、（ｃ）は、本発明の実施例
の薄膜トランジスタの構造を示す断面図である。
【図１２】（ａ）、（ｂ）、（ｃ）は、本発明の実施例
の薄膜トランジスタの構造を示す断面図である。
【符号の説明】
１０１、２０１、６０１、８０１、１００１、１１０
１、１２０１ 基板 １０２、２０６、６０２、８０２、１００２、１１０
２、１２０２ 半導体層 １０３、６０４、８０４、１００４、１１０４、１２０
４ ソース領域 １０４、６０３、８０３、１００３、１１０３、１２０
３ ドレイン領域 １０５、２０８、６０５、７０６、８０５、１００５、
１１０５、１２０５ゲート電極 １０６、８０６、１００６、１１０６、１２０６ 絶縁
物 １０７、２０７、６０７、８０７、１００７、１１０
７、１２０７ ゲート絶縁膜 １０８、８０９、１００９、１１０９、１２０９ ドレ
イン配線 １０９、８１０、１０１１、１１１１、１２１１ ソー
ス配線 １１０、１１１、６１０、６１１、８１１、８１２ コ
ンタクトホール ８０８、１００８、１０１０、１１０８、１２０８ リ
ンイオン ２０２ ソース領域 ２０３、７０７、ドレイン領域 ２０４、６０９、７０３、データ線 ２０５、６０８ 画素電極 ６１２、６１３ シリコン薄膜 ６１４、第１の絶縁物 ６０６ 第２の絶縁物 ６１５ 交叉部 ７０１ ホールド回路 ７０２ 走査回路 ７０５ 薄膜トランジスタ ７０６ 液晶層 ７０８ ゲート信号 ７０９ データ信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 G02F 1/1368

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板上に半導体層と、前記半導体層上
    に形成されたゲート絶縁膜と、ゲート電極とが順次積層
    されてなる薄膜トランジスタの製造方法において、 前記ゲート電極を形成した後、前記ゲート電極を酸化さ
    せてゲート電極の表面に酸化膜を形成し、前記ゲート電
    極及び前記酸化膜をマスクとして前記半導体層に不純物
    を添加して前記半導体層にソース・ドレイン領域を形成
    し、 しかる後に前記酸化膜をマスクとして前記半導体層上の
    前記ゲート絶縁膜の一部を除去し、前記ゲート絶縁膜が
    除去された半導体層上に接するように配線を形成するこ
    とを特徴とする薄膜トランジスタの製造方法。
  2. 【請求項２】 基板上に半導体層と、前記半導体層上
    に形成されたゲート絶縁膜と、ゲート電極とが順次積層
    されてなる薄膜トランジスタの製造方法において、 前記ゲート電極を形成した後、前記ゲート電極を酸化さ
    せてゲート電極の表面に酸化膜を形成し、前記酸化膜を
    マスクとして前記半導体層上の前記ゲート絶縁膜の一部
    を除去し、 しかる後に前記ゲート電極及び前記酸化膜をマスクとし
    て前記半導体層に不純物を添加して前記半導体層にソー
    ス・ドレイン領域を形成し、 前記ゲート絶縁膜が除去された半導体層上に接するよう
    に配線を形成する工程とを有することを特徴とする薄膜
    トランジスタの製造方法。
JP22630098A 1991-05-08 1998-08-10 薄膜トランジスタの製造方法 Expired - Lifetime JP3277895B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP22630098A JP3277895B2 (ja) 1991-05-08 1998-08-10 薄膜トランジスタの製造方法

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP10266891 1991-05-08
JP3-269675 1991-10-17
JP3-102668 1991-10-17
JP26967591 1991-10-17
JP22630098A JP3277895B2 (ja) 1991-05-08 1998-08-10 薄膜トランジスタの製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP10202339A Division JPH1197711A (ja) 1991-05-08 1998-07-16 薄膜トランジスタとその製造方法

Publications (2)

Publication Number Publication Date
JPH11112004A JPH11112004A (ja) 1999-04-23
JP3277895B2 true JP3277895B2 (ja) 2002-04-22

Family

ID=26443350

Family Applications (4)

Application Number Title Priority Date Filing Date
JP10803192A Expired - Lifetime JP3277548B2 (ja) 1991-05-08 1992-04-27 ディスプレイ基板
JP10202339A Pending JPH1197711A (ja) 1991-05-08 1998-07-16 薄膜トランジスタとその製造方法
JP20234098A Expired - Lifetime JP3277892B2 (ja) 1991-05-08 1998-07-16 ディスプレイ基板の製造方法
JP22630098A Expired - Lifetime JP3277895B2 (ja) 1991-05-08 1998-08-10 薄膜トランジスタの製造方法

Family Applications Before (3)

Application Number Title Priority Date Filing Date
JP10803192A Expired - Lifetime JP3277548B2 (ja) 1991-05-08 1992-04-27 ディスプレイ基板
JP10202339A Pending JPH1197711A (ja) 1991-05-08 1998-07-16 薄膜トランジスタとその製造方法
JP20234098A Expired - Lifetime JP3277892B2 (ja) 1991-05-08 1998-07-16 ディスプレイ基板の製造方法

Country Status (6)

Country Link
US (4) US5583366A (ja)
EP (1) EP0513590B1 (ja)
JP (4) JP3277548B2 (ja)
KR (3) KR100260668B1 (ja)
DE (1) DE69212383T2 (ja)
SG (1) SG72617A1 (ja)

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5289030A (en) 1991-03-06 1994-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide layer
JP2794678B2 (ja) 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
JP3277548B2 (ja) * 1991-05-08 2002-04-22 セイコーエプソン株式会社 ディスプレイ基板
US6979840B1 (en) * 1991-09-25 2005-12-27 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having anodized metal film between the gate wiring and drain wiring
JPH06132303A (ja) * 1991-11-29 1994-05-13 Semiconductor Energy Lab Co Ltd 薄膜トランジスタおよびその作製方法
US5485019A (en) 1992-02-05 1996-01-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
TW223178B (en) * 1992-03-27 1994-05-01 Semiconductor Energy Res Co Ltd Semiconductor device and its production method
US6624450B1 (en) * 1992-03-27 2003-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
JPH06124913A (ja) * 1992-06-26 1994-05-06 Semiconductor Energy Lab Co Ltd レーザー処理方法
EP0588370A3 (en) * 1992-09-18 1994-06-08 Matsushita Electric Ind Co Ltd Manufacturing method of thin film transistor and semiconductor device utilized for liquid crystal display
US5728592A (en) * 1992-10-09 1998-03-17 Fujitsu Ltd. Method for fabricating a thin film transistor matrix device
JP3318384B2 (ja) * 1993-02-05 2002-08-26 株式会社半導体エネルギー研究所 薄膜トランジスタ及びその作製方法
US6683350B1 (en) 1993-02-05 2004-01-27 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
EP0923134B1 (en) * 1993-02-10 2005-01-12 Seiko Epson Corporation Active matrix circuit board and method of manufacturing it
JPH06275640A (ja) * 1993-03-22 1994-09-30 Semiconductor Energy Lab Co Ltd 薄膜トランジスタおよびその作製方法
US5747355A (en) * 1993-03-30 1998-05-05 Semiconductor Energy Laboratory Co., Ltd. Method for producing a transistor using anodic oxidation
US6190933B1 (en) * 1993-06-30 2001-02-20 The United States Of America As Represented By The Secretary Of The Navy Ultra-high resolution liquid crystal display on silicon-on-sapphire
US5589406A (en) * 1993-07-30 1996-12-31 Ag Technology Co., Ltd. Method of making TFT display
TW297142B (ja) 1993-09-20 1997-02-01 Handotai Energy Kenkyusho Kk
JP2000150907A (ja) * 1993-09-20 2000-05-30 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US5576231A (en) * 1993-11-05 1996-11-19 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating an insulated gate field effect transistor with an anodic oxidized gate electrode
US6943764B1 (en) 1994-04-22 2005-09-13 Semiconductor Energy Laboratory Co., Ltd. Driver circuit for an active matrix display device
JP3402400B2 (ja) 1994-04-22 2003-05-06 株式会社半導体エネルギー研究所 半導体集積回路の作製方法
JP3330736B2 (ja) * 1994-07-14 2002-09-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH08148430A (ja) * 1994-11-24 1996-06-07 Sony Corp 多結晶半導体薄膜の作成方法
FR2728390A1 (fr) * 1994-12-19 1996-06-21 Korea Electronics Telecomm Procede de formation d'un transistor a film mince
TW345654B (en) 1995-02-15 1998-11-21 Handotai Energy Kenkyusho Kk Active matrix display device
US7271410B2 (en) * 1995-03-28 2007-09-18 Semiconductor Energy Laboratory Co., Ltd. Active matrix circuit
JPH08264802A (ja) * 1995-03-28 1996-10-11 Semiconductor Energy Lab Co Ltd 半導体作製方法、薄膜トランジスタ作製方法および薄膜トランジスタ
JP3176527B2 (ja) * 1995-03-30 2001-06-18 シャープ株式会社 半導体装置の製造方法
JPH09148266A (ja) * 1995-11-24 1997-06-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
KR100192593B1 (ko) * 1996-02-21 1999-07-01 윤종용 폴리 실리콘 박막 트랜지스터의 제조방법
EP0801427A3 (en) * 1996-04-11 1999-05-06 Matsushita Electric Industrial Co., Ltd. Field effect transistor, semiconductor storage device, method of manufacturing the same and method of driving semiconductor storage device
KR100219117B1 (ko) * 1996-08-24 1999-09-01 구자홍 박막트랜지스터 액정표시장치 및 그 제조방법
JP3634089B2 (ja) * 1996-09-04 2005-03-30 株式会社半導体エネルギー研究所 表示装置
JP3795606B2 (ja) * 1996-12-30 2006-07-12 株式会社半導体エネルギー研究所 回路およびそれを用いた液晶表示装置
JP3883641B2 (ja) * 1997-03-27 2007-02-21 株式会社半導体エネルギー研究所 コンタクト構造およびアクティブマトリクス型表示装置
JP4831850B2 (ja) * 1997-07-08 2011-12-07 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
KR100386003B1 (ko) * 1998-12-15 2003-10-17 엘지.필립스 엘시디 주식회사 반사형 액정 표시장치 및 그 제조방법_
JP3399432B2 (ja) 1999-02-26 2003-04-21 セイコーエプソン株式会社 電気光学装置の製造方法及び電気光学装置
US6370502B1 (en) * 1999-05-27 2002-04-09 America Online, Inc. Method and system for reduction of quantization-induced block-discontinuities and general purpose audio codec
US6358857B1 (en) 1999-07-23 2002-03-19 Micron Technology, Inc. Methods of etching insulative materials, of forming electrical devices, and of forming capacitors
CN100352022C (zh) 1999-12-10 2007-11-28 株式会社半导体能源研究所 半导体器件及其制造方法
US7078321B2 (en) 2000-06-19 2006-07-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US7009240B1 (en) * 2000-06-21 2006-03-07 Micron Technology, Inc. Structures and methods for enhancing capacitors in integrated circuits
US6566888B1 (en) * 2001-04-11 2003-05-20 Advanced Micro Devices, Inc. Repair of resistive electrical connections in an integrated circuit
JP2003021826A (ja) * 2001-07-10 2003-01-24 Nippon Sheet Glass Co Ltd Ｉｔｏ被膜付き基板及びその製造方法
KR100853220B1 (ko) * 2002-04-04 2008-08-20 삼성전자주식회사 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법
EP1509948B1 (en) * 2002-05-22 2013-11-06 TPO Hong Kong Holding Limited Manufacture of active matrix display devices
KR100493382B1 (ko) * 2002-08-28 2005-06-07 엘지.필립스 엘시디 주식회사 액정표시장치의 제조방법
JP2005051140A (ja) 2003-07-31 2005-02-24 Toshiba Corp 半導体装置およびその製造方法
WO2006085785A1 (en) 2005-02-08 2006-08-17 Timantti Ab Non-alcoholic beverage enriched with 1h216o
WO2007043493A1 (en) 2005-10-14 2007-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7692223B2 (en) 2006-04-28 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and method for manufacturing the same
US20070279231A1 (en) * 2006-06-05 2007-12-06 Hong Kong University Of Science And Technology Asymmetric rfid tag antenna
KR101293566B1 (ko) * 2007-01-11 2013-08-06 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
JP5415001B2 (ja) * 2007-02-22 2014-02-12 株式会社半導体エネルギー研究所 半導体装置
US7569886B2 (en) * 2007-03-08 2009-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacture method thereof
KR101453829B1 (ko) * 2007-03-23 2014-10-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조 방법
JP5512931B2 (ja) * 2007-03-26 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5512930B2 (ja) * 2007-03-26 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2008311545A (ja) * 2007-06-18 2008-12-25 Hitachi Displays Ltd 表示装置
US7749850B2 (en) * 2007-11-07 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5503895B2 (ja) * 2008-04-25 2014-05-28 株式会社半導体エネルギー研究所 半導体装置
KR101472771B1 (ko) * 2008-12-01 2014-12-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TWI419336B (zh) * 2011-08-26 2013-12-11 Au Optronics Corp 半導體元件及其製作方法
WO2013039126A1 (en) 2011-09-16 2013-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8952379B2 (en) 2011-09-16 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9653614B2 (en) 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101454190B1 (ko) * 2012-12-07 2014-11-03 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
WO2014121469A1 (zh) * 2013-02-06 2014-08-14 深圳市柔宇科技有限公司 一种薄膜晶体管及其像素单元的制造方法
KR102461212B1 (ko) * 2016-02-17 2022-11-01 티씨엘 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 표시 장치 및 이의 제조 방법
CN106024638A (zh) * 2016-07-20 2016-10-12 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法
US10276677B2 (en) * 2016-11-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
CN109937484B (zh) * 2017-08-31 2022-06-10 京东方科技集团股份有限公司 薄膜晶体管、阵列基板、显示装置及制造薄膜晶体管的方法
US10431689B2 (en) * 2017-11-07 2019-10-01 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Thin film transistor and display device
WO2019171505A1 (ja) * 2018-03-07 2019-09-12 シャープ株式会社 薄膜トランジスタおよびその製造方法並びに表示装置

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5524420A (en) * 1978-08-10 1980-02-21 Chiyou Lsi Gijutsu Kenkyu Kumiai Insulated gate type filed effect transistor
JPS5787175A (en) * 1980-11-19 1982-05-31 Sumitomo Electric Ind Ltd Semiconductor device and manufacture thereof
JPS5874079A (ja) * 1981-10-28 1983-05-04 Japan Electronic Ind Dev Assoc<Jeida> 薄膜トランジスタ
JPS58100461A (ja) * 1981-12-10 1983-06-15 Japan Electronic Ind Dev Assoc<Jeida> 薄膜トランジスタの製造方法
JPS58115864A (ja) * 1981-12-28 1983-07-09 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
US5365079A (en) * 1982-04-30 1994-11-15 Seiko Epson Corporation Thin film transistor and display device including same
US4727044A (en) * 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
JPS61147574A (ja) * 1984-12-21 1986-07-05 Asahi Glass Co Ltd 薄膜トランジスタ
JPS61156885A (ja) * 1984-12-28 1986-07-16 Fujitsu Ltd 半導体装置の製造方法
JPS61185724A (ja) * 1985-02-13 1986-08-19 Sharp Corp 薄膜トランジスタの製造方法
JPS61252667A (ja) * 1985-05-01 1986-11-10 Seiko Epson Corp 薄膜トランジスタ及びその製造方法
JPS61105873A (ja) * 1985-10-04 1986-05-23 Hitachi Ltd 半導体装置の製造方法
JPS62147574A (ja) * 1985-12-23 1987-07-01 Hitachi Ltd 入力デ−タ変更処理方式
JPH0828510B2 (ja) * 1987-01-20 1996-03-21 富士通株式会社 薄膜トランジスタの形成方法
JPH07114184B2 (ja) * 1987-07-27 1995-12-06 日本電信電話株式会社 薄膜形シリコン半導体装置およびその製造方法
JPS6483853A (en) * 1987-09-25 1989-03-29 Hanshin Electrics Ignition device for internal combustion engine
JPH01183853A (ja) * 1988-01-19 1989-07-21 Toshiba Corp 薄膜電界効果トランジスタとその製造方法
JPH01185522A (ja) * 1988-01-19 1989-07-25 Toshiba Corp 表示装置駆動用基板
GB2215126B (en) * 1988-02-19 1990-11-14 Gen Electric Co Plc Process for manufacturing a thin film transistor
JPH0285826A (ja) * 1988-09-22 1990-03-27 Hitachi Ltd 表示パネル
JPH0290683A (ja) * 1988-09-28 1990-03-30 Seiko Epson Corp 薄膜トランジスタ及びその製造方法
JP2880175B2 (ja) * 1988-11-30 1999-04-05 株式会社日立製作所 レーザアニール方法及び薄膜半導体装置
JP2827277B2 (ja) * 1989-05-22 1998-11-25 セイコーエプソン株式会社 薄膜トランジスタの製造方法
JPH02307273A (ja) * 1989-05-23 1990-12-20 Seiko Epson Corp 薄膜トランジスタ
JPH03108319A (ja) * 1989-09-21 1991-05-08 Seiko Epson Corp 半導体装置の製造方法
JP2999271B2 (ja) * 1990-12-10 2000-01-17 株式会社半導体エネルギー研究所 表示装置
US5289030A (en) * 1991-03-06 1994-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide layer
US5521107A (en) * 1991-02-16 1996-05-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming a field-effect transistor including anodic oxidation of the gate
JP3277548B2 (ja) * 1991-05-08 2002-04-22 セイコーエプソン株式会社 ディスプレイ基板
JP3430422B2 (ja) * 1992-12-14 2003-07-28 財団法人石油産業活性化センター 窒素酸化物接触還元用触媒
US5796116A (en) * 1994-07-27 1998-08-18 Sharp Kabushiki Kaisha Thin-film semiconductor device including a semiconductor film with high field-effect mobility
KR0169356B1 (ko) * 1995-01-06 1999-03-20 김광호 박막트랜지스터 액정 디스플레이 소자 및 그 제조방법
JPH09107102A (ja) * 1995-10-09 1997-04-22 Sharp Corp 薄膜トランジスタ及びその製造方法

Also Published As

Publication number Publication date
JP3277892B2 (ja) 2002-04-22
US6136625A (en) 2000-10-24
JPH11112004A (ja) 1999-04-23
DE69212383D1 (de) 1996-08-29
KR920022580A (ko) 1992-12-19
US5561075A (en) 1996-10-01
JP3277548B2 (ja) 2002-04-22
JPH1174541A (ja) 1999-03-16
US5583366A (en) 1996-12-10
EP0513590A2 (en) 1992-11-19
KR100260667B1 (en) 2000-07-01
EP0513590A3 (en) 1993-07-21
US5814539A (en) 1998-09-29
JPH1197711A (ja) 1999-04-09
EP0513590B1 (en) 1996-07-24
JPH05166837A (ja) 1993-07-02
KR100260668B1 (ko) 2000-07-01
SG72617A1 (en) 2000-05-23
KR100260666B1 (en) 2000-07-01
DE69212383T2 (de) 1997-01-16

Similar Documents

Publication Publication Date Title
JP3277895B2 (ja) 薄膜トランジスタの製造方法
US5920772A (en) Method of fabricating a hybrid polysilicon/amorphous silicon TFT
US20070102702A1 (en) Semiconductor device including active matrix circuit
US5985701A (en) Process for fabricating liquid crystal electro-optical device comprising complementary thin film field effect transistors
JP3452981B2 (ja) 半導体集積回路およびその作製方法
JP2805590B2 (ja) 半導体装置の作製方法
JP2001125510A (ja) アクティブマトリクス型ｅｌ表示装置
JP2840812B2 (ja) 半導体装置およびその作製方法
JP3105408B2 (ja) 液晶表示素子
JP2996025B2 (ja) 絶縁膜の製造方法及びこれを用いた薄膜トランジスター素子
JPH10200121A (ja) 薄膜トランジスタ基板の製造方法
JP4197270B2 (ja) 半導体集積回路の作製方法
JP3358284B2 (ja) 薄膜トランジスタの製造方法
JP4036917B2 (ja) 薄膜トランジスタの製造方法
JP2000150907A (ja) 半導体装置の作製方法
JP3946690B2 (ja) インバータ回路の作製方法
JP2587570B2 (ja) 多結晶シリコン薄膜トランジスタおよびその製造方法
JP2009027200A (ja) 絶縁ゲイト型半導体装置及びその作製方法
JP3167445B2 (ja) 薄膜トランジスタの製造方法
JP2001036097A (ja) 半導体装置
JP3963663B2 (ja) 半導体装置
JP4249512B2 (ja) 絶縁ゲイト型半導体装置
JPH0621465A (ja) 半導体装置とその作製方法
KR100549968B1 (ko) 액정장치제조방법및반도체장치제조방법
KR0185822B1 (ko) 반도체장치

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20020115

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080215

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090215

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090215

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100215

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110215

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110215

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120215

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130215

Year of fee payment: 11

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130215

Year of fee payment: 11