JPS61105873A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61105873A JPS61105873A JP60220059A JP22005985A JPS61105873A JP S61105873 A JPS61105873 A JP S61105873A JP 60220059 A JP60220059 A JP 60220059A JP 22005985 A JP22005985 A JP 22005985A JP S61105873 A JPS61105873 A JP S61105873A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- impurity
- concentration
- semiconductor device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高耐圧化構造、低抵抗の配線、加工性が容易
で素子特性が安定な半導体装置ならびにその製造方法に
関する。
で素子特性が安定な半導体装置ならびにその製造方法に
関する。
従来は、ＭＯＳトランジスタのパンチスルー耐圧を向−
ヒする手段として、例えば特開昭４９−１０５４９０号
公報に示されるような、ドレインを一重に設ける構造が
あった。これらの技術は、いわゆる単体の高耐圧ＭＯＳ
トランジスタに関するものであり、あまり微細化を要求
されていない技術である。
ヒする手段として、例えば特開昭４９−１０５４９０号
公報に示されるような、ドレインを一重に設ける構造が
あった。これらの技術は、いわゆる単体の高耐圧ＭＯＳ
トランジスタに関するものであり、あまり微細化を要求
されていない技術である。
いわゆる集積回路として半導体装置の微細化にともない
、拡散層深さを浅く形成することが要求されており、そ
のために拡散係数の小さい不純物が用いられる傾向にあ
る。その際、形成される接合の不純物濃度が急激に変わ
るため接合耐圧が低下する。この現象は結局素子の動作
電源範囲の低下につながるばかりか、素子の安定動作の
寿命をも低下させてしまう。
、拡散層深さを浅く形成することが要求されており、そ
のために拡散係数の小さい不純物が用いられる傾向にあ
る。その際、形成される接合の不純物濃度が急激に変わ
るため接合耐圧が低下する。この現象は結局素子の動作
電源範囲の低下につながるばかりか、素子の安定動作の
寿命をも低下させてしまう。
すなわち、半導体装置の微細化にともないドレン耐圧は
いわゆるバイポーラ動作の影響を受はドレン・基板間の
接合耐圧よりも低下し成るゲート・バイアス時にドレン
耐圧の最小を示す。この現象はｎチャネルの場合につぎ
のように説明される。
いわゆるバイポーラ動作の影響を受はドレン・基板間の
接合耐圧よりも低下し成るゲート・バイアス時にドレン
耐圧の最小を示す。この現象はｎチャネルの場合につぎ
のように説明される。
すなわちチャネルを流れるキャリア電子がドレン近傍の
高電界領域を移動するときに弱いアバランシェ破壊を引
き起こし、そのときに発生する正孔が直列基板抵抗Ｒ，
ｓ ｕ ｂをもった基板に注入されてラテラルｎｐｎ動
作を誘起する。
高電界領域を移動するときに弱いアバランシェ破壊を引
き起こし、そのときに発生する正孔が直列基板抵抗Ｒ，
ｓ ｕ ｂをもった基板に注入されてラテラルｎｐｎ動
作を誘起する。
本発明は、前記問題点を解決するためになされたもので
、高耐圧化構造の半導体装置およびその製造方法を提供
することを目的とする。
、高耐圧化構造の半導体装置およびその製造方法を提供
することを目的とする。
〔問題点を解決するための手段１
本発明では、高耐圧構造を実現するためには、このラテ
ラルｎｐｎ動作を阻止する対策を必要とする。すなわち
、 されないようにする構造 との少なくとも一方又は、双方の構造を兼ね備えた半導
体装置が望まれる。前者の正孔の発生を抑制する構造に
は、ドレン領域の電界を緩和するため拡散層不純物の緩
やかな分布が望ましく、浅い高濃度不純物層に加えてそ
の接合境界面に拡散係数の大きい不純物を低濃度に拡散
させる方法が有効である。また後者の正孔の蓄積を阻止
する構造には、直列基板抵抗を小さくすることが望まし
く、ド１ノン領域を設けた半導体基板を薄く設は該半導
体基板よりも抵抗小なる半導体もしくは導体をオー１、
接触により接続した基板を使用する方法が有効である。
ラルｎｐｎ動作を阻止する対策を必要とする。すなわち
、 されないようにする構造 との少なくとも一方又は、双方の構造を兼ね備えた半導
体装置が望まれる。前者の正孔の発生を抑制する構造に
は、ドレン領域の電界を緩和するため拡散層不純物の緩
やかな分布が望ましく、浅い高濃度不純物層に加えてそ
の接合境界面に拡散係数の大きい不純物を低濃度に拡散
させる方法が有効である。また後者の正孔の蓄積を阻止
する構造には、直列基板抵抗を小さくすることが望まし
く、ド１ノン領域を設けた半導体基板を薄く設は該半導
体基板よりも抵抗小なる半導体もしくは導体をオー１、
接触により接続した基板を使用する方法が有効である。
とくに微細化された半導体装置を実現するため高濃度と
低濃度との２回にわたって不純物を拡散する際、ゲート
電極を２回自己整合的に使用し、その際ゲート電極長も
異なっているような製造方法が有効である。
低濃度との２回にわたって不純物を拡散する際、ゲート
電極を２回自己整合的に使用し、その際ゲート電極長も
異なっているような製造方法が有効である。
本発明では、ドレン領域を構成する不純物領域を高濃度
領域と低濃度領域で構成し、かつこれらの不純物領域は
ゲート電極と自己整合で形成されかつ高濃度領域が低濃
度領域に比較し、ゲート電極から離れた自己整合のマス
クによって形成されるものである。このように構成する
ことにより低濃度領域と高濃度領域の間隔（低濃度領域
の部分）が広がり、該部分の抵抗分による電圧降下によ
る電界緩和がより一層効果的になるものである。これに
よりドレイン近傍での正孔の発生（いわゆるホットキャ
リア）を抑制できるのである。
領域と低濃度領域で構成し、かつこれらの不純物領域は
ゲート電極と自己整合で形成されかつ高濃度領域が低濃
度領域に比較し、ゲート電極から離れた自己整合のマス
クによって形成されるものである。このように構成する
ことにより低濃度領域と高濃度領域の間隔（低濃度領域
の部分）が広がり、該部分の抵抗分による電圧降下によ
る電界緩和がより一層効果的になるものである。これに
よりドレイン近傍での正孔の発生（いわゆるホットキャ
リア）を抑制できるのである。
以下、本発明を実施例を参照して詳細に説明する。（な
お、以下の説明はｎチャネルで説明するが、Ｐチャネル
でもよいことは言うまでもない。）第１図乃至第５図は
、本発明の実施例で半導体装置の断面図とその製造工程
である。第１図において１はＰ型のエピタキシャル層で
、不純物濃度ＮＡが３ＸＩＯ１５ｃｍ”で、厚さが１０
μｍである。
お、以下の説明はｎチャネルで説明するが、Ｐチャネル
でもよいことは言うまでもない。）第１図乃至第５図は
、本発明の実施例で半導体装置の断面図とその製造工程
である。第１図において１はＰ型のエピタキシャル層で
、不純物濃度ＮＡが３ＸＩＯ１５ｃｍ”で、厚さが１０
μｍである。
２は、Ｐ型の高不純物濃度基板で、ＮＡが３×１、 Ｏ
ｉｌｌ ｃｍ−ａである。以下半導体装置の断面の説明
を製造方法を加えて述べる。第２図では、基板１−４＝ 一！―に１０００℃、６０分の熱酸化で酸化膜を形成し
、その上に厚さ４０００人の高濃度にリンが含まれた多
結晶シリコンを堆積した後ホトレジスト加工技術によっ
てゲート絶縁膜３およびゲート電極４とが形成される。
ｉｌｌ ｃｍ−ａである。以下半導体装置の断面の説明
を製造方法を加えて述べる。第２図では、基板１−４＝ 一！―に１０００℃、６０分の熱酸化で酸化膜を形成し
、その上に厚さ４０００人の高濃度にリンが含まれた多
結晶シリコンを堆積した後ホトレジスト加工技術によっ
てゲート絶縁膜３およびゲート電極４とが形成される。
その後第３図に示すごとく９５０℃、２２分の熱酸化を
行ない、そのとき形成された酸化膜８−１および８−２
を介して基板１にリンを加速電圧７５ ｋｅＶで２×１
０１３ＣＩ１１−２だけイオン打込みしリン打込み層５
−１および５−２を形成する。第４図に示すごとく７５
０℃の湿式熱酸化を９０分行ない、つづいて１０００℃
の乾式熱酸化を４５分行ない基板−ヒに厚さ２１０人の
酸化膜６−１および６−３を形成する。このとき多結晶
シリコン中に高濃度に不純物リンが含まれているため、
ゲート電極４の周辺には、厚さ３０００人の酸化膜６−
２が形成されている。しかる後、第５図に示すごとくヒ
素を加速電圧７０ｋｅＶで６Ｘ］０１５ｃｍ−２イオン
打込みする。その後１０００°Ｃ１４０分の熱処理工程
を経たとき最終的な拡散層として、リンの不純物層５−
１および５−２がさらにヒ素の不純物層７−１および７
−２が形成される。このときの拡散層不純物の濃度分布
を第６図に示す。第６図中の曲線（Ａ）は打ち込まれた
リンとヒ素とが合成された層の濃度分布を示し、およそ
拡散深さが０．２μｍまでは１．５〜２ Ｘ ］ ０２
０印−３の高濃度層をなし、拡散深さが０．２〜０．５
μｍの間で不純物濃度の変化が緩やかな勾配をもち、拡
散深さが０．／１７ｚｍのあたりでわずかにこぶ状の濃
度変化がみられる。
行ない、そのとき形成された酸化膜８−１および８−２
を介して基板１にリンを加速電圧７５ ｋｅＶで２×１
０１３ＣＩ１１−２だけイオン打込みしリン打込み層５
−１および５−２を形成する。第４図に示すごとく７５
０℃の湿式熱酸化を９０分行ない、つづいて１０００℃
の乾式熱酸化を４５分行ない基板−ヒに厚さ２１０人の
酸化膜６−１および６−３を形成する。このとき多結晶
シリコン中に高濃度に不純物リンが含まれているため、
ゲート電極４の周辺には、厚さ３０００人の酸化膜６−
２が形成されている。しかる後、第５図に示すごとくヒ
素を加速電圧７０ｋｅＶで６Ｘ］０１５ｃｍ−２イオン
打込みする。その後１０００°Ｃ１４０分の熱処理工程
を経たとき最終的な拡散層として、リンの不純物層５−
１および５−２がさらにヒ素の不純物層７−１および７
−２が形成される。このときの拡散層不純物の濃度分布
を第６図に示す。第６図中の曲線（Ａ）は打ち込まれた
リンとヒ素とが合成された層の濃度分布を示し、およそ
拡散深さが０．２μｍまでは１．５〜２ Ｘ ］ ０２
０印−３の高濃度層をなし、拡散深さが０．２〜０．５
μｍの間で不純物濃度の変化が緩やかな勾配をもち、拡
散深さが０．／１７ｚｍのあたりでわずかにこぶ状の濃
度変化がみられる。
また第６図中の曲線（Ｒ）はリンの打込みがかがった場
合すなわちヒ素のみを打込んだときの濃度分布を示し拡
散深さが０ 、２７ｚ ｍから０ 、３５７ｚ ｍの間
で急峻な濃度勾配がみられる。この曲線（Ｒ）の濃度分
布は第５図中の拡散層７−１および７−２に相当する。
合すなわちヒ素のみを打込んだときの濃度分布を示し拡
散深さが０ 、２７ｚ ｍから０ 、３５７ｚ ｍの間
で急峻な濃度勾配がみられる。この曲線（Ｒ）の濃度分
布は第５図中の拡散層７−１および７−２に相当する。
さらに第６図中の曲線（Ｃ）はリンのみを打込んだとき
の濃度分布を示し拡散深さが０．４μｍあたりまでは８
〜３Ｘ］０１７ｃｍ”の低濃度分布を示し０．４μｍか
ら０．５μｍの間で急峻に落ち込んでいる。この曲線（
Ｃ）の濃度分布が比較的浅く形成されているのは、不純
物リンのシリコン中での拡散係数が、その濃度依存性に
よって低濃度のため小さくなっているからである。
の濃度分布を示し拡散深さが０．４μｍあたりまでは８
〜３Ｘ］０１７ｃｍ”の低濃度分布を示し０．４μｍか
ら０．５μｍの間で急峻に落ち込んでいる。この曲線（
Ｃ）の濃度分布が比較的浅く形成されているのは、不純
物リンのシリコン中での拡散係数が、その濃度依存性に
よって低濃度のため小さくなっているからである。
以−１−の説明からあきらかなごとく、第６図中で曲線
（Δ）は曲線（Ｂ）および（Ｃ）の合成された濃度分布
を提している。
（Δ）は曲線（Ｂ）および（Ｃ）の合成された濃度分布
を提している。
以上説明してきた半導体装置の製造方法を用いて作製し
た短チャネルＭＯ８型電界効果トランジスタにおいて、
ドレン耐圧はほぼ接合耐圧に近づき従来１５Ｖの耐圧特
性しか得られなかったトランジスタにおいて２０Ｖ以」
―の高耐圧化が実現した。またラテラルｎｐｎ動作も現
われず、ドレン耐圧最小の特性はなられなくなった。こ
のときの高耐圧化は素子の長時間寿命特性に対して極め
て大きな効果をり、える。また同時に素子変動もなくな
り素子特性も安定化した。
た短チャネルＭＯ８型電界効果トランジスタにおいて、
ドレン耐圧はほぼ接合耐圧に近づき従来１５Ｖの耐圧特
性しか得られなかったトランジスタにおいて２０Ｖ以」
―の高耐圧化が実現した。またラテラルｎｐｎ動作も現
われず、ドレン耐圧最小の特性はなられなくなった。こ
のときの高耐圧化は素子の長時間寿命特性に対して極め
て大きな効果をり、える。また同時に素子変動もなくな
り素子特性も安定化した。
第１図〜第５図は本発明の製造工程を示す図、第６図は
、拡散層の不純物濃度分布を示す図である。 １・・・エピタキシャル層、２・・・半導体基板。 ３・・・ゲート絶縁膜、４・・ゲート電極。 Ｙｌ 阿 第５肩 ｌ ２ 第６ 阿
、拡散層の不純物濃度分布を示す図である。 １・・・エピタキシャル層、２・・・半導体基板。 ３・・・ゲート絶縁膜、４・・ゲート電極。 Ｙｌ 阿 第５肩 ｌ ２ 第６ 阿
Claims (1)
- １、半導体基板上にエピタキシャル成長層を設ける工程
、該エピタキシャル成長層上に絶縁膜を形成する工程、
該絶縁膜上にゲート電極を堆積する工程、該ゲート電極
を所望形状に形成する工程、該ゲート電極をマスクとし
て、第１導電型の第１の不純物を導入する工程、上記ゲ
ート電極の少なくとも周囲に絶縁膜を設ける工程、上記
ゲート電極とその少なくとも周囲に設けられた絶縁膜を
マスクとして、第１導電型の第２の不純物を導入する工
程、熱処理により、上記導入された不純物を活性化する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60220059A JPS61105873A (ja) | 1985-10-04 | 1985-10-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60220059A JPS61105873A (ja) | 1985-10-04 | 1985-10-04 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2267777A Division JPS53108380A (en) | 1977-03-04 | 1977-03-04 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61105873A true JPS61105873A (ja) | 1986-05-23 |
| JPH0379872B2 JPH0379872B2 (ja) | 1991-12-20 |
Family
ID=16745292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60220059A Granted JPS61105873A (ja) | 1985-10-04 | 1985-10-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61105873A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0513590A2 (en) * | 1991-05-08 | 1992-11-19 | Seiko Epson Corporation | Thin-film transistor and method for manufacturing it |
-
1985
- 1985-10-04 JP JP60220059A patent/JPS61105873A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0513590A2 (en) * | 1991-05-08 | 1992-11-19 | Seiko Epson Corporation | Thin-film transistor and method for manufacturing it |
| US5561075A (en) * | 1991-05-08 | 1996-10-01 | Seiko Epson Corporation | Method of manufacturing an active matrix panel |
| US5583366A (en) * | 1991-05-08 | 1996-12-10 | Seiko Epson Corporation | Active matrix panel |
| US5814539A (en) * | 1991-05-08 | 1998-09-29 | Seiko Epson Corporation | Method of manufacturing an active matrix panel |
| US6136625A (en) * | 1991-05-08 | 2000-10-24 | Seiko Epson Corporation | Method of manufacturing an active matrix panel |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0379872B2 (ja) | 1991-12-20 |
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