JPS6360549B2 - - Google Patents
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- JPS6360549B2 JPS6360549B2 JP55020496A JP2049680A JPS6360549B2 JP S6360549 B2 JPS6360549 B2 JP S6360549B2 JP 55020496 A JP55020496 A JP 55020496A JP 2049680 A JP2049680 A JP 2049680A JP S6360549 B2 JPS6360549 B2 JP S6360549B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製法に関し、更に詳し
くは相補型絶縁ゲート電界効果トランジスタを構
成する半導体集積回路装置（以下、CMOSICを
称す。）におけるウエル領域ないしチヤンネルス
トツパ領域の製造技術に関する。
くは相補型絶縁ゲート電界効果トランジスタを構
成する半導体集積回路装置（以下、CMOSICを
称す。）におけるウエル領域ないしチヤンネルス
トツパ領域の製造技術に関する。
従来のCMOSICプロセスとしては、Ｎ型シリ
コン基板の表面にＰ型ウエル領域を形成した後、
このＰ型ウエル領域に位置合せしてＮ型及びＰ型
のチヤンネルストツパ領域を形成し、さらに選択
酸化処理によりフイールドSiO2膜を形成するも
のがある。このようなプロセスは例えば本願出願
人と同一出願人によつて出願された特開昭53−
62487号公報によつて知られている。ところが、
かかる公報に記載された発明によればＰ型ウエル
領域に対してチヤンネルストツパーを位置合せし
て形成するために特別のマスク合せ工程が必要と
される問題点がある。
コン基板の表面にＰ型ウエル領域を形成した後、
このＰ型ウエル領域に位置合せしてＮ型及びＰ型
のチヤンネルストツパ領域を形成し、さらに選択
酸化処理によりフイールドSiO2膜を形成するも
のがある。このようなプロセスは例えば本願出願
人と同一出願人によつて出願された特開昭53−
62487号公報によつて知られている。ところが、
かかる公報に記載された発明によればＰ型ウエル
領域に対してチヤンネルストツパーを位置合せし
て形成するために特別のマスク合せ工程が必要と
される問題点がある。
本発明の目的は、上記問題点を解決した新規な
半導体装置の製法を提供することにある。
半導体装置の製法を提供することにある。
本発明による製法は、半導体基板の表面に導電
型の異なる領域を自己整合的に形成することを特
徴とするもので、以下、添付図面に示す実施例に
ついて詳述する。
型の異なる領域を自己整合的に形成することを特
徴とするもので、以下、添付図面に示す実施例に
ついて詳述する。
第１ａ図乃至第１０図は、本発明の一実施例に
よるCMOSICの製造工程を示すもので、各々の
図に対応する(a)〜（ｏ）の各工程は次の通りであ
る。
よるCMOSICの製造工程を示すもので、各々の
図に対応する(a)〜（ｏ）の各工程は次の通りであ
る。
(a) 例えば（100）の結晶方位を呈する比抵抗10
ΩcmのN--型シリコンからなる半導体基板１０
を用意した後、この基板１０の表面に熱酸化法
により約300Åの厚さのSiO2膜１１を形成す
る。そして、SiO2膜１１上にはCVD法などに
よりSi3N4膜１２を被着した後、このSi3N4膜
１２を所定のＮ型ウエル形成パターンに対応し
て選択的にエツチ除去する。エツチング液は熱
リン酸が用いられる。他の方法としてはプラズ
マエツチを用いてもよい。このとき、SiO2膜
１１はエツチングストツパーとして役立つ。次
に、残存するSi3N4膜１２をマスクとして、例
えば矢印で示す如くヒ素イオンを基板表面内に
選択的にイオン打込みし、イオン打込み領域１
３Ａを形成する。すなわち、イオン打込みは基
板１０の主面全体に施される。しかしながら、
Si3N4膜１２が形成された基板１０表面内には
ヒ素イオンが達しない。このため基板１０内に
はSi3N4膜１２によつて規定されたイオン打込
み領域１３Ａが形成される。打込みエネルギー
は125KeV、イオンのドーズ量は1.3×
1012atoms／cm2が好ましい。
ΩcmのN--型シリコンからなる半導体基板１０
を用意した後、この基板１０の表面に熱酸化法
により約300Åの厚さのSiO2膜１１を形成す
る。そして、SiO2膜１１上にはCVD法などに
よりSi3N4膜１２を被着した後、このSi3N4膜
１２を所定のＮ型ウエル形成パターンに対応し
て選択的にエツチ除去する。エツチング液は熱
リン酸が用いられる。他の方法としてはプラズ
マエツチを用いてもよい。このとき、SiO2膜
１１はエツチングストツパーとして役立つ。次
に、残存するSi3N4膜１２をマスクとして、例
えば矢印で示す如くヒ素イオンを基板表面内に
選択的にイオン打込みし、イオン打込み領域１
３Ａを形成する。すなわち、イオン打込みは基
板１０の主面全体に施される。しかしながら、
Si3N4膜１２が形成された基板１０表面内には
ヒ素イオンが達しない。このため基板１０内に
はSi3N4膜１２によつて規定されたイオン打込
み領域１３Ａが形成される。打込みエネルギー
は125KeV、イオンのドーズ量は1.3×
1012atoms／cm2が好ましい。
(b) 次に、基板１０表面を熱酸化し、Si3N4膜１
２によつて規定された約1100Åの厚さのSiO2
膜１４を形成すると共に、このときの熱処理に
よりイオン打込み領域１３Ａ中のヒ素イオンを
活性化且つ再分布させてN-型ウエル領域１３
をSiO2膜１４の下の基板１０表面内に形成す
る。この結果、N-型ウエル領域１３はSiO2膜
１４に自己整合した関係において形成される。
このN-型ウエル領域の一部はチヤンネルスト
ツパーとしての役目をはたすために形成され
る。
２によつて規定された約1100Åの厚さのSiO2
膜１４を形成すると共に、このときの熱処理に
よりイオン打込み領域１３Ａ中のヒ素イオンを
活性化且つ再分布させてN-型ウエル領域１３
をSiO2膜１４の下の基板１０表面内に形成す
る。この結果、N-型ウエル領域１３はSiO2膜
１４に自己整合した関係において形成される。
このN-型ウエル領域の一部はチヤンネルスト
ツパーとしての役目をはたすために形成され
る。
(c) Si3N4膜１２を除去した後、膜厚差を利用し
た不純物導入が行なわれる。すなわち、厚い
SiO2膜１４を通さないが薄いSiO2膜１１を通
すようなエネルギー例えば55KeVのエネルギ
ーで例えばBF2イオンを選択的に基板１０表面
内に打込み、イオン打込み領域１５Ａを形成す
る。すなわちSiO2膜１４によつて規定された
イオン打込み領域が選択的に形成される。この
ときのイオンのドーズ量は3.8×1012atoms／cm2
が好ましい。
た不純物導入が行なわれる。すなわち、厚い
SiO2膜１４を通さないが薄いSiO2膜１１を通
すようなエネルギー例えば55KeVのエネルギ
ーで例えばBF2イオンを選択的に基板１０表面
内に打込み、イオン打込み領域１５Ａを形成す
る。すなわちSiO2膜１４によつて規定された
イオン打込み領域が選択的に形成される。この
ときのイオンのドーズ量は3.8×1012atoms／cm2
が好ましい。
(d) 次に、N2等の不活性ガス雰囲気中で例えば
1200℃で６時間の熱処理を行なうことによりイ
オン打込み領域１５Ａ中のイオンを活性化且つ
再分布させてP-型ウエル領域１５を形成する。
このとき、P-型ウエル領域１５はN-型ウエル
領域１３に自己整合した形で形成される。この
後、約1400Åの厚さの新らたなSi3N4をデポジ
ツトし、その不要部を選択的にエツチ除去する
ことによりアクテイブ領域配置パターンに対応
したSi3N4膜１６ａ，１６ｂ，１６ｃを残存さ
せる。
1200℃で６時間の熱処理を行なうことによりイ
オン打込み領域１５Ａ中のイオンを活性化且つ
再分布させてP-型ウエル領域１５を形成する。
このとき、P-型ウエル領域１５はN-型ウエル
領域１３に自己整合した形で形成される。この
後、約1400Åの厚さの新らたなSi3N4をデポジ
ツトし、その不要部を選択的にエツチ除去する
ことによりアクテイブ領域配置パターンに対応
したSi3N4膜１６ａ，１６ｂ，１６ｃを残存さ
せる。
(e) Si3N4膜１６ｂとSiO2膜１４およびSi3N4膜
１６ｃとをマスクとしてP-型ウエル領域１５
表面内に選択的にBF2イオンを打込み、チヤン
ネルストツパ用イオン打込み領域１７Ａを形成
する。この時のイオン打込みエネルギーは
50KeV、イオンのドープ量は４×1013atoms／
cm2が好ましい。
１６ｃとをマスクとしてP-型ウエル領域１５
表面内に選択的にBF2イオンを打込み、チヤン
ネルストツパ用イオン打込み領域１７Ａを形成
する。この時のイオン打込みエネルギーは
50KeV、イオンのドープ量は４×1013atoms／
cm2が好ましい。
(f) 次に、Si3N4膜１６ａ，１６ｂ，１６ｃをマ
スクとして基板表面を選択的に熱酸化して約
1μｍの厚さのフイールドSiO2膜１８を形成す
ると共に、このときの熱処理によりイオン打込
領域１７Ａ中のイオンを活性化且つ再分布させ
てチヤンネルストツパー用Ｐ型領域１７を形成
すると同時にN-型ウエル領域１３の不純物
（ヒ素）をフイールドSiO2膜１８の下で引伸し
拡散してチヤンネルストツパー用N-型領域１
９を形成する。この結果、フイールドSiO2膜
１８の下には、N-型ウエル領域１３に自己整
合した形でチヤンネルストツパー用N-型領域
１９が形成されると共に、N-型ウエル領域１
３及びP-型ウエル領域１５に自己整合した形
でチヤンネルストツパー用Ｐ型領域１７が形成
され、しかもこれらの領域１７，１９はフイー
ルドSiO2膜１８にも自己整合した形で形成さ
れる。
スクとして基板表面を選択的に熱酸化して約
1μｍの厚さのフイールドSiO2膜１８を形成す
ると共に、このときの熱処理によりイオン打込
領域１７Ａ中のイオンを活性化且つ再分布させ
てチヤンネルストツパー用Ｐ型領域１７を形成
すると同時にN-型ウエル領域１３の不純物
（ヒ素）をフイールドSiO2膜１８の下で引伸し
拡散してチヤンネルストツパー用N-型領域１
９を形成する。この結果、フイールドSiO2膜
１８の下には、N-型ウエル領域１３に自己整
合した形でチヤンネルストツパー用N-型領域
１９が形成されると共に、N-型ウエル領域１
３及びP-型ウエル領域１５に自己整合した形
でチヤンネルストツパー用Ｐ型領域１７が形成
され、しかもこれらの領域１７，１９はフイー
ルドSiO2膜１８にも自己整合した形で形成さ
れる。
(g) Si3N4膜１６ａ，１６ｂ及びこれらの下の
SiO2膜をフイールドSiO2膜１８をマスクとす
る選択的エツチ処理により除去してアクテイブ
領域配置用の孔１８ａ，１８ｂ，１８ｃをフイ
ールドSiO2膜１８に設ける。
SiO2膜をフイールドSiO2膜１８をマスクとす
る選択的エツチ処理により除去してアクテイブ
領域配置用の孔１８ａ，１８ｂ，１８ｃをフイ
ールドSiO2膜１８に設ける。
(h) フイールドSiO2膜１８の孔１８ａ，１８ｂ，
１８ｃ内のN-型ウエル領域１３およびP-型ウ
エル領域１５の表面を熱酸化して約400Åの厚
さにゲートSiO2膜２０，２１ａ，２１ｂを形
成する。その上に (i) SiO2膜１８，２０，２１ａ，２１ｂ上に約
3500Åの厚さの多結晶シリコン層をCVD法に
よりデポジツトし、これにリンをドープして低
抵抗化した後、さらにこの低抵抗化されたポリ
Siをパターンニングしてゲート電極層２２及び
２３を形成する。
１８ｃ内のN-型ウエル領域１３およびP-型ウ
エル領域１５の表面を熱酸化して約400Åの厚
さにゲートSiO2膜２０，２１ａ，２１ｂを形
成する。その上に (i) SiO2膜１８，２０，２１ａ，２１ｂ上に約
3500Åの厚さの多結晶シリコン層をCVD法に
よりデポジツトし、これにリンをドープして低
抵抗化した後、さらにこの低抵抗化されたポリ
Siをパターンニングしてゲート電極層２２及び
２３を形成する。
(j) ゲート電極層２２，２３の表面および露出し
たN-型ウエル領域とP-型ウエル領域の表面を
熱酸化してSiO2膜２４でおおう。
たN-型ウエル領域とP-型ウエル領域の表面を
熱酸化してSiO2膜２４でおおう。
(k) 基板上表面にSi3N4膜２５をデポジツトす
る。このSi3N4膜２５の厚さは500Å程度がよ
い。
る。このSi3N4膜２５の厚さは500Å程度がよ
い。
(l) Si3N4膜２５上面にCVD法により厚さ3000Å
のSiO2膜２６を形成する。このSiO2膜を選択
的にエツチング除去してＰチヤンネルMOSト
ランジスタのソースおよびドレイン領域を形成
すべきN-型ウエル領域１３上のSi3N4膜２５を
露出させる。しかる後、イオン打込処理により
ゲート部（ゲート電極層２２及びその下のゲー
トSiO2膜２０）に自己整合した形のP+型イオ
ン打込み領域４０Ａ及びP+型イオン打込み領
域４１ＡをN-型ウエル領域１３内に形成する。
この時の不純物イオンはボロンが用いられる。
また、イオン打込みエネルギーは30KeVであ
り、イオン打込みドーズ量は３×1015atoms／
cm2である。
のSiO2膜２６を形成する。このSiO2膜を選択
的にエツチング除去してＰチヤンネルMOSト
ランジスタのソースおよびドレイン領域を形成
すべきN-型ウエル領域１３上のSi3N4膜２５を
露出させる。しかる後、イオン打込処理により
ゲート部（ゲート電極層２２及びその下のゲー
トSiO2膜２０）に自己整合した形のP+型イオ
ン打込み領域４０Ａ及びP+型イオン打込み領
域４１ＡをN-型ウエル領域１３内に形成する。
この時の不純物イオンはボロンが用いられる。
また、イオン打込みエネルギーは30KeVであ
り、イオン打込みドーズ量は３×1015atoms／
cm2である。
(m) SiO2膜２６を残した状態で再びCVD法によ
りSi3N4膜２５上面に厚さ3000ÅのSiO2膜２７
をデポジツトする。そして、このSiO2膜２７
およびその下のSiO2膜２６を選択的にエツチ
ング除去してＮチヤンネルMOSトランジスタ
のソースおよびドレイン領域を形成すべきP-
型ウエル領域１５上のSi3N4膜２５を露出させ
る。しかる後、イオン打込処理によりゲート部
（ゲート電極層２３及びその下のゲートSiO2膜
２１ａ）に自己整合した形のN+型イオン打込
み領域４２Ａ及びN+型イオン打込み領域４３
ＡをP-型ウエル領域１５内に形成する。この
時の不純物イオンはリンが用いられる。また、
イオン打込みエネルギーは80KeVであり、イ
オン打込みドーズ量は８×1015atoms／cm2であ
る。
りSi3N4膜２５上面に厚さ3000ÅのSiO2膜２７
をデポジツトする。そして、このSiO2膜２７
およびその下のSiO2膜２６を選択的にエツチ
ング除去してＮチヤンネルMOSトランジスタ
のソースおよびドレイン領域を形成すべきP-
型ウエル領域１５上のSi3N4膜２５を露出させ
る。しかる後、イオン打込処理によりゲート部
（ゲート電極層２３及びその下のゲートSiO2膜
２１ａ）に自己整合した形のN+型イオン打込
み領域４２Ａ及びN+型イオン打込み領域４３
ＡをP-型ウエル領域１５内に形成する。この
時の不純物イオンはリンが用いられる。また、
イオン打込みエネルギーは80KeVであり、イ
オン打込みドーズ量は８×1015atoms／cm2であ
る。
(n) SiO2膜２７，２６を除去し、さらにSi3N4膜
２５を除去する。しかる後、基板１０上面に厚
さ6000ÅのPSG（リンケイ酸ガラス）膜２８を
被着する。しかる後、N2雰囲気中で熱処理し、
イオン打込み領域４０Ａ，４１Ａ，４２Ａおよ
び４３Ａ中の不純物を活性化し、引伸し拡散す
る。この結果、P+型ソース領域４０、P+型型
ドレイン領域４１、N+型ドレイン領域４２お
よびN+型ソース領域４３が所望の深さに形成
される。なお、N+型領域４４は他のＮチヤン
ネルMOSトランジスタのソース領域もしくは
ドレイン領域を示す。
２５を除去する。しかる後、基板１０上面に厚
さ6000ÅのPSG（リンケイ酸ガラス）膜２８を
被着する。しかる後、N2雰囲気中で熱処理し、
イオン打込み領域４０Ａ，４１Ａ，４２Ａおよ
び４３Ａ中の不純物を活性化し、引伸し拡散す
る。この結果、P+型ソース領域４０、P+型型
ドレイン領域４１、N+型ドレイン領域４２お
よびN+型ソース領域４３が所望の深さに形成
される。なお、N+型領域４４は他のＮチヤン
ネルMOSトランジスタのソース領域もしくは
ドレイン領域を示す。
(o) PSG膜２８およびその下のSiO2膜２４を選
択的にエツチングすることによつてコンタクト
孔を形成した後、Al等の電極金属を蒸着し、
適宜パターンニングすることにより電極（また
は配線層）２９，３０，３１，３２を形成す
る。ここで、電極層３１はＮチヤンネルMOS
型FETのソース領域４３にオーミツク接触す
るもので、通常、接地される。また、電極層３
０はＮチヤンネルMOS型FETのドレイン領域
４２とＰチヤンネルMOS型FETのドレイン領
域４１とを相互接続するもので、出力端子とな
るものである。さらに、電極層２９はＰチヤン
ネルMOS型FETのソース領域４０にオーミツ
ク接触するもので、動作電圧源に接続される。
なお、ゲート電極層２２及び３３は図示しない
部分で一体になつており、これには入力端子が
接続される。このような接続関係によつて、上
記したＰチヤンネルMOS型FETとＮチヤンネ
ルMOS型FETとはインバータ回路を構成す
る。なお、このような接続関係は単なる一実施
例であり、本発明を何等制限するものではな
い。
択的にエツチングすることによつてコンタクト
孔を形成した後、Al等の電極金属を蒸着し、
適宜パターンニングすることにより電極（また
は配線層）２９，３０，３１，３２を形成す
る。ここで、電極層３１はＮチヤンネルMOS
型FETのソース領域４３にオーミツク接触す
るもので、通常、接地される。また、電極層３
０はＮチヤンネルMOS型FETのドレイン領域
４２とＰチヤンネルMOS型FETのドレイン領
域４１とを相互接続するもので、出力端子とな
るものである。さらに、電極層２９はＰチヤン
ネルMOS型FETのソース領域４０にオーミツ
ク接触するもので、動作電圧源に接続される。
なお、ゲート電極層２２及び３３は図示しない
部分で一体になつており、これには入力端子が
接続される。このような接続関係によつて、上
記したＰチヤンネルMOS型FETとＮチヤンネ
ルMOS型FETとはインバータ回路を構成す
る。なお、このような接続関係は単なる一実施
例であり、本発明を何等制限するものではな
い。
以上のように、本発明の方法によれば、酸化膜
厚の差を利用することによりＮ型ウエル領域に対
して自己整合的にＰ型ウエル領域を形成するので
特別のマスク合せ作業が不要なこと、また、Ｐ、
Ｎの各チヤンネルのMOSトランジスタはそれぞ
れＮ、Ｐの各ウエル領域に形成されるのでVTH等
の特性が基板の不純物濃度によつて直接的に支配
されないことなどの優れた作用効果が得られる。
その上、Ｐ、Ｎの各ウエル領域と各々に対応する
チヤンネルストツパ領域とが自己整合的に形成さ
れると共に各チヤンネルストツパ領域とフイール
ドSiO2膜（分離用絶縁膜）とが自己整合的に形
成されるので、これらの点に関しても本来ならば
必要であるマスク合せ作業が不要となり、プロセ
スの簡単化の観点から有益である。そして、上記
のようにいくつかのマスク合せ作業が不要になる
ということはそれに対応して基板上にマスク合せ
余裕を設けなくてよいことを意味するから、本発
明による製法が高集積度のCMOSICを実現する
のに好適なものであることは明らかである。
厚の差を利用することによりＮ型ウエル領域に対
して自己整合的にＰ型ウエル領域を形成するので
特別のマスク合せ作業が不要なこと、また、Ｐ、
Ｎの各チヤンネルのMOSトランジスタはそれぞ
れＮ、Ｐの各ウエル領域に形成されるのでVTH等
の特性が基板の不純物濃度によつて直接的に支配
されないことなどの優れた作用効果が得られる。
その上、Ｐ、Ｎの各ウエル領域と各々に対応する
チヤンネルストツパ領域とが自己整合的に形成さ
れると共に各チヤンネルストツパ領域とフイール
ドSiO2膜（分離用絶縁膜）とが自己整合的に形
成されるので、これらの点に関しても本来ならば
必要であるマスク合せ作業が不要となり、プロセ
スの簡単化の観点から有益である。そして、上記
のようにいくつかのマスク合せ作業が不要になる
ということはそれに対応して基板上にマスク合せ
余裕を設けなくてよいことを意味するから、本発
明による製法が高集積度のCMOSICを実現する
のに好適なものであることは明らかである。
さらに、本発明の具体的方法によれば工程(k)の
段階でSi3N4膜を形成した点に大きな特徴を有し
ている。すなわち、このSi3N4膜の存在により工
程(l)および工程（ｍ）の段階でSiO2膜２６，２
７を選択的にエツチングする際にフイールド
SiO2膜１８がエツチされることがない。このた
め、フイールドSiO2膜１８に段差が生ずること
がないから配線層の段切れが全く生じなくなる。
段階でSi3N4膜を形成した点に大きな特徴を有し
ている。すなわち、このSi3N4膜の存在により工
程(l)および工程（ｍ）の段階でSiO2膜２６，２
７を選択的にエツチングする際にフイールド
SiO2膜１８がエツチされることがない。このた
め、フイールドSiO2膜１８に段差が生ずること
がないから配線層の段切れが全く生じなくなる。
次に本発明の他の実施例を説明する。
他の実施例１：
第２図はＰチヤンネルMOSトランジスタ部分
における電極取り出し構造を示す断面図である。
における電極取り出し構造を示す断面図である。
アルミニウムはＰ型化を示す金属材料である。
したがつて、コンタクト孔５０を大きくとること
によつてフイールドSiO2膜１８が過剰エツチさ
れPN接合J1が基板表面に近づいてもアルミニウ
ム電極２９，３０とN-型基板とがシヨートする
可能性はない。それゆえ、コンタクト孔５０形成
のマスク合せ余裕が大きくなり、マスク合せ作業
が容易となる。また、P+型領域４０，４１の深
さを浅くすることも可能であり高集積化が計れ
る。
したがつて、コンタクト孔５０を大きくとること
によつてフイールドSiO2膜１８が過剰エツチさ
れPN接合J1が基板表面に近づいてもアルミニウ
ム電極２９，３０とN-型基板とがシヨートする
可能性はない。それゆえ、コンタクト孔５０形成
のマスク合せ余裕が大きくなり、マスク合せ作業
が容易となる。また、P+型領域４０，４１の深
さを浅くすることも可能であり高集積化が計れ
る。
他の実施例２：
Ｐ型シリコンからなる半導体基板を用いた
CMOSICの製造工程が第３ａ図乃至第３ｃ図を
用いて以下に説明される。
CMOSICの製造工程が第３ａ図乃至第３ｃ図を
用いて以下に説明される。
(a) 例えば（100）の結晶方位を呈する比抵抗10
ΩcmのP--型シリコンから成る半導体基板１０
を用意した後、この基板１０の表面に熱酸化法
による約300Åの厚さのSiO2膜１１を形成す
る。そして、SiO2膜１１上にはCVD法などに
よりSi3O4膜１２を被着した後、このSi3N4膜
１２を所定のＮ型ウエル形成パターンに対応し
て選択的にエツチ除去する。エツチング液は熱
リン酸が用いられる。他の方法としてはプラズ
マエツチを用いてもよい。このとき、SiO2膜
１１はエツチングストツパーとして役立つ。次
に残存するSi3N4膜１２をマスクとして、例え
ば矢印で示す如くリンイオンを基板１０表面内
に選択的にイオン打込みし、イオン打込み領
域、１３Ａを形成する。打込みエネルギーは
125KeV、イオンのドーズ量は4.0×
1012atoms／cm2が好ましい。
ΩcmのP--型シリコンから成る半導体基板１０
を用意した後、この基板１０の表面に熱酸化法
による約300Åの厚さのSiO2膜１１を形成す
る。そして、SiO2膜１１上にはCVD法などに
よりSi3O4膜１２を被着した後、このSi3N4膜
１２を所定のＮ型ウエル形成パターンに対応し
て選択的にエツチ除去する。エツチング液は熱
リン酸が用いられる。他の方法としてはプラズ
マエツチを用いてもよい。このとき、SiO2膜
１１はエツチングストツパーとして役立つ。次
に残存するSi3N4膜１２をマスクとして、例え
ば矢印で示す如くリンイオンを基板１０表面内
に選択的にイオン打込みし、イオン打込み領
域、１３Ａを形成する。打込みエネルギーは
125KeV、イオンのドーズ量は4.0×
1012atoms／cm2が好ましい。
(b) 次にSi3N4膜１２をマスクとしてイオン打込
み領域１３Ａが形成された基板表面を選択的に
熱酸化し、約1100Åの厚さのSiO2膜１４を形
成すると共に、このときの熱処理によりイオン
打込み領域１３Ａ中のリンイオンを活性化且つ
再分布させてN-型ウエル領域１３をSiO2膜１
４の下の基板１０表面内に形成する。この結
果、N-型ウエル領域１３はSiO2膜１４に自己
整合した関係において形成される。
み領域１３Ａが形成された基板表面を選択的に
熱酸化し、約1100Åの厚さのSiO2膜１４を形
成すると共に、このときの熱処理によりイオン
打込み領域１３Ａ中のリンイオンを活性化且つ
再分布させてN-型ウエル領域１３をSiO2膜１
４の下の基板１０表面内に形成する。この結
果、N-型ウエル領域１３はSiO2膜１４に自己
整合した関係において形成される。
(c) Si3N4膜１２を除去した後、約1400Åの厚さ
の新らたなSi3N4をデイポジツトし、その不要
部を選択的にエツチ除去することによりアクテ
イブ領域配置パターンに対応したSi3N4膜１６
ａ，１６ｂ，１６ｃを残存させる。なお、これ
ら残存したSi3N4膜１６ａ，１６ｂ，１６ｃは
平面的にみれば一体化されている。Si3N4膜１
６ａとSi3N4膜１６ｂおよびSi3N4膜１６ｂと
SiO2膜１４をマスクとして基板１０表面内に
選択的にBF2イオンを打込み、チヤンネルスト
ツパー用イオン打込み領域１７Ａを形成する。
この時のイオン打込みエネルギーは50KeVイ
オンのドーズ量は４×1013atoms／cm2が好まし
い。
の新らたなSi3N4をデイポジツトし、その不要
部を選択的にエツチ除去することによりアクテ
イブ領域配置パターンに対応したSi3N4膜１６
ａ，１６ｂ，１６ｃを残存させる。なお、これ
ら残存したSi3N4膜１６ａ，１６ｂ，１６ｃは
平面的にみれば一体化されている。Si3N4膜１
６ａとSi3N4膜１６ｂおよびSi3N4膜１６ｂと
SiO2膜１４をマスクとして基板１０表面内に
選択的にBF2イオンを打込み、チヤンネルスト
ツパー用イオン打込み領域１７Ａを形成する。
この時のイオン打込みエネルギーは50KeVイ
オンのドーズ量は４×1013atoms／cm2が好まし
い。
この後、前記実施例で述べられた(d)〜（ｏ）の
工程が実施される。この結果、第４図に示すよう
なＰ型シリコン基板を用いたCMOSICが完成す
る。なお、第４図に示されたＰチヤンネルMOS
トランジスタの電極取り出し部分は第２図に示す
構造を成している。
工程が実施される。この結果、第４図に示すよう
なＰ型シリコン基板を用いたCMOSICが完成す
る。なお、第４図に示されたＰチヤンネルMOS
トランジスタの電極取り出し部分は第２図に示す
構造を成している。
この実施例においてもチヤンネルストツパー１
７ＡはN-型ウエル領域１３に対して自己整合的
に形成される。
７ＡはN-型ウエル領域１３に対して自己整合的
に形成される。
本発明の方法によれば耐酸化膜としてSi3N4膜
１２が単独で用いられているが何等これに限定さ
れるものではなく多結晶シリコン膜の上にSi3N4
膜が形成された多層膜としてもよい。そして特に
この多結晶シリコン膜の一部を配線あるいは電極
としてそのまま残しておいてもよい。
１２が単独で用いられているが何等これに限定さ
れるものではなく多結晶シリコン膜の上にSi3N4
膜が形成された多層膜としてもよい。そして特に
この多結晶シリコン膜の一部を配線あるいは電極
としてそのまま残しておいてもよい。
第１ａ図乃至第１ｏ図は、本発明の一実施例に
よるCMOSICの製造工程を示す基板断面図、第
２図は本発明におけるＰチヤンネルMOSトラン
ジスタの電極取り出し部分を示す基板断面、第３
ａ図乃至第３ｃ図は本発明の他の実施例による
CMOSICの製造工程を示す基板断面図、そして
第４図は本発明の他の実施例によつて得られた
MOSICの断面図である。 １０……半導体基板、１１，１４……SiO2膜、
１２，１６ａ，１６ｂ，１６ｃ……Si3N4膜、１
３……N-型ウエル領域、１５……P-型ウエル領
域、１７……チヤンネルストツパ用Ｐ型領域、１
８……フイールドSiO2膜、１９……チヤンネル
ストツパ用Ｎ型領域、２５……Si3N4膜。
よるCMOSICの製造工程を示す基板断面図、第
２図は本発明におけるＰチヤンネルMOSトラン
ジスタの電極取り出し部分を示す基板断面、第３
ａ図乃至第３ｃ図は本発明の他の実施例による
CMOSICの製造工程を示す基板断面図、そして
第４図は本発明の他の実施例によつて得られた
MOSICの断面図である。 １０……半導体基板、１１，１４……SiO2膜、
１２，１６ａ，１６ｂ，１６ｃ……Si3N4膜、１
３……N-型ウエル領域、１５……P-型ウエル領
域、１７……チヤンネルストツパ用Ｐ型領域、１
８……フイールドSiO2膜、１９……チヤンネル
ストツパ用Ｎ型領域、２５……Si3N4膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板表面の第１部分上に第１の耐酸化
性被膜を形成する工程と、前記第１の耐酸化性被
膜をマスクとして前記基板表面の第２部分に第１
導電型不純物を導入する工程と、熱処理により前
記第１導電型不純物が導入された基板表面の第２
部分に酸化膜を形成すると共に前記第１導電型不
純物を拡散させてウエル領域を形成する工程と、
前記基板表面の第１の耐酸化性被膜を除去した後
前記基板表面の第１部分上及び第２部分上にそれ
ぞれ選択的に第２の耐酸化性被膜を形成する工程
と、前記第２の耐酸化性被膜及び前記ウエル領域
表面に形成された酸化膜をマスクとして、前記基
板表面の第１の部分に前記第１導電型とは異なる
第２導電型の不純物を導入する工程、前記第２の
耐酸化性被膜をマスクとして熱処理により前記基
板表面の第１部分と第２部分とにまたがる分離用
酸化膜を形成すると共に前記第２導電型不純物を
拡散させてチヤンネルストツパー用領域を形成す
る工程とを有することを特徴とする半導体装置の
製法。 ２ 半導体基板の表面上に第１の耐酸化性被膜を
選択的に配置する工程と、前記第１の耐酸化性被
膜をマスクとする選択的不純物導入処理により前
記基板表面に第１導電型の不純物を導入する工程
と、前記第１の耐酸化性被膜をマスクとする選択
的酸化処理により前記第１導電型の不純物が導入
された基板表面に酸化物膜を形成すると共に前記
基板表面に導入された第１導電型の不純物を再分
布して第１のウエル領域を形成する工程と、前記
第１の耐酸化性被膜を除去した後前記酸化物膜を
マスクとする選択的不純物導入処理により前記基
板表面に前記第１導電型とは逆の第２導電型の不
純物を導入して第２のウエル領域を形成する工程
と、前記第１及び第２のウエル領域上それぞれに
第２の耐酸化性被膜を選択的に配置する工程と、
前記酸化物膜及び前記第２の耐酸化性被膜をマス
クとする選択的不純物導入処理により前記第２の
ウエル領域内に第２導電型で且つ前記第２のウエ
ル領域よりも不純物濃度の高い不純物を導入する
工程と、前記第２の耐酸化性被膜をマスクとする
選択的酸化処理によりフイールド酸化物膜を形成
すると共に前記不純物濃度の高い不純物を再分布
させてチヤンネルストツパ領域を形成する工程と
を含むことを特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049680A JPS56118366A (en) | 1980-02-22 | 1980-02-22 | Preparation of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049680A JPS56118366A (en) | 1980-02-22 | 1980-02-22 | Preparation of semiconductor device |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62266328A Division JPS63119250A (ja) | 1987-10-23 | 1987-10-23 | 半導体装置の製法 |
| JP1245104A Division JPH02119172A (ja) | 1989-09-22 | 1989-09-22 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56118366A JPS56118366A (en) | 1981-09-17 |
| JPS6360549B2 true JPS6360549B2 (ja) | 1988-11-24 |
Family
ID=12028762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2049680A Granted JPS56118366A (en) | 1980-02-22 | 1980-02-22 | Preparation of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56118366A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3314450A1 (de) * | 1983-04-21 | 1984-10-25 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen |
| JPH0628297B2 (ja) * | 1983-11-28 | 1994-04-13 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPS618931A (ja) * | 1984-06-25 | 1986-01-16 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6144456A (ja) * | 1984-08-09 | 1986-03-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS63119250A (ja) * | 1987-10-23 | 1988-05-23 | Hitachi Ltd | 半導体装置の製法 |
| JPH02206162A (ja) * | 1989-02-06 | 1990-08-15 | Matsushita Electron Corp | 半導体装置の製造方法 |
| EP0745272A1 (en) * | 1994-02-15 | 1996-12-04 | National Semiconductor Corporation | High-voltage cmos transistors for a standard cmos process |
| US5795809A (en) * | 1995-05-25 | 1998-08-18 | Advanced Micro Devices, Inc. | Semiconductor wafer fabrication process including gettering utilizing a combined oxidation technique |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661139A (en) * | 1979-10-25 | 1981-05-26 | Seiko Epson Corp | Manufacture of semiconductor device |
-
1980
- 1980-02-22 JP JP2049680A patent/JPS56118366A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661139A (en) * | 1979-10-25 | 1981-05-26 | Seiko Epson Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56118366A (en) | 1981-09-17 |
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