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JP3277892B2 - ディスプレイ基板の製造方法 - Google Patents

ディスプレイ基板の製造方法

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JP3277892B2
JP3277892B2 JP20234098A JP20234098A JP3277892B2 JP 3277892 B2 JP3277892 B2 JP 3277892B2 JP 20234098 A JP20234098 A JP 20234098A JP 20234098 A JP20234098 A JP 20234098A JP 3277892 B2 JP3277892 B2 JP 3277892B2
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thin film
film transistor
gate electrode
voltage
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JP20234098A
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尊史 中澤
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はアクティブマトリッ
クス方式の液晶ディスプレイや、メモリ集積回路などに
応用されるディスプレイ基板の製造方法に関する。
【０００２】
【従来の技術】従来の薄膜トランジスタは、例えばＪＡ
ＰＡＮ′ＤＩＳＰＬＡＹ′８６の１９８６年Ｐ１９６〜
Ｐ′１９９に示される様な構造であった。この構造を一
般化して、その概要を図２に示す。（ａ）図は上視図で
あり、（ｂ）図はＡＡ′における断面図である。ガラ
ス、石英、サファイア等の絶縁基板２０１上に、ドナー
あるいは、アクセプタとなる不純物を添加した多結晶シ
リコン薄膜から成るソース領域２０２及びドレイン領域
２０３が形成されている。これに接して、データ線２０
４と画素電極２０５が設けられており、更にソース領域
２０２及びドレイン領域２０３の上側で接し両者を結ぶ
ように多結晶シリコン薄膜から成る半導体層２０６が形
成されている。これらを被覆するようにゲート絶縁膜２
０７が設けられている。更にこれに接してゲート電極２
０８が設けられている。
【０００３】
【発明が解決しようとする課題】しかし、従来の薄膜ト
ランジスタは次のような課題を有していた。
【０００４】図３は図２で説明した構造をもつ薄膜トラ
ンジスタの特性の一例を示すグラフであり、横軸がゲー
ト電圧Ｖｇｓ、縦軸はドレイン電極Ｉｄの対数値、ソー
ス、ドレイン間電圧４（Ｖ）チャネル長、チャネル幅は
ともに１０μｍのＮ型薄膜トランジスタである。ここで
ゲート電圧Ｖｇｓが負のとき流れるドレイン電流Ｉｄを
ＩＯＦＦ、ゲート電圧Ｖｇｓが１０（Ｖ）のとき流れる
ドレイン電流ＩｄをＩＯＮとする。特に多結晶薄膜トラ
ンジスタでは、ドレイン電流Ｉｄはゲート電圧０（Ｖ）
付近で極小値をとり、ゲート電圧Ｖｇｓを負にすると、
ホール電流が流れＩＯＦＦが大きくなる。この結果、Ｉ
ＯＮ／ＩＯＦＦ比を著しく低下させてしまい、アクティ
ブマトリックス方式の液晶ディスプレイでは、液晶層に
蓄積された電荷を保持する際、動作点がゲート電圧の負
領域に達するため、十分な電荷の保持が困難となり、液
晶ディスプレイの画像品質を劣悪なものとしてしまって
いた。
【０００５】本発明はこの様な問題点を解決するもので
あり、その目的は、ＩＯＮ／ＩＯＦＦ比の大きな特性を
持つ薄膜トランジスタを提供する事にある。
【０００６】
【課題を解決するための手段】本発明は、複数のゲート
線と、前記複数のゲート線に交差する複数のデータ線
と、前記各ゲート線と前記各データ線に接続された薄膜
トランジスタと、前記薄膜トランジスタに接続された画
素電極とを有するディスプレイ基板の製造方法におい
て、基板に半導体層を形成する工程と、前記半導体層上
にゲート絶縁膜を介してゲート電極及び前記ゲート電極
に接続される前記ゲート線を形成する工程と、前記半導
体層にイオンを打ち込むことによりソース・ドレイン領
域を形成する工程と、前記ゲート電極及び前記ゲート線
を陽極酸化させて前記ゲート電極及び前記ゲート線の表
面に陽極酸化膜を形成する工程と、前記半導体層に接続
されるように前記データ線を形成する工程とを有し、前
記ゲート線と前記データ線との交差領域には、前記ゲー
ト線と前記データ線との間に前記陽極酸化膜が形成され
てなり、前記ゲート電極と前記ソース・ドレイン領域と
の間にはオフセット領域が形成されなることを特徴とす
る。
【０００７】
【実施例】
（実施例１）以下実施例に基づいて、本発明を詳しく説
明する。図１に本発明による薄膜トランジスタのチャネ
ル長方向における断面図を示す。
【０００８】ガラス、石英、セラミックス、シリコン等
の基板１０１上に薄膜トランジスタの能動部を成す半導
体層１０２、ソース領域を成す半導体層１０４、ドレイ
ン領域を成す半導体１０３を減圧ＣＶＤ法により６００
℃の雰囲気中でモノシランガスを分解して多結晶シリコ
ンを２５ｎｍの厚さに形成する。多結晶シリコンの形成
方法は減圧ＣＶＤ法に限定されるものではなく、スパッ
タリング法、プラズマＣＶＤ法により非晶質シリコンを
形成した後、５５０〜６００℃で５〜４０ｈ程度の熱処
理を行い多結晶化するかあるいは、アルゴンレーザー、
エキシマレーザー等を照射し多結晶化してもよい。
【０００９】次にＳｉＯ２より成るゲート絶縁膜１０７
を１５０ｎｍの厚さでＥＣＲプラズマＣＶＤ法で形成す
る。ＥＣＲプラズマＣＶＤ法により形成するＳｉＯ２は
緻密でトラップの少ない良質のＳｉＯ２が１００℃以下
の低温で実現でき、ゲート絶縁膜としては最適である。
ゲート絶縁膜１０７は多結晶シリコンより成る半導体層
１０２、１０３、１０４の表面を、１１００℃の酸素雰
囲気中で熱酸化して得てもよい。
【００１０】次にタンタルより成るゲート電極１０５を
スパッタリング法により４００（ｎｍ）の厚さに形成
し、ゲート電極１０５をマスクとして、リンイオンをイ
オン打込み法により、ゲート絶縁膜１０７を通して多結
晶シリコン中へ、１２０ＫｅＶのエネルギーで３×１０
１５ｃｍ−２の濃度で打ち込み、自己整合的にソース領
域１０４、ドレイン領域１０３を形成する。イオン打込
み法によりリンイオンを打込めばＮ型薄膜トランジスタ
となり、ボロンイオンを打込めばＰ型薄膜トランジスタ
が得られる。フォトレジスト等を用いて選択的に打込む
イオンの種類を変えれば、ＣＭＯＳ型のインバータ回路
が容易に実現できる。
【００１１】次に打込まれたリンイオンをアルゴンレー
ザー、エキシマレーザー等を照射する事により活性化
し、ソース領域１０４、ドレイン領域１０３の多結晶シ
リコンを低抵抗化する。
【００１２】次にタンタルより成るゲート電極１０５を
陽極酸化法を用いて表面にタンタル酸化物で構成される
絶縁物１０６を形成する。図４に陽極酸化電圧に対して
の形成されるタンタル酸化物とタンタルの膜厚変化を示
す。横軸が陽極酸化電圧、縦軸が膜厚である。陽極酸化
電圧に比例して形成されるタンタル酸化物の膜厚は厚く
なり、１．７〜１．８ｎｍ／Ｖのレートで膜厚制御がで
きる。一方タンタルは陽極酸化することにより、表面の
タンタルが酸化し、膜厚が減少する。
【００１３】この結果、図４の斜線部で示す膜厚に相当
する図１に示したオフセット量△Ｌが生じる。２５０Ｖ
で陽極酸化をすれば約２００ｎｍのオフセット量△Ｌが
生じ、このオフセット量△Ｌは陽極酸化電圧により、正
確に制御可能である。タンタル酸化物を陽極酸化法によ
り形成する場合、形成されたタンタル酸化物の耐圧によ
り陽極酸化電圧にして約２５０Ｖが限界である。従って
オフセット量△Ｌは、０〜２００ｎｍの範囲で任意の値
に正確に制御できる。最後に、ソース領域１０４、ドレ
イン領域１０３上にそれぞれコンタクトホール１１０、
１１１を開口し、アルミニウムとシリコンの合金より成
るソース配線１０９、ドレイン配線１０８を設ける。
【００１４】この様に構成された薄膜トランジスタは、
オフセット量△Ｌが存在する事により、ゲート電圧Ｖ
ｇｓを負にしたときのゲート電極−ドレイン領域、ゲー
ト電極−ソース領域間の電圧を実効的に下げる効果があ
る。
【００１５】陽極酸化電圧を１５０Ｖとしオフセット量
△Ｌを約１００ｎｍとした薄膜トランジスタの特性を図
５に示す。
【００１６】従来の薄膜トランジスタにおけるゲート電
圧０（Ｖ）付近のドレイン電流Ｉｄをゲート電圧Ｖｇｓ
が負領域でそのまま保つ事ができ、ＩＯＦＦが大幅に改
善できる。一方ＩＯＮは従来の薄膜トランジスタに比べ
ほとんど変化ない。これは薄膜トランジスタにおいて
は、チャネル部の多結晶シリコンが２５ｎｍと薄い為、
空乏層の延びる範囲が限られ、反転層ができやすいので
オフセット量△Ｌを２００ｎｍ以下とすれば、ＩＯＮの
減少はない。オフセット量△Ｌが１００ｎｍ以下では、
ゲート電極−ドレイン領域、ゲート電極−ソース領域間
の電圧が十分に下がらないため、ＩＯＦＦが抑えられな
い。以上のことよりオフセット量の最適値は１００〜２
００ｎｍであり、陽極酸化電圧は、１５０〜２５０
（Ｖ）が最適である。陽極酸化法は、再現性よく、大面
積にわたり均一に酸化ができるため、特にアクティブマ
トリックス型液晶ディスプレイへ、本薄膜トランジスタ
を適用すれば絶大の効果が得られる。
【００１７】ゲート電極としてタンタルを用いたが、陽
極酸化法により酸化物が形成できる金属であれば、同様
の効果が期待でき、例えばアルミニウム、ニオブ等でも
よい。
【００１８】（実施例２）本発明による薄膜トランジス
タをアクティブマトリックス型液晶ディスプレイ基板に
適用した実施例を図６に示す。（ａ）は上視図であり、
（ｂ）はＡ−Ａ′における薄膜トランジスタ部の断面
図、（ｃ）はＢ−Ｂ′における断面図である。
【００１９】ＨＯＹＡ株式会社製ＮＡ−３５ガラス基板
６０１上に、シリコン薄膜６１２、６１３を形成する。
このシリコン薄膜がプラズマＣＶＤ法等による非晶質シ
リコンあるいは減圧ＣＶＤ法等による多結晶シリコンで
５０〜２００ｎｍの厚さが望ましい。
【００２０】次に実施例１と同様に、薄膜トランジスタ
の能動部を成す半導体層６０２、ソース領域６０４、ド
レイン領域６０３を形成し、更にこれらに接する様にＳ
ｉＯ2 より成るゲート絶縁膜６０７を積層する。半導体
層６０２、６０３、６０４の膜厚は２０〜５０ｎｍが望
ましい。
【００２１】次にタンタル酸化物より成る第１の絶縁物
６１４、タンタルより成るゲート電極６０５を積層す
る。第１の絶縁膜６１４はタンタル酸化物ターゲットを
用いてアルゴンガスあるいはアルゴンガスと酸素ガスの
混合ガス雰囲気中でＲＦスパッタリング法により２０〜
５０ｎｍの厚さに形成し、連続してゲート電極６０５を
４００ｎｍの厚さにＤＣスパッタリング法により形成
し、フォトリソグラフィー技術、ドライエッチング技術
を用いて加工する。
【００２２】このとき使用したドライエッチング装置
は、フロン１４ガスと酸素ガスの混合ガスをプラズマ放
電により分解して、エッチングに寄与するラジカルを生
成するプラズマ室と、生成したラジカルを輸送してエッ
チングを行うエッチング室と分離した装置構成となって
おり、タンタルとタンタル酸化物のエッチング速度はほ
ぼ等しく、ＳｉＯ２のエッチング速度はタンタル酸化物
の１／２０以下である。このドライエッチング技術を用
いてタンタルより成るゲート電極６０５、タンタル酸化
物より成る第１の絶縁物６１４を連続してエッチング
し、ＳｉＯ２より成るゲート絶縁膜６０７が完全に露出
する構造を得た。
【００２３】この結果、第１の絶縁物膜６１４はゲート
電極６０５の下部にのみ残り、ゲート絶縁膜６０７とゲ
ート電極６０５の密着性を向上させる役目を果たし、信
頼性が向上する。
【００２４】次に実施例１と同様にリンイオンをイオン
打込み法によりゲート絶縁膜６０７を通して、６０３、
６０４、６１２、６１３のシリコン中へ打ち込み、自己
整合的にソース領域、ドレイン領域を形成する。
【００２５】次にゲート電極６０５の表面を陽極酸化法
により、０．０１ｗｔ％クエン酸水溶液中で２５０Ｖの
陽極酸化電圧で、４２０ｎｍの厚さに、タンタル酸化物
より成る第２の絶縁物６０６を形成し約２００ｎｍのオ
フセット量△Ｌを得る。
【００２６】次に実施例１と同様にレーザー照射する事
によりリンイオンを活性化し、コンタクトホール６１
０、６１１をゲート絶縁膜６０７をフッ酸とフッ化アン
モニウムの混液でエッチングし開口し、画素電極６０８
を３０〜５０ｎｍ厚のＩＴＯ膜で形成する。
【００２７】最後にアルミニウムとシリコンの合金より
成るデータ線６０９を設ける。
【００２８】この様に構成したアクティブマトリックス
基板は、図６（ｃ）に示すように、データ線６０９とゲ
ート電極６０５の交叉部６１５の絶縁が陽極酸化法によ
り形成した４２０ｎｍ厚のタンタル酸化物より成る第２
の絶縁物６０６で確保されており、特に絶縁膜を形成す
る必要がない。
【００２９】更に陽極酸化法により形成したタンタル酸
化物は、緻密でピンホール等の欠陥の少ない膜が得られ
るため、データ線６０９とゲート電極６０５の短絡欠陥
は減少する。
【００３０】一方タンタル酸化物は電圧を印加するとプ
ールフレンケル電流が流れ、スレッショルド電圧をもつ
電流−電圧特性となる。しかし、タンタル酸化物の厚さ
が４２０ｎｍと厚く、一般的にアクティブマトリックス
基板を駆動する電圧である２０〜３０Ｖに比べスレッシ
ョルド電圧は十分に高く、１０１５Ω以上の高抵抗が確
保でき全く問題ない。オフセット量△Ｌを１００ｎｍと
した場合、タンタル酸化物の厚さは２５０ｎｍとなるが
この場合も上記同様問題ない。
【００３１】図６（ｂ）に示すようにゲート電極６０５
と半導体層６０２の間がＳｉＯ２より成るゲート絶縁膜
６０７とタンタル酸化物より成る第１の絶縁物６１４の
２層構造となるが、タンタル酸化物の比誘電率が２５〜
２８と大きいため、薄膜トランジスタの電気特性にはほ
とんど影響を与えない。むしろ絶縁膜が２層構造となる
ため、ゲート電極６０５と半導体層６０２の短絡欠陥が
減少する。
【００３２】図７（ａ）にアクティブマトリックス型液
晶ディスプレイの等価回路、図７（ｂ）にアクティブマ
トリックス型液晶ディスプレイの駆動信号波形を示す。
７０１はホールド回路、７０２は走査回路でありデータ
線７０３とゲート電極７０５の交点に薄膜トランジスタ
７０５が設けてあり、ドレイン領域７０７と共通電極Ｇ
の間に液晶層７０６を設置する。ゲート電極７０４にゲ
ート信号７０８を印加し、Ｔ１からＴ２の時間薄膜トラ
ンジスタ７０５をオン状態としデータ線７０３に印加さ
れたデータ信号７０９を液晶層７０６へ書き込む。Ｔ２
からＴ４の時間薄膜トランジスタ７０５をオフ状態と
し、液晶層７０６へ書き込んだ電荷を保持する。ドレイ
ン領域７０７の電圧変化は７１０となり、液晶層７０６
には斜線部で示した実効電圧が印加される。時間Ｔ３に
おいてデータ線７０３の電位に対して−ＶＢに相当する
負バイアスがゲート電極に印加される。液晶層７０６に
ツイストネマチック液晶を用いるとＶＤは１〜５（Ｖ）
程度必要となり、ＶＢは最悪で１０〜１２Ｖとなり、ゲ
ート電圧Ｖｇｓが−１０〜−１２Ｖで十分に低いＩ
ＯＦＦが要求される。
【００３３】この点本発明の薄膜トランジスタは、図５
に示す様に十分に低いＩＯＦＦが実現でき、液晶層に書
き込まれた電荷を保持でき、コントラスト比が大きく、
視角特性が良好な液晶ディスプレイが得られる。
【００３４】（実施例３）本発明による別の薄膜トラン
ジスタの１例を図８に示す。
【００３５】図８（ａ）に示す様に実施例１同様基板８
０１上に多結晶シリコンより成る半導体層８０２、Ｓｉ
Ｏ２より成るゲート絶縁膜８０７、タンタルより成るゲ
ート電極８０５を順次積層する。
【００３６】次に図８（ｂ）に示す様に、タンタルより
成るゲート電極８０５の表面を陽極酸化法により酸化
し、タンタル酸化物で構成される絶縁物８０６を形成し
た後、イオン打込み法あるいは高エネルギーイオンドー
ピング法を用いて、リンイオン８０８をゲート絶縁膜８
０７を通して半導体層８０２中へ添加し、自己整合的に
ソース領域８０４、ドレイン領域８０３を得る。図９に
タンタルの陽極酸化の陽極酸化電圧とタンタル酸化物の
膜厚の関係を示す。横軸が陽極酸化電圧、縦軸が膜厚で
ある。陽極酸化電圧に比例してタンタル酸化物の膜厚は
厚くなり、１．７〜１．８ｎｍ／Ｖのレートで膜厚制御
が可能である。
【００３７】この結果、図９の斜線部で示す膜厚に相当
する図８（ｂ）に示したオフセット量△Ｌが生じ、オフ
セット量△Ｌは０〜４５０ｎｍの範囲で陽極酸化電圧を
調整する事により、正確に任意に制御できる。
【００３８】実施例１では不純物イオンを打ち込んだ
後、陽極酸化し、０〜２００ｎｍの範囲で正確にオフセ
ット量△Ｌを制御できる事を示したが、本実施例では、
イオン打ち込み工程と陽極酸化工程を入れ替える事によ
り実施例１より大きな範囲でオフセット量△Ｌを制御す
る事ができる。従って、実施例１に比べ、ゲート電圧Ｖ
ｇｓを負にしたときのゲート電極−ドレイン領域、ゲー
ト電極−ソース領域間の電圧を下げる効果が大きく、よ
り大きなソース・ドレイン電圧Ｖｄｓ、更にゲート電極
Ｖｇｓを負にバイアスした時のＩＯＦＦを小さく抑える
事ができ、ＴＮ型の液晶に比べ高い駆動電圧を必要とす
るＥＬ、ＰＤＬＣ等のアクティブマトリックス型ディス
プレイへ、本薄膜トランジスタを適用すれば絶大な効果
が得られる。
【００３９】次に打ち込まれたリンイオンをアルゴンレ
ーザー、エキシマレーザー等を照射するかあるいはラン
プアニール法により活性化し、ソース領域８０４、ドレ
イン領域８０３の多結晶シリコンを低抵抗化する。活性
化は上記に示した様に短時間で活性化するのが好まし
く、熱アニール法等の長時間を必要とする活性化は、打
ち込まれたリンイオンの半導体層８０２への拡散が生
じ、オフセット量△Ｌを実効的に小さくしてしまう。
【００４０】最後に図８（ｃ）に示す様に実施例１同様
ソース領域８０４、ドレイン領域８０３上にそれぞれコ
ンタクトホール８１１、８１２を開口し、ソース配線８
１０、ドレイン配線８０９を設ける。
【００４１】（実施例４）本発明による別の薄膜トラン
ジスタの１例を図１０に示す。
【００４２】図１０（ａ）に示す様に実施例１同様基板
１００１上に多結晶シリコンより成る半導体層１００
２、ＳｉＯ２より成るゲート絶縁膜１００７、タンタル
より成るゲート電極１００５を順次積層する。
【００４３】次にタンタルより成るゲート電極１００５
をマスクとして、第１の不純物添加をイオン打ち込み法
を用いて、リンイオン１００８をゲート絶縁膜１００７
を通して半導体層１００２中へ５×１０１２〜１×１０
１４ｃｍ−２の濃度で添加し、自己整合的にソース領域
１００４、ドレイン領域１００３を得る。
【００４４】次に図１０（ｂ）に示す様に、タンタルよ
り成る、ゲート電極１００５の表面を陽極酸化法により
酸化し、タンタル酸化物で構成される絶縁物１００６を
形成した後、第２の不純物添加をイオン打込み法あるい
は高エネルギーイオンドーピング法を用いて、絶縁物１
００６をマスクとして、第１の不純物添加と同様にソー
ス領域１００４、ドレイン領域１００３へ更にリンイオ
ンを添加する。この時の不純物濃度は、１×１０１４〜
１×１０１６ｃｍ−２の濃度とし、第１の不純物添加よ
りドーズ量を多くし、ソース領域１００４、ドレイン領
域１００３が十分に低抵抗化できる濃度がよい。
【００４５】この結果実施例３同様オフセット量△Ｌが
生じ、更にこの△Ｌが、第１の不純物添加により低濃度
の不純物が添加された△Ｌ１の長さを持つシリコン層１
０１３と、チャネル領域を成す半導体層１００２と同じ
シリコン層で△Ｌ２の長さをもつシリコン層１０１２に
より構成される。△Ｌ２は、実施例１と同様にタンタル
の陽極酸化電圧を変える事により、図４の斜線部で示す
膜厚に相当する長さが得られ、０〜２００ｎｍの範囲で
任意の値に正確に制御できる。一方△Ｌ１は、絶縁物１
００６の膜厚と、△Ｌ２の差であり、これも△Ｌ２と同
様にタンタルの陽極酸化電圧を変える事により、０〜２
５０ｎｍの範囲で正確に制御できる。例えばタンタルの
陽極酸化電圧を２００Ｖとすれば△Ｌ１は約２００ｎ
ｍ、△Ｌ２は約１６０ｎｍとなる。
【００４６】本実施例に示す構造の薄膜トランジスタ
は、多くの特徴を有している。
【００４７】第１の特徴として、実施例１、実施例３と
同様にゲート電圧Ｖｇｓを負にバイアスした時のＩ
ＯＦＦを小さく抑える事ができる。
【００４８】第２の特徴として、△Ｌ１は低濃度の不純
物を添加したシリコン層であり、実効的にオフセット長
は実施例３と同様に△Ｌと見なせ、大きなソース・ドレ
イン電圧Ｖｄｓに対しても十分に低いＩＯＦＦが確保で
きる。
【００４９】第３の特徴として、△Ｌ１のシリコン層に
低濃度の不純物を添加しているため、薄膜トランジスタ
の寄生抵抗を低く抑える事ができ、チャネル領域のシリ
コン層としてレーザーアニール等の再結晶化技術を用い
て、結晶粒径が大きく、電界効果移動度の大きい多結晶
シリコンとした場合、寄生抵抗によるＩＯＮの減少を低
く抑える事ができる。
【００５０】本実施例の薄膜トランジスタはこれら３つ
の特徴をすべて合わせもっており、例えばＰＤＬＣ等の
高い駆動電圧を必要とする液晶層を負荷とし、大容量液
晶表示装置を実現する場合、十分に低いＩＯＦＦと高い
ＩＯＮを両立させる事が必須となり、本実施例に示す薄
膜トランジスタを適用すれば絶大な効果が得られる。
【００５１】最後に打ち込まれたリンイオンをアルゴン
レーザー、エキシマレーザー等を照射するかあるいはラ
ンプアニール法により活性化し、ソース領域１００４、
ドレイン領域１００３のシリコン層を低抵抗化し、図１
０（ｃ）に示す様にソース領域１００４ドレイン領域１
００３上にコンタクトホールを開口し、ソース領域１０
１１、ドレイン領域１００９を設ける。
【００５２】（実施例５）本発明による別の薄膜トラン
ジスタの１例を図１１に示す。
【００５３】図１１（ａ）に示す様に実施例３同様基板
１１０１上に半導体層１１０２、ゲート絶縁膜１１０
７、タンタルより成るゲート電極１１０５を順次積層
し、陽極酸化法によりゲート電極１１０５を構成してい
るタンタルの表面を酸化し、絶縁膜体１１０６を得る。
更にリンイオン、ボロンイオン等のドナー、あるいはア
クセプタとなる不純物をイオン打込み法等により絶縁体
１１０６をマスクとして半導体層１１０２中へ添加し、
ソース領域１１０４、ドレイン領域１１０３を形成す
る。
【００５４】次に図１１（ｂ）に示す様にドライエッチ
ング法によりＳｉＯ２で構成したゲート絶縁膜１１０７
を除去し、ソース領域１１０４、ドレイン領域１１０３
を露出させる。ドライエッチングを行った装置は、平行
平板型カソードカップル方式であり、エッチングガスは
ＣＨＦ３ガスを３０ＳＣＣＭ流し、エッチング室内の圧
力を７５ｍＴｏｒｒに調整し、直径が約５０ｃｍの電極
に１３．５６ＭＨＺ、１ＫＷの高周波を印加し、プラズ
マを発生させドライエッチングを行った。この時、タン
タル酸化物より成る絶縁体１１０６のエッチングレート
は、約１６ｎｍ／ｍｉｎ、ＳｉＯ２より成るゲート絶縁
膜１１０７のエッチングレートは約３６ｎｍ／ｍｉｎ、
多結晶シリコンより成るソース領域１１０４、ドレイン
領域１１０３のエッチングレートは約３ｎｍ／ｍｉｎで
あった。図１１（ａ）に示す薄膜トランジスタを構成す
る半導体層１１０２、ゲート絶縁膜１１０７、絶縁体１
１０６の膜厚をそれぞれ２５ｎｍ、１５０ｎｍ、４５０
ｎｍとし、ドライエッチングを５分間行いゲート絶縁膜
を除去すると膜厚はそれぞれ２２．５ｎｍ、０ｎｍ、３
７０ｎｍとなり図１１（ｂ）に示す断面構造が容易に得
られる。
【００５５】次に図１１（ｃ）に示す様にソース領域１
１０４、ドレイン領域１１０３に接する様にそれぞれソ
ース配線１１１１、ドレイン配線１１０９を設ける。
【００５６】この様に構成された薄膜トランジスタは、
半導体層１１０２用のフォトマスク、ゲート電極１１０
５用のフォトマスク、ソース配線１１１１、ドレイン配
線１１０９用のフォトマスクの計３枚で構成する事がで
きプロセスを大幅に短縮できる。更にゲート電極１１０
５とソース配線１１１１の絶縁を確保する層間絶縁膜
は、陽極酸化法により形成された欠陥の少ない緻密な絶
縁物１１０６であり、配線間の短絡欠陥を大幅に減少で
きる。
【００５７】この薄膜トランジスタのソース配線１１１
１、ドレイン配線１１０９をＩＴＯ等の透明導電膜と
し、どちらか一方を画素電極とし、液晶表示装置に適用
すれば、オフセット量△Ｌを設けた事による表示品質の
向上、プロセスの短縮による歩留りの向上、低欠陥化が
同時に実現でき、多大な効果をもたらす。
【００５８】（実施例６）本発明による別の薄膜トラン
ジスタの１例を図１２に示す。
【００５９】図１２（ａ）に示す様に実施例５同様基板
１２０１上に半導体層１２０２、ゲート絶縁膜１２０
７、ゲート電極１２０５を順次積層し、陽極酸化法によ
りゲート電極１２０５を構成するタンタルの表面を酸化
し、絶縁体１２０６を得る。
【００６０】次に図１２（ｂ）に示す様に、平行平板型
カソードカップル方式のドライエッチング装置を用い
て、ＳｉＯ２で構成されるゲート絶縁膜１２０７を、絶
縁物１２０６をマスクとして除去し、ソース領域１２０
４、ドレイン領域１２０３を露出させる。エッチング条
件は、実施例５で示した条件と同一としたが、ＣＨＦ３
ガスの圧力を１０〜１００ｍＴｏｒｒ、高周波電力を５
００〜１５００Ｗの範囲で調整すれば薄膜トランジスタ
を構成する材質のエッチングレートは ＳｉＯ２＞Ｔａ２Ｏ５＞Ｓｉ の条件が成り立ち、容易に図１２（ｂ）に示す断面構造
が得られる。
【００６１】次にリンあるいはボロン等のドナーあるい
はアクセプタとなる不純物をソース領域１２０４、ドレ
イン領域１２０３に添加する。この時ソース領域１２０
４、ドレイン領域１２０３は露出しているため高エネル
ギー方式のイオン打ち込み法を用いる必要がなく、低エ
ネルギー方式のイオンドーピング法、あるいはリン、あ
るいはボロンの活性雰囲気中での拡散方式により不純物
の添加が可能となる。この結果イオン打込み時に生じる
薄膜トランジスタのダメージを大幅に低減でき、大面積
にわたり均一性に優れた薄膜トランジスタの形成ができ
る。更にこれに加えて、イオン打込み時にソース領域１
２０４、ドレイン領域１２０３を構成する多結晶シリコ
ンの結晶構造にダメージを与えることなく不純物の添加
ができるためレーザーアニール法等の特別な不純物活性
化を行わなくても、十分に低抵抗のソース領域１２０
４、ドレイン領域１２０３を実現できる。
【００６２】最後に図１２（ｃ）に示す様にソース領域
１２０４、ドレイン領域１２０３と接する様にソース配
線１２１１、ドレイン配線１２０９を設ける。
【００６３】本実施例は以上説明した様に実施例５で述
べたソース領域、ドレイン領域への不純物添加工程とゲ
ート絶縁膜除去工程を入れ替えただけで、実施例５の特
徴をすべて生かしたまま、薄膜トランジスタのダメージ
低減、不純物の活性化の簡略化が実現でき、多大な効果
をもたらす。
【００６４】
【発明の効果】本発明は次のような優れた効果を有す
る。
【００６５】第１に、酸化法により、正確に大面積にわ
たり、オフセット量△Ｌを制御でき、十分に低いＩOFF
をもつ薄膜トランジスタが実現できる。
【００６６】第２に、高い駆動電圧を必要とするＥＬ、
ＤＤＬＣ等のアクティブマトリックス型ディスプレイ
に、本薄膜トランジスタを適用すると、表示品質が良好
な平面ディスプレイが実現できる。
【００６７】第３に本発明の薄膜トランジスタをアクテ
ィブマトリックス型液晶ディスプレイに適用すると、短
絡欠陥を大幅に減少でき、コントラスト比、視角特性等
の表示品質が良好な液晶ディスプレイが実現できる。
【００６８】第４に、陽極酸化という簡単な方法でオフ
セット量△Lを正確に制御できるため、設備面での負荷
が小さく、液晶ディスプレイのコスト削減ができる。
【００６９】第５に、オフセットを設けた事による寄生
抵抗の増大を極力小さくし、ＩONの低下を抑え、しかも
オフセットによりＩOFFを小さくし結果的にＩON／ＩOFF
比の大きな薄膜トランジスタを提供できる。
【００７０】第６に、陽極酸化法によりオフセット構造
の薄膜トランジスタを提供するとともに、同時にゲート
線とデータ線の交差部にもゲート線とデータ線との間に
ゲート線の陽極酸化膜を形成されるため、交差部の絶縁
性を高めることができる。
【００７１】
【００７２】
【図面の簡単な説明】
【図１】本発明の薄膜トランジスタのチャネル長方向に
おける断面図である。
【図２】従来の薄膜トランジスタの構造を示し、（ａ）
は上視図、（ｂ）はＡ−Ａ′における断面図である。
【図３】従来の薄膜トランジスタの特性を示すグラフで
ある。
【図４】陽極酸化電圧に対して形成されるタンタル酸化
物とタンタルの膜厚変化を示すグラフである。
【図５】本発明の薄膜トランジスタの特性を示すグラフ
である。
【図６】本発明の薄膜トランジスタをアクティブマトリ
ックス型液晶ディスプレイ基板に適用した図であり、
（ａ）は上視図、（ｂ）はＡ−Ａ′における断面図、
（ｃ）はＢ−Ｂ′における断面図である。
【図７】（ａ）はアクティブマトリックス型液晶ディス
プレイの等価回路、（ｂ）は駆動信号波形を示す図。
【図８】（ａ）、（ｂ）、（ｃ）は、本発明の別の薄膜
トランジスタの構造を示す断面図である。
【図９】陽極酸化電圧に対して形成されるタンタル酸化
物の膜厚変化を示すグラフ。
【図１０】（ａ）、（ｂ）、（ｃ）は、本発明の別の薄
膜トランジスタの構造を示す断面図である。
【図１１】（ａ）、（ｂ）、（ｃ）は、本発明の別の薄
膜トランジスタの構造を示す断面図である。
【図１２】（ａ）、（ｂ）、（ｃ）は、本発明の別の薄
膜トランジスタの構造を示す断面図である。
【符号の説明】
１０１、２０１、６０１、８０１、１００１、１１０
１、１２０１ 基板 １０２、２０６、６０２、８０２、１００２、１１０
２、１２０２ 半導体層 １０３、６０４、８０４、１００４、１１０４、１２０
４ ソース領域 １０４、６０３、８０３、１００３、１１０３、１２０
３ ドレイン領域 １０５、２０８、６０５、７０６、８０５、１００５、
１１０５、１２０５ゲート電極 １０６、８０６、１００６、１１０６、１２０６ 絶縁
物 １０７、２０７、６０７、８０７、１００７、１１０
７、１２０７ ゲート絶縁膜 １０８、８０９、１００９、１１０９、１２０９ ドレ
イン配線 １０９、８１０、１０１１、１１１１、１２１１ ソー
ス配線 １１０、１１１、６１０、６１１、８１１、８１２ コ
ンタクトホール ８０８、１００８、１０１０、１１０８、１２０８ リ
ンイオン ２０２ ソース領域 ２０３、７０７、ドレイン領域 ２０４、６０９、７０３、データ線 ２０５、６０８ 画素電極 ６１２、６１３ シリコン薄膜 ６１４、第１の絶縁物 ６０６ 第２の絶縁物 ６１５ 交叉部 ７０１ ホールド回路 ７０２ 走査回路 ７０５ 薄膜トランジスタ ７０６ 液晶層 ７０８ ゲート信号 ７０９ データ信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−231767（ＪＰ，Ａ) 特開 昭58−23479（ＪＰ，Ａ) 特開 平２−306664（ＪＰ，Ａ) 特開 平１−183853（ＪＰ，Ａ) 特開 平３−165575（ＪＰ，Ａ) 特開 平４−360580（ＪＰ，Ａ) 特開 平５−21794（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 G02F 1/1368

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のゲート線と、前記複数のゲート線に
    交差する複数のデータ線と、前記各ゲート線と前記各デ
    ータ線に接続された薄膜トランジスタと、前記薄膜トラ
    ンジスタに接続された画素電極とを有するディスプレイ
    基板の製造方法において、 基板に半導体層を形成する工程と、 前記半導体層上にゲート絶縁膜を介してゲート電極及び
    前記ゲート電極に接続される前記ゲート線を形成する工
    程と、 前記半導体層にイオンを打ち込むことによりソース・ド
    レイン領域を形成する工程と、 前記ゲート電極及び前記ゲート線を陽極酸化させて前記
    ゲート電極及び前記ゲート線の表面に陽極酸化膜を形成
    する工程と、 前記半導体層に接続されるように前記データ線を形成す
    る工程とを有し、 前記ゲート線と前記データ線との交差領域には、前記ゲ
    ート線と前記データ線との間に前記陽極酸化膜が形成さ
    れてなり、前記ゲート電極と前記ソース・ドレイン領域
    との間にはオフセット領域が形成されなることを特徴と
    するディスプレイ基板の製造方法。
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