JPS61185724A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS61185724A JPS61185724A JP60027394A JP2739485A JPS61185724A JP S61185724 A JPS61185724 A JP S61185724A JP 60027394 A JP60027394 A JP 60027394A JP 2739485 A JP2739485 A JP 2739485A JP S61185724 A JPS61185724 A JP S61185724A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、アクティブ・マ）ＩＪソックス液晶表示装置
等に利用することのできる薄膜トランジスタ（ＴＰＴ）
の製造方法に関するものである。
等に利用することのできる薄膜トランジスタ（ＴＰＴ）
の製造方法に関するものである。
〈発明の概要〉
本発明は、ＴＰＴの製作プロセヌにおいてマスクアライ
メント操作を簡素化して歩留シを向上させるために、Ｔ
ＰＴの製造工程に独特の技術的手段を駆使したものであ
り、パターンエツチング技術とリフトオフ法及びゲート
電極部材の陽極酸化法をＴＰＴのパターン化プロセヌに
組み込むことにより少ないマスクアライメント操作でＴ
ＰＴを製作することのできる製造技術を提供することを
目的とする。
メント操作を簡素化して歩留シを向上させるために、Ｔ
ＰＴの製造工程に独特の技術的手段を駆使したものであ
り、パターンエツチング技術とリフトオフ法及びゲート
電極部材の陽極酸化法をＴＰＴのパターン化プロセヌに
組み込むことにより少ないマスクアライメント操作でＴ
ＰＴを製作することのできる製造技術を提供することを
目的とする。
〈従来の技術〉
ＴＦＴを表示セル基板にマトリックス状に配列したアク
ティブマ） ＩＪソックス液晶表示装置は高品位の大容
量表示を可能とした表示装置であり、テレビジョン等へ
の応用が活発に行なわれている。
ティブマ） ＩＪソックス液晶表示装置は高品位の大容
量表示を可能とした表示装置であり、テレビジョン等へ
の応用が活発に行なわれている。
以下、従来の液晶テレビに用いられるＴＦＴアレイ基板
の製造方法について第７図（Ａ） （Ｂ）を参照しなが
ら説明する。第７図（Ａ） （Ｂ）はマスク３層を用い
て製作するＴＦＴアレイの１絵素分の模式平面図及びｘ
−ｘ’断面図である。透明絶縁性基板（７０）上に、金
属膜を堆積してホトエツチング法にてパターン化を行い
、Ａ１等から成るゲート電極バー（７１）を形成する。
の製造方法について第７図（Ａ） （Ｂ）を参照しなが
ら説明する。第７図（Ａ） （Ｂ）はマスク３層を用い
て製作するＴＦＴアレイの１絵素分の模式平面図及びｘ
−ｘ’断面図である。透明絶縁性基板（７０）上に、金
属膜を堆積してホトエツチング法にてパターン化を行い
、Ａ１等から成るゲート電極バー（７１）を形成する。
次に酸化膜又は窒化膜から成るゲート絶縁膜（７２）、
Ｓｉ、 ＣｄＳ等から成る半導体膜（７３）と連続し
て積層する。その後、半導体膜（７３）をエツチングに
てパターン化し、この上に透明導電膜を堆積する。この
透明導電膜をエツチングしてソース電極パー（７６）及
ヒトレイン電極兼表示電極（７７）をパターン形成する
。以上により１絵素分のＴＦＴが作製される。
Ｓｉ、 ＣｄＳ等から成る半導体膜（７３）と連続し
て積層する。その後、半導体膜（７３）をエツチングに
てパターン化し、この上に透明導電膜を堆積する。この
透明導電膜をエツチングしてソース電極パー（７６）及
ヒトレイン電極兼表示電極（７７）をパターン形成する
。以上により１絵素分のＴＦＴが作製される。
〈発明が解決しようとする問題点〉
このように従来のＴＦＴアレイ基板では牛歩なくともエ
ツチング時のマスクを３層使用するのでマスクアライメ
ント操作が最低２度必要である。
ツチング時のマスクを３層使用するのでマスクアライメ
ント操作が最低２度必要である。
このため製作工程が煩雑となシ、製造コストの増大や歩
留りの低下等の問題を招来する。
留りの低下等の問題を招来する。
〈問題点を解決するための手段〉
本発明は上述の問題点に鑑み、ＴＦ’Ｔを構成する各層
を積層した後パターン化する際にマスクを２回使用する
のみとし、各マスクの使用の間にゲート電極用金属層の
陽極酸化法を介設してマスクアライメント操作を１図と
することによシ製作工程を簡素化し生産性の向上を達成
したことを特徴としている。
を積層した後パターン化する際にマスクを２回使用する
のみとし、各マスクの使用の間にゲート電極用金属層の
陽極酸化法を介設してマスクアライメント操作を１図と
することによシ製作工程を簡素化し生産性の向上を達成
したことを特徴としている。
〈実施例〉
第１図（Ａ） （Ｂ？は、本発明により製作されたＴＦ
Ｔアレイ基板１絵素分の模式平面図及びＸ−Ｘ′断面図
である。使用するマスクは、ゲート電極バー（１１）、
ゲート絶縁膜（１２）、半導体膜（１３）及び半導体膜
（１３）とオーミックコンタクトを形成する電極膜（１
４）をパターン化するための第１のマスク並びにソース
電極パー（１６Ｌドレイン電極兼表示電極（１７）及び
半導体膜（１３）とオーミックコンタクトを形成する電
極膜（１４）をパターン化するための第２のマスクの計
２層のみである。以下、第２図（Ａ） （Ｂ）乃至第７
図（Ａ） （Ｂ）に示す各製作プロセスにおける平面図
及びｘ−ｘ’断面図を参照しながらＴＦＴアレイの製作
プロセス及び具体的な構造について詳細に説明する。
Ｔアレイ基板１絵素分の模式平面図及びＸ−Ｘ′断面図
である。使用するマスクは、ゲート電極バー（１１）、
ゲート絶縁膜（１２）、半導体膜（１３）及び半導体膜
（１３）とオーミックコンタクトを形成する電極膜（１
４）をパターン化するための第１のマスク並びにソース
電極パー（１６Ｌドレイン電極兼表示電極（１７）及び
半導体膜（１３）とオーミックコンタクトを形成する電
極膜（１４）をパターン化するための第２のマスクの計
２層のみである。以下、第２図（Ａ） （Ｂ）乃至第７
図（Ａ） （Ｂ）に示す各製作プロセスにおける平面図
及びｘ−ｘ’断面図を参照しながらＴＦＴアレイの製作
プロセス及び具体的な構造について詳細に説明する。
Ｏ工程Ｉ［第２図（Ａ） （Ｂ）参照〕まず、ガラス基
板（１０）上に、ゲート電極バーとなるＡｌ膜（１１勺
をスパッタ法にて膜厚２００ＯＡ堆積する。次に、プラ
ズマＣＶＤ法により、ゲート絶縁膜として５ｉ３Ｎ４（
１２勺、半導体膜として無定形水素化シリコン（ａ −
Ｓｉ ： Ｈ）（１３′）。
板（１０）上に、ゲート電極バーとなるＡｌ膜（１１勺
をスパッタ法にて膜厚２００ＯＡ堆積する。次に、プラ
ズマＣＶＤ法により、ゲート絶縁膜として５ｉ３Ｎ４（
１２勺、半導体膜として無定形水素化シリコン（ａ −
Ｓｉ ： Ｈ）（１３′）。
ａ−３ｉ：Ｈ膜とオーミックコンタクトを形成する電極
膜としてリンドープのａ−５ｉ：Ｈ（ｎ”ａ −Ｓｉ
： Ｈ）（１４′）を連続して積層する。膜厚は、程度
に設定する。これら４層膜形成後、ホトレジスト（１８
）を塗布し、第１のマスクを用いて露光・現像する。
膜としてリンドープのａ−５ｉ：Ｈ（ｎ”ａ −Ｓｉ
： Ｈ）（１４′）を連続して積層する。膜厚は、程度
に設定する。これら４層膜形成後、ホトレジスト（１８
）を塗布し、第１のマスクを用いて露光・現像する。
０工程■〔第３図（Ａ） （Ｂ）参照〕上記工程■で得
られた４層膜をエツチングしてパターン化する。この際
、ｎ” ａ −Ｓ ｉ ： Ｈ（１４’）及びａ −Ｓ
ｉ ：Ｈ（１３′）のエッチャントはＨＦとＨＮ Ｏ３
の混合液を用い、５ｉ３Ｎ４（１２勺のエッチャントは
５ΦＨＦ水溶液を用いる。またＡ［膜（１１勺のエッチ
ャントはＨ３ＰＯ４系水溶液とする。上述した各層の順
序で基板（１０）とともに各層を各エッチャントに浸漬
して４層を同一パターンでエツチングする。
られた４層膜をエツチングしてパターン化する。この際
、ｎ” ａ −Ｓ ｉ ： Ｈ（１４’）及びａ −Ｓ
ｉ ：Ｈ（１３′）のエッチャントはＨＦとＨＮ Ｏ３
の混合液を用い、５ｉ３Ｎ４（１２勺のエッチャントは
５ΦＨＦ水溶液を用いる。またＡ［膜（１１勺のエッチ
ャントはＨ３ＰＯ４系水溶液とする。上述した各層の順
序で基板（１０）とともに各層を各エッチャントに浸漬
して４層を同一パターンでエツチングする。
０工程■〔第４図（Ａ） （Ｂ）参照〕この工程では、
ゲート電極バーとなるＡＩ膜（１１つのパターンエツジ
部の陽極酸化を行なう。
ゲート電極バーとなるＡＩ膜（１１つのパターンエツジ
部の陽極酸化を行なう。
本工程の目的は、後工程Ｖでパターン化されるソース電
極パー及びドレイン電極兼表示電極とゲート電極バー（
１１）間の電気的導通を防止するためである。Ａｌ膜（
１１’）のパターンエツジ部の陽極酸化は、ホウ酸アン
モニウム水溶液中電圧４０Ｖにて化成し、Ａｌ膜（１１
勺のパターンエツジ部にＡ１２０３（１５）を形成する
ことによシ行なう。
極パー及びドレイン電極兼表示電極とゲート電極バー（
１１）間の電気的導通を防止するためである。Ａｌ膜（
１１’）のパターンエツジ部の陽極酸化は、ホウ酸アン
モニウム水溶液中電圧４０Ｖにて化成し、Ａｌ膜（１１
勺のパターンエツジ部にＡ１２０３（１５）を形成する
ことによシ行なう。
尚、本実施例では、ゲート電極バー（１１）としてＡＩ
を使用しそのパターンエツジにＡＪｌ’２０３（１５）
を形成したが、ゲート電極バー材料としては、これ以外
にもＴａ、Ｎｂ、Ｈｆ等、陽極酸化することによシ絶縁
膜を形成するいわゆるバルブ金属類を使用することがで
きる。但しＴａの場合には、エツチング時のガラス基板
（１０）の損傷を防ぐために、Ｔａの堆積に先立って、
Ｔａ２０５膜を堆積することが必要となる場合がある。
を使用しそのパターンエツジにＡＪｌ’２０３（１５）
を形成したが、ゲート電極バー材料としては、これ以外
にもＴａ、Ｎｂ、Ｈｆ等、陽極酸化することによシ絶縁
膜を形成するいわゆるバルブ金属類を使用することがで
きる。但しＴａの場合には、エツチング時のガラス基板
（１０）の損傷を防ぐために、Ｔａの堆積に先立って、
Ｔａ２０５膜を堆積することが必要となる場合がある。
０工程ＩＶ ［第５図（Ａ） （Ｂ）参照３次に、ソー
ス電極バー及びドレイン電極兼表示電極を形成するため
に、透明導電膜（１７勺を真空蒸着法にてｎ ａ−５ｉ
：Ｈ（１４勺表面を含む全面に厚さ３０００Ａ程堆積す
る。その後、ホトレジスト（１９）を塗布し、第２のマ
スクを用いてソース電極バー、ドレイン電極及び表示電
極の形状に対応した露光現像を行なう。マスクアライメ
ント操作は、本工程において１回のみであり、従って操
作が簡単で製品の低コスト化に大きく寄与する。
ス電極バー及びドレイン電極兼表示電極を形成するため
に、透明導電膜（１７勺を真空蒸着法にてｎ ａ−５ｉ
：Ｈ（１４勺表面を含む全面に厚さ３０００Ａ程堆積す
る。その後、ホトレジスト（１９）を塗布し、第２のマ
スクを用いてソース電極バー、ドレイン電極及び表示電
極の形状に対応した露光現像を行なう。マスクアライメ
ント操作は、本工程において１回のみであり、従って操
作が簡単で製品の低コスト化に大きく寄与する。
Ｏ工程Ｖ〔第６図（Ａ） （Ｂ）参照〕この工程では、
透明導電膜（１７’）をホトレジスト（１８）に即して
エツチング成形し、ソース電極バー（１６）とドレイン
電極兼表示電極（１７）のパターン化を行なうとともに
オーミックコンタクトを形成するｎ ａ−５ｉ：Ｈ（１
４′）のエツチングを行なう。尚、上記透明導電膜（１
７′）のエッチャントはＨＣ１水溶液、ｎ ａ−３ｉ：
Ｈ（１４’）のエッチャントはＨＦとＨＮ ０３の混合
液を用いた。
透明導電膜（１７’）をホトレジスト（１８）に即して
エツチング成形し、ソース電極バー（１６）とドレイン
電極兼表示電極（１７）のパターン化を行なうとともに
オーミックコンタクトを形成するｎ ａ−５ｉ：Ｈ（１
４′）のエツチングを行なう。尚、上記透明導電膜（１
７′）のエッチャントはＨＣ１水溶液、ｎ ａ−３ｉ：
Ｈ（１４’）のエッチャントはＨＦとＨＮ ０３の混合
液を用いた。
上述した各層の順で、基板１０とともに各層を各エラチ
ントに浸漬し、透明導電膜（１７′）よりソース電極バ
ー（１６）とドレイン電極兼表示電！ （１７）ツバタ
ーン化及ヒソース・ドレインギャップを形成する。また
ｎ ａ −Ｓｉ ： Ｈ（１４′）よυａ−５ｉ：Ｈ半
導体層（１３）とソース電極バー（１６）及ヒトレイン
電極（１７）間のオーミックコンタクト用電極膜（１４
）を成形加工する。
ントに浸漬し、透明導電膜（１７′）よりソース電極バ
ー（１６）とドレイン電極兼表示電！ （１７）ツバタ
ーン化及ヒソース・ドレインギャップを形成する。また
ｎ ａ −Ｓｉ ： Ｈ（１４′）よυａ−５ｉ：Ｈ半
導体層（１３）とソース電極バー（１６）及ヒトレイン
電極（１７）間のオーミックコンタクト用電極膜（１４
）を成形加工する。
０工程Ｗ
ホトレジス） （１９）を除去して第１図（Ａ）（Ｂ）
に示すような作製される。
に示すような作製される。
上記ＴＰＴを基板（１０）上にマ） ＩＪソックス置し
、ゲート電極バー（１１）とソース電極バー（１６）を
行列方向に延展して同一行・同一列にある各ＴＰＴのゲ
ート電極とソース電極を共通接続することによりＴＦＴ
アレイ基板が構成される。
、ゲート電極バー（１１）とソース電極バー（１６）を
行列方向に延展して同一行・同一列にある各ＴＰＴのゲ
ート電極とソース電極を共通接続することによりＴＦＴ
アレイ基板が構成される。
このＴＦＴアレイ基板を液晶表示装置等の一方のセル基
板として利用すれば、大容量の表示情報を鮮明なる画像
で表示画面に生起させることができる。
板として利用すれば、大容量の表示情報を鮮明なる画像
で表示画面に生起させることができる。
〈発明の効果〉
以上詳説した如く本発明では、マスク２ＭのみでＴＰＴ
を作製することができるＴＰＴプレイ基板を製作する上
で最も煩わしいマスクアライメント操作を１回に減少さ
せることができる。このため、ＴＦＴアレイ基板の低コ
スト化、高歩留化に多大な効果がある。
を作製することができるＴＰＴプレイ基板を製作する上
で最も煩わしいマスクアライメント操作を１回に減少さ
せることができる。このため、ＴＦＴアレイ基板の低コ
スト化、高歩留化に多大な効果がある。
第１図（Ａ） （Ｂ）は本発明の１実施例の説明に供す
るＴＰＴの平面図及びｘ−ｘ’断面図である。 第２図（Ａ） （Ｂ）乃至第６図（Ａ） （Ｂ）は第１
図に示すＴＰＴの製作工程を説明する平面図及びｘ−ｘ
’断面］ぼである。第７図（Ａ） （Ｂ）は従来のＴＰ
Ｔアレイ基板を説明する平面図及びｘ−ｘ’断面図であ
る。 １０・・・ガラス基板 １１・・・ゲート電極バー１
２・・・ゲート絶縁膜 １３川半導体層１４・・・電
極膜 １５・・・陽極酸化膜 １６・・・ソース電
極バー １７・・・ドレイン電極兼絵素電極 代理人 弁理士 福 士 愛 彦（他２名）（Ａ） ＣＢ） （，４） （Ａ） 第３図 （Ａ） 第４図 （Ａ） １ｑ （Ｂ） （Ａ）
るＴＰＴの平面図及びｘ−ｘ’断面図である。 第２図（Ａ） （Ｂ）乃至第６図（Ａ） （Ｂ）は第１
図に示すＴＰＴの製作工程を説明する平面図及びｘ−ｘ
’断面］ぼである。第７図（Ａ） （Ｂ）は従来のＴＰ
Ｔアレイ基板を説明する平面図及びｘ−ｘ’断面図であ
る。 １０・・・ガラス基板 １１・・・ゲート電極バー１
２・・・ゲート絶縁膜 １３川半導体層１４・・・電
極膜 １５・・・陽極酸化膜 １６・・・ソース電
極バー １７・・・ドレイン電極兼絵素電極 代理人 弁理士 福 士 愛 彦（他２名）（Ａ） ＣＢ） （，４） （Ａ） 第３図 （Ａ） 第４図 （Ａ） １ｑ （Ｂ） （Ａ）
Claims (1)
- 【特許請求の範囲】 １ 絶縁性基板上にゲート電極となる金属膜、ゲート絶
縁膜となる第１の絶縁膜、半導体膜及び該半導体膜とオ
ーミックコンタクトを形成するための電極膜を連続して
積層し４層膜を形成する工程と、 前記４層膜を連続してエッチングしパターン化する工程
と、 前記金属膜のパターンエッジ部を陽極酸化して第２の絶
縁膜を形成する工程と、 ソース・ドレイン電極及び表示電極となる透明導電膜を
堆積する工程と、 前記透明導電膜及び前記電極膜の順で連続してエッチン
グパターン化し、ソース電極及びドレイン電極に分離す
る工程と、 を具備して成ることを特徴とする薄膜トランジスタの製
造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027394A JPS61185724A (ja) | 1985-02-13 | 1985-02-13 | 薄膜トランジスタの製造方法 |
| DE19863604368 DE3604368A1 (de) | 1985-02-13 | 1986-02-12 | Verfahren zur herstellung eines duennfilm-transistors |
| GB08603522A GB2172745B (en) | 1985-02-13 | 1986-02-13 | Method of manufacturing thin film transistor |
| US06/829,001 US4684435A (en) | 1985-02-13 | 1986-02-13 | Method of manufacturing thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027394A JPS61185724A (ja) | 1985-02-13 | 1985-02-13 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61185724A true JPS61185724A (ja) | 1986-08-19 |
| JPH0580650B2 JPH0580650B2 (ja) | 1993-11-09 |
Family
ID=12219842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60027394A Granted JPS61185724A (ja) | 1985-02-13 | 1985-02-13 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61185724A (ja) |
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-
1985
- 1985-02-13 JP JP60027394A patent/JPS61185724A/ja active Granted
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