JPS61147574A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPS61147574A JPS61147574A JP59268588A JP26858884A JPS61147574A JP S61147574 A JPS61147574 A JP S61147574A JP 59268588 A JP59268588 A JP 59268588A JP 26858884 A JP26858884 A JP 26858884A JP S61147574 A JPS61147574 A JP S61147574A
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- JP
- Japan
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- thin film
- insulating film
- film transistor
- semiconductor layer
- tpt
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6739—Conductor-insulator-semiconductor electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は各欅薄形ディスプレイにスイッチング素子とし
て用いられるコープレナ型の薄膜トランジスタに関する
ものである。
て用いられるコープレナ型の薄膜トランジスタに関する
ものである。
最近、ＯＡ機器端末やポータプルテレビ等への要求から
薄形ディスプレイ開発がさかんに行われている。その中
でも、大容量グラフィック表示に対応するために、行列
状に電極を配置した情報表示装置において、前記電極交
点部分に能動素子を配して駆動を行うアクティブマトリ
クス方式が研究されてい６゜第２図に能動素子として薄
膜トランジスタ（以下ＴＰＴと略すンｒ用いた液晶パネ
ル形ディスプレイの概念図を示す。（２１）が液晶層で
あり、（２２）が前記液晶層ヲ、＠勤するためのスイッ
チングトランジスタである。（２３）は、液晶を駆動す
るために必要な電圧を印加するためのデータ線であり、
（２４）ｉ）ランジスタ（２２）のゲートを制御する選
択信号線である。（２５）及び（２６）ｉ透明電極であ
る。
薄形ディスプレイ開発がさかんに行われている。その中
でも、大容量グラフィック表示に対応するために、行列
状に電極を配置した情報表示装置において、前記電極交
点部分に能動素子を配して駆動を行うアクティブマトリ
クス方式が研究されてい６゜第２図に能動素子として薄
膜トランジスタ（以下ＴＰＴと略すンｒ用いた液晶パネ
ル形ディスプレイの概念図を示す。（２１）が液晶層で
あり、（２２）が前記液晶層ヲ、＠勤するためのスイッ
チングトランジスタである。（２３）は、液晶を駆動す
るために必要な電圧を印加するためのデータ線であり、
（２４）ｉ）ランジスタ（２２）のゲートを制御する選
択信号線である。（２５）及び（２６）ｉ透明電極であ
る。
第３図に従来より知られているコーブレナ構造を有する
ＴＰＴの断面図を示す。図中（１）は石英、ガラス等の
透明絶縁性基板で６Ｄ、この上にＴＰＴが形成される。
ＴＰＴの断面図を示す。図中（１）は石英、ガラス等の
透明絶縁性基板で６Ｄ、この上にＴＰＴが形成される。
（２）は不純物拡散を防止するバンシペーション膜であ
る。（３）はアモルファスシリコン（ａ−８ｉ）、ポリ
シリコン（ｐ−１３１） 、マイクロクリスタリンシリ
コン（μｃ−８ｉ）等からなる半導体である。（４）。
る。（３）はアモルファスシリコン（ａ−８ｉ）、ポリ
シリコン（ｐ−１３１） 、マイクロクリスタリンシリ
コン（μｃ−８ｉ）等からなる半導体である。（４）。
（５）は、そ几ぞれソース、ドレイン電極でＡ１等の金
属で配線される。（８）はゲート絶縁膜であり、ＯＶＤ
法等のｊＩＩ積法により、アモルファス窒化シリコン等
で形成される。（９）はゲート電極であり、前ｄピソー
ス、ドレイン電極と同様にＡ１等で形成さ几る。（１０
）に保護膜であり省略さ几る場合もめる。このような回 ＴＰＴにおいては、１−のデポジションにより形成し念
ゲート絶縁膜（８）をそのまま電極間絶縁膜として使っ
ていた。
属で配線される。（８）はゲート絶縁膜であり、ＯＶＤ
法等のｊＩＩ積法により、アモルファス窒化シリコン等
で形成される。（９）はゲート電極であり、前ｄピソー
ス、ドレイン電極と同様にＡ１等で形成さ几る。（１０
）に保護膜であり省略さ几る場合もめる。このような回 ＴＰＴにおいては、１−のデポジションにより形成し念
ゲート絶縁膜（８）をそのまま電極間絶縁膜として使っ
ていた。
〔発明の解決しようとする問題点コ
第３図に示したようなＴＰＴにおいて、ａ−８１等を半
導体層とする場合には、ａ−８１膜の特性上、ＶＬＥＩ
工のプロセスで用いられているような高温での酸化によ
る安定な８１０２ の形成が不可能であるので、ｃｖｎ
法等の堆積法によりゲート絶縁膜を形成したが、絶縁膜
形成特に半導体表向にプラズマによるダメージが入るこ
と及び半導体層表面が大気にさら烙れで、汚染されるこ
とで、形成された絶縁層／半導体界面が不安定になシＴ
ＦＴの電流−電圧特性の経時劣化の主たる原因になって
いた。
導体層とする場合には、ａ−８１膜の特性上、ＶＬＥＩ
工のプロセスで用いられているような高温での酸化によ
る安定な８１０２ の形成が不可能であるので、ｃｖｎ
法等の堆積法によりゲート絶縁膜を形成したが、絶縁膜
形成特に半導体表向にプラズマによるダメージが入るこ
と及び半導体層表面が大気にさら烙れで、汚染されるこ
とで、形成された絶縁層／半導体界面が不安定になシＴ
ＦＴの電流−電圧特性の経時劣化の主たる原因になって
いた。
呼たｐ−ｓｉ等ｒ半界体啼として用いる場合には、高温
酸化による５１０２形成が可能であるが、工程仁が増え
ＴＰＴの製造コストに増加させるという欠点を有してい
た。
酸化による５１０２形成が可能であるが、工程仁が増え
ＴＰＴの製造コストに増加させるという欠点を有してい
た。
感らに第３図に示すような構造を有するＴＰＴの場合に
は、ゲート電極配線後、絶縁膜の厚さが電極間絶縁膜と
して薄いために、ンースーゲート及びドレイン−ゲート
間の短絡が発生しやすいという欠点を有していた。
は、ゲート電極配線後、絶縁膜の厚さが電極間絶縁膜と
して薄いために、ンースーゲート及びドレイン−ゲート
間の短絡が発生しやすいという欠点を有していた。
本発明は、前述の問題点を解決すべくなされたものであ
り、絶縁性基板上に、コーブレナ構造に従ってソース電
極、ドレイン電極、ゲート電極を配置した薄膜トランジ
スタにおいて、該トランジスタのゲート絶縁膜及びｉｆ
ｆ、極間絶縁膜を陽極酸化法によって形成し念こと（ｉ
−特徴とするＴＰＴであり、特にＴＰＴの電気的特性に
寄与するチャネル部分の物理的性質を安定させ、ＴＰＴ
％性の経時劣化を少なくすることを可能にする。また陽
極酸化を行う際の給電線に用い７’？−Ａ１等の金属を
そのままＴＰＴのソース、ドレイン電極とすることで、
従来のプロセスを大きく変えることなく、新プロセスへ
移向が可能である。ま比熱酸化ｓｔｏ、／ ｐ−８ｉ系
については従来のものに比べ、工程数を減らし製造コス
トを低減させることが可能である。さらにゲート絶縁膜
形成時に同時にソース、ドレイン電極上に絶縁膜が形成
できるので各電極間の短絡を防止することが可能である
。
り、絶縁性基板上に、コーブレナ構造に従ってソース電
極、ドレイン電極、ゲート電極を配置した薄膜トランジ
スタにおいて、該トランジスタのゲート絶縁膜及びｉｆ
ｆ、極間絶縁膜を陽極酸化法によって形成し念こと（ｉ
−特徴とするＴＰＴであり、特にＴＰＴの電気的特性に
寄与するチャネル部分の物理的性質を安定させ、ＴＰＴ
％性の経時劣化を少なくすることを可能にする。また陽
極酸化を行う際の給電線に用い７’？−Ａ１等の金属を
そのままＴＰＴのソース、ドレイン電極とすることで、
従来のプロセスを大きく変えることなく、新プロセスへ
移向が可能である。ま比熱酸化ｓｔｏ、／ ｐ−８ｉ系
については従来のものに比べ、工程数を減らし製造コス
トを低減させることが可能である。さらにゲート絶縁膜
形成時に同時にソース、ドレイン電極上に絶縁膜が形成
できるので各電極間の短絡を防止することが可能である
。
以下図面？参照しつつ説明する。
第１図は、本発明のＴＰＴの代表的構造を示す断面図で
あり、（１）はガラス、石英等の絶縁性基板、（２）Ｉ
ｆ酸化シリコン、窒化シリコン等のパンシベーションａ
、（３） ？１ ａ−Ｅ３１ 。
あり、（１）はガラス、石英等の絶縁性基板、（２）Ｉ
ｆ酸化シリコン、窒化シリコン等のパンシベーションａ
、（３） ？１ ａ−Ｅ３１ 。
ｐ−ｓｉ 、 μＣ−日１からなる半導体層、（４）
はＡ１等のソース電極、（５）ｉＡｌ等のドレイン電極
、（６）は陽極酸化によって形成された酸化シリコン膜
、（７）は陽極酸化によって形成されたアルミナ等の絶
縁膜、（８）はアモルファス酸化シリコン、アモルファ
ス窒化シリコン等の電極間絶縁膜で陽極酸化によって金
属の陽極酸化が進行しなかった場合等にのみ用いられる
。
はＡ１等のソース電極、（５）ｉＡｌ等のドレイン電極
、（６）は陽極酸化によって形成された酸化シリコン膜
、（７）は陽極酸化によって形成されたアルミナ等の絶
縁膜、（８）はアモルファス酸化シリコン、アモルファ
ス窒化シリコン等の電極間絶縁膜で陽極酸化によって金
属の陽極酸化が進行しなかった場合等にのみ用いられる
。
第４図は、その製造工程を説明するための断面図である
。絶縁性基板上（１）上にパンシベーション膜（２）、
半導体層（３）を連続的に蒸着し半導体層のみを必要な
形状にエツチングする。その後給電線と、ソース電極（
４）及びドレイン電極をかねる金属層をパターニングす
る。この後に第５図に示すように、エラスティックコネ
クタ（５１）等を用いてソース電極を共通に接続し、電
解液中に浸して陽極酸化を行い、任意の膜厚の酸化膜を
形成する。もつとも、ソース電極を短絡するパターンを
最初に形成しておき、この工程で酸化膜形底抜、切断除
去して短絡をなくしてもよい。
。絶縁性基板上（１）上にパンシベーション膜（２）、
半導体層（３）を連続的に蒸着し半導体層のみを必要な
形状にエツチングする。その後給電線と、ソース電極（
４）及びドレイン電極をかねる金属層をパターニングす
る。この後に第５図に示すように、エラスティックコネ
クタ（５１）等を用いてソース電極を共通に接続し、電
解液中に浸して陽極酸化を行い、任意の膜厚の酸化膜を
形成する。もつとも、ソース電極を短絡するパターンを
最初に形成しておき、この工程で酸化膜形底抜、切断除
去して短絡をなくしてもよい。
陽極酸化に用いる電解液としては、ｎ−メチルアセトア
ミド、無水エチレングリコール等の誘電率の大きい溶液
が用いら几る。ｎ−メチルアセトアミドの場合には、０
．０１ＨのＫＮＯ３及び体！＊濃度で２．５％の純水を
加えた浴液が用いられる。この溶液を形成した段階では
、ｐＨ７，６〜ａＯ程度の弱アルカリ性を示す。また、
無水エチレングリコールの場合にも［ＬＯ４ＮのＫＮＯ
，が添加されている浴液が用いらｒすることが望ましい
。また、ａ−８ｉはｎ型であることから、陽極酸化にお
いて、酸化物／ａ−８ｉ界面に正孔が供給されることが
不可欠であるので、陽極酸化をスムーズに進行させるた
めに光を照射することが望ましい。形成する絶縁膜の厚
みは、陽極酸化膜のみを用いる場合には１ｓｏｏＸ以上
とすればよい。厚い方は特に限定さね、ないが、生産性
が悪くなるために通常４０００Ｘ以下程度にされればよ
い。また生産性を最優先にした場合にはゲート絶縁膜と
して、ｐ −ＣＶＤ法等の堆積法による５１ｏ＝／陽極
酸化８１０＠２．という２層構造を取ることも可能であ
ジ、この場合にに５００１〜１０００Ａを陽極酸化Ｓｉ
Ｏ鵞 とし残りを堆積法による５１０２ として総厚
を前記の１５００〜４０００Ａの膜厚にすることが望ま
しい。
ミド、無水エチレングリコール等の誘電率の大きい溶液
が用いら几る。ｎ−メチルアセトアミドの場合には、０
．０１ＨのＫＮＯ３及び体！＊濃度で２．５％の純水を
加えた浴液が用いられる。この溶液を形成した段階では
、ｐＨ７，６〜ａＯ程度の弱アルカリ性を示す。また、
無水エチレングリコールの場合にも［ＬＯ４ＮのＫＮＯ
，が添加されている浴液が用いらｒすることが望ましい
。また、ａ−８ｉはｎ型であることから、陽極酸化にお
いて、酸化物／ａ−８ｉ界面に正孔が供給されることが
不可欠であるので、陽極酸化をスムーズに進行させるた
めに光を照射することが望ましい。形成する絶縁膜の厚
みは、陽極酸化膜のみを用いる場合には１ｓｏｏＸ以上
とすればよい。厚い方は特に限定さね、ないが、生産性
が悪くなるために通常４０００Ｘ以下程度にされればよ
い。また生産性を最優先にした場合にはゲート絶縁膜と
して、ｐ −ＣＶＤ法等の堆積法による５１ｏ＝／陽極
酸化８１０＠２．という２層構造を取ることも可能であ
ジ、この場合にに５００１〜１０００Ａを陽極酸化Ｓｉ
Ｏ鵞 とし残りを堆積法による５１０２ として総厚
を前記の１５００〜４０００Ａの膜厚にすることが望ま
しい。
さらに坩亀勝として用いる盆＠ＶＣよっては、ｎ−メチ
ルアセトアミド等の電解液では、陽極酸化によって絶縁
１曽を金属上に形成できない場合もある。そのような場
合には、前記の２層構造を取るようにすればよい。
ルアセトアミド等の電解液では、陽極酸化によって絶縁
１曽を金属上に形成できない場合もある。そのような場
合には、前記の２層構造を取るようにすればよい。
本発明によるＴＰＴは、上記の代表例に限足格れ・・・
・・なく、必要に応じて金属等の遮光１−ヲ形氏したり
、半導体層に下にもう一つのゲート電極を形成したダブ
ルゲート構造としたりしてもよく、さらに液晶配向膜を
形成してもよく、公知のアクティブマトリクス用基板の
構造を種々採用しうる。
・・なく、必要に応じて金属等の遮光１−ヲ形氏したり
、半導体層に下にもう一つのゲート電極を形成したダブ
ルゲート構造としたりしてもよく、さらに液晶配向膜を
形成してもよく、公知のアクティブマトリクス用基板の
構造を種々採用しうる。
本発明のゲート絶縁膜形成法によれば、第３図のような
例と比做すると、プロセス的にばあまり大きく変えるこ
となく、プラズマによるダメージやチャネル部分を汚染
ｌｒ、なくすことが可能になり、ＴＦＴの電鬼−゛亀圧
特性の経時劣化を大幅に減少させられるつこれにより従
来問題とされてきたＴＰＴの信頼性を大幅に同上δせる
ことが可能になる。さらにソース、ドレイン電極上にも
絶縁膜を同時に形成することで、電極側面での短絡を防
止できることから、不良品の発生率を低減することが可
能になぁというメリットを有する。
例と比做すると、プロセス的にばあまり大きく変えるこ
となく、プラズマによるダメージやチャネル部分を汚染
ｌｒ、なくすことが可能になり、ＴＦＴの電鬼−゛亀圧
特性の経時劣化を大幅に減少させられるつこれにより従
来問題とされてきたＴＰＴの信頼性を大幅に同上δせる
ことが可能になる。さらにソース、ドレイン電極上にも
絶縁膜を同時に形成することで、電極側面での短絡を防
止できることから、不良品の発生率を低減することが可
能になぁというメリットを有する。
以下に本発明によるゲート絶縁膜形成法τ用いたＴＰＴ
の実施例を示す。
の実施例を示す。
ＴＰＴの構造は前出の第１図に示したものと同一である
。ガラスによる絶縁性基板（１）上に、プラズマＣＶＤ
法により２０００Ａの酸化シリコンによるバツンベーシ
ョン＆＜ ２ ）及びｘｏｏｏＸの能動アモルファスシ
リコンによる半導体層（３）倉連続的に蒸着したつバン
シペーション膜（２）は、絶縁層に用いるものと同様に
、シランガスと笑気ガスの混合ガスに工っで、また、能
動アモルファスンリコンに、ｃゐ半導体層（３）は、１
００％シランガスによって製膜した。この板上記アモル
７アヌシリコン層を選択的にエツチングし、その上１ｃ
Ａ１１６００ＯＡ蒸看し、バターニングすることで、給
覗佇をかねるンース区憔（４）、ドレイン電極（５）を
形成した。その後、ソース電極を給ｔ！ＩＪとして使い
、電解液として無水エチレングリコールを用いて陽極酸
化を行い、半導体層内に、１ｏｏｏＸの５１０２ 膜（
６）を、また、Ａ１電極上にＡ １２ ｏ３膜（７）を
同時に形成した。その後、電極間絶縁膜（８）として、
プラズマＣｖＤ法により１０００＾のアモルファス窒化
シリコン膜を形成した。この際の原料ガスは、シランガ
スと笑気ガスの混合ガスである。最後にゲート電極（９
）としてＡｌ１６０００Ａ蒸着して形成した。
。ガラスによる絶縁性基板（１）上に、プラズマＣＶＤ
法により２０００Ａの酸化シリコンによるバツンベーシ
ョン＆＜ ２ ）及びｘｏｏｏＸの能動アモルファスシ
リコンによる半導体層（３）倉連続的に蒸着したつバン
シペーション膜（２）は、絶縁層に用いるものと同様に
、シランガスと笑気ガスの混合ガスに工っで、また、能
動アモルファスンリコンに、ｃゐ半導体層（３）は、１
００％シランガスによって製膜した。この板上記アモル
７アヌシリコン層を選択的にエツチングし、その上１ｃ
Ａ１１６００ＯＡ蒸看し、バターニングすることで、給
覗佇をかねるンース区憔（４）、ドレイン電極（５）を
形成した。その後、ソース電極を給ｔ！ＩＪとして使い
、電解液として無水エチレングリコールを用いて陽極酸
化を行い、半導体層内に、１ｏｏｏＸの５１０２ 膜（
６）を、また、Ａ１電極上にＡ １２ ｏ３膜（７）を
同時に形成した。その後、電極間絶縁膜（８）として、
プラズマＣｖＤ法により１０００＾のアモルファス窒化
シリコン膜を形成した。この際の原料ガスは、シランガ
スと笑気ガスの混合ガスである。最後にゲート電極（９
）としてＡｌ１６０００Ａ蒸着して形成した。
以上のような手法を用いて８００μｍ ピンチ５０本Ｘ
５０本のマトリックスパネルｔ−８枚製作し、従来の製
造方法によるものと比較した。
５０本のマトリックスパネルｔ−８枚製作し、従来の製
造方法によるものと比較した。
トランジスタの電流−電圧特性の測定結果からは、ｏｎ
電流の立ち上かやも急峻で、電流値のｒ！８和領域に入
るのも早く、ｏｎ ／ ｏｆｆ 比も６桁程度のもの
が得られ、従来のものに比べて、若干特性の改善が見ら
れた。また経時劣化については８０℃、１０５秒 ＢＴ
処理を行ったが、特性の劣化が従来のものと比べ、５０
％以上改善された。
電流の立ち上かやも急峻で、電流値のｒ！８和領域に入
るのも早く、ｏｎ ／ ｏｆｆ 比も６桁程度のもの
が得られ、従来のものに比べて、若干特性の改善が見ら
れた。また経時劣化については８０℃、１０５秒 ＢＴ
処理を行ったが、特性の劣化が従来のものと比べ、５０
％以上改善された。
また同時に行った短絡検査の結果からは、電極間の短絡
は、０〜２ケ所／枚でめった。これに対して従来の物で
は第３図のような構造の場合、絶縁不良に伴うソース−
ゲート、ソース−ドレイン短絡が１０〜２０ケ所／枚程
度めったっ〔発明の効果〕 以上のように不発明では、ゲート絶縁膜を陽極酸化法に
より形成することで、ＴＰＴ特性の経時劣化を大幅に減
少嘔せることが可能になる。
は、０〜２ケ所／枚でめった。これに対して従来の物で
は第３図のような構造の場合、絶縁不良に伴うソース−
ゲート、ソース−ドレイン短絡が１０〜２０ケ所／枚程
度めったっ〔発明の効果〕 以上のように不発明では、ゲート絶縁膜を陽極酸化法に
より形成することで、ＴＰＴ特性の経時劣化を大幅に減
少嘔せることが可能になる。
また同時に、ソース、ドレイン電水上に、Ａ１酸化物に
よる絶縁層を形成できることから、ソース−ゲート、ド
レイン−ゲート短絡ケはぼ完全に防止でき、製品の不良
品率を低減することが可能になるばかりでなく、再現性
よく形成する方法を提供するものである。
よる絶縁層を形成できることから、ソース−ゲート、ド
レイン−ゲート短絡ケはぼ完全に防止でき、製品の不良
品率を低減することが可能になるばかりでなく、再現性
よく形成する方法を提供するものである。
アクティブマトリクスパネルに従来からポータプルコン
ピュータや平面テレビに応用芒れているドツトマトリク
スタイプのパネルに比べ、製造コスト、信頼性の点が難
点となっているが本発明はアクティブマトリクスパネル
の実用化に大きく貢献するものである。
ピュータや平面テレビに応用芒れているドツトマトリク
スタイプのパネルに比べ、製造コスト、信頼性の点が難
点となっているが本発明はアクティブマトリクスパネル
の実用化に大きく貢献するものである。
第１図は、本発明のＴＰＴの代表的例を示す断面図。
箱２図は、アクティブマトリクスノくネルの代表的夕１
１の概念図。 第３図は、従来のＴＦＴの例を示す断面図。 第４図は、本発明のＴＩＰＴの製造工程を示す＠面図。 第５図は、本発明のＴＰＴの製造工程のうちで陽極酸化
のプロセスを示す断面図。 １ 絶縁性基板 ２ パッシベーション膜 ５ 半導体層 ４ ソース電極（給電線） ５ ドレイン１極 ５１ エラスティックコネクタ 第 １ 図 第 ４ 目
１の概念図。 第３図は、従来のＴＦＴの例を示す断面図。 第４図は、本発明のＴＩＰＴの製造工程を示す＠面図。 第５図は、本発明のＴＰＴの製造工程のうちで陽極酸化
のプロセスを示す断面図。 １ 絶縁性基板 ２ パッシベーション膜 ５ 半導体層 ４ ソース電極（給電線） ５ ドレイン１極 ５１ エラスティックコネクタ 第 １ 図 第 ４ 目
Claims (5)
- （１）絶縁性基板上にコープレナ構造に従つて、ソース
電極、ドレイン電極、ゲート電極を配置した薄膜トラン
ジスタにおいて、該トランジスタのゲート絶縁膜及び電
極間絶縁膜を陽極酸化法によつて形成したことを特徴と
する薄膜トランジスタ。 - （２）前記薄膜トランジスタの半導体層がシリコンで、
構成されていることを特徴とする特許請求の範囲第１項
記載の薄膜トランジスタ。 - （３）各薄膜トランジスタの半導体層上に金属により給
電線を配し、それによつて任意の形状にパターニングさ
れ、絶縁性基板上の任意の位置にある半導体層に対して
陽極酸化を行うことを特徴とする特許請求の範囲第１項
記載の薄膜トランジスタ。 - （４）前記給電線をそのまま各トランジスタのソース電
極及びドレイン電極として使用することを特徴とする特
許請求の範囲第１項記載の薄膜トランジスタ。 - （５）前記ゲート絶縁膜形成のための陽極酸化の際に、
同時に給電線上にも絶縁膜を形成し、これをもつて電極
間絶縁膜とすることを特徴とする特許請求の範囲第１項
記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59268588A JPS61147574A (ja) | 1984-12-21 | 1984-12-21 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59268588A JPS61147574A (ja) | 1984-12-21 | 1984-12-21 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61147574A true JPS61147574A (ja) | 1986-07-05 |
Family
ID=17460614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59268588A Pending JPS61147574A (ja) | 1984-12-21 | 1984-12-21 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61147574A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63316479A (ja) * | 1987-06-19 | 1988-12-23 | Hitachi Ltd | 薄膜トランジスタおよびその製造方法 |
| JPH03101556U (ja) * | 1990-02-05 | 1991-10-23 | ||
| US5561075A (en) * | 1991-05-08 | 1996-10-01 | Seiko Epson Corporation | Method of manufacturing an active matrix panel |
| JP2015026859A (ja) * | 2010-02-26 | 2015-02-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1984
- 1984-12-21 JP JP59268588A patent/JPS61147574A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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