JPS61252667A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPS61252667A JPS61252667A JP60094106A JP9410685A JPS61252667A JP S61252667 A JPS61252667 A JP S61252667A JP 60094106 A JP60094106 A JP 60094106A JP 9410685 A JP9410685 A JP 9410685A JP S61252667 A JPS61252667 A JP S61252667A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタ（以下ＴＰＴと略す）及びそ
の製造方法に関し、さらに詳述すれば高性能の特性を提
供するＴＰＴに関する。
の製造方法に関し、さらに詳述すれば高性能の特性を提
供するＴＰＴに関する。
従来のＴＰＴの構造、製造方法、及びその特性について
説明する。
説明する。
第２凶は従来のＴＰＴの断面図である。
第２図（ａｌで、透明絶縁基板２００に、多結晶シソコ
ン層２０１ｔ−形成、所定のパターンに加工する。
ン層２０１ｔ−形成、所定のパターンに加工する。
＄２図１１）ｌで、熱酸化工程により、ゲート酸化膜２
０２を形成後、Ｎ型（Ｐ型）の不純物を有する多結晶シ
リコンくよりゲート電極２０５ｔ−形成する。しかる後
に、該ゲート電極をマスクとして、イオン注入法により
、Ｎ凰（Ｐａ）の不純物を注入することにより、ソース
領域、ドレイン領域２０４ｔ−形成する。
０２を形成後、Ｎ型（Ｐ型）の不純物を有する多結晶シ
リコンくよりゲート電極２０５ｔ−形成する。しかる後
に、該ゲート電極をマスクとして、イオン注入法により
、Ｎ凰（Ｐａ）の不純物を注入することにより、ソース
領域、ドレイン領域２０４ｔ−形成する。
第２図（ｃｌで、ｃｖＤ法により全面にＮＨ３膜等の層
間絶縁膜２０５會形成、高温の熱処理工程和より前述の
イオン注入した不純物を活性化した後、＝ンタクトをと
る為の窓を形成する＠ 第２１傾で、例えばＡｔ、Ａｔ−８１等の配線材料２０
６により配線形成する。
間絶縁膜２０５會形成、高温の熱処理工程和より前述の
イオン注入した不純物を活性化した後、＝ンタクトをと
る為の窓を形成する＠ 第２１傾で、例えばＡｔ、Ａｔ−８１等の配線材料２０
６により配線形成する。
第２図（６１に上述した製造方法忙より形成した７２丁
の特性について示す。トランジスタのサイズはチャンネ
ル長りが２０μｍ、チャンネル幅Ｗが１０μｍである。
の特性について示す。トランジスタのサイズはチャンネ
ル長りが２０μｍ、チャンネル幅Ｗが１０μｍである。
Ｘ＠にチャンネル領域の多結晶シリコン層の厚みＴ（Ｈ
會、Ｙ＋ｍ＋にドレイン電流ｔＯｇより（Ａｌ？示す。
會、Ｙ＋ｍ＋にドレイン電流ｔＯｇより（Ａｌ？示す。
データーは、ドレイン・ソース関ＶＤＢＫ４Ｖｔ−印加
した状態で、ゲート電圧ｖａ８が２０’Ｖ、ＯＶの時の
１１ＥＲ，値として示す。これによれば、ｖＧＢ ”
ＯＶでの電流値工Ｏｆｆは、多結晶シリコン層の膜厚が
小さくなるに従って、減少する。
した状態で、ゲート電圧ｖａ８が２０’Ｖ、ＯＶの時の
１１ＥＲ，値として示す。これによれば、ｖＧＢ ”
ＯＶでの電流値工Ｏｆｆは、多結晶シリコン層の膜厚が
小さくなるに従って、減少する。
これは膜厚が小さくなると、チャンネル領域の膜抵抗が
大きくなる為である。Ｖｃｉａ＝２０Ｖでの電流値工す
は、膜厚が６０ＯＡまでは、膜厚に比例して工ＯＨは減
少するが６ｏｏａ以下になると、工ＯＮは増加傾向を示
す。これは次に述べるような理由による。多結晶シリコ
ン膜の欠陥密度、約１０目〜１０”／ｃｓ”から、既知
の方法で空乏層の最大厚みを求めるとほぼ６００ａとな
る。従って膜厚が６００Ａ以下になると空乏層の厚みも
同様に小さくなり、ＴＰＴ’ｉ動作するに必要なスレツ
シエホールド電圧も比例して小さくなる。従って、■Ｏ
Ｎは膜厚が６００′Ａよりも小さくなるに従い大きくな
る。
大きくなる為である。Ｖｃｉａ＝２０Ｖでの電流値工す
は、膜厚が６０ＯＡまでは、膜厚に比例して工ＯＨは減
少するが６ｏｏａ以下になると、工ＯＮは増加傾向を示
す。これは次に述べるような理由による。多結晶シリコ
ン膜の欠陥密度、約１０目〜１０”／ｃｓ”から、既知
の方法で空乏層の最大厚みを求めるとほぼ６００ａとな
る。従って膜厚が６００Ａ以下になると空乏層の厚みも
同様に小さくなり、ＴＰＴ’ｉ動作するに必要なスレツ
シエホールド電圧も比例して小さくなる。従って、■Ｏ
Ｎは膜厚が６００′Ａよりも小さくなるに従い大きくな
る。
以上の結果から、多結晶シリコン漕の厚みを６００Ａ以
下にすることにより、０Ｎ１０ＦＦ比のより大きな高性
１１のＴＰＴ’ｉ得ることができる。
下にすることにより、０Ｎ１０ＦＦ比のより大きな高性
１１のＴＰＴ’ｉ得ることができる。
しかし、前述の従来技術では以下のような問題点を有す
る。即ち、特性の同上を図る為、半導体層である多結晶
シリコンの膜厚を小さくしていくと、ソース領域、ドレ
イン領域の膜厚も小さくなるから、配線用材料との良好
なコンタクトを得ることが困難になり、第２区ｔｅｌに
示すように工ＯＮが減少する。例えばＡ４ＡｔＳｉ等の
場合は、多結晶シリコンＮＩヲ突き抜けることが考えら
れるし、又、例えばＩＴＯ等、透明導電膜の場合は、ソ
ース領域、ドレイン領域のシート抵抗とコンタクト抵抗
が比例関係にある為、ある提度の膜厚は、必ず確保され
ねばならない。従って、従来の技術では、半導体層の膜
厚をより小さくすること和より特性の向上全図る可能性
が有りながら、結局ソース領域、ドレイン領域と配線用
材料とのコンタクトの問題から、膜厚が制限されてしま
う。
る。即ち、特性の同上を図る為、半導体層である多結晶
シリコンの膜厚を小さくしていくと、ソース領域、ドレ
イン領域の膜厚も小さくなるから、配線用材料との良好
なコンタクトを得ることが困難になり、第２区ｔｅｌに
示すように工ＯＮが減少する。例えばＡ４ＡｔＳｉ等の
場合は、多結晶シリコンＮＩヲ突き抜けることが考えら
れるし、又、例えばＩＴＯ等、透明導電膜の場合は、ソ
ース領域、ドレイン領域のシート抵抗とコンタクト抵抗
が比例関係にある為、ある提度の膜厚は、必ず確保され
ねばならない。従って、従来の技術では、半導体層の膜
厚をより小さくすること和より特性の向上全図る可能性
が有りながら、結局ソース領域、ドレイン領域と配線用
材料とのコンタクトの問題から、膜厚が制限されてしま
う。
本発明はこのような問題点上解決するもので、その目的
とするところは、良好なコンタクト特性を有し、かつ、
高性能の特性忙有するＴＦＴｔ−提供するところにある
。
とするところは、良好なコンタクト特性を有し、かつ、
高性能の特性忙有するＴＦＴｔ−提供するところにある
。
本発明によるＴＰＴは、ソース領域、ドレイン領域と、
配線用材料とのコンタク）’ｔ−！する領域あるいは、
前記領域を含めた、ソース領域、ドレイン領域の−ｆ５
領域、あるいは、ソース領域、ドレイン領域１に２層の
半導体層で形成し、かつ、チャンネル領域金有する半導
体層は、前記、２層の半導体層のどちらか１層であるこ
とケ特徴とする。
配線用材料とのコンタク）’ｔ−！する領域あるいは、
前記領域を含めた、ソース領域、ドレイン領域の−ｆ５
領域、あるいは、ソース領域、ドレイン領域１に２層の
半導体層で形成し、かつ、チャンネル領域金有する半導
体層は、前記、２層の半導体層のどちらか１層であるこ
とケ特徴とする。
この時、当然のことであるが、チャンネル領域金有する
半導体層の膜厚は、もう１万の半導体層の膜厚よりも小
さい。
半導体層の膜厚は、もう１万の半導体層の膜厚よりも小
さい。
本発明の上記の構造によれば、ソース領域、ドレイン領
域と配線用材料とのコンタクトを有する領域は、より良
好なコンタクト特性が得られる十分な膜厚の半導体層を
有し、かつ、もう１層の半導体層２６ｏｏＸ以下にする
ことにより、より０Ｎ１０ＦＦ比の大きい、扁性１毛の
ＴＦτ′５ｔ４ることかできる。本構造によるＴＰＴの
工ｏＮの特性ｔ−ｇ２図（ｅｌに破線で示す。
域と配線用材料とのコンタクトを有する領域は、より良
好なコンタクト特性が得られる十分な膜厚の半導体層を
有し、かつ、もう１層の半導体層２６ｏｏＸ以下にする
ことにより、より０Ｎ１０ＦＦ比の大きい、扁性１毛の
ＴＦτ′５ｔ４ることかできる。本構造によるＴＰＴの
工ｏＮの特性ｔ−ｇ２図（ｅｌに破線で示す。
第１図（ａｌ （ｂｌは、本発明の１実施例におけるＴ
ＰＴの構造断面図である。ここで１００は透明絶縁基板
、１０１は、多結晶シリコン層、１０２は、多結晶シリ
コン層、１０３は、ゲート酸化膜、１０４は多結晶シリ
コンで形成されるゲート電極、１０５はＣＶＤ法によっ
て形成されるＩ−絶縁縁膜、１０６はＡｔ、 Ａｔ−８
１等の配線用金属である。
ＰＴの構造断面図である。ここで１００は透明絶縁基板
、１０１は、多結晶シリコン層、１０２は、多結晶シリ
コン層、１０３は、ゲート酸化膜、１０４は多結晶シリ
コンで形成されるゲート電極、１０５はＣＶＤ法によっ
て形成されるＩ−絶縁縁膜、１０６はＡｔ、 Ａｔ−８
１等の配線用金属である。
第３図に従って、第１図（ａｌの詳細な製造方法全説明
する。
する。
第３図（ａｌで、透明絶縁基板１００に、ソース領域、
ドレイン領域の一部分となる位置に１層目の多結晶シリ
コン層１０１を形成、所定のパターンに加工する。第３
図Ｃｂｌで、チャンネル領域が形成される２層目の多結
晶シリコン層１０２を形成、所定のパターンに加工する
。
ドレイン領域の一部分となる位置に１層目の多結晶シリ
コン層１０１を形成、所定のパターンに加工する。第３
図Ｃｂｌで、チャンネル領域が形成される２層目の多結
晶シリコン層１０２を形成、所定のパターンに加工する
。
第５１ｇ （ａｔで、熱酸化工程により、ゲート酸化膜
１０３ｔ−形成後、Ｎ型（Ｐ型）の不純物を有する多結
晶シリコンによりゲート電極１０４′ｔ−形成する。し
かる後に、該ゲート電極をマスクとして、イオン注入法
により、Ｎ型（Ｐ型）の不純物上注入することにより、
ソース領域、ドレイン領域１０７ｔ−形成する。この時
、チャンネルの形ｂＹ、される半導体層の膜厚ｔ−６０
０Ａ以下にする。
１０３ｔ−形成後、Ｎ型（Ｐ型）の不純物を有する多結
晶シリコンによりゲート電極１０４′ｔ−形成する。し
かる後に、該ゲート電極をマスクとして、イオン注入法
により、Ｎ型（Ｐ型）の不純物上注入することにより、
ソース領域、ドレイン領域１０７ｔ−形成する。この時
、チャンネルの形ｂＹ、される半導体層の膜厚ｔ−６０
０Ａ以下にする。
＠３図（＋１１で、Ｏ’ＶＤ法により全面にＮＳＧ膜等
の眉間絶縁膜１０５を形成、高温の熱処理工程により前
述のイオン注入した不純物ヲ活性化した後、コンタクト
をとる為の窓を形成する。
の眉間絶縁膜１０５を形成、高温の熱処理工程により前
述のイオン注入した不純物ヲ活性化した後、コンタクト
をとる為の窓を形成する。
＠３図ｔｅｌで、例えばＡｔ、Ａｔ−８１等の配線材料
１０６により配線形成する。
１０６により配線形成する。
以上述べたように本発明によれば、２層の半導体層全ソ
ース領域、ドレイン領域と配線用材料とのコンタクトを
有する領域に形成すること、又、チャンネルの形成され
る半導体層の膜厚を６００λ以下にすることにより、よ
り高性能なＴＦＴｔ得ることができる。従って、本構造
によるＴＰＴは、三次元素子、あるいはアクティブマス
トリックスパネルに於ける、画素′ｗＬ極駆動用スイッ
チング素子、サラには、シフトレジスタ等の駆動用集積
回路素子として十分使用可能な特性を有するものである
。
ース領域、ドレイン領域と配線用材料とのコンタクトを
有する領域に形成すること、又、チャンネルの形成され
る半導体層の膜厚を６００λ以下にすることにより、よ
り高性能なＴＦＴｔ得ることができる。従って、本構造
によるＴＰＴは、三次元素子、あるいはアクティブマス
トリックスパネルに於ける、画素′ｗＬ極駆動用スイッ
チング素子、サラには、シフトレジスタ等の駆動用集積
回路素子として十分使用可能な特性を有するものである
。
第１図（ａ＋、（１）ｌは、本発明のＴＦ”ｒの実施例
を示す主要断面図。 ＠２図（ａ１〜（＋１１は従来の’ｒｌＦＴ’ｉ示す工
程断面図、第２図（ｅｌは、ＴＦ’Ｔの電気的な特性図
、４３図（ａＪ〜（ｅｌは、本発明のＴＩＦＴを示す工
程断面図。 １００ 透明絶縁基板 １０１．１０２ 多結晶シリコン層 １０３ ゲート酸化膜 １０４ ゲート電極１０５ 層
間絶縁膜 １０６ 配線用金属。 以上
を示す主要断面図。 ＠２図（ａ１〜（＋１１は従来の’ｒｌＦＴ’ｉ示す工
程断面図、第２図（ｅｌは、ＴＦ’Ｔの電気的な特性図
、４３図（ａＪ〜（ｅｌは、本発明のＴＩＦＴを示す工
程断面図。 １００ 透明絶縁基板 １０１．１０２ 多結晶シリコン層 １０３ ゲート酸化膜 １０４ ゲート電極１０５ 層
間絶縁膜 １０６ 配線用金属。 以上
Claims (1)
- 【特許請求の範囲】 １）ソース領域、ドレイン領域、ゲート絶縁膜、ゲート
絶縁膜に接するゲート電極を有する薄膜トランジスタに
於いて、少なくとも、該ソース領域、ドレイン領域と、
配線用材料とのコンタクトを有する領域が、２層の半導
体層で形成されかつ、チャンネル領域の形成される半導
体層は前記２層の半導体層のどちらか１層であることを
特徴とする薄膜トランジスタ。 ２）前記ソース領域ドレイン領域と、配線用材料とのコ
ンタクトを有する領域を含む一部領域が、２層の半導体
層で形成されることを特徴とする特許請求の範囲第１項
記載の薄膜トランジスタ。 ３）前記ソース領域及びドレイン領域が２層の半導体層
で形成されることを特徴とする特許請求の範囲第１項記
載の薄膜トランジスタ。 ４）２層の半導体層が同一の半導体層で形成されること
を特徴とする特許請求の範囲第１項記載の薄膜トランジ
スタ。 ５）２層の半導体層が多結晶シリコン層で形成されるこ
とを特許請求の範囲第１項記載の特徴とする薄膜トラン
ジスタ。 ６）チャンネル領域の形成される半導体層の膜厚が、も
う一方の半導体層の膜厚よりも小さいことを特徴とする
特許請求の範囲第１項記載の薄膜トランジスタ。 ７）チャンネル領域の形成される半導体層の膜厚が６０
０Å以下であることを特徴とする特許請求の範囲第１項
記載の薄膜トランジスタ。 ８）アクティブマトリックス型液晶表示装置の画素電極
駆動用スイッチング素子として用いられることを特徴と
する特許請求の範囲第１項記載の薄膜トランジスタ。 ９）前記薄膜トランジスタは、駆動用集積回路を同一基
板上に有するアクティブマトリックス型液晶表示装置の
画素電極駆動用スイッチング素子、及び、駆動用集積回
路として用いられることを特徴とする特許請求の範囲第
１項記載の薄膜トランジスタ。 １０）電気絶縁基板上に、ソース領域及びドレイン領域
の一部となる第１層の半導体層を形成、所定のパターン
に加工する工程と、チャンネル領域の形成される第２層
の半導体層を積層、所定のパターンに加工する工程と、
熱酸化によりゲート絶縁膜を形成し、該ゲート絶縁膜に
接するよう導電層を積層してゲート電極を形成する工程
と、イオン注入法、あるいは、熱拡散法によりＮ型ある
いはＰ型の不純物をチャンネル領域を除く、第１層及び
第２層の半導体層に拡散し、ソース、及び、ドレイン領
域を形成する工程を含むことを特徴とする薄膜トランジ
スタの製造方法。 １１）電気絶縁基板上に、チャンネル領域の形成される
第１層の半導体層を形成、所定のパターンに加工する工
程と、ソース領域及びドレイン領域の一部となる第２層
の半導体層を形成、所定のパターンに加工する工程と、
熱酸化によりゲート絶縁膜を形成し、該ゲート絶縁膜に
接するよう導電層を積層してゲート電極を形成する工程
もイオン注入法、あるいは、熱拡散法によりＮ型あるい
はＰ型の不純物をチャンネル領域を除く第１層及び第２
層の半導体層に拡散し、ソース及びドレイン領域を形成
する工程を含むことを特徴とする薄膜トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60094106A JPS61252667A (ja) | 1985-05-01 | 1985-05-01 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60094106A JPS61252667A (ja) | 1985-05-01 | 1985-05-01 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61252667A true JPS61252667A (ja) | 1986-11-10 |
Family
ID=14101184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60094106A Pending JPS61252667A (ja) | 1985-05-01 | 1985-05-01 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61252667A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281473A (ja) * | 1986-05-30 | 1987-12-07 | Sony Corp | 電界効果型トランジスタの製法 |
| JPS6455867A (en) * | 1987-08-27 | 1989-03-02 | Mitsubishi Electric Corp | Semiconductor device |
| JPH025572A (ja) * | 1988-06-24 | 1990-01-10 | Matsushita Electron Corp | 半導体装置 |
| JPH05114734A (ja) * | 1991-10-22 | 1993-05-07 | Mitsubishi Electric Corp | 半導体装置 |
| JPH05136167A (ja) * | 1991-09-20 | 1993-06-01 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製造方法 |
| JPH07161999A (ja) * | 1993-10-06 | 1995-06-23 | Micron Semiconductor Inc | 薄フィルム電界効果形トランジスターの形成方法 |
| US5488005A (en) * | 1994-05-06 | 1996-01-30 | Samsung Electronics Co., Ltd. | Process for manufacturing an offset gate structure thin film transistor |
| US5561075A (en) * | 1991-05-08 | 1996-10-01 | Seiko Epson Corporation | Method of manufacturing an active matrix panel |
| US5858821A (en) * | 1993-05-12 | 1999-01-12 | Micron Technology, Inc. | Method of making thin film transistors |
| KR19990088504A (ko) * | 1998-05-26 | 1999-12-27 | 모리시타 요이찌 | 박막트랜지스터및그제조방법 |
| US6043507A (en) * | 1997-09-24 | 2000-03-28 | Micron Technology, Inc. | Thin film transistors and methods of making |
| US6344378B1 (en) | 1999-03-01 | 2002-02-05 | Micron Technology, Inc. | Field effect transistors, field emission apparatuses, thin film transistors, and methods of forming field effect transistors |
| US7569408B1 (en) | 1991-03-06 | 2009-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
-
1985
- 1985-05-01 JP JP60094106A patent/JPS61252667A/ja active Pending
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281473A (ja) * | 1986-05-30 | 1987-12-07 | Sony Corp | 電界効果型トランジスタの製法 |
| JPS6455867A (en) * | 1987-08-27 | 1989-03-02 | Mitsubishi Electric Corp | Semiconductor device |
| JPH025572A (ja) * | 1988-06-24 | 1990-01-10 | Matsushita Electron Corp | 半導体装置 |
| US7569408B1 (en) | 1991-03-06 | 2009-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US5561075A (en) * | 1991-05-08 | 1996-10-01 | Seiko Epson Corporation | Method of manufacturing an active matrix panel |
| US5583366A (en) * | 1991-05-08 | 1996-12-10 | Seiko Epson Corporation | Active matrix panel |
| US5814539A (en) * | 1991-05-08 | 1998-09-29 | Seiko Epson Corporation | Method of manufacturing an active matrix panel |
| US6136625A (en) * | 1991-05-08 | 2000-10-24 | Seiko Epson Corporation | Method of manufacturing an active matrix panel |
| JPH05136167A (ja) * | 1991-09-20 | 1993-06-01 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製造方法 |
| JPH05114734A (ja) * | 1991-10-22 | 1993-05-07 | Mitsubishi Electric Corp | 半導体装置 |
| US5858821A (en) * | 1993-05-12 | 1999-01-12 | Micron Technology, Inc. | Method of making thin film transistors |
| US6376287B1 (en) | 1993-05-12 | 2002-04-23 | Micron Technology, Inc. | Method of making field effect |
| US6150201A (en) * | 1993-10-06 | 2000-11-21 | Micron Technology, Inc. | Methods of forming top-gated thin film field effect transistors |
| JPH07161999A (ja) * | 1993-10-06 | 1995-06-23 | Micron Semiconductor Inc | 薄フィルム電界効果形トランジスターの形成方法 |
| US6025215A (en) * | 1993-10-06 | 2000-02-15 | Micron Technology, Inc. | Method of making field effect transistors |
| US5923965A (en) * | 1993-10-06 | 1999-07-13 | Micron Technology, Inc. | Thin film transistors and method of making |
| US5847406A (en) * | 1993-10-06 | 1998-12-08 | Micron Technology, Inc. | Thin film field effect transistor |
| US5807769A (en) * | 1993-10-06 | 1998-09-15 | Micron Technology, Inc. | Methods of making thin film transistors |
| US6235562B1 (en) | 1993-10-06 | 2001-05-22 | Micron Technology, Inc. | Method of making field effect transistors |
| US6251714B1 (en) | 1993-10-06 | 2001-06-26 | Micron Technology, Inc. | Method of making thin film field effect transistors |
| US5488005A (en) * | 1994-05-06 | 1996-01-30 | Samsung Electronics Co., Ltd. | Process for manufacturing an offset gate structure thin film transistor |
| US6043507A (en) * | 1997-09-24 | 2000-03-28 | Micron Technology, Inc. | Thin film transistors and methods of making |
| US6331476B1 (en) | 1998-05-26 | 2001-12-18 | Mausushita Electric Industrial Co., Ltd. | Thin film transistor and producing method thereof |
| KR19990088504A (ko) * | 1998-05-26 | 1999-12-27 | 모리시타 요이찌 | 박막트랜지스터및그제조방법 |
| US6344378B1 (en) | 1999-03-01 | 2002-02-05 | Micron Technology, Inc. | Field effect transistors, field emission apparatuses, thin film transistors, and methods of forming field effect transistors |
| US6504170B1 (en) | 1999-03-01 | 2003-01-07 | Micron Technology, Inc. | Field effect transistors, field emission apparatuses, and a thin film transistor |
| US7329552B2 (en) | 1999-03-01 | 2008-02-12 | Micron Technology, Inc. | Field effect transistor fabrication methods, field emission device fabrication methods, and field emission device operational methods |
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