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TW201917872A - 用於包含鐵電記憶體單元和介電記憶體單元之記憶體之裝置及方法 - Google Patents

用於包含鐵電記憶體單元和介電記憶體單元之記憶體之裝置及方法 Download PDF

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TW201917872A TW107124056A TW107124056A TW201917872A TW 201917872 A TW201917872 A TW 201917872A TW 107124056 A TW107124056 A TW 107124056A TW 107124056 A TW107124056 A TW 107124056A TW 201917872 A TW201917872 A TW 201917872A
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史考特 J 德奈
麥克 A 索爾
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美商美光科技公司
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Abstract

本發明揭示用於包含鐵電記憶體單元及介電記憶體單元之記憶體之裝置及方法。該裝置包含：一第一記憶體單元，其包含經組態以儲存表示互補邏輯值之電荷之第一鐵電電容器及第二鐵電電容器；一第二記憶體單元，其包含經組態以儲存表示互補邏輯值之電荷之第一介電電容器及第二介電電容器；一第一位元線，其可選擇地耦合至該第一記憶體單元之該第一鐵電電容器及該第二記憶體單元之該第一介電電容器；一第二位元線，其可選擇地耦合至該第一記憶體單元之該第二鐵電電容器及該第二記憶體單元之該第二介電電容器；及一感測放大器，其耦合至該第一位元線及該第二位元線。

Description

用於包含鐵電記憶體單元和介電記憶體單元之記憶體之裝置及方法
記憶體器件廣泛用於儲存諸如電腦、無線通信器件、攝影機、數位顯示器及其類似者之各種電子器件中之資訊。藉由程式化一記憶體器件之不同狀態來儲存資訊。例如，二進位器件具有通常由一邏輯「1」或一邏輯「0」表示之兩種狀態。在其他系統中，可儲存兩種以上狀態。為存取儲存資訊，電子器件可讀取或感測記憶體器件中之儲存資訊。為儲存資訊，電子器件可寫入或程式化記憶體器件中之狀態。
存在各種類型之記憶體器件，其包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (ReRAM)、快閃記憶體及其他。記憶體器件可為揮發性或非揮發性的。即使不存在一外部電源，但非揮發性記憶體(例如快閃記憶體)可長時間儲存資料。揮發性記憶體器件(例如DRAM)會隨時間損失其儲存狀態，除非其由一外部電源週期性再新。二進位記憶體器件可(例如)包含一充電或放電電容器。然而，一充電電容器會變得透過洩漏電流隨時間放電以導致儲存資訊損失。揮發性記憶體之特定特徵可提供諸如較快讀取或寫入速度之效能優點，而非揮發性記憶體之特徵(諸如在無週期性再新的情況下儲存資料之能力)可為有利的。
FeRAM可使用類似於揮發性記憶體之器件架構，但可歸因於將一鐵電電容器用作一儲存器件而具有非揮發性。因此，與其他非揮發性及揮發性記憶體器件相比，FeRAM器件可具有提高效能。然而，可期望改良FeRAM器件之操作。例如，可期望具有記憶體單元感測期間之改良雜訊電阻、更小型電路及減小佈局大小及FeRAM器件之操作之改良時序。
本發明揭示用於包含鐵電記憶體單元及介電記憶體單元之記憶體之裝置及方法。
在本發明之一態樣中，一種裝置包含第一記憶體單元及第二記憶體單元及第一位元線及第二位元線。該第一記憶體單元包含經組態以儲存表示互補邏輯值之電荷之第一鐵電電容器及第二鐵電電容器。該第二記憶體單元包含經組態以儲存表示互補邏輯值之電荷之第一介電電容器及第二介電電容器。該第一位元線可選擇地耦合至該第一記憶體單元之該第一鐵電電容器及該第二記憶體單元之該第一介電電容器。該第二位元線可選擇地耦合至該第一記憶體單元之該第二鐵電電容器及該第二記憶體單元之該第二介電電容器。
在本發明之另一態樣中，一種裝置包含第一記憶體單元及第二記憶體單元及第一位元線及第二位元線。該第一記憶體單元包含經組態以儲存表示一邏輯值之一電荷之一鐵電電容器。該第二記憶體單元包含經組態以儲存表示一邏輯值之一電荷之一介電電容器。該第一位元線可選擇地耦合至該第一記憶體單元之該鐵電電容器及該第二記憶體單元之該介電電容器。該第二位元線可選擇地耦合至該第一記憶體單元之該鐵電電容器及該第二記憶體單元之該介電電容器。
在本發明之另一態樣中，一種方法包含：自一第一記憶體單元讀取一資料位元，該第一記憶體單元包含經組態以儲存透過互補邏輯值表示該資料位元之電荷之第一介電電容器及第二介電電容器。該方法進一步包含：將該資料位元鎖存於一感測放大器處，且將該資料位元自該感測放大器寫入至一第二記憶體單元，該第二記憶體單元包含經組態以儲存透過互補邏輯值表示該資料位元之電荷之第一鐵電電容器及第二鐵電電容器。
在本發明之另一態樣中，一種方法包含：自一第一記憶體單元讀取一資料位元，該第一記憶體單元包含經組態以儲存透過互補邏輯值表示該資料位元之電荷之第一鐵電電容器及第二鐵電電容器。該方法進一步包含：將該資料位元鎖存於一感測放大器處，且將該資料位元自該感測放大器寫入至一第二記憶體單元，該第二記憶體單元包含經組態以儲存透過互補邏輯值表示該資料位元之電荷之第一介電電容器及第二介電電容器。
在本發明之另一態樣中，一種方法包含：自一第一記憶體單元讀取一資料位元，該第一記憶體單元包含經組態以儲存透過一邏輯值表示該資料位元之一電荷之一介電電容器。該方法進一步包含：將該資料位元鎖存於一感測放大器處，且將該資料位元自該感測放大器寫入至一第二記憶體單元，該第二記憶體單元包含經組態以儲存透過一邏輯值表示該資料位元之一電荷之一鐵電電容器。
下文將闡述特定細節以提供本發明之實施例之一充分理解。然而，熟習技術者應明白，可在無此等特定細節之情況下實踐本發明之實施例。此外，本文中所描述之本發明之特定實施例僅供例示且不應用於使本發明之範疇受限於此等特定實施例。在其他例項中，未詳細展示熟知電路、控制信號、時序協定及軟體操作以免不必要地使本發明不清楚。
圖1繪示根據本發明之各種實施例之支援一混合鐵電/介電記憶體之一實例性記憶體陣列10。記憶體陣列10亦可指稱一電子記憶體裝置。記憶體陣列10包含可經程式化以儲存不同狀態之記憶體單元105。各狀態可表示不同邏輯值。例如，就儲存兩種狀態之一記憶體而言，邏輯值可表示為一邏輯0及一邏輯1。在一些情況中，記憶體單元105經組態以儲存兩個以上邏輯值。一記憶體單元105可包含用於儲存表示可程式化狀態之一電荷之複數個電容器。例如，充電電容器及未充電電容器可分別表示兩個邏輯值。
記憶體陣列之一記憶體單元105可為一鐵電記憶體單元或一介電記憶體單元。一鐵電記憶體單元可經組態為一非揮發性隨機存取記憶體(NVRAM)單元，其在切斷電源時保存資訊。一介電記憶體單元可經組態為動態隨機存取記憶體單元(DRAM)，其只有在施加電力時保存資料。一鐵電記憶體單元(本文中亦指稱一NVRAM記憶體單元)可包含具有安置於對置電容器極板之間之一鐵電材料之一或多個電容器。一鐵電電容器之不同電荷位準可表示不同邏輯值。一介電記憶體單元(本文中亦指稱一DRAM記憶體單元)可包含具有安置於對置電容器極板之間之介電材料之一或多個電容器。一介電電容器之不同電荷位準可表示不同邏輯值。一鐵電記憶體單元可具有可導致相對於其他記憶體架構之改良效能之有益性質，例如在無需週期性再新操作之情況下持久儲存邏輯值。一介電記憶體單元可具有可導致相對於其他記憶體架構之改良效能之有益性質，例如較高速記憶體存取操作。
可藉由啟用或選擇適當存取線12及感測線15來對記憶體單元105執行諸如讀取及寫入之操作。存取線12亦可指稱字線12且感測線亦可指稱數位線。啟用或選擇一字線12或一數位線15可包含：將一電壓施加於各自線。字線12及數位線15係由導電材料製成。例如，字線12及數位線15可由金屬(諸如銅、鋁、金、鎢等等)、金屬合金、摻雜半導體、其他導電材料或其類似者製成。根據圖1之實例，各列記憶體單元105耦合至一字線12。NVRAM記憶體單元105耦合至字線12 WLNV。DRAM記憶體單元105耦合至字線12 WLD。各行記憶體單元105耦合至數位線15 BLT及BLC。可藉由啟用各自字線12及數位線15 (例如，將一電壓施加於字線12或數位線15)來存取其等相交點處之一記憶體單元105。存取記憶體單元105可包含：讀取或寫入記憶體單元105。一字線12及數位線15之相交點可指稱一記憶體單元之一位址。
在一些架構中，一單元之邏輯儲存器件(例如電容器)可藉由選擇組件與數位線電隔離。一字線12可耦合至且可控制選擇組件。例如，選擇組件可為電晶體且字線12可耦合至電晶體之閘極。啟用字線12導致一記憶體單元105之電容器與對應數位線15之間的一電耦合或閉合電路。接著，可存取數位線以讀取或寫入記憶體單元105。
可透過一列解碼器20及一行解碼器30控制存取記憶體單元105。在一些實例中，一列解碼器20自記憶體控制器40接收一列位址且基於所接收之列位址來啟用適當字線12。類似地，一行解碼器30自記憶體控制器40接收一行位址且啟用適當數位線15。例如，記憶體陣列10可包含多個字線12及多個數位線15。因此，可藉由啟用字線12 WLNV及WLD及數位線15 BLT及BLC來存取其等相交點處之記憶體單元105。
在存取之後，可由感測組件25讀取或感測一記憶體單元105以判定記憶體單元105之儲存狀態。例如，在存取記憶體單元105之後，記憶體單元105之電容器可放電至對應數位線15上。使電容器放電可基於加偏壓於電容器或將一電壓施加於電容器。放電可引起數位線15之一電壓變化，感測組件25可比較該電壓與一參考電壓(圖中未展示)以判定記憶體單元105之儲存狀態。例如，若一數位線15具有高於參考電壓之一電壓，則感測組件25可判定記憶體單元105中之儲存狀態係一邏輯1，且反之亦然。感測組件25可包含各種電晶體或放大器以偵測(例如，比較)及放大信號之一差異，此可包含鎖存放大差異。可對各對數位線BLT及BLC提供一單獨感測組件25。接著，可透過行解碼器30將記憶體單元105之偵測邏輯狀態輸出為輸出35。
可藉由啟用相關字線12及數位線15來程式化或寫入一記憶體單元105。如先前所討論，啟用字線12將對應列之記憶體單元105耦合至其各自數位線15。可藉由在啟用字線12時控制相關數位線15來寫入一記憶體單元105，例如，可將一邏輯值儲存於記憶體單元105中。行解碼器30可接受用於寫入至記憶體單元105之資料，例如輸入35。可藉由跨電容器施加一電壓來寫入一記憶體單元105。下文將更詳細討論此程序。
在一些記憶體架構中，存取記憶體單元105會劣化或破壞儲存邏輯狀態，且要執行重寫(例如恢復)操作來使原始邏輯狀態返回至記憶體單元105。例如，可在一感測操作期間使電容器部分或完全放電以損壞儲存邏輯狀態。因此，要在一感測操作之後重寫邏輯狀態。另外，啟用字線12可導致列中之所有記憶體單元放電。因此，需要重寫列中之若干或所有記憶體單元105。
記憶體控制器40可透過諸如列解碼器20、行解碼器30及感測組件25之各種組件來控制記憶體單元105之操作(例如讀取、寫入、恢復等等)。記憶體控制器40可產生列及行位址信號以啟用所要字線12及數位線15。記憶體控制器40亦可產生及控制記憶體陣列10之操作期間所使用之各種電壓電位。一般而言，本文中所討論之一施加電壓之振幅、形狀或持續時間可經調整或變動且可因用於操作記憶體陣列10之各種操作而不同。此外，可同時存取記憶體陣列10內之一個、多個或所有記憶體單元105。例如，可在一重設操作(其中將所有記憶體單元105或記憶體單元105之一群組設定至一單一邏輯狀態)期間同時存取記憶體陣列10之多個或所有單元。
記憶體陣列之一記憶體單元105可為一NVRAM記憶體單元或一DRAM記憶體單元。根據各種實施例，DRAM及NVRAM記憶體單元可單獨或一起使用。在一些情況中，一DRAM記憶體單元可與一NVRAM記憶體單元配對，使得DRAM在正常操作期間提供高速存取且NVRAM提供非揮發性儲存。此時，可在發生功率損失等等時將儲存於DRAM單元中之資料備份至一對應NVRAM單元。在其他情況中，DRAM及NVRAM記憶體單元可單獨定址且因此彼此獨立。
圖2A繪示根據本發明之一實施例之包含一行記憶體單元之一實例性電路200。圖2A繪示根據本發明之各種實施例之包含記憶體單元105之一實例性電路200。電路200包含NVRAM記憶體單元105 NVMC(0)至NVMC(n)及DRAM記憶體單元DMC(0)至DMC(n)，其中「n」取決於陣列大小。電路200進一步包含字線WLNV(0)至WLNV(n)及WLD(0)至WLD(n)、數位線BLT及BLC及感測組件25。數位線BLT耦合至感測組件25之一感測節點A，且數位線BLC耦合至感測組件25之一感測節點B。字線、數位線及感測組件可分別為記憶體單元105、字線12、數位線15及感測組件25之實例，如參考圖1所描述。儘管圖2A中展示一行及2n列記憶體單元105，但一記憶體陣列可包含諸多記憶體單元行及列，如先前所展示。
記憶體單元105可包含一邏輯儲存組件，諸如電容器及選擇組件(圖2A中未展示)。在NVRAM記憶體單元NVMC(0)至NVMC(n)中，記憶體單元105之電容器可為鐵電電容器。在DRAM記憶體單元DMC(0)至DMC(n)中，記憶體單元105之電容器可為介電電容器。電容器可在耦合至數位線BLT及BLC之後放電。如先前所描述，可藉由使記憶體單元105之電容器充電或放電來儲存各種狀態。可由一各自字線啟用記憶體單元105之選擇組件。可由一各自字線WLNV(0)至WLNV(n)啟用NVRAM記憶體單元NVMC(0)至NVMC(n)。可由一各自字線WLD(0)至WLD(n)啟用DRAM記憶體單元DMC(0)至DMC(n)。
NVRAM記憶體單元NVMC(0)至NVMC(n)可耦合至可在存取NVRAM記憶體單元期間使用之一極板線CPNV(0)至CPNV(n)。DRAM記憶體單元DMC(0)至DMC(n)可耦合至可在存取DRAM記憶體單元105期間使用之一極板線CPD。在一些實施例中，極板線CPD連結至一恆定電壓，而極板線CPNV(0)至CPNV(n)之一或多者耦合至使用不同電壓驅動極板線CPNV(0)至CPNV(n)之一電壓驅動器。如下文將更詳細描述，可在一NVRAM寫入操作之不同階段期間使用不同電壓驅動極板線CPNV(0)至CPNV(n)。
可藉由操作電路200中所表示之各種元件來讀取或感測一記憶體單元105之儲存狀態。記憶體單元105可與數位線BLT及BLC電子連通。例如，如下文將更詳細描述，當停用記憶體單元105之選擇組件時，記憶體單元105之電容器可與數位線BLT及BLC隔離，且當啟用選擇組件時，電容器可耦合至數位線BLT及BLC。啟用記憶體單元105之選擇組件可指稱選擇記憶體單元105。在一些情況中，選擇組件係電晶體且藉由將電壓施加於電晶體閘極來控制操作，其中電壓量值大於電晶體之臨限電壓。字線WLNV及WLD可啟用選擇組件。例如，將施加於字線WLNV或WLD之一電壓施加於記憶體單元105之選擇組件之電晶體閘極。因此，選定記憶體單元105之電容器分別耦合至數位線BLT及BLC。
字線WLNV(0)至WLNV(n)分別與記憶體單元105 NVMC(0)至NVMC(n)之選擇組件電子連通。因此，啟用一各自記憶體單元105 NVMC之字線WLNV可啟用記憶體單元105 NVMC。例如，啟用WLNV(0)啟用記憶體單元NVMC(0)，啟用WLNV(1)啟用記憶體單元NVMC(1)，等等。字線WLD(0)至WLD(n)分別與記憶體單元105 DMC(0)至DMC(n)之選擇組件電子連通。因此，啟用一各自記憶體單元105 DMC之字線WLD可啟用記憶體單元105 DMC。例如，啟用WLD(0)啟用記憶體單元DMC(0)，啟用WLD(1)啟用記憶體單元DMC(1)，等等。
為感測由一記憶體單元105儲存之邏輯值，可加偏壓於字線WLNV或WLD以啟用一各自記憶體單元105，且可將一電壓施加於數位線BLT及BLC以改變數位線BLT及BLC之一電壓。啟用記憶體單元105可引起基於儲存於記憶體單元105之電容器上之電荷之數位線BLT及BLC之一電壓變化。數位線BLT及BLC之電壓變化可分別引起感測組件25之感測節點A及B上之一變化。可由感測組件25使數位線BLT及BLC之所得電壓彼此比較以判定由各記憶體單元105之儲存狀態表示之邏輯值。
就一NVRAM記憶體單元而言，加偏壓於一啟用記憶體單元105之極板線CPNV可導致跨啟用記憶體單元105之電容器之一電壓差，其可導致電容器上之儲存電荷之一變化。儲存電荷之變化量值可取決於各電容器之初始狀態，例如，所儲存之初始狀態對應於一邏輯1或一邏輯0。當記憶體單元105之選擇組件由字線WLNV啟用時，歸因於加偏壓於極板線CPNV之儲存電荷之變化可引起基於儲存於啟用記憶體單元105之電容器上之電荷之數位線BLT及BLC之一電壓變化。就一DRAM記憶體單元而言，啟用記憶體單元105可引起儲存於電容器上之電荷改變數位線BLT及BLC之電壓。如先前所描述，數位線BLT及BLC之所得電壓可用於判定記憶體單元105之儲存狀態之邏輯值。
感測組件25可包含各種電晶體或放大器以偵測及放大信號之一差異，此可包含鎖存放大差異。感測組件25可包含接收及比較其感測節點(例如感測節點A及B)之電壓之一感測放大器。感測節點A及B之電壓可分別受數位線BLT及BLC之電壓影響。可基於比較來將感測放大器輸出(例如感測節點A)驅動至一較高(例如正)或較低(例如負或接地)供應電壓。可將另一感測節點(例如感測節點B)驅動至一互補電壓(例如，正供應電壓與負或接地電壓互補，且負或接地電壓與正供應電壓互補)。例如，若感測節點A具有高於感測節點B之一電壓，則感測放大器可將感測節點A驅動至一正供應電壓且將感測節點B驅動至一負或接地電壓。感測組件25可鎖存感測放大器之狀態(例如感測節點A及/或感測節點B之電壓及/或數位線BLT及BLC之電壓)，其可用於判定記憶體單元105之儲存狀態及邏輯值(例如邏輯1)。替代地，若感測節點A具有低於感測節點B之一電壓，則感測放大器可將感測節點A驅動至一負或接地電壓且將感測節點B驅動至一正供應電壓。感測組件25亦可鎖存感測放大器狀態以判定記憶體單元105之儲存狀態及邏輯值(例如邏輯0)。
參考圖1，儲存狀態可表示記憶體單元105之一邏輯值，其接著可透過行解碼器30輸出為輸出35。在其中感測組件25亦將數位線BLT及BLC驅動至互補電壓之實施例中，可將互補電壓施加於記憶體單元105以恢復原始資料狀態讀取。由於恢復資料，所以無需一單獨恢復操作。
一特定記憶體單元105可由電晶體(T)及電容器(C)之各種組合實施。可根據本發明使用任何適當組態。例如，一特定記憶體單元105可由諸如1T1C、2T1C、2T2C、3T2C、4T2C等等之組態實施。此外，不同記憶體單元可依任何組合或組態及單元類型彼此堆疊或配對。例如，一1T1C DRAM單元可與一1T1C NVRAM單元配對或堆疊，一1T1C DRAM單元可與一2T2C NVRAM單元配對或堆疊，一2T2C DRAM單元可與一1T1C NVRAM單元配對或堆疊，一2T2C DRAM單元可與一2T2C NVRAM單元配對或堆疊於一2T2C NVRAM單元上，等等。
圖2B繪示根據本發明之一實施例之一感測組件25。感測組件25包含p型場效電晶體252及256及n型場效電晶體262及266。電晶體256及電晶體266之閘極耦合至感測節點A。電晶體252及電晶體262之閘極耦合至感測節點B。電晶體252及256及電晶體262及266表示一感測放大器。一p型場效電晶體258經組態以耦合至一電源供應器(諸如VREAD電壓電源供應器)且耦合至電晶體252及256之一共同節點。由一作用PSA信號(例如作用低邏輯)啟用電晶體258。一n型場效電晶體268經組態以耦合至一感測放大器參考電壓(諸如接地)且耦合至電晶體262及266之一共同節點。由一作用NSA信號(例如作用高邏輯)啟用電晶體268。
在操作中，藉由啟用PSA及NSA信號來啟用感測放大器以將感測放大器耦合至電源供應器之電壓及感測放大器參考電壓。當啟用感測放大器時，感測放大器比較感測節點A及B之電壓且藉由將感測節點A及B驅動至互補電壓位準(例如，將感測節點A驅動至VREAD且將感測節點B驅動至接地，或將感測節點A驅動至接地且將感測節點B驅動至VREAD)來放大一電壓差。當已將感測節點A及B驅動至互補電壓位準時，感測節點A及B之電壓由感測放大器鎖存且保持鎖存，直至停用感測放大器。
參考圖2A，為寫入記憶體單元105，可跨記憶體單元105之電容器施加一電壓。可使用各種方法。在一些實例中，可分別透過字線WL來啟用選擇組件以將電容器耦合至數位線BLT及BLC。例如，可藉由控制數位線BLT及BLC之電壓來跨記憶體單元105之電容器施加一電壓以跨電容器施加一正或負電壓。在一些實施例中，(例如)使用數位線BLT及BLC及極板線CP來將一互補電壓施加於記憶體單元105之電容器以寫入記憶體單元105。作為一非限制性實例，在一些實施例中，為將一第一邏輯值寫入至記憶體單元105，將一第一電壓施加於電容器之一極板且將與第一電壓互補之一第二電壓施加於電容器之另一極板，及為將一第二邏輯值寫入至記憶體單元105，將第二電壓施加於電容器之一極板且將第一電壓施加於電容器之另一極板。
在一些實例中，可在感測之後執行一恢復操作。如先前所討論，感測操作會劣化或破壞記憶體單元105之原始儲存狀態。在感測之後，可將狀態寫回至記憶體單元105。例如，感測組件25可判定記憶體單元105之儲存狀態且接著可(例如)透過數位線BLT及BLC寫回相同狀態。
鐵電材料具有非線性極化性質。圖3A及圖3B繪示根據本發明之各種實施例之鐵電記憶體之一記憶體單元之非線性電性質之實例之磁滯曲線300-a (圖3A)及300-b (圖3B)。磁滯曲線300-a及300-b分別繪示一實例性鐵電記憶體單元寫入及讀取程序。磁滯曲線300描繪依據一電壓差V而變化之儲存於一鐵電電容器(例如與圖2A之一非揮發性記憶體單元NVMC 105相關聯之電容器)上之電荷Q。
一鐵電材料以一自發電極化為特徵，例如，其在不存在一電場的情況下維持一非零電極化。實例性鐵電材料包含鈦酸鋇(BaTiO3 )、鈦酸鉛(PbTiO3 )、鋯鈦酸鉛(PZT)及鉭酸鍶鉍(SBT)。本文中所描述之鐵電電容器可包含此等或其他鐵電材料。一鐵電電容器內之電極化導致鐵電材料之表面之一淨電荷且透過電容器端子來吸引相反電荷。因此，將電荷儲存於鐵電材料與電容器端子之界面處。因為可在不存在一外加電場的情況下相對較長時間(甚至無限期)維持電極化，所以可相較於(例如)用於揮發性記憶體陣列中之電容器而大幅減少電荷洩漏。此可減少執行再新操作之需要，如上文針對一些揮發性記憶體架構所描述。
可自一電容器之一單一端子之觀點理解磁滯曲線300。舉例而言，若鐵電材料具有一負極化，則正電荷累積於端子處。同樣地，若鐵電材料具有一正極化，則負電荷累積於端子處。另外，應瞭解，磁滯曲線300中之電壓表示跨電容器之一電壓差且係定向的。例如，可藉由將一正電壓施加於考量中之端子且使第二端子維持接地(或約0伏特(0 V))來實現一正電壓。可藉由使考量中之端子維持接地且將一正電壓施加於第二端子來施加一負電壓，例如，可施加正電壓來使考量中之端子負極化。類似地，可將兩個正電壓、兩個負電壓或正電壓及負電壓之任何組合施加於適當電容器端子以產生磁滯曲線300中所展示之電壓差。
如磁滯曲線300-a中所描繪，鐵電材料可使用一零電壓差來維持一正或負極化以導致兩種可能充電狀態：電荷狀態305及電荷狀態310。根據圖3之實例，電荷狀態305表示一邏輯0且電荷狀態310表示一邏輯1。在一些實例中，可在不影響理解的情況下使各自電荷狀態之邏輯值倒換。
可藉由控制鐵電材料之電極化且因此控制電容器端子上之電荷(藉由施加電壓)來將一邏輯0或1寫入至記憶體單元。例如，跨電容器施加一淨正電壓315導致電荷累積，直至達到電荷狀態305-a。在移除電壓315之後，電荷狀態305-a依路徑320變化，直至其在零電壓電位處達到電荷狀態305。類似地，藉由施加導致電荷狀態310-a之一淨負電壓325來寫入電荷狀態310。在移除負電壓325之後，電荷狀態310-a依路徑330變化，直至其在零電壓處達到電荷狀態310。電荷狀態305及310亦可指稱剩餘極化(Pr)值，其係移除外部偏壓(例如電壓)之後留下之極化(或電荷)。
為讀取或感測鐵電電容器之儲存狀態，可跨電容器施加一電壓。作為回應，儲存電荷Q改變且變化程度取決於初始電荷狀態，且最終儲存電荷(Q)因此取決於最初儲存電荷狀態305-b或310-b。例如，磁滯曲線300-b繪示兩種可能之儲存電荷狀態305-b及310-b。可跨電容器施加電壓335，如先前所討論。儘管電壓335被描繪為一正電壓，但電壓335可為負的。回應於電壓335，電荷狀態305-b可依路徑340變化。同樣地，若最初儲存電荷狀態310-b，則其依路徑345變化。電荷狀態305-c及電荷狀態310-c之最終位置取決於包含特定感測方案及電路之諸多因數。
在一些情況中，最終電荷可取決於耦合至記憶體單元之數位線之本質電容。例如，若將電容器耦合至數位線且施加電壓335，則數位線之電壓可歸因於其本質電容而升高。因此，一感測組件處所量測之一電壓可不等於電壓335，而是可取決於數位線之電壓。因此，磁滯曲線300-b上之最終電荷狀態305-c及310-c之位置可取決於數位線之電容且可透過一負載線分析來判定。可相對於數位線電容來界定電荷狀態305-c及310-c。因此，電容器之電壓360 (電壓350或電壓355)可不同且可取決於電容器之初始狀態。
可藉由比較數位線電壓與一參考電壓來判定電容器之初始狀態。數位線電壓可為電壓335與跨電容器之最終電壓360 (電壓350或電壓355)之間的差(例如電壓335-電壓350)或(例如電壓335-電壓355)。可產生一參考電壓，使得其量值介於兩個可能數位線電壓之間以判定儲存邏輯狀態，例如，數位線電壓高於或低於參考電壓。例如，參考電壓可為兩個數量(電壓335-電壓350)及(電壓335-電壓355)之一平均值。在另一實例中，可藉由以下操作來提供參考電壓：隔離一感測組件之第一感測節點上之一電壓，接著透過一數位線引起感測組件之一第二感測節點上之一電壓變化，且比較第二感測節點之所得電壓與第一感測節點之隔離電壓。在由感測組件比較之後，可判定所感測之數位線電壓高於或低於參考電壓，且可判定鐵電記憶體單元之儲存邏輯值(例如一邏輯0或1)。
如上所述，一特定記憶體單元105可由電晶體(T)及電容器(C)之各種組合實施且可根據本發明使用任何適當組態。例如，一特定記憶體單元105可由諸如1T1C、2T1C、2T2C、3T2C、4T2C等等之組態實施。此外，不同記憶體單元可依任何組合或組態及單元類型彼此堆疊或配對。為更詳細描述根據本發明之實施例之記憶體單元105之操作，以下討論參考(例如但不限於) 2T2C及2T2C記憶體單元。應瞭解，下文將討論之操作係概念之具體實例，概念可更一般地應用於用於實施一記憶體單元105實施例之任何記憶體單元組態。
圖4A係根據本發明之一實施例之包含兩個記憶體單元105(0)及105(1)之一實例性電路400之一示意圖。一虛線劃定記憶體單元105之一大致邊界。記憶體單元105之各者包含兩個選擇組件T1及T2及兩個電容器C1及C2。第一記憶體單元105(0)之電容器C1及C2可為鐵電電容器。第二記憶體單元105(1)之電容器C1及C2可為介電電容器。兩個記憶體單元105(0)及105(1)之選擇組件T1及T2可為電晶體，例如n型場效電晶體。在此一實例中，記憶體單元105之各者包含兩個電晶體及兩個電容器(例如2T2C)。
藉由將電壓施加於電晶體閘極來控制選擇組件T1及T2之操作。一各自字線可啟用選擇組件。WLNV(0)可啟用記憶體單元105(0)之選擇組件T1及T2。WLD(0)可啟用記憶體單元105(1)之選擇組件T1及T2。電容器C1具有一第一極板及一第二極板。在第一記憶體單元105(0)中，電容器C1之第一極板耦合至極板線CPNV(0)。在第二記憶體單元105(1)中，電容器C1之第一極板耦合至極板線CPD。電容器C2具有一第一極板及一第二極板。在第一記憶體單元105(0)中，電容器C2之第一極板耦合至極板線CPNV(0)。在第二記憶體單元105(1)中，電容器C2之第一極板耦合至極板線CPD。在第一記憶體單元105(0)及第二記憶體單元105(1)中，電容器C1之第二極板耦合至選擇組件T1，且電容器C2之第二極板耦合至選擇組件T2。選擇組件T1進一步耦合至一數位線BLT，且選擇組件T2進一步耦合至一數位線BLC。
當諸如由各自字線(例如記憶體單元105(0)之WLNV(0)及及記憶體單元105(1)之WLD(0))啟用時，電容器C1之第二極板及電容器C2之第二極板分別耦合至數位線BLT及BLC。如先前所討論，當耦合至數位線BLT及BLC時，可存取記憶體單元105。例如，可讀取記憶體單元105之一儲存狀態及/或可寫入記憶體單元105以儲存一新狀態或相同狀態。可將各種電壓(例如一些實施例中之互補電壓)透過數位線BLT及BLC及極板線CP施加於電容器C1及C2之極板以存取(例如，讀取及/或寫入)記憶體單元105。在一些實施例中，極板線CPD連結至一恆定電壓，而極板線CPNV耦合至使用不同電壓來驅動極板線CPNV之一電壓驅動器。可在一NVRAM寫入操作之不同階段期間使用不同電壓來驅動極板線CPNV。
圖4B展示根據本發明之一實施例之包含圖4A之實例性電路400之一記憶體陣列10之一部分。在圖4B之實施例中，記憶體單元105(0)垂直堆疊於記憶體單元105(1)上方。一虛線劃定記憶體單元105(0)及105(1)之一大致邊界。在一些實施例中，可認為圖4A之記憶體單元105包括一8F2架構內之記憶體單元，其中F指示一指定技術之一最小特徵大小。
記憶體陣列10之繪示部分由一基底(圖中未展示)支撐。基底可包括半導體材料，且可(例如)包括單晶矽，基本上由單晶矽組成，或由單晶矽組成。基底可指稱一半導體基板。術語「半導體基板」意謂包括半導電材料之任何構造，半導電材料包含(但不限於)塊狀半導電材料(諸如一半導電晶圓)(單獨或在包括其他材料之總成中)及半導電材料層(單獨或在包括其他材料之總成中)。術語「基板」係指任何支撐結構，其包含(但不限於)上文所描述之半導體基板。在一些應用中，基底可對應於含有與積體電路製造相關聯之一或多個材料之一半導體基板。此等材料可包含(例如)耐火金屬材料、障壁材料、擴散材料、絕緣材料等等之一或多者。
記憶體單元105(0)及105(1)位於記憶體陣列內之一彼此共同行中。數位線BLT及BLC位於記憶體單元105(0)與105(1)之間，且相對於圖4B之橫截面延伸進出頁面。數位線BLT及BLC可與先前參考圖1及圖2所描述之類型之一感測組件25耦合。數位線BLT及BLC可由記憶體單元105(0)及105(1)共用。
記憶體單元105(0)包括相對於彼此橫向位移之第一電晶體T1及第二電晶體T2。記憶體單元105(0)包括第一電晶體T1上方之第一電容器C1，且包括第二電晶體T2上方之第二電容器C2。第一電晶體T1相對於第一電容器C1垂直位移且第二電晶體T2相對於第二電容器C2垂直位移。第一電容器C1包括一第一極板114、一第二極板116及第一極板114與第二極板116之間的鐵電材料118。第二電容器C2包括一第一極板120、一第二極板122及第一極板120與第二極板122之間的鐵電材料124。
在所展示之實施例中，第二極板116及122係容器形外極板，且第一極板114及120係延伸至容器形外極板中之內極板。在其他實施例中，第二極板116及122可具有其他組態，且第一極板114及120亦可具有其他組態。
第一極板114及120與設置於記憶體單元105(0)之第一電容器C1及第二電容器C2上方之一極板線結構CPNV(0)耦合。在所繪示之實施例中，第一極板114及120與極板線結構CPNV(0)共用一共同組合物。在其他實施例中，極板線結構CPNV(0)可包括不同於第一極板114及120之一組合物。
第一電容器C1及第二電容器C2相對於彼此橫向位移，且在所展示之實施例中，位於一彼此相同之水平面中(即，彼此水平對準)。第一電晶體T1位於第一電容器C1與數位線BLT之間，且第二電晶體T2位於第二電容器C2與數位線BLC之間。在所展示之實施例中，第一電晶體T1與第二電晶體T2位於一彼此共同之水平面中，且字線WLNV(0)沿此水平面延伸且包括第一電晶體T1及第二電晶體T2之閘極130及142。
一第一半導體柱128自數位線BLT向上延伸至第一電容器C1之第二極板116，且第一電晶體T1沿此第一半導體柱。一第二半導體柱140自數位線BLC向上延伸至第二電容器C2之第二極板122，且第二電晶體T2沿第二半導體柱140。
第一電晶體T1包含閘極介電材料132，且進一步包含位於半導體柱128內且沿閘極介電材料132之第一通道區域及位於半導體柱內且位於通道區域之對置側上之源極/汲極區域136及138。源極/汲極區域136與第一電容器C1之第二極板116耦合，且源極/汲極區域138與數位線BLT耦合。第二電晶體T2包含閘極介電材料144，且進一步包含位於半導體柱140內且沿閘極介電材料144之第二通道區域及位於半導體柱內且位於通道區域之對置側上之源極/汲極區域148及150。源極/汲極區域148與第二電容器C2之第二極板122耦合，且源極/汲極區域150與數位線BLC耦合。
記憶體單元105(1)包括相對於彼此橫向位移之第一電晶體T1及第二電晶體T2。記憶體單元105(1)包括第一電晶體T下方之第一電容器C1，且包括第二電晶體T2下方之第二電容器C2。第一電晶體T1相對於第一電容器C1垂直位移且第二電晶體T2相對於第二電容器C2垂直位移。第一電容器C1包括一第一極板115、一第二極板117及第一極板115與第二極板117之間的介電材料119。第二電容器C2包括一第一極板121、一第二極板123及第一極板121與第二極板123之間的介電材料125。
在所展示之實施例中，第二極板117及123係容器形外極板，且第一極板115及121係延伸至容器形外極板中之內極板。在其他實施例中，第二極板117及123可具有其他組態，且第一極板115及121亦可具有其他組態。在一實例中，第一極板115及121 (耦合至極板線CPD)可呈容器形狀且第二極板117 (耦合至包含源極/汲極區域137之柱129)及123 (耦合至包含源極/汲極區域149之柱141)可為延伸至容器形外極板中之內極板。
第一極板115及121與設置於記憶體單元105(1)之第一電容器C1及第二電容器C2下方之一極板線結構CPD耦合。在所繪示之實施例中，第一極板115及121與極板線結構CPD共用一共同組合物。在其他實施例中，極板線結構CPD可包括不同於第一極板115及121之一組合物。
第一電容器C1及第二電容器C2相對於彼此橫向位移，且在所展示之實施例中，位於一相同彼此之水平面中(即，彼此水平對準)。第一電晶體T1位於第一電容器C1與數位線BLT之間，且第二電晶體T2位於第二電容器C2與數位線BLC之間。在所展示之實施例中，第一電晶體T1及第二電晶體T2位於一彼此共同之水平面中，且字線WLD(0)沿此水平面延伸且包括第一電晶體T1及第二電晶體T2之閘極131及143。
一第一半導體柱129自數位線BLT向下延伸至第一電容器C1之第二極板117，且第一電晶體T1沿此第一半導體柱。一第二半導體柱141自數位線BLC向下延伸至第二電容器C2之第二極板123，且第二電晶體T2沿第二半導體柱141。
第一電晶體T1包含閘極介電材料133，且進一步包含位於半導體柱129內且沿閘極介電材料133之第一通道區域及位於半導體柱內且位於通道區域之對置側上之源極/汲極區域137及139。源極/汲極區域137與第一電容器C1之第二極板117耦合，且源極/汲極區域139與數位線BLT耦合。第二電晶體T2包含閘極介電材料145，且進一步包含位於半導體柱141內且沿閘極介電材料145之第二通道區域及位於半導體柱內且位於通道區域之對置側上之源極/汲極區域149及151。源極/汲極區域149與第二電容器C2之第二極板123耦合，且源極/汲極區域151與數位線BLC耦合。
在所繪示之實施例中，數位線BLT及BLC位於一彼此共同之水平面中。可認為延伸穿過數位線BLT及BLC之一軸線159界定一鏡面。可認為記憶體單元105(1)係記憶體單元105(0)相對於鏡面之一實質上鏡像。術語「實質上鏡像」用於指示記憶體單元105(1)可為記憶體單元105(0)在製造及量測之合理容限內之一鏡像。
圖5A係根據本發明之一實施例之包含四個記憶體單元105(0)至105(3)之一實例性電路500之一示意圖。圖5B展示根據本發明之一實施例之包含圖5A之實例性電路500之一記憶體陣列10之一部分。圖5A及圖5B之實例性電路500包含依一堆疊組態配置之圖4A及圖4B之實例性電路400之兩者。一虛線劃定記憶體單元105之一大致邊界。記憶體單元105之各者包含兩個選擇組件T1及T2及兩個電容器C1及C2。第一記憶體單元105(0)及第三記憶體單元105(2)之電容器C1及C2可為鐵電電容器。第二記憶體單元105(1)及第四記憶體單元105(3)之電容器C1及C2可為介電電容器。四個記憶體單元105(0)至105(3)之選擇組件T1及T2可為電晶體，例如n型場效電晶體。在此一實例中，記憶體單元105之各者包含兩個電晶體及兩個電容器(例如2T2C)。記憶體單元105(0)及105(1)可如上文結合圖4A及圖4B所描述般操作。類似地，記憶體單元105(2)及105(3)可如上文結合圖4A及圖4B所描述般操作。實例性電路500之堆疊組態可包含一隔離層504 (如圖5B中所展示)，其包含絕緣體、介電質或用於使記憶體單元105(1)與記憶體單元105(2)隔離之其他適當材料。
圖6A係根據本發明之一實施例之包含四個記憶體單元105(0)至105(3)之一實例性電路600之一示意圖。一虛線劃定記憶體單元105之一大致邊界。記憶體單元105之各者包含兩個選擇組件T1及T2及兩個電容器C1及C2。第一記憶體單元105(0)及第四記憶體單元105(3)之電容器C1及C2可為鐵電電容器。第二記憶體單元105(1)及第三記憶體單元105(2)之電容器C1及C2可為介電電容器。四個記憶體單元105(0)至105(3)之選擇組件T1及T2可為電晶體，例如n型場效電晶體。在此一實例中，記憶體單元105之各者包含兩個電晶體及兩個電容器(例如2T2C)。
藉由將電壓施加於電晶體閘極來控制選擇組件T1及T2之操作。一各自字線可啟用選擇組件。WLNV(0)可啟用記憶體單元105(0)之選擇組件T1及T2。WLD(0)可啟用記憶體單元105(1)之選擇組件T1及T2。WLD(1)可啟用記憶體單元105(2)之選擇組件T1及T2。WLNV(1)可啟用記憶體單元105(3)之選擇組件T1及T2。
電容器C1具有一第一極板及一第二極板。在第一記憶體單元105(0)中，電容器C1之第一極板耦合至極板線CPNV(0)。在第二記憶體單元105(1)中，電容器C1之第一極板耦合至極板線CPD。在第三記憶體單元105(2)中，電容器C1之第一極板耦合至極板線CPD。在第四記憶體單元105(3)中，電容器C1之第一極板耦合至極板線CPNV(1)。
電容器C2具有一第一極板及一第二極板。在第一記憶體單元105(0)中，電容器C2之第一極板耦合至極板線CPNV(0)。在第二記憶體單元105(1)中，電容器C2之第一極板耦合至極板線CPD。在第三記憶體單元105(2)中，電容器C2之第一極板耦合至極板線CPD。在第四記憶體單元105(3)中，電容器C2之第一極板耦合至極板線CPNV(1)。
在第一記憶體單元105(0)至第四記憶體單元105(3)中，電容器C1之第二極板耦合至選擇組件T1且電容器C2之第二極板耦合至選擇組件T2。在第一記憶體單元105(0)及第二記憶體單元105(1)中，選擇組件T1進一步耦合至一上數位線BLT且選擇組件T2進一步耦合至一上數位線BLC。在第三記憶體單元105(2)及第四記憶體單元105(3)中，選擇組件T1進一步耦合至一下數位線BLT且選擇組件T2進一步耦合至下數位線BLC。
當諸如由各自字線(例如記憶體單元105(0)之WLNV(0)、記憶體單元105(1)之WLD(0)、記憶體單元105(2)之WLNV(1)及記憶體單元105(3)之WLD(1))啟用時，電容器C1之第二極板及電容器C2之第二極板分別耦合至數位線BLT及BLC。如先前所討論，當耦合至數位線BLT及BLC時，可存取記憶體單元105。例如，可讀取記憶體單元105之一儲存狀態及/或可寫入記憶體單元105以儲存一新狀態或相同狀態。可將各種電壓(例如一些實施例中之互補電壓)透過數位線BLT及BLC及極板線CP施加於電容器C1及C2之極板以存取(例如，讀取及/或寫入)記憶體單元105。在一些實施例中，極板線CPD連結至一恆定電壓，而極板線CPNV耦合至使用不同電壓來驅動極板線CPNV之一電壓驅動器。可在一NVRAM寫入操作之不同階段期間使用不同電壓來驅動極板線CPNV。
圖6B展示根據本發明之一實施例之包含圖6A之實例性電路600之一記憶體陣列10之一部分。在圖6B之實施例中，記憶體單元105(0)垂直堆疊於記憶體單元105(1)上方，記憶體單元105(1)垂直堆疊於記憶體單元105(2)上方，記憶體單元105(2)垂直堆疊於記憶體單元105(3)上方。一虛線劃定記憶體單元105(0)至105(3)之一大致邊界。在一些實施例中，可認為圖6A之記憶體單元105包括一8F2架構內之記憶體單元，其中F指示一指定技術之一最小特徵大小。
記憶體陣列10之繪示部分可由類比於圖4B之基底的一基底(圖中未展示)支撐。記憶體單元105(0)及105(1)位於記憶體陣列內之一彼此共同行中。上數位線BLT及BLC位於記憶體單元105(0)與105(1)之間且相對於圖6B之橫截面延伸進出頁面。類似地，下數位線BLT及BLC位於記憶體單元105(2)與105(3)之間且相對於圖6B之橫截面延伸進出頁面。數位線BLT及BLC可與先前參考圖1、圖2A及圖2B所描述之類型之一感測組件25耦合。上數位線BLT及BLC由記憶體單元105(0)及105(1)共用。下數位線BLT及BLC由記憶體單元105(2)及105(3)共用。
第一記憶體單元105(0)及第四記憶體單元105(3)各包括相對於彼此橫向位移之第一電晶體T1及第二電晶體T2。第一記憶體單元105(0)包括第一電晶體T1上方之第一電容器C1，且包括第二電晶體T2上方之第二電容器C2。第四記憶體單元105(3)包括第一電晶體T1下方之第一電容器C1，且包括第二電晶體T2下方之第二電容器C2。在第一記憶體單元105(0)及第四記憶體單元105(3)中，第一電晶體T1相對於第一電容器C1垂直位移且第二電晶體T2相對於第二電容器C2垂直位移。第一電容器C1包括一第一極板114、一第二極板116及第一極板114與第二極板116之間的鐵電材料118。第二電容器C2包括一第一極板120、一第二極板122及第一極板120與第二極板122之間的鐵電材料124。
在所展示之實施例中，第二極板116及122係容器形外極板，且第一極板114及120係延伸至容器形外極板中之內極板。在其他實施例中，第二極板116及122可具有其他組態，且第一極板114及120亦可具有其他組態。
在第一記憶體單元105(0)中，第一極板114及120與設置於記憶體單元105(0)之第一電容器C1及第二電容器C2上方之一極板線結構CPNV(0)耦合。在第二記憶體單元105(3)中，第一極板114及120與設置於記憶體單元105(3)之第一電容器C1及第二電容器C2下方之一極板線結構CPNV(1)耦合。在所繪示之實施例中，第一極板114及120與極板線結構CPNV(0)及CPNV(1)共用一共同組合物。在其他實施例中，極板線結構CPNV(0)及CPNV(1)可包括不同於第一極板114及120之一組合物。
第一電容器C1及第二電容器C2相對於彼此橫向位移，且在所展示之實施例中，位於一彼此相同之水平面中(即，彼此水平對準)。第一電晶體T1位於第一電容器C1與數位線BLT之間，且第二電晶體T2位於第二電容器C2與數位線BLC之間。在所展示之實施例中，第一電晶體T1及第二電晶體T2位於一彼此共同之水平面中。在第一記憶體單元105(0)中，字線WLNV(0)沿此水平面延伸且包括第一電晶體T1及第二電晶體T2之閘極130及142。在第四記憶體單元105(3)中，字線WLNV(1)沿此水平面延伸且包括第一電晶體T1及第二電晶體T2之閘極130及142。
在第一記憶體單元105(0)中，一第一半導體柱128自數位線BLT向上延伸至第一電容器C1之第二極板116，且第一電晶體T1沿此第一半導體柱。一第二半導體柱140自數位線BLC向上延伸至第二電容器C2之第二極板122，且第二電晶體T2沿第二半導體柱140。在第四記憶體單元105(3)中，一第一半導體柱128自數位線BLT向下延伸至第一電容器C1之第二極板116，且第一電晶體T1沿此第一半導體柱。一第二半導體柱140自數位線BLC向下延伸至第二電容器C2之第二極板122，且第二電晶體T2沿第二半導體柱140。
在第一記憶體單元105(0)及第四記憶體單元105(3)中，第一電晶體T1包含閘極介電材料132，且進一步包含位於半導體柱128內且沿閘極介電材料132之第一通道區域及位於半導體柱內且位於通道區域之對置側上之源極/汲極區域136及138。源極/汲極區域136與第一電容器C1之第二極板116耦合，且源極/汲極區域138與數位線BLT耦合。第二電晶體T2包含閘極介電材料144，且進一步包含位於半導體柱140內且沿閘極介電材料144之第二通道區域及位於半導體柱內且位於通道區域之對置側上之源極/汲極區域148及150。源極/汲極區域148與第二電容器C2之第二極板122耦合，且源極/汲極區域150與數位線BLC耦合。
第二記憶體單元105(1)及第三記憶體單元105(2)各包括相對於彼此橫向位移之第一電晶體T1及第二電晶體T2。第二記憶體單元105(1)包括第一電晶體T1下方之第一電容器C1，且包括第二電晶體T2下方之第二電容器C2。第三記憶體單元105(2)包括第一電晶體T1上方之第一電容器C1，且包括第二電晶體T2上方之第二電容器C2。在第二記憶體單元105(1)及第三記憶體單元105(2)中，第一電晶體T1相對於第一電容器C1垂直位移且第二電晶體T2相對於第二電容器C2垂直位移。第一電容器C1包括一第一極板115、一第二極板117及第一極板115與第二極板117之間的介電材料119。第二電容器C2包括一第一極板121、一第二極板123及第一極板121與第二極板123之間的介電材料125。
在所展示之實施例中，第二極板117及123係容器形外極板，且第一極板115及121係延伸至容器形外極板中之內極板。在其他實施例中，第二極板117及123可具有其他組態，且第一極板115及121亦可具有其他組態。在一實例中，第一極板115及121 (耦合至極板線CPD)可呈容器形狀且第二極板117 (耦合至包含源極/汲極區域137之柱129)及123 (耦合至包含源極/汲極區域149之柱141)可為延伸至容器形外極板中之內極板。
在第二記憶體單元105(1)中，第一極板115及121與設置於記憶體單元105(1)之第一電容器C1及第二電容器C2下方之一極板線結構CPD耦合。在第三記憶體單元105(2)中，第一極板115及121與設置於記憶體單元105(2)之第一電容器C1及第二電容器C2上方之一極板線結構CPD耦合。在所繪示之實施例中，第一極板115及121與極板線結構CPD共用一共同組合物。在其他實施例中，極板線結構CPD可包括不同於第一極板115及121之一組合物。
第一電容器C1及第二電容器C2相對於彼此橫向位移，且在所展示之實施例中，位於一彼此相同之水平面中(即，彼此水平對準)。第一電晶體T1位於第一電容器C1與數位線BLT之間，且第二電晶體T2位於第二電容器C2與數位線BLC之間。在所展示之實施例中，第一電晶體T1與第二電晶體T2位於一彼此共同之水平面中。在第二記憶體單元105(1)中，字線WLD(0)沿此水平面延伸且包括第一電晶體T1及第二電晶體T2之閘極131及143。在第三記憶體單元105(2)中，字線WLD(1)沿此水平面延伸且包括第一電晶體T1及第二電晶體T2之閘極131及143。
在第二記憶體單元105(1)中，一第一半導體柱129自數位線BLT向下延伸至第一電容器C1之第二極板117，且第一電晶體T1沿此第一半導體柱。一第二半導體柱141自數位線BLC向下延伸至第二電容器C2之第二極板123，且第二電晶體T2沿第二半導體柱141。在第三記憶體單元105(2)中，一第一半導體柱129自數位線BLT向上延伸至第一電容器C1之第二極板117，且第一電晶體T1沿此第一半導體柱。一第二半導體柱141自數位線BLC向上延伸至第二電容器C2之第二極板123，且第二電晶體T2沿第二半導體柱141。
在第二記憶體單元105(1)及第三記憶體單元105(2)中，第一電晶體T1包含閘極介電材料133，且進一步包含位於半導體柱129內且沿閘極介電材料133之第一通道區域及位於半導體柱內且位於通道區域之對置側上之源極/汲極區域137及139。源極/汲極區域137與第一電容器C1之第二極板117耦合，且源極/汲極區域139與數位線BLT耦合。第二電晶體T2包含閘極介電材料145，且進一步包含位於半導體柱141內且沿閘極介電材料145之第二通道區域及位於半導體柱內且位於通道區域之對置側上之源極/汲極區域149及151。源極/汲極區域149與第二電容器C2之第二極板123耦合，且源極/汲極區域151與數位線BLC耦合。
在所繪示之實施例中，數位線BLT及BLC位於一彼此共同之水平面中。可認為延伸穿過數位線BLT及BLC之一軸線159界定一鏡面。可認為記憶體單元105(1)係記憶體單元105(0)相對於鏡面之一實質上鏡像。術語「實質上鏡像」用於指示記憶體單元105(1)可為記憶體單元105(0)在製造及量測之合理容限內之一鏡像。本發明包含具有(例如但不限於)記憶體單元及記憶體單元層之特定組態及配置之記憶體之描述及繪示。應瞭解，各種DRAM/NVRAM單元及/或層可依不同方式配置或根據本發明之一記憶體可具有比描述實例多或少之DRAM/NVRAM單元及/或層。例如，根據本發明之記憶體組態可包含具有一下DRAM層及一上NVRAM層之記憶體、具有不相等數目個DRAM單元及NVRAM單元之記憶體、具有相鄰及/或不相鄰DRAM單元及NVRAM單元之記憶體等等。
圖7A係根據本發明之一實施例之將資料自一DRAM記憶體單元複製至一NVRAM記憶體單元之一記憶體操作的一時序圖。例如但不限於，圖7A繪示讀取及寫入一邏輯「1」值之一記憶體操作。圖7A之記憶體操作可發生於本文中所討論之各種混合NVRAM/DRAM結構之任何者中，但在圖7A中特定參考一2T2C組態來繪示。
列解碼器20最初未對WLD或WLNV線施加一信號。因此，WLD及WLNV兩個信號線由一低位準處之電壓解除確證。DRAM記憶體單元之C1及C2電容器儲存表示互補邏輯值之電荷。由於WLD信號線被解除確證，所以C1及C2電容器與位元線BLT及BLC斷接，使得儲存電荷保持儲存於DRAM記憶體單元中。在此狀態中，位元線BLT及BLC之電壓處於可透過一預充電操作建立於位元線上之一中間電壓。在初始狀態中，CPNV信號線被解除確證且因此呈一低電壓。
在時間點A時，列解碼器20藉由將WLD信號線驅動至一高電壓來確證此信號線。經確證WLD信號線將一高電壓提供至DRAM記憶體單元之T1及T2電晶體之閘極。此閘極電壓接通T1及T2電晶體以因此將C1及C2電容器耦合至位元線BLT及BLC。此時，儲存於C1及C2電容器中之電荷自DRAM記憶體單元向外轉移至位元線BLT及BLC上。在圖7A之實例中，DRAM記憶體單元儲存一邏輯「1」。因此，當C1及C2電容器透過T1及T2電晶體耦合至位元線BLT及BLC時，BLT電壓小量升高且BLC電壓小量降低。
在時間點B時，感測放大器25由位元線BLT及BLC上之電壓差觸發。透過操作感測放大器25來放大位元線BLT與BLC之間的小電壓差。此時，起初小量升高之位元線BLT上之電壓由感測放大器25驅動至一高電壓。在圖7A之實例中，感測放大器25將BLT信號線驅動至VCC。另外，起初小量降低之位元線BLC上之電壓由感測放大器25驅動至一低電壓。在圖7A之實例中，感測放大器25將BLC信號線驅動至接地。將位元線BLT及BLC分別驅動至一高電壓及一低電壓之感測放大器25使自DRAM單元讀取之邏輯值返回至DRAM單元。
驅動位元線BLT及BLC之感測放大器25亦可將自DRAM記憶體單元讀取之邏輯值提供至另一位置。在圖7A之實例中，將自DRAM記憶體單元讀取之邏輯值提供至一對應NVRAM記憶體單元。因此，在時間點C時，將CPNV信號線驅動至一高電壓以準備將存在於位元線BLT及BLC上之邏輯值儲存於一對應NVRAM記憶體單元中。在圖7A之實例中，將CPNV信號驅動至VCC。由於將CPNV信號線驅動至一高電壓，所以將一高電壓提供至NVRAM記憶體單元之C1及C2電容器。更具體而言，將高電壓提供至C1電容器之第一極板114及C2電容器之第一極板120。
在時間點D時，列解碼器20藉由將WLNV信號線驅動至一高電壓來確證此信號線。經確證WLNV信號線將一高電壓提供至NVRAM記憶體單元之T1及T2電晶體之閘極。此閘極電壓接通T1及T2電晶體以因此將C1及C2電容器耦合至位元線BLT及BLC。此時，經由操作感測放大器25，BLT信號線保持一高電壓且BLC信號保持一低電壓。由於CPNV線之電壓處於一高位準，所以CPNV線與位元線BLC之間存在一電壓差。透過此電壓差且透過操作T2電晶體，將第一極板120與第二極板122之間的鐵電材料124之極化驅動至一低位準。依此方式，將由位元線BLC上之低電壓表示之邏輯「0」值儲存於NVRAM記憶體單元之C2電容器中。由於CPNV線之電壓處於一高位準，所以CPNV線與位元線BLT之間不存在電壓差。因此，此時無電荷自位元線BLT轉移至C1電容器。確切而言，C1電容器之當前邏輯狀態保持儲存，直至CPNV線切換。
在時間點E時，將CPNV信號線驅動至一低電壓。在圖7A之實例中，將CPNV信號驅動至接地。另外，列解碼器20繼續藉由將WLNV信號線驅動至一高電壓來確證此信號線。由於將CPNV信號線驅動至低態且將WLNV信號線驅動至高態，所以將CPNV信號之低電壓提供至NVRAM記憶體單元之C1及C2電容器。更具體而言，將低電壓提供至C1電容器之第一極板114及C2電容器之第一極板120。經確證WLNV信號線繼續將一高電壓提供至NVRAM記憶體單元之T1及T2電晶體之閘極。如上所述，此閘極電壓接通T1及T2電晶體以因此將C1及C2電容器耦合至位元線BLT及BLC。經由操作感測放大器25，BLT信號線保持一高電壓且BLC信號保持一低電壓。由於CPNV線之電壓處於一低位準，所以CPNV線與位元線BLT之間存在一電壓差。透過此電壓差且透過操作T1電晶體，將第一極板114與第二極板116之間的鐵電材料118之極化驅動至一高位準。由於CPNV線之電壓處於一低位準，所以CPNV線與位元線BLC之間不存在電壓差。此時，先前轉移至C2電容器之邏輯狀態保持儲存。
在時間點F時，列解碼器藉由將WLD及WLNV信號驅動至一低電壓來解除確證此等信號。經解除確證WLD信號線將一低電壓提供至DRAM記憶體單元之T1及T2電晶體之閘極。此閘極電壓切斷T1及T2電晶體以因此使DRAM單元之C1及C2電容器與位元線BLT及BLC解耦合。此時，透過操作感測放大器25來返回至DRAM記憶體單元之C1及C2電容器之電荷保持儲存於DRAM記憶體單元中。經解除確證WLNV信號線將一低電壓提供至NVRAM記憶體單元之T1及T2電晶體之閘極。此閘極電壓切斷T1及T2電晶體以因此使NVRAM單元之C1及C2電容器與位元線BLT及BLC解耦合。此時，透過操作感測放大器25來儲存至NVRAM記憶體單元之C1及C2電容器之電荷保持儲存於NVRAM記憶體單元中。由於位元線BLT及BLC與DRAM及NVRAM單元解耦合，所以此等信號線恢復至其初始狀態。若下一記憶體操作係一DRAM存取，則可將位元線BLT及BLC預充電至一中間電壓。
圖7B係繪示根據本發明之一實施例之將資料自一DRAM記憶體單元複製至一NVRAM記憶體單元之一記憶體操作的一時序圖。圖7B之記憶體操作可發生於本文中所討論之各種混合NVRAM/DRAM結構之任何者中，但在圖7B中特定參考一2T2C組態來繪示。圖7B之記憶體操作類似於圖7A之記憶體操作；然而，在圖7B中，記憶體操作讀取及寫入一邏輯「0」值。因此，列解碼器最初未對WLD或WLD線施加一信號且電路之狀態係如上文結合圖7A所描述。在時間點A時，列解碼器20將一高電壓提供至WLD以將儲存於C1及C2電容器中之電荷轉移至位元線BLT及BLC上。此時，歸因於DRAM記憶體單元儲存一邏輯「0」，BLC電壓小量升高且BLT電壓小量降低。在時間點B時，觸發感測放大器25且將位元線BLC上之電壓驅動至一高電壓及將位元線BLT上之電壓驅動至一低電壓以因此使自DRAM單元讀取之邏輯值返回至DRAM單元。在時間點C時，將CPNV信號線驅動至一高電壓以準備將存在於位元線BLT及BLC上之邏輯值儲存於一對應NVRAM記憶體單元中。在時間點D時，列解碼器20將WLNV信號線驅動至一高電壓以將由位元線BLT上之低電壓表示之邏輯「0」值儲存於NVRAM記憶體單元之C1電容器中。在時間點E時，將CPNV信號線驅動至一低電壓以將由位元線BLC上之高電壓表示之邏輯「1」值儲存於NVRAM記憶體單元之C2電容器中。在時間點F時，列解碼器解除確證WLD及WLNV以使位元線BLT及BLC與DRAM及NVRAM記憶體單元解耦合，如上文結合圖7A所描述。
圖8A係繪示根據本發明之一實施例之將資料自一NVRAM記憶體單元複製至一DRAM記憶體單元之一記憶體操作的一時序圖。例如但不限於，圖8A繪示讀取及寫入一邏輯「0」值之一記憶體操作。圖8A之記憶體操作可發生於本文中所討論之各種混合NVRAM/DRAM結構之任何者中，但在圖8A中特定參考一2T2C組態來繪示。
列解碼器20最初未對WLD或WLNV線施加一信號。因此，WLD及WLNV兩個信號線由一低位準處之電壓解除確證。DRAM記憶體單元之C1及C2電容器儲存表示互補邏輯值之電荷。由於WLNV信號線被解除確證，所以NVRAM記憶體單元之C1及C2電容器與位元線BLT及BLC斷接，使得由C1及C2電容器儲存之電荷保持儲存於NVRAM記憶體單元中。若發生一NVRAM讀取操作，則位元線BLT及BLC不進行預充電。因此，此等信號保持一低電壓。在初始狀態中，CPNV信號線被解除確證且因此呈一低電壓。
在時間點A時，將CPNV信號線驅動至一高電壓以準備自NVRAM記憶體單元讀出儲存於C1及C2電容器中之邏輯值。在圖8A之實例中，將CPNV信號驅動至VCC。由於將CPNV信號線驅動至一高電壓，所以將高電壓提供至NVRAM記憶體單元之C1及C2電容器。更具體而言，將高電壓提供至C1電容器之第一極板114及C2電容器之第一極板120。
在時間點B時，列解碼器20藉由將WLNV信號線驅動至一高電壓來確證此信號線。經確證WLNV信號線將一高電壓提供至NVRAM記憶體單元之T1及T2電晶體之閘極。此閘極電壓接通T1及T2電晶體以因此將C1及C2電容器耦合至位元線BLT及BLC。此時，將儲存於C1及C2電容器中之電荷自NVRAM記憶體單元向外轉移至位元線BLT及BLC上。在圖8A之實例中，DRAM記憶體單元儲存一邏輯「0」。因此，當C1及C2電容器透過T1及T2電晶體耦合至位元線BLT及BLC時，BLT電壓升高至小量高於接地且與BLT線上之電壓升高相比，BLC電壓升高至高於接地更多。
在時間點C時，感測放大器25由位元線BLT及BLC上之電壓差觸發。透過操作感測放大器25來放大位元線BLT及BLC上之小電壓差。此時，起初比位元線BLT之電壓升得更多之位元線BLC之電壓由感測放大器25驅動至一高電壓。在圖8A之實例中，感測放大器25將BLC信號線驅動至VCC。另外，起初小量降低之位元線BLT上之電壓由感測放大器25驅動至一低電壓。在圖8A之實例中，感測放大器25將BLT信號線驅動至接地。在時間點C之後，透過操作感測放大器25，BLC信號線保持一高電壓且BLT信號保持一低電壓。
將位元線BLC及BLT分別驅動至一高電壓及一低電壓之感測放大器25使自NVRAM單元讀取之邏輯值返回至NVRAM單元。由於CPNV線之電壓處於一高位準，所以CPNV線與位元線BLT之間存在一電壓差。透過此電壓差及操作T1電晶體，將第一極板114與第二極板116之間的鐵電材料118之極化驅動至一低位準。依此方式，使由位元線BLT上之低電壓表示之邏輯「0」值返回至NVRAM記憶體單元之C1電容器。由於CPNV線之電壓處於一高位準，所以CPNV線與位元線BLC之間不存在電壓差。因此，此時無電荷返回至C2電容器。
在時間點D時，將CPNV信號線驅動至一低電壓。在圖8A之實例中，將CPNV信號驅動至接地。列解碼器20繼續藉由將WLNV信號線驅動至一高電壓來確證此信號線。由於將CPNV信號線驅動至低態且將WLNV信號驅動至高態，所以將CPNV信號之低電壓提供至NVRAM記憶體單元之C1及C2電容器。更具體而言，將低電壓提供至C1電容器之第一極板114及C2電容器之第一極板120。經確證WLNV信號線繼續將一高電壓提供至NVRAM記憶體單元之T1及T2電晶體之閘極。如上所述，此閘極電壓接通T1及T2電晶體以因此將C1及C2電容器耦合至位元線BLT及BLC。透過操作感測放大器25，BLC信號線保持一高電壓且BLT信號保持一低電壓。由於CPNV線之電壓處於一低位準，所以CPNV線與位元線BLC之間存在一電壓差。透過此電壓差及操作T2電晶體，將第一極板120與第二極板122之間的鐵電材料124之極化驅動至一高位準。依此方式，使由位元線BLC上之高電壓表示之邏輯「1」值返回至NVRAM記憶體單元中之C2電容器中。由於CPNV線之電壓處於一低位準，所以CPNV線與位元線BLT之間不存在電壓差。此時，先前返回至C1電容器之邏輯狀態保持儲存。
驅動位元線BLT及BLC之感測放大器25亦將自NVRAM記憶體單元讀取之邏輯值提供至另一位置。在圖8A之實例中，將自NVRAM記憶體單元讀取之邏輯值提供至一對應DRAM記憶體單元。因此，在時間點E時，列解碼器20藉由將WLD信號線驅動至一高電壓來確證此信號線。經確證WLD信號線將一高電壓提供至DRAM記憶體單元之T1及T2電晶體之閘極。此閘極電壓接通DRAM記憶體單元之T1及T2電晶體以因此將C1及C2電容器耦合至位元線BLT及BLC。
在時間點F時，列解碼器藉由將WLD及WLNV信號驅動至一低電壓來解除確證此等信號。經解除確證WLNV信號線將一低電壓提供至NVRAM記憶體單元之T1及T2電晶體之閘極。此閘極電壓切斷T1及T2電晶體以因此使NVRAM單元之C1及C2電容器與位元線BLT及BLC解耦合。此時，透過操作感測放大器25來返回至C1及C2電容器之電荷保持儲存於NVRAM記憶體單元中。經解除確證WLD信號線將一低電壓提供至DRAM記憶體單元之T1及T2電晶體之閘極。此閘極電壓切斷T1及T2電晶體以因此使DRAM單元之C1及C2電容器與位元線BLT及BLC解耦合。此時，透過操作感測放大器25來儲存至C1及C2電容器之電荷保持儲存於DRAM記憶體單元中。由於位元線BLT及BLC與DRAM及NVRAM單元解耦合，所以此等信號線恢復至一低電壓。
圖8B係繪示根據本發明之一實施例之將資料自一NVRAM記憶體單元複製至一DRAM記憶體單元之一記憶體操作的一時序圖。圖8B之記憶體操作可發生於本文中所討論之各種混合NVRAM/DRAM結構之任何者中，但在圖8B中特定參考一2T2C組態來繪示。例如但不限於，圖8B繪示讀取及寫入一邏輯「1」值之一記憶體操作。圖8B之記憶體操作類似於圖8A之記憶體操作；然而，在圖8B中，記憶體操作讀取及寫入一邏輯「1」值。因此，列解碼器最初未對WLD或WLNV線施加一信號且電路之狀態係如上文結合圖8A所描述。在時間點A時，將CPNV信號線驅動至一高電壓以準備自NVRAM記憶體單元讀出儲存於C1及C2電容器中之邏輯值。在時間點B時，列解碼器20將一高電壓提供至WLNV以將儲存於C1及C2電容器中之電荷轉移至位元線BLT及BLC上。此時，BLC電壓升高至小量高於接地且與BLC線上之電壓升高相比，BLT電壓升高至高於接地更多。在時間點C時，觸發感測放大器25且將位元線BLT上之電壓驅動至一高電壓及將位元線BLC上之電壓驅動至一低電壓。由於CPNV線處於一高電壓，所以使由BLC線上之低電壓表示之邏輯「0」返回至NVRAM記憶體單元之C2電容器。在時間點D時，將CPNV信號線驅動至一低電壓且使由位元線BLT上之高電壓表示之邏輯「1」返回至NVRAM記憶體單元之C1電容器。在時間點E時，列解碼器20將WLD驅動至一高電壓以將自NVRAM單元讀取之邏輯值儲存於DRAM單元中。
圖9A係根據本發明之一實施例之包含兩個記憶體單元105(0)及105(1)之一實例性電路900之一示意圖。一虛線劃定記憶體單元105之一大致邊界。記憶體單元105之各者包含一個選擇組件T1及一個電容器C1。第一記憶體單元105(0)之電容器C1可為一鐵電電容器。第二記憶體單元105(1)之電容器C1可為一介電電容器。兩個記憶體單元105(0)及105(1)之選擇組件T1可為電晶體，例如n型場效電晶體。在此一實例中，記憶體單元105之各者包含一個電晶體及一個電容器(例如1T1C)。
藉由將電壓施加於電晶體閘極來控制選擇組件T1之操作。一各自字線可啟用選擇組件。WLNV(0)可啟用記憶體單元105(0)之選擇組件T1。WLD(0)可啟用記憶體單元105(1)之選擇組件T1。電容器C1具有一第一極板及一第二極板。在第一記憶體單元105(0)中，電容器C1之第一極板耦合至極板線CPNV(0)。在第二記憶體單元105(1)中，電容器C1之第一極板耦合至極板線CPD。在第一記憶體單元105(0)及第二記憶體單元105(1)中，電容器C1之第二極板耦合至選擇組件T1。選擇組件T1進一步耦合至一位元線BLT。數位線BLC由一參考電壓驅動。
當諸如由各自字線(例如記憶體單元105(0)之WLNV(0)及記憶體單元105(1)之WLD(0))啟用時，電容器C1之第二極板耦合至數位線BLT。如先前所討論，當耦合至數位線BLT時，可存取記憶體單元105。例如，可讀取記憶體單元105之一儲存狀態及/或可寫入記憶體單元105以儲存一新狀態或相同狀態。可將各種電壓透過數位線BLT及極板線CP施加於電容器C1之極板以存取(例如，讀取及/或寫入)記憶體單元105。在一些實施例中，極板線CPD連結至一恆定電壓，而極板線CPNV耦合至使用不同電壓來驅動極板線CPNV之一電壓驅動器。可在一NVRAM寫入操作之不同階段期間使用不同電壓來驅動極板線CPNV。
圖9B係包含兩個記憶體單元105(0)及105(1)及此等單元至一感測放大器25之耦合之一實例性電路904之一示意圖。在1T1C組態中，記憶體單元105(0)及105(1)透過位元線BLT耦合至感測放大器。位元線BLC耦合至一參考電壓。在一些實施例中，位元線BLC透過一多工器908或使不同參考電壓能夠耦合至位元線BLC之其他切換器件來耦合至感測放大器。此處，多工器908可提供一第一參考電壓用於DRAM存取且提供一第二參考電壓用於NVRAM存取。
圖9C展示根據本發明之一實施例之包含圖9A之實例性電路900之一記憶體陣列10之一部分。在圖9C之實施例中，記憶體單元105(0)垂直堆疊於記憶體單元105(1)上方。一虛線劃定記憶體單元105(0)及105(1)之一大致邊界。在一些實施例中，可認為圖9A之記憶體單元105包括一4F2架構內之記憶體單元，其中F指示一指定技術之一最小特徵大小。
記憶體陣列10之繪示部分由一基底(圖中未展示)支撐。基底可包括半導體材料，且可(例如)包括單晶矽，基本上由單晶矽組成，或由單晶矽組成。基底可指稱一半導體基板。術語「半導體基板」意謂包括半導電材料之任何構造，半導電材料包含(但不限於)塊狀半導電材料(諸如一半導電晶圓)(單獨或在包括其他材料之總成中)及半導電材料層(單獨或在包括其他材料之總成中)。術語「基板」係指任何支撐結構，其包含(但不限於)上文所描述之半導體基板。在一些應用中，基底可對應於含有與積體電路製造相關聯之一或多個材料之一半導體基板。此等材料可包含(例如)耐火金屬材料、障壁材料、擴散材料、絕緣材料等等之一或多者。
記憶體單元105(0)及105(1)位於記憶體陣列內之一彼此共同行中。數位線BLT位於記憶體單元105(0)與105(1)之間且相對於圖9C之橫截面延伸進出頁面。數位線BLT可與先前參考圖1、圖2A及圖2B所描述之類型之一感測組件25耦合。數位線BLT由記憶體單元105(0)及105(1)共用。
記憶體單元105(0)包括一第一電晶體T1。記憶體單元105(0)包括第一電晶體T1上方之第一電容器C1。第一電晶體T1相對於第一電容器C1垂直位移。第一電容器C1包括一第一極板114、一第二極板116及第一極板114與第二極板116之間的鐵電材料118。在所展示之實施例中，第二極板116係一容器形外極板，且第一極板114係延伸至容器形外極板中之一內極板。在其他實施例中，第二極板116可具有其他組態，且第一極板114亦可具有其他組態。
第一極板114與設置於記憶體單元105(0)之第一電容器C1上方之一極板線結構CPNV(0)耦合。在所繪示之實施例中，第一極板114與極板線結構CPNV(0)共用一共同組合物。在其他實施例中，極板線結構CPNV(0)可包括不同於第一極板114之一組合物。
第一電晶體T1位於第一電容器C1與數位線BLT之間。在所展示之實施例中，字線WLNV(0)沿一水平面延伸且包括第一電晶體T1之閘極130。一第一半導體柱128自數位線BLT向上延伸至第一電容器C1之第二極板116，且第一電晶體T1沿此第一半導體柱。
第一電晶體T1包含閘極介電材料132，且進一步包含位於半導體柱128內且沿閘極介電材料132之第一通道區域及位於半導體柱內且位於通道區域之對置側上之源極/汲極區域136及138。源極/汲極區域136與第一電容器C1之第二極板116耦合，且源極/汲極區域138與數位線BLT耦合。
記憶體單元105(1)包括第一電晶體T1下方之第一電容器C1。第一電晶體T1相對於第一電容器C1垂直位移。第一電容器C1包括一第一極板115、一第二極板117及第一極板115與第二極板117之間的介電材料119。
在所展示之實施例中，第二極板117係一容器形外極板，且第一極板115係延伸至容器形外極板中之一內極板。在其他實施例中，第二極板117可具有其他組態，且第一極板115亦可具有其他組態。在一實例中，第一極板115及121 (耦合至極板線CPD)可呈容器形狀且第二極板117 (耦合至包含源極/汲極區域137之柱129)及123 (耦合至包含源極/汲極區域149之柱141)可為延伸至容器形外極板中之內極板。
第一極板115與設置於記憶體單元105(1)之第一電容器C1下方之一極板線結構CPD耦合。在所繪示之實施例中，第一極板115與極板線結構CPD共用一共同組合物。在其他實施例中，極板線結構CPD可包括不同於第一極板115之一組合物。
第一電晶體T1位於第一電容器C1與數位線BLT之間。在所展示之實施例中，字線WLD(0)沿一水平面延伸且包括第一電晶體T1之閘極131。一第一半導體柱129自數位線BLT向下延伸至第一電容器C1之第二極板117，且第一電晶體T1沿此第一半導體柱。
第一電晶體T1包含閘極介電材料133，且進一步包含位於半導體柱129內且沿閘極介電材料133之第一通道區域及位於半導體柱內且位於通道區域之對置側上之源極/汲極區域137及139。源極/汲極區域137與第一電容器C1之第二極板117耦合，且源極/汲極區域139與數位線BLT耦合。
在所繪示之實施例中，一軸線159延伸穿過數位線BLT且可被認為界定一鏡面。可認為記憶體單元105(1)係記憶體單元105(0)相對於鏡面之一實質上鏡像。術語「實質上鏡像」用於指示記憶體單元105(1)可為記憶體單元105(0)在製造及量測之合理容限內之一鏡像。
圖10A係繪示根據本發明之一實施例之將資料自一DRAM記憶體單元複製至一NVRAM記憶體單元之一記憶體操作的一時序圖。例如但不限於，圖10A繪示讀取及寫入一邏輯「1」值之一記憶體操作。圖10A之記憶體操作可發生於本文中所討論之各種混合NVRAM/DRAM結構之任何者中，但在圖10A中特定參考一1T1C組態來繪示。
列解碼器20最初未對WLD或WLNV線施加一信號。因此，WLD及WLNV兩個信號線由一低位準處之電壓解除確證。DRAM記憶體單元之C1電容器儲存表示一邏輯值之一電荷。由於WLD信號線被解除確證，所以C1電容器與位元線BLT斷接，使得儲存電荷保持儲存於DRAM記憶體單元中。在此狀態中，位元線BLT及BLC之電壓處於可透過一預充電操作建立於位元線上之一中間電壓。在初始狀態中，CPNV信號線被解除確證且因此呈一低電壓。
在時間點A時，列解碼器20藉由將WLD信號線驅動至一高電壓來確證此信號線。經確證WLD信號線將一高電壓提供至DRAM記憶體單元之T1電晶體之閘極。此閘極電壓接通T1電晶體以因此將C1電容器耦合至位元線BLT。此時，將儲存於C1電容器中之電荷自DRAM記憶體單元向外轉移至位元線BLT上。在圖10A之實例中，DRAM記憶體單元儲存一邏輯「1」。因此，當C1電容器透過T1電晶體耦合至位元線BLT時，BLT電壓小量升高且BLC電壓保持一參考電壓。
在時間點B時，感測放大器25由位元線BLT及BLC上之電壓差觸發。透過操作感測放大器25來放大位元線BLT與BLC之間的小電壓差。此時，起初小量升高之位元線BLT上之電壓由感測放大器25驅動至一高電壓。在圖10A之實例中，感測放大器25將BLT信號線驅動至VCC。另外，保持一參考電壓之位元線BLC上之電壓由感測放大器25驅動至一低電壓。在圖10A之實例中，感測放大器25將BLC信號線驅動至接地。將位元線BLT及BLC分別驅動至一高電壓及一低電壓之感測放大器25使自DRAM單元讀取之邏輯值返回至DRAM單元。
驅動位元線BLT及BLC之感測放大器25亦可將自DRAM記憶體單元讀取之邏輯值提供至另一位置。在圖10A之實例中，將自DRAM記憶體單元讀取之邏輯值提供至一對應NVRAM記憶體單元。因此，在時間點C時，將CPNV信號線驅動至一高電壓以準備將存在於位元線BLT之邏輯值儲存於一對應NVRAM記憶體單元中。在圖10A之實例中，將CPNV信號驅動至VCC。由於將CPNV信號線驅動至一高電壓，所以將一高電壓提供至NVRAM記憶體單元之C1電容器。更具體而言，將高電壓提供至C1電容器之第一極板114。
在時間點D時，列解碼器20藉由將WLNV信號線驅動至一高電壓來確證此信號線。經確證WLNV信號線將一高電壓提供至NVRAM記憶體單元之T1電晶體之閘極。此閘極電壓接通T1電晶體以因此將C1電容器耦合至位元線BLT。此時，經由操作感測放大器25，BLT信號線保持一高電壓且BLC信號保持一低電壓。由於CPNV線之電壓處於一高位準，所以CPNV線與位元線BLT之間不存在電壓差。因此，此時無電荷自位元線BLT轉移至C1電容器。確切而言，C1電容器之當前邏輯狀態保持儲存，直至CPNV線切換。
在時間點E時，將CPNV信號線驅動至一低電壓。在圖10A之實例中，將CPNV信號驅動至接地。另外，列解碼器20繼續藉由將WLNV信號線驅動至一高電壓來確證此信號線。由於將CPNV信號線驅動至低態且將WLNV信號驅動至高態，所以將CPNV信號之低電壓提供至NVRAM記憶體單元之C1電容器。更具體而言，將低電壓提供至C1電容器之第一極板114。經確證WLNV信號線繼續將一高電壓提供至NVRAM記憶體單元之T1電晶體之閘極。如上所述，此閘極電壓接通T1電晶體以因此將C1電容器耦合至位元線BLT。經由操作感測放大器25，BLT信號線保持一高電壓且BLC信號保持一低電壓。由於CPNV線之電壓處於一低位準，所以CPNV線與位元線BLT之間存在一電壓差。透過此電壓差且透過操作T1電晶體，將第一極板114與第二極板116之間的鐵電材料118之極化驅動至一高位準。
在時間點F時，列解碼器藉由將WLD及WLNV信號驅動至一低電壓來解除確證此等信號。經解除確證WLD信號線將一低電壓提供至DRAM記憶體單元之T1電晶體之閘極。此閘極電壓切斷T1電晶體以因此使DRAM單元之C1電容器與位元線BLT解耦合。此時，透過操作感測放大器25來返回至DRAM記憶體單元之C1電容器之電荷保持儲存於DRAM記憶體單元中。經解除確證WLNV信號線將一低電壓提供至NVRAM記憶體單元之T1電晶體之閘極。此閘極電壓切斷T1電晶體以因此使NVRAM單元之C1電容器與位元線BLT解耦合。此時，透過操作感測放大器25來儲存至NVRAM記憶體單元之C1電容器之電荷保持儲存於NVRAM記憶體單元中。由於位元線BLT與DRAM及NVRAM單元解耦合，所以此等信號線恢復至其初始狀態。若下一記憶體操作係一DRAM存取，則可將位元線BLT及BLC預充電至一中間電壓。
圖10B係繪示根據本發明之一實施例之將資料自一DRAM記憶體單元複製至一NVRAM記憶體單元之一記憶體操作的一時序圖。圖10B之記憶體操作可發生於本文中所討論之各種混合NVRAM/DRAM結構之任何者中，但在圖10B中特定參考一1T1C組態來繪示。圖10B之記憶體操作類似於圖10A之記憶體操作；然而，在圖10B中，記憶體操作讀取及寫入一邏輯「0」值。因此，列解碼器最初未對WLD或WLNV線施加一信號且電路之狀態係如上文結合圖10A所描述。在時間點A時，列解碼器20將一高電壓提供至WLD以將儲存於C1電容器中之電荷轉移至位元線BLT上。此時，歸因於DRAM記憶體單元儲存一邏輯「0」，BLC電壓保持一參考電壓且BLT電壓小量降低。在時間點B時，觸發感測放大器25且將位元線BLC上之電壓驅動至一高電壓及將位元線BLT上之電壓驅動至一低電壓以因此使自DRAM單元讀取之邏輯值返回至DRAM單元。在時間點C時，將CPNV信號線驅動至一高電壓以準備將存在於位元線BLT上之邏輯值儲存於一對應NVRAM記憶體單元中。在時間點D時，列解碼器20將WLNV信號線驅動至一高電壓以將由位元線BLT上之低電壓表示之邏輯「0」值儲存於NVRAM記憶體單元之C1電容器中。在時間點E時，將CPNV信號線驅動至一低電壓。在時間點F時，列解碼器解除確證WLD及WLNV以使位元線BLT與DRAM及NVRAM記憶體單元解耦合，如上文結合圖10A所描述。
圖11A係繪示根據本發明之一實施例之將資料自一NVRAM記憶體單元複製至一DRAM記憶體單元之一記憶體操作的一時序圖。例如但不限於，圖11A繪示讀取及寫入一邏輯「0」值之一記憶體操作。圖11A之記憶體操作可發生於本文中所討論之各種混合NVRAM/DRAM結構之任何者中，但在圖11A中特定參考一1T1C組態來繪示。
列解碼器20最初未對WLD或WLNV線施加一信號。因此，WLD及WLNV兩個信號線由一低位準處之電壓解除確證。DRAM記憶體單元之C1電容器儲存表示一邏輯值之一電荷。由於WLNV信號線被解除確證，所以NVRAM記憶體單元之C1電容器與位元線BLT斷接，使得由C1電容器儲存之電荷保持儲存於NVRAM記憶體單元中。若發生一NVRAM讀取操作，則位元線BLT及BLC不進行預充電。因此，此等信號保持一低電壓。在初始狀態中，CPNV信號線被解除確證且因此呈一低電壓。
在時間點A時，將CPNV信號線驅動至一高電壓以準備自NVRAM記憶體單元讀出儲存於C1電容器中之邏輯值。在圖11A之實例中，將CPNV信號驅動至VCC。由於將CPNV信號線驅動至一高電壓，所以將高電壓提供至NVRAM記憶體單元之C1電容器。更具體而言，將高電壓提供至C1電容器之第一極板114。
在時間點B時，列解碼器20藉由將WLNV信號線驅動至一高電壓來確證此信號線。經確證WLNV信號線將一高電壓提供至NVRAM記憶體單元之T1電晶體之閘極。此閘極電壓接通T1電晶體以因此將C1電容器耦合至位元線BLT。此時，將儲存於C1電容器中之電荷自NVRAM記憶體單元向外轉移至位元線BLT上。在圖11A之實例中，DRAM記憶體單元儲存一邏輯「0」。因此，當C1電容器透過T1電晶體耦合至位元線BLT時，BLT電壓小量升高至高於接地且BLC電壓升高至大於BLT線上之電壓升高的一參考電壓。
在時間點C時，感測放大器25由位元線BLT及BLC上之電壓差觸發。透過操作感測放大器25來放大位元線BLT及BLC上之小電壓差。此時，起初比位元線BLT之電壓升高更多之位元線BLC之電壓由感測放大器25驅動至一高電壓。在圖11A之實例中，感測放大器25將BLC信號線驅動至VCC。另外，起初小量升高之位元線BLT上之電壓由感測放大器25驅動至一低電壓。在圖11A之實例中，感測放大器25將BLT信號線驅動至接地。在時間點C之後，透過操作感測放大器25，BLC信號線保持一高電壓且BLT信號保持一低電壓。
將位元線BLC及BLT分別驅動至一高電壓及一低電壓之感測放大器25使自NVRAM單元讀取之邏輯值返回至NVRAM單元。由於CPNV線之電壓處於一高位準，所以CPNV線與位元線BLT之間存在一電壓差。透過此電壓差及操作T1電晶體，將第一極板114與第二極板116之間的鐵電材料118之極化驅動至一低位準。依此方式，使由位元線BLT上之低電壓表示之邏輯「0」值返回至NVRAM記憶體單元之C1電容器。
在時間點D時，將CPNV信號線驅動至一低電壓。在圖11A之實例中，將CPNV信號驅動至接地。列解碼器20繼續藉由將WLNV信號線驅動至一高電壓來確證此信號線。由於將CPNV信號線驅動至低態且將WLNV信號驅動至高態，所以將CPNV信號之低電壓提供至NVRAM記憶體單元之C1電容器。更具體而言，將低電壓提供至C1電容器之第一極板114。經確證WLNV信號線繼續將一高電壓提供至NVRAM記憶體單元之T1電晶體之閘極。如上所述，此閘極電壓接通T1電晶體以因此將C1電容器耦合至位元線BLT。透過操作感測放大器25，BLC信號線保持一高電壓且BLT信號保持一低電壓。由於CPNV線之電壓處於一低位準，所以CPNV線與位元線BLT之間不存在電壓差。此時，先前返回至C1電容器之邏輯狀態保持儲存。
驅動位元線BLT及BLC之感測放大器25亦將自NVRAM記憶體單元讀取之邏輯值提供至另一位置。在圖11A之實例中，將自NVRAM記憶體單元讀取之邏輯值提供至一對應DRAM記憶體單元。因此，在時間點E時，列解碼器20藉由將WLD信號線驅動至一高電壓來確證此信號線。經確證WLD信號線將一高電壓提供至DRAM記憶體單元之T1電晶體之閘極。此閘極電壓接通DRAM記憶體單元之T1電晶體以因此將C1電容器耦合至位元線BLT。
在時間點F時，列解碼器藉由將WLD及WLNV信號驅動至一低電壓來解除確證此等信號。經解除確證WLNV信號線將一低電壓提供至NVRAM記憶體單元之T1電晶體之閘極。此閘極電壓切斷T1電晶體以因此使NVRAM單元之C1電容器與位元線BLT解耦合。此時，透過操作感測放大器25來返回至C1電容器之電荷保持儲存於NVRAM記憶體單元中。經解除確證WLD信號線將一低電壓提供至DRAM記憶體單元之T1電晶體之閘極。此閘極電壓切斷T1電晶體以因此使DRAM單元之C1電容器與位元線BLT解耦合。此時，透過操作感測放大器25來儲存至C1電容器之電荷保持儲存於DRAM記憶體單元中。由於位元線BLT及BLC與DRAM及NVRAM單元解耦合，所以此等信號線恢復至一低電壓。
圖11B係繪示根據本發明之一實施例之將資料自一NVRAM記憶體單元複製至一DRAM記憶體單元之一記憶體操作的一時序圖。圖11B之記憶體操作可發生於本文中所討論之各種混合NVRAM/DRAM結構之任何者中，但在圖11B中特定參考一1T1C組態來繪示。例如但不限於，圖11B繪示讀取及寫入一邏輯「1」值之一記憶體操作。圖11B之記憶體操作類似於圖11A之記憶體操作；然而，在圖11B中，記憶體操作讀取及寫入一邏輯「1」值。因此，列解碼器最初未對WLD或WLNV線施加一信號且電路之狀態係如上文結合圖11A所描述。在時間點A時，將CPNV信號線驅動至一高電壓以準備自NVRAM記憶體單元讀出儲存於C1電容器中之邏輯值。在時間點B時，列解碼器20將一高電壓提供至WLNV以將儲存於C1電容器中之電荷轉移至位元線BLT上。此時，BLC電壓升高至高於接地之一參考電壓且與BLC線上之電壓升高相比，BLT電壓升高至高於接地更多。在時間點C時，觸發感測放大器25且將位元線BLC上之電壓驅動至一低電壓及將位元線BLT上之電壓驅動至一高電壓。在時間點D時，將CPNV信號線驅動至一低電壓且使由位元線BLT上之高電壓表示之邏輯「1」返回至NVRAM記憶體單元之C1電容器。在時間點E時，列解碼器20將WLD驅動至一高電壓以將自NVRAM單元讀取之邏輯值儲存於DRAM單元中。
儘管圖4B、圖5B、圖6B及圖9B中將記憶體單元105展示為垂直堆疊的，但在本發明之一些實施例中，一記憶體陣列中包含一單層記憶體單元105。例如，在一些實施例中，一記憶體陣列包含一單層記憶體單元105，其上未堆疊記憶體單元105。圖12繪示包含此一平面配置之一實例性電路1200。實例性電路1200包含根據本發明之一實施例之一行記憶體單元105。實例性電路1200包含DRAM記憶體單元1204及NVRAM記憶體單元1208。電路1200進一步包含字線WLNV及WLD、數位線BLT及BLC及感測組件25。數位線BLT耦合至感測組件25之一感測節點A，且數位線BLC耦合至感測組件25之一感測節點B。字線、數位線及感測組件可分別為記憶體單元105、字線12、數位線15及感測組件25之實例，如參考圖1所描述。儘管圖12中展示1行及8列記憶體單元105，但一記憶體陣列可包含多行及多列記憶體單元，如先前所展示。
記憶體單元105可包含一邏輯儲存組件，諸如電容器及選擇組件。在NVRAM記憶體單元105 NVMC中，記憶體單元105之電容器可為鐵電電容器。在DRAM記憶體單元105中，記憶體單元105之電容器可為介電電容器。電容器可在耦合至數位線BLT及BLC之後放電。如先前所描述，可藉由使記憶體單元105之電容器充電或放電來儲存各種狀態。記憶體單元105之選擇組件可由一各自字線啟用。NVRAM記憶體單元NVMC可由一各自字線WLNV啟用。DRAM記憶體單元DMC可由一各自字線WLD啟用。NVRAM記憶體單元NVMC可耦合至可在存取記憶體單元期間使用之一極板線CPNV。DRAM記憶體單元DMC可耦合至可在存取記憶體單元105期間使用之一極板線CPD。
已參考圖1至圖12揭示具有兩個電晶體及兩個電容器之記憶體單元之各種實施例。在記憶體單元之一些實施例中，電晶體可為各由一各自半導體柱形成之垂直電晶體。電容器C1及C2之第一極板及第二極板之導電材料可為任何適合導電材料，其包含(例如)各種金屬(例如鎢、鈦等等)、含金屬組合物(例如金屬氮化物、金屬碳化物、金屬矽化物等等)、導電摻雜半導體材料(例如導電摻雜矽、導電摻雜鍺等等)等等之一或多者。電容器C1及C2之一些或所有極板可包括彼此相同之組合物，或可包括彼此不同之組合物。
在本文所討論之NVRAM記憶體單元中，電容器C1及C2係鐵電電容器。電容器C1及C2之鐵電材料可包括任何適合組合物或組合物組合。在一些實施例中，電容器介電材料可包括鐵電材料。例如，電容器介電材料可包括一或多個材料，基本上由一或多個材料組成，或由一或多個材料組成，該一或多個材料選自由過渡金屬氧化物、鋯、氧化鋯、鉿、氧化鉿、鋯鈦酸鉛、氧化鉭及鈦酸鋇鍶組成之群組且其內具有包括矽、鋁、鑭、釔、鉺、鈣、鎂、鈮、鍶及一稀土元素之一或多者之摻雜物。在一些實施例中，鐵電材料可包括彼此相同之一組合物，且在其他實施例中，可包括彼此不同之組合物。
極板線結構CP可包括任何適合導電材料，其包含(例如)各種金屬(例如鎢、鈦等等)、含金屬組合物(例如金屬氮化物、金屬碳化物、金屬矽化物等等)、導電摻雜半導體材料(例如導電摻雜矽、導電摻雜鍺等等)等等之一或多者。
半導體柱可包括任何適合半導體材料，其包含(例如)矽及鍺之一或兩者。源極/汲極區域及通道區域可摻雜有任何適合摻雜物。在一些實施例中，源極/汲極區域可為n型多數摻雜，且在其他實施例中，可為p型多數摻雜。
字線(WLNV及WLD)及數位線(BLT及BLC)可包括任何適合導電材料，其包含(例如)各種金屬(例如鎢、鈦等等)、含金屬組合物(例如金屬氮化物、金屬碳化物、金屬矽化物等等)、導電摻雜半導體材料(例如導電摻雜矽、導電摻雜鍺等等)等等之一或多者。字線及數位線可包括彼此相同之組合物，或可包括彼此不同之組合物。
絕緣材料可包圍本文中所揭示之記憶體單元之各種組件。此絕緣材料可包括任何適合組合物或組合物組合，其包含(例如)二氧化矽、氮化矽、硼磷矽酸鹽玻璃、旋塗介電質等等之一或多者。儘管在一些實施例中，絕緣材料可為一單一均質材料，但在其他實施例中，絕緣材料可包含兩個或兩個以上離散絕緣組合物。
圖13係根據本發明之各種實施例之包含支援一介電及/或鐵電記憶體之記憶體陣列10之記憶體1300之一部分之一方塊圖。記憶體陣列10可指稱一電子記憶體裝置且包含記憶體控制器40及記憶體單元105，其等可為參考本文中所討論之各種實施例所描述之記憶體控制器40及記憶體單元105之實例。
記憶體控制器40可包含偏壓組件1305及時序組件1310，且可如圖1中所描述般操作記憶體陣列10。記憶體控制器40可與字線12、電容器極板偏壓線14、數位線15及感測組件25 (其等可為參考圖1至圖12所描述之字線12、極板線(CPD或CPNV)、數位線15及感測組件25之實例)電子連通。記憶體陣列10之組件可彼此電子連通且可執行參考圖1至圖13所描述之功能。
記憶體控制器40可經組態以藉由將電壓施加於字線及數位線來啟用字線12或數位線15。例如，偏壓組件1305可經組態以施加一電壓來操作記憶體單元105以如上文所描述般讀取或寫入記憶體單元105。在一些情況中，記憶體控制器40可包含參考圖1所描述之列解碼器、行解碼器或兩者。此可使記憶體控制器40能夠存取一或多個記憶體單元105。偏壓組件1305亦可提供電壓電位用於操作感測組件25。
記憶體控制器40可基於啟用感測組件25來進一步判定鐵電及/或介電記憶體單元105之一邏輯狀態，且將鐵電記憶體單元105之邏輯狀態寫回至鐵電記憶體單元105。
在一些情況中，記憶體控制器40可使用時序組件1310來執行其操作。例如，時序組件1310可控制各種字線選擇或極板線偏壓之時序，其包含用於執行本文中所討論之記憶體功能(諸如讀取及寫入)之切換及電壓施加之時序。在一些情況中，時序組件1310可控制偏壓組件1305之操作。例如，記憶體控制器40可控制偏壓組件1305以將一讀取電壓VREAD提供至極板線CP以改變記憶體單元、數位線BLT及BLC及感測組件25之感測節點A及感測節點B之電壓。在極板線CP之偏壓之後，記憶體控制器40可控制感測組件25比較感測節點A之電壓與感測節點B之電壓。
在判定及放大電壓差之後，感測組件25可鎖存狀態，其中可根據一電子器件(其之一部分係記憶體陣列10)之操作來使用狀態。
圖14繪示根據本發明之各種實施例之支援一鐵電記憶體之一系統1400。系統1400包含一器件1405，其可為或包含一印刷電路板以連接或實體支撐各種組件。器件1405可為電腦、筆記型電腦、膝上型電腦、平板電腦、行動電話或其類似者。器件1405包含一記憶體陣列10，其可為參考圖1至圖13所描述之記憶體陣列10之一實例。記憶體陣列10可含有記憶體控制器40及(若干)記憶體單元105，其等可為參考圖1至圖13所描述之記憶體控制器40及記憶體單元105之實例。器件1405亦可包含處理器1410、BIOS組件1415、(若干)周邊組件1420及輸入/輸出控制組件1425。器件1405之組件可透過匯流排1430來彼此電子連通。
處理器1410可經組態以透過記憶體控制器40操作記憶體陣列10。在一些情況中，處理器1410可執行參考圖1及圖13所描述之記憶體控制器40之功能。在其他情況中，記憶體控制器40可整合至處理器1410中。處理器1410可為一通用處理器、一數位信號處理器(DSP)、一專用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯器件、離散閘或電晶體邏輯、離散硬體組件，或其可為此等類型之組件之一組合。處理器1410可執行各種功能且如本文中所描述般操作記憶體陣列10。處理器1410可(例如)經組態以執行儲存於記憶體陣列10中之電腦可讀指令以引起器件1405執行各種功能或任務。
BIOS組件1415可為包含操作為韌體之一基本輸入/輸出系統(BIOS)之一軟體組件，其可初始化及運行系統1400之各種硬體組件。BIOS組件1415亦可管理處理器1410與各種組件(例如周邊組件1420、輸入/輸出控制組件1425等等)之間的資料流。BIOS組件1415可包含儲存於唯讀記憶體(ROM)、快閃記憶體或任何其他非揮發性記憶體中之一程式或軟體。
(若干)周邊組件1420可為任何輸入或輸出器件或此等器件之一介面，其整合至器件1405中。實例可包含磁碟控制器、聲音控制器、圖形控制器、乙太網路控制器、數據機、通用串列匯流排(USB)控制器、串列或並列埠或周邊卡槽(諸如周邊組件互連(PCI)或加速圖形埠(AGP)槽)。
輸入/輸出控制組件1425可管理處理器1410與(若干)周邊組件1420、輸入器件1435或輸出器件1440之間的資料通信。輸入/輸出控制組件1425亦可管理未整合至器件1405中之周邊設備。在一些情況中，輸入/輸出控制組件1425可表示至外部周邊設備之一實體連接或埠。
輸入1435可表示器件1405外之一器件或信號，其將輸入提供至器件1405或其組件。此可包含一使用者介面或與其他器件介接或介接於其他器件之間。在一些情況中，輸入1435可為經由(若干)周邊組件1420與器件1405介接之一周邊設備或可由輸入/輸出控制組件1425管理。
輸出1440可表示器件1405外之一器件或信號，其經組態以自器件1405或其組件之任何者接收輸出。輸出1440之實例可包含一顯示器、揚聲器、一印刷器件、另一處理器或印刷電路板等等。在一些情況中，輸出1440可為經由(若干)周邊組件1420與器件1405介接之一周邊設備或可由輸入/輸出控制組件1425管理。
記憶體控制器40、器件1405及記憶體陣列10之組件可由經設計以實施其功能之電路組成。此可包含經組態以實施本文中所描述之功能之各種電路元件，例如導線、電晶體、電容器、電感器、電阻器、放大器或其他主動或非主動元件。
上述說明、圖式、實例及資料提供申請專利範圍中所界定之本發明之例示性實施例之結構及使用之一完全描述。儘管上文已在一定特殊性下或參考一或多個個體實施例來描述本發明之各種實施例，但熟習技術者可在不背離本發明之精神或範疇之情況下對揭示實施例作出諸多更改。因此，可考量其他實施例。意欲將以上描述中所含及附圖中所展示之所有事項解譯為僅繪示特定實施例且不具限制性。可在不背離以下申請專利範圍中所界定之本發明之基本要素之情況下對細節或結構作出改變。
10‧‧‧記憶體陣列
12‧‧‧存取線/字線
14‧‧‧電容器極板偏壓線
15‧‧‧感測線/數位線
20‧‧‧列解碼器
25‧‧‧感測組件/感測放大器
30‧‧‧行解碼器
35‧‧‧輸出/輸入
40‧‧‧記憶體控制器
105‧‧‧記憶體單元
105(0)‧‧‧第一記憶體單元
105(1)‧‧‧第二記憶體單元
105(2)‧‧‧第三記憶體單元
105(3)‧‧‧第四記憶體單元
114‧‧‧第一極板
115‧‧‧第一極板
116‧‧‧第二極板
117‧‧‧第二極板
118‧‧‧鐵電材料
119‧‧‧介電材料
120‧‧‧第一極板
121‧‧‧第一極板
122‧‧‧第二極板
123‧‧‧第二極板
124‧‧‧鐵電材料
125‧‧‧介電材料
128‧‧‧第一半導體柱
129‧‧‧第一半導體柱
130‧‧‧閘極
131‧‧‧閘極
132‧‧‧閘極介電材料
133‧‧‧閘極介電材料
136‧‧‧源極/汲極區域
137‧‧‧源極/汲極區域
138‧‧‧源極/汲極區域
139‧‧‧源極/汲極區域
140‧‧‧第二半導體柱
141‧‧‧第二半導體柱
142‧‧‧閘極
143‧‧‧閘極
144‧‧‧閘極介電材料
145‧‧‧閘極介電材料
148‧‧‧源極/汲極區域
149‧‧‧源極/汲極區域
150‧‧‧源極/汲極區域
151‧‧‧源極/汲極區域
159‧‧‧軸線
200‧‧‧電路
252‧‧‧p型場效電晶體
256‧‧‧p型場效電晶體
258‧‧‧p型場效電晶體
262‧‧‧n型場效電晶體
266‧‧‧n型場效電晶體
268‧‧‧n型場效電晶體
300‧‧‧磁滯曲線
300-a‧‧‧磁滯曲線
300-b‧‧‧磁滯曲線
305‧‧‧電荷狀態
305-a‧‧‧電荷狀態
305-b‧‧‧電荷狀態
305-c‧‧‧電荷狀態
310‧‧‧電荷狀態
310-a‧‧‧電荷狀態
310-b‧‧‧電荷狀態
310-c‧‧‧電荷狀態
315‧‧‧淨正電壓
320‧‧‧路徑
325‧‧‧淨負電壓
330‧‧‧路徑
335‧‧‧電壓
340‧‧‧路徑
345‧‧‧路徑
350‧‧‧電壓
355‧‧‧電壓
360‧‧‧電壓
400‧‧‧電路
500‧‧‧電路
504‧‧‧隔離層
600‧‧‧電路
900‧‧‧電路
904‧‧‧電路
908‧‧‧多工器
1200‧‧‧電路
1204‧‧‧動態隨機存取記憶體(DRAM)記憶體單元
1208‧‧‧非揮發性隨機存取記憶體(NVRAM)記憶體單元
1300‧‧‧記憶體
1305‧‧‧偏壓組件
1310‧‧‧時序組件
1400‧‧‧系統
1405‧‧‧器件
1410‧‧‧處理器
1415‧‧‧基本輸入/輸出系統(BIOS)組件
1420‧‧‧周邊組件
1425‧‧‧輸入/輸出控制組件
1430‧‧‧匯流排
1435‧‧‧輸入器件
1440‧‧‧輸出器件
A‧‧‧感測節點
B‧‧‧感測節點
BLC‧‧‧數位線
BLT‧‧‧數位線
C1‧‧‧第一電容器
C2‧‧‧第二電容器
CP‧‧‧極板線
CPD‧‧‧極板線
CPNV(0)至CPNV(n)‧‧‧極板線
DMC(0)至DMC(n)‧‧‧DRAM記憶體單元
NVMC(0)至NVMC(n)‧‧‧NVRAM記憶體單元
Q‧‧‧儲存電荷
T1‧‧‧選擇組件/第一電晶體
T2‧‧‧選擇組件/第二電晶體
V‧‧‧電壓差
VREAD‧‧‧讀取電壓
WLD‧‧‧字線
WLD(0)至WLD(n)‧‧‧字線
WLNV‧‧‧字線
WLNV(0)至WLNV(n)‧‧‧字線
圖1係根據本發明之各種實施例之支援鐵電記憶體之一實例性記憶體陣列之一方塊圖。
圖2A係根據本發明之一實施例之包含一行記憶體單元之一實例性電路之一示意圖。
圖2B係根據本發明之一實施例之一感測組件之一示意圖。
圖3A及圖3B係根據本發明之各種實施例之一鐵電記憶體單元之實例性非線性電性質之圖式。
圖4A係根據本發明之一實施例之包含兩個電晶體及兩個電容器之實例性記憶體單元之一示意圖。
圖4B係根據本發明之一實施例之一實例性記憶體陣列之一區域之一圖解橫截面側視圖，其展示包含兩個電晶體及兩個電容器之實例性記憶體單元。
圖5A係根據本發明之一實施例之包含兩個電晶體及兩個電容器之實例性記憶體單元之一示意圖。
圖5B係根據本發明之一實施例之一實例性記憶體陣列之一區域之一圖解橫截面側視圖，其展示包含兩個電晶體及兩個電容器之實例性記憶體單元。
圖6A係根據本發明之一實施例之包含兩個電晶體及兩個電容器之實例性記憶體單元之一示意圖。
圖6B係根據本發明之一實施例之一實例性記憶體陣列之一區域之一圖解橫截面側視圖，其展示包含兩個電晶體及兩個電容器之實例性記憶體單元。
圖7A及圖7B係繪示根據本發明之一實施例之將資料自一2T2C DRAM記憶體單元複製至一2T2C NVRAM記憶體單元之一記憶體操作的時序圖。
圖8A及圖8B係繪示根據本發明之一實施例之將資料自一2T2C NVRAM記憶體單元複製至一2T2C DRAM記憶體單元之一記憶體操作的時序圖。
圖9A係根據本發明之一實施例之包含一個電晶體及一個電容器之實例性記憶體單元之一示意圖。
圖9B係包含耦合至一感測放大器之兩個記憶體單元之一實例性電路之一示意圖。
圖9C係根據本發明之一實施例之一實例性記憶體陣列之一區域之一圖解橫截面側視圖，其展示包含一個電晶體及一個電容器之實例性記憶體單元。
圖10A及圖10B係繪示根據本發明之一實施例之將資料自一1T1C DRAM記憶體單元複製至一1T1C NVRAM記憶體單元之一記憶體操作的時序圖。
圖11A及圖11B係繪示根據本發明之一實施例之將資料自一1T1C NVRAM記憶體單元複製至一1T1C DRAM記憶體單元之一記憶體操作的時序圖。
圖12繪示根據本發明之包含記憶體單元之一平面配置之一實例性電路。
圖13係根據本發明之各種記憶體之支援一鐵電記憶體之一記憶體之一方塊圖。
圖14係根據本發明之各種記憶體之支援一鐵電記憶體之一系統之一方塊圖。

Claims (35)

  1. 一種裝置，其包括： 一第一記憶體單元，其包括經組態以儲存表示互補邏輯值之電荷之第一鐵電電容器及第二鐵電電容器； 一第二記憶體單元，其包括經組態以儲存表示互補邏輯值之電荷之第一介電電容器及第二介電電容器； 一第一位元線，其可選擇地耦合至該第一記憶體單元之該第一鐵電電容器及該第二記憶體單元之該第一介電電容器；及 一第二位元線，其可選擇地耦合至該第一記憶體單元之該第二鐵電電容器及該第二記憶體單元之該第二介電電容器。
  2. 如請求項1之裝置，其進一步包括： 一感測放大器，其耦合至該第一位元線及該第二位元線。
  3. 如請求項2之裝置，其中該感測放大器經組態以在該第一記憶體單元與該第二記憶體單元之間轉移資料。
  4. 如請求項1之裝置，其中該第一記憶體單元相對於該第二記憶體單元垂直位移。
  5. 如請求項1之裝置，其中： 該第一記憶體單元之該第一鐵電電容器包含一第一極板、一第二極板及安置於該第一極板與該第二極板之間的一鐵電材料，該第一極板耦合至一第一極板線結構；及 該第一記憶體單元之該第二鐵電電容器包含一第一極板、一第二極板及安置於該第一極板與該第二極板之間的一鐵電材料，該第一極板耦合至該第一極板線結構。
  6. 如請求項5之裝置，其中： 該第二記憶體單元之該第一介電電容器包含一第一極板、一第二極板及安置於該第一極板與該第二極板之間的一介電材料，該第一極板耦合至一第二極板線結構；及 該第二記憶體單元之該第二介電電容器包含一第一極板、一第二極板及安置於該第一極板與該第二極板之間的一介電材料，該第一極板耦合至該第二極板線結構。
  7. 如請求項6之裝置，其中： 該第一極板線結構耦合至一電壓驅動器，該電壓驅動器經組態以在將資料寫入至該第一記憶體單元時切換該第一極板線結構上之電壓；及 該第二極板線結構耦合至一恆定電壓。
  8. 如請求項6之裝置，其中： 該第一記憶體單元包含經組態以將該第一記憶體單元之該第一鐵電電容器可選擇地耦合至該第一位元線之一第一電晶體及經組態以將該第一記憶體單元之該第二鐵電電容器可選擇地耦合至該第二位元線之一第二電晶體，該第一電晶體相對於該第一鐵電電容器垂直位移且耦合至該第一鐵電電容器之該第二極板，該第二電晶體相對於該第二鐵電電容器垂直位移且耦合至該第二電容器之該第二極板。
  9. 如請求項8之裝置，其中： 該第二記憶體單元包含經組態以將該第二記憶體單元之該第一介電電容器可選擇地耦合至該第一位元線之一第一電晶體及經組態以將該第二記憶體單元之該第二介電電容器可選擇地耦合至該第二位元線之一第二電晶體，該第一電晶體相對於該第一介電電容器垂直位移且耦合至該第一介電電容器之該第二極板，該第二電晶體相對於該第二介電電容器垂直位移且耦合至該第二介電電容器之該第二極板。
  10. 如請求項1之裝置，其進一步包括： 一第三記憶體單元，其包括經組態以儲存表示互補邏輯值之電荷之第一介電電容器及第二介電電容器； 一第四記憶體單元，其包括經組態以儲存表示互補邏輯值之電荷之第一鐵電電容器及第二鐵電電容器； 一第三位元線，其可選擇地耦合至該第三記憶體單元之該第一介電電容器及該第四記憶體單元之該第一鐵電電容器； 一第四位元線，其可選擇地耦合至該第三記憶體單元之該第二介電電容器及該第四記憶體單元之該第二鐵電電容器；及 一第二感測放大器，其耦合至該第三位元線及該第四位元線。
  11. 如請求項10之裝置，其中： 該第一記憶體單元相對於該第二記憶體單元垂直位移； 該第二記憶體單元相對於該第三記憶體單元垂直位移；及 該第三記憶體單元相對於該第四記憶體單元垂直位移。
  12. 如請求項10之裝置，其中： 該第一記憶體單元之該第一鐵電電容器包含一第一極板、一第二極板及安置於該第一極板與該第二極板之間的一鐵電材料，該第一極板耦合至一第一極板線結構； 該第一記憶體單元之該第二鐵電電容器包含一第一極板、一第二極板及安置於該第一極板與該第二極板之間的一鐵電材料，該第一極板耦合至該第一極板線結構； 該第二記憶體單元之該第一介電電容器包含一第一極板、一第二極板及安置於該第一極板與該第二極板之間的一介電材料，該第一極板耦合至一第二極板線結構；及 該第二記憶體單元之該第二介電電容器包含一第一極板、一第二極板及安置於該第一極板與該第二極板之間的一介電材料，該第一極板耦合至該第二極板線結構。
  13. 如請求項12之裝置，其中： 該第三記憶體單元之該第一介電電容器包含一第一極板、一第二極板及安置於該第一極板與該第二極板之間的一介電材料，該第一極板耦合至該第二極板線結構； 該第三記憶體單元之該第二介電電容器包含一第一極板、一第二極板及安置於該第一極板與該第二極板之間的一介電材料，該第一極板耦合至該第二極板線結構； 該第四記憶體單元之該第一鐵電電容器包含一第一極板、一第二極板及安置於該第一極板與該第二極板之間的一鐵電材料，該第一極板耦合至一第三極板線結構；及 該第四記憶體單元之該第二鐵電電容器包含一第一極板、一第二極板及安置於該第一極板與該第二極板之間的一鐵電材料，該第一極板耦合至該第三極板線結構。
  14. 如請求項13之裝置，其中： 該第一極板線結構耦合至一電壓驅動器，該電壓驅動器經組態以在將資料寫入至該第一記憶體單元時切換該第一極板線結構上之電壓； 該第二極板線結構耦合至一恆定電壓；及 該第三極板線結構耦合至一電壓驅動器，該電壓驅動器經組態以在將資料寫入至該第三記憶體單元時切換該第三極板線結構上之電壓。
  15. 如請求項13之裝置，其中： 該第一記憶體單元包含經組態以將該第一記憶體單元之該第一鐵電電容器可選擇地耦合至該第一位元線之一第一電晶體及經組態以將該第一記憶體單元之該第二鐵電電容器可選擇地耦合至該第二位元線之一第二電晶體，該第一電晶體相對於該第一鐵電電容器垂直位移且耦合至該第一鐵電電容器之該第二極板，該第二電晶體相對於該第二鐵電電容器垂直位移且耦合至該第二電容器之該第二極板； 該第二記憶體單元包含經組態以將該第二記憶體單元之該第一介電電容器可選擇地耦合至該第一位元線之一第一電晶體及經組態以將該第二記憶體單元之該第二介電電容器可選擇地耦合至該第二位元線之一第二電晶體，該第一電晶體相對於該第一介電電容器垂直位移且耦合至該第一介電電容器之該第二極板，該第二電晶體相對於該第二介電電容器垂直位移且耦合至該第二介電電容器之該第二極板； 該第三記憶體單元包含經組態以將該第三記憶體單元之該第一介電電容器可選擇地耦合至該第三位元線之一第一電晶體及經組態以將該第三記憶體單元之該第二介電電容器可選擇地耦合至該第四位元線之一第二電晶體，該第一電晶體相對於該第一介電電容器垂直位移且耦合至該第一介電電容器之該第二極板，該第二電晶體相對於該第二介電電容器垂直位移且耦合至該第二介電電容器之該第二極板；及 該第四記憶體單元包含經組態以將該第四記憶體單元之該第一鐵電電容器可選擇地耦合至該第三位元線之一第一電晶體及經組態以將該第四記憶體單元之該第二鐵電電容器可選擇地耦合至該第四位元線之一第二電晶體，該第一電晶體相對於該第一鐵電電容器垂直位移且耦合至該第一鐵電電容器之該第二極板，該第二電晶體相對於該第二鐵電電容器垂直位移且耦合至該第二電容器之該第二極板。
  16. 如請求項1之裝置，其中該第一記憶體單元及該第二記憶體單元配置成平面組態。
  17. 一種裝置，其包括： 一第一記憶體單元，其包括經組態以儲存表示一邏輯值之一電荷之一鐵電電容器； 一第二記憶體單元，其包括經組態以儲存表示一邏輯值之一電荷之一介電電容器； 一第一位元線，其可選擇地耦合至該第一記憶體單元之該鐵電電容器及該第二記憶體單元之該介電電容器；及 一第二位元線，其可選擇地耦合至該第一記憶體單元之該鐵電電容器及該第二記憶體單元之該介電電容器。
  18. 如請求項17之裝置，其進一步包括： 一感測放大器，其耦合至該第一位元線及該第二位元線，其中該感測放大器經組態以在該第一記憶體單元與該第二記憶體單元之間轉移資料。
  19. 如請求項17之裝置，其中該第一記憶體單元之該鐵電電容器係一第一鐵電電容器且該第一記憶體單元進一步包括一第二鐵電電容器，該第二鐵電電容器經組態以儲存與由該第一鐵電電容器儲存之該邏輯值互補之一電荷。
  20. 如請求項17之裝置，其中該第二記憶體單元之該介電電容器係一第一介電電容器且該第二記憶體單元進一步包括一第二介電電容器，該第二介電電容器經組態以儲存與由該第一介電電容器儲存之該邏輯值互補之一電荷。
  21. 如請求項17之裝置，其中該第一記憶體單元相對於該第二記憶體單元垂直位移。
  22. 如請求項17之裝置，其中： 該第一記憶體單元之該鐵電電容器包含一第一極板、一第二極板及安置於該第一極板與該第二極板之間的一鐵電材料，該第一極板耦合至一第一極板線結構。
  23. 一種方法，其包括： 自一第一記憶體單元讀取一資料位元，該第一記憶體單元包含經組態以儲存透過互補邏輯值表示該資料位元之電荷之第一介電電容器及第二介電電容器； 將該資料位元鎖存於一感測放大器處；及 將該資料位元自該感測放大器寫入至一第二記憶體單元，該第二記憶體單元包含經組態以儲存透過互補邏輯值表示該資料位元之電荷之第一鐵電電容器及第二鐵電電容器。
  24. 如請求項23之方法，其進一步包括： 將該資料位元自該感測放大器寫回至該第一記憶體單元。
  25. 如請求項23之方法，其中該第二記憶體單元包含一電容器極板線結構且將該資料位元寫入至該第二記憶體單元包含：在一第一電壓與一第二電壓之間切換該電容器極板線結構之一電壓。
  26. 如請求項25之方法，其中當將該第一電壓施加於該電容器極板線結構時，將一第一資料值寫入至該第一鐵電電容器，及當將該第二電壓施加於該電容器極板線結構時，將一第二資料值寫入至該第二鐵電電容器。
  27. 一種方法，其包括： 自一第一記憶體單元讀取一資料位元，該第一記憶體單元包含經組態以儲存透過互補邏輯值表示該資料位元之電荷之第一鐵電電容器及第二鐵電電容器； 將該資料位元鎖存於一感測放大器處；及 將該資料位元自該感測放大器寫入至一第二記憶體單元，該第二記憶體單元包含經組態以儲存透過互補邏輯值表示該資料位元之電荷之第一介電電容器及第二介電電容器。
  28. 如請求項27之方法，其進一步包括： 將該資料位元自該感測放大器寫回至該第一記憶體單元。
  29. 如請求項28之方法，其中該第一記憶體單元包含一電容器極板線結構且將該資料位元寫回至該第一記憶體單元包含：在一第一電壓與一第二電壓之間切換該電容器極板線結構之一電壓。
  30. 如請求項29之方法，其中當將該第一電壓施加於該電容器極板線結構時，將一第一資料值寫回至該第一鐵電電容器，及當將該第二電壓施加於該電容器極板線結構時，將一第二資料值寫回至該第二鐵電電容器。
  31. 一種方法，其包括： 自一第一記憶體單元讀取一資料位元，該第一記憶體單元包含經組態以儲存透過一邏輯值表示該資料位元之一電荷之一介電電容器； 將該資料位元鎖存於一感測放大器處；及 將該資料位元自該感測放大器寫入至一第二記憶體單元，該第二記憶體單元包含經組態以儲存透過一邏輯值表示該資料位元之一電荷之一鐵電電容器。
  32. 如請求項31之方法，其進一步包括： 將該資料位元自該感測放大器寫回至該第一記憶體單元。
  33. 如請求項31之方法，其中該第二記憶體單元包含一電容器極板線結構且將該資料位元寫入至該第二記憶體單元包含：在一第一電壓與一第二電壓之間切換該電容器極板線結構之一電壓。
  34. 如請求項31之方法，其中該第二記憶體單元之該鐵電電容器係一第一鐵電電容器且該第二記憶體單元進一步包括一第二鐵電電容器，該第二鐵電電容器經組態以儲存與由該第一鐵電電容器儲存之該邏輯值互補之一電荷。
  35. 如請求項31之方法，其中該第一記憶體單元之該介電電容器係一第一介電電容器且該第一記憶體單元進一步包括一第二介電電容器，該第二介電電容器經組態以儲存與由該第一介電電容器儲存之該邏輯值互補之一電荷。
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