JP4253734B2 - 強誘電体メモリ装置およびその装置からのデータ読み出し方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、強誘電体メモリ装置、特に強誘電体薄膜を用いた不揮発性メモリの素子構造および、この強誘電体メモリ装置からのデータ読み出し方法に関する。
【０００２】
【従来の技術】
従来提案された強誘電体メモリ装置の１つの例として、トランジスタと蓄積容量要素（キャパシタ）とにより構成されたセル構造を有するものがある。この蓄積容量要素は、これに強誘電体膜が利用されているため、強誘電体キャパシタと称されている。このような強誘電体メモリセルとしては、１つのトランジスタと１つの強誘電体キャパシタとで１つのメモリセルを構成する１Ｔ１Ｃ型のものや、２つのトランジスタと２つの強誘電体キャパシタとで１つのメモリセルを構成する２Ｔ２Ｃ型のものが知られている。
【０００３】
【発明が解決しようとする課題】
ここで、図１２を参照して、１Ｔ１Ｃ型の強誘電体メモリ装置の動作原理を簡単に説明する。図１２は従来の１Ｔ１Ｃ型のメモリ装置の概略的な回路図である。
【０００４】
１つのメモリセル１００は、１つのトランジスタ１０２および１つの強誘電体キャパシタ１０４で構成されており、ワード線（ＷＬ）およびビット線（ＢＬ）の交点に位置する。強誘電体キャパシタ１０４の一方の電極は、ＢＬとの接続をオン・オフするトランジスタ１０２を介して、すなわちこのトランジスタ１０２の主電流路を介して、ＢＬに接続されている。また、強誘電体キャパシタの他方の電極はプレート線（ＰＬ）に接続されている。また、ＢＬはセンスアンプ１０６に接続されている。
【０００５】
記憶情報は、印加電圧０Ｖに対する強誘電体キャパシタ１０４の２つの状態のどちらかとなるように記憶される。例えば、上記のような強誘電体メモリ装置において、ＷＬで１つのメモリセル１００を選択した後、ＢＬを接地電位（０Ｖ）にし、然る後、ＰＬに正の電圧を印加すると、強誘電体キャパシタ１０４の分極の方向が第１方向となる。この状態が『０』の情報として記憶される。一方、メモリセル１００の選択後、ＢＬに正の電圧を印加し、然る後、ＰＬを０にすると、強誘電体キャパシタ１０４の分極の方向は第１方向とは逆方向の第２方向となる。そして、この状態が『１』の情報として記憶される。
【０００６】
次に、このような１Ｔ１Ｃメモリセルにおけるデータの読み出し方法について説明する。
【０００７】
データの読み出し動作は、まず、注目するメモリセル１００のＢＬを接地電位（０Ｖ）にプリチャージし、然る後、ＰＬに正の電圧を印加する。強誘電体キャパシタ１０４が第２方向すなわち（←）方向に分極していた場合には、この読み出し動作により、強誘電体キャパシタ１０４の分極方向が反転する。一方、強誘電体キャパシタ１０４が第１方向すなわち（→）方向に分極していた場合には、この読み出し動作により、分極反転は起こらない。これら読み出し動作のとき、ＢＬの電位は、データ書き込み時の強誘電体キャパシタ１０４の分極状態に応じて変化する。この電位は、センスアンプ１０６により異なる電位Ｖ1 またはＶ0 として出力される。例えばＶ1 の方がＶ0 より高い電位であるとする。
【０００８】
センスアンプ１０６でこれらの信号を判別するには参照電位（基準信号とも称する）Ｖref をセンスアンプ１０６に入力する必要がある。
【０００９】
参照電位Ｖref をＶ1 およびＶ0 の中間電位とすると、センスアンプ１０６において、ＢＬの電位がＶref よりも高ければＶ1 、すなわち強誘電体キャパシタ１０４の記憶情報は『１』であることを意味している。また、ＢＬの電位がＶre f よりも低ければＶ0 、すなわち記憶情報が『０』であることを示す。
【００１０】
このような参照電位Ｖref の発生には、通常、ダミーセル方式が用いられている。例えば、図１２に示す構成では、メモリセル１００と同様の構造のメモリセル１０８をダミーセルとして配置している。このダミーセル１０８は、１つのトランジスタ１１０および１つの強誘電体キャパシタ１１２を有している。また、センスアンプ１０６に接続されているビット相補線（／ＢＬ）を有し、ダミーセル１０８は／ＢＬおよびダミーセル用ワード線（Ｄ−ＷＬとする）の交点に配置されている。強誘電体キャパシタ１１２の一方の電極は／ＢＬとの接続をオン・オフするトランジスタ１１０を介して、すなわちこのトランジスタ１１０の主電流路を介して、／ＢＬに接続されている。また、強誘電体キャパシタ１１２の他方の電極はダミーセル用プレート線（Ｄ−ＰＬとする）に接続されている。但し、ダミーセル１０８の強誘電体キャパシタ１１２の蓄積容量を、本来のメモリセル１００の強誘電体キャパシタ１０２とは容量が異なるように設定して、／ＢＬに発生する参照電位（Ｖref ）がＶ1 とＶ0 の間の電圧値（設定値）となるようにする必要がある。
【００１１】
しかしながら、ダミーセル１０８は、強誘電体メモリ装置からデータを読み出すにあたり、どのメモリセルを選択した場合においても、常に使用される。そのため、ダミーセル１０８の強誘電体キャパシタ１１２を構成する強誘電体膜には、分極反転を繰り返すうちに分極量が変化してしまう現象（ファティーグ）や、単極パルスによりヒステリシス特性がシフトする現象（インプリント）といった疲労現象が起こりやすい。従って、このような疲労現象によってダミーセルからの参照電位が上述の設定値から変化するおそれがある。これにより、従来の強誘電体メモリ装置では、誤読み出しを生じる危険性が高くなるという問題があった。
【００１２】
また、メモリセルとして２Ｔ２Ｃ型のものを用いる場合、メモリセル構造は、本来のメモリセルと、本来のメモリセルからの信号とは相補的な信号がセンスアンプへ入力するようにデータを書き込む相補型のメモリセルとを有している。
【００１３】
データの読み出し時には、センスアンプへ、本来のメモリセルからの信号と、相補型メモリセルからの相補信号とが入力されるので、１Ｔ１Ｃ型のメモリセルよりも読み出しマージンが約２倍となる。従って、このタイプの強誘電体メモリ装置では、誤読み出しのおそれは低減する。また、１つのメモリセル内の２つのキャパシタ（本来のセルおよび相補型のセル）は、同じ回数の書き込みが行われるために強誘電体膜の劣化量は等しくなる。よって、２Ｔ２Ｃ型のメモリ装置では、ダミーセルの強誘電体膜の劣化が激しい１Ｔ１Ｃ型のものよりも、安定動作させることができる。
【００１４】
しかしながら、２Ｔ２Ｃ型のものは、メモリセルのサイズが１Ｔ１Ｃ型のものより大きくなるために、強誘電体メモリ装置の高集積化を図ることができない。よって、セルサイズの縮小の観点からすると、１Ｔ１Ｃ型の方が好ましい。
【００１５】
このため、２Ｔ２Ｃ型よりもセルサイズが小さく高集積化を図ることのできる強誘電体メモリ装置の出現およびこのような強誘電体メモリ装置からの誤読み出しのおそれのないデータ読み出し方法の出現が望まれていた。
【００１６】
【課題を解決するための手段】
このため、この発明の強誘電体メモリ装置によれば、１つの強誘電体キャパシタとこの強誘電体キャパシタの一方の電極に主電流路の一端が接続された第１トランジスタとを具えた少なくとも１つのメモリセルと、第１トランジスタの制御電極に接続されたワード線と、第１トランジスタの主電流路の他端に接続された第１ビット線と、強誘電体キャパシタの他方の電極に接続された第２ビット線と、第１ビット線に接続されたキャパシタと、キャパシタの第１ビット線に接続されていない側の電極に接続されたサブビット線と、サブビット線および第２ビット線の電位のうち、いずれの電位が高いか若しくは低いかを検出するセンスアンプとを有することを特徴とする。
【００１７】
このように、この強誘電体メモリ装置は１Ｔ１Ｃ型の構成であるため、１つのメモリセルのサイズを２Ｔ２Ｃ型の装置のメモリセルのサイズよりも小さくすることができる。しかもこの強誘電体メモリ装置は、データの読み出し時に参照電位を発生させる必要がないので、参照電位を発生させる手段を設けなくてよい。このため、メモリ装置として一般的に高集積であると言われているＤＲＡＭと同程度の高集積化を図ることができる。
【００１８】
また、この発明の強誘電体メモリ装置において、好ましくは、強誘電体キャパシタの他方の電極と第２ビット線とは第２トランジスタの主電流路を介して接続されており、この第２トランジスタの制御電極は、ワード線に接続されているのがよい。
【００１９】
強誘電体キャパシタと第２ビット線との間に第２トランジスタが接続されていることによりメモリセルの構成要素として１つトランジスタが増えるが、セルサイズは２Ｔ２Ｃ型の強誘電体メモリ装置よりも小さくすることができる。よって、２Ｔ２Ｃ型の強誘電体メモリ装置よりも高集積化を図ることができる。また、第２トランジスタを接続させることによって、第２ビット線の容量を小さくすることができる、よって、この第２ビット線の制御性が向上するため第２ビット線を速く動作させることができる。なお、ここでいうトランジスタは制御電極（例えばゲート電極）と２つの主電極（例えばソース電極およびドレイン電極）とを具えている。そして、主電流路とは、この２つの主電極間を流れる電流路のことを指す。
【００２０】
また、このような第１ビット線とサブビット線とがキャパシタを介して接続されているような強誘電体メモリ装置において、第１ビット線の容量を第１ビット線容量ＣB1と定義し、第２ビット線の容量を第２ビット線容量ＣB2と定義し、キャパシタの容量をキャパシタ容量Ｃxと定義し、サブビット線の容量をサブビット線容量ＣBSと定義する。そして、メモリセルからのデータの読み出し時に、第１ビット線、第２ビット線およびサブビット線を同一電位にした後、第１ビット線を、第１ビット線と第２ビット線との間の電位差が測定用電圧Ｖとなるようにプリチャージし、次に第１ビット線、第２ビット線およびサブビット線を電気的に浮遊させる。この後、ワード線を能動にすると、第１ビット線から強誘電体キャパシタを介して第２ビット線に電荷量△Ｑだけ電荷が移動する。この電荷の移動により、強誘電体キャパシタの分極反転を伴う場合の電荷量を△Ｑ1と定義し、強誘電体キャパシタの分極反転を伴わない場合の電荷量を△Ｑ0と定義した場合に、次式（１）
Ｖ／△Ｑ1 ＜１／ＣBt＋１／ＣB2＋ＣBS／（ＣB2・ＣX ）＜Ｖ／△Ｑ0・・・（１）
（ただし、（１）式中のＣBtは、ＣBt＝ＣB1＋（１／Ｃx ＋１／ＣBS）-1とする）を満たすように第１ビット線容量ＣB1、第２ビット線容量ＣB2、キャパシタ容量ＣXおよびサブビット線容量ＣBSを決定してあるのがよい。
【００２１】
上記（１）式を満たすようにＣB1、ＣB2、ＣX およびＣ BS を決めて強誘電体メモリ装置を構成すれば、データの読み出し時に、センスアンプを用いてサブビット線の電位と第２ビット線の電位とを比較することによって、参照電位を用いることなく、容易にデータとしての強誘電体の分極の方向を判別することができる。
【００２２】
また、この発明の強誘電体メモリ装置の他の構成によれば、１つの強誘電体キャパシタとこの強誘電体キャパシタの一方の電極に主電流路の一端が接続された第１トランジスタとを具えた少なくとも１つのメモリセルと、第１トランジスタの制御電極に接続されたワード線と、第１トランジスタの主電流路の他端に接続された第１ビット線と、強誘電体キャパシタの他方の電極に接続された第２ビット線と、第１ビット線に主電流路の一端が接続されたスイッチトランジスタと、主電流路の他端に接続されたサブビット線と、サブビット線および第２ビット線の電位のうち、いずれの電位が高いか若しくは低いかを検出するセンスアンプとを有することを特徴とする。
【００２３】
このように、この強誘電体メモリ装置は１Ｔ１Ｃ型の構成であるため、１つのメモリセルのサイズを２Ｔ２Ｃ型の装置のメモリセルのサイズよりも小さくすることができる。しかもこの強誘電体メモリ装置は、データの読み出し時に参照電位を発生させる必要がないので、参照電位を発生させる手段を設けなくてよい。このため、メモリ装置として一般的に高集積であると言われているＤＲＡＭと同程度の高集積化を図ることができる。
【００２４】
また、上記のような第１ビット線とサブビット線とがスイッチトランジスタの主電流路を介して接続されているような構成の強誘電体メモリ装置において、好ましくは、強誘電体キャパシタの他方の電極と第２ビット線とは、第２トランジスタの主電流路を介して接続されており、第２トランジスタの制御電極は、ワード線に接続されているのがよい。
【００２５】
強誘電体キャパシタと第２ビット線との間に第２トランジスタが接続されていることによりメモリセルの構成要素として１つトランジスタが増えるが、セルサイズは２Ｔ２Ｃ型の強誘電体メモリ装置よりも小さくすることができる。よって、２Ｔ２Ｃ型の強誘電体メモリ装置よりも高集積化を図ることができる。また、第２トランジスタを接続させることによって、第２ビット線の容量を小さくすることができる、よって、この第２ビット線の制御性が向上するため第２ビット線を速く動作させることができる。
【００２６】
また、このような第１ビット線とサブビット線との間にスイッチトランジスタを設けてあるような強誘電体メモリ装置において、第１ビット線の容量を第１ビット線容量ＣB1と定義し、第２ビット線の容量を第２ビット線容量ＣB2と定義し、サブビット線の容量をサブビット線容量ＣBSと定義する。そしてメモリセルからのデータの読み出し時に、まず第１ビット線、第２ビット線およびサブビット線を同一電位にした後、スイッチトランジスタを非能動の状態にして、この状態のまま、第１ビット線を、第１ビット線と第２ビット線との間の電位差が測定用電圧Ｖとなるようにプリチャージし、次に第１ビット線、第２ビット線およびサブビット線を電気的に浮遊させ、この後ワード線を能動にすることによって、第１ビット線から強誘電体キャパシタを介して第２ビット線に電荷量△ｑだけ電荷を移動させる。このときの強誘電体キャパシタの分極反転を伴う場合の電荷量を△ｑ1 と定義し、強誘電体キャパシタの分極反転を伴わない場合の電荷量を△ｑ0 と定義するとき、次式（２）
Ｖ／△ｑ1 ＜（Ｋ／ＣB2＋１／ＣB1）＜Ｖ／△ｑ0・・・（２）
（ただし、（２）式中のＫは、Ｋ＝１＋ＣBS／ＣB1とする）を満たすように第１ビット線容量ＣB1、第２ビット線容量ＣB2およびサブビット線容量ＣBSを決定する。
【００２７】
上記（２）式を満たすようにＣB1、ＣB2、およびＣBSを決めて、強誘電体メモリ装置を構成すれば、データの読み出し時に、センスアンプを用いてサブビット線の電位と第２ビット線の電位とを比較することによって、参照電位を用いることなく、容易にデータとしての強誘電体の分極の方向を判別することができる。
【００２８】
また、この発明のデータ読み出し方法によれば、１つの強誘電体キャパシタとこの強誘電体キャパシタの一方の電極に主電流路の一端が接続された第１トランジスタとを具えた少なくとも１つのメモリセルと、第１トランジスタの制御電極に接続されたワード線と、第１トランジスタの主電流路の他端に接続された第１ビット線と、強誘電体キャパシタの他方の電極に接続された第２ビット線と、第１ビット線に接続されたキャパシタと、このキャパシタの第１ビット線に接続されていない側に接続されたサブビット線と、サブビット線および第２ビット線の電位のうち、いずれの電位が高いか若しくは低いかを検出するセンスアンプとを有する強誘電体メモリ装置から、書き込みが終了した前記メモリセルのデータを読み出すに当たり、以下の▲１▼〜▲４▼の工程を含んでいることを特徴とする。
【００２９】
▲１▼第１ビット線、第２ビット線およびサブビット線を同一電位にする工程
▲２▼第１ビット線を、第１ビット線と第２ビット線との間の電位差が測定用電圧となるようにプリチャージした後、第１ビット線、第２ビット線およびサブビット線を電気的に浮遊にさせる工程
▲３▼ワード線を能動にする工程
▲４▼センスアンプを活性化して、サブビット線および第２ビット線の電位のうちいずれの電位が高いか若しくは低いかを検出する工程
まず、▲１▼工程で、第１ビット線、第２ビット線およびサブビット線を同一電位、例えば接地電位にする。
【００３０】
次に、▲２▼工程で、第１ビット線を例えば電源電位であるＶｃｃ（ただし、ここではＶｃｃ＞０として説明する。）にプリチャージする。これにより、第１ビット線と第２ビット線との電位差がＶｃｃとなる。このＶｃｃを例えば測定用電圧とする。また、第１ビット線をプリチャージすることにより、サブビット線およびキャパシタに電荷が蓄積される。その後、第１ビット線、第２ビット線およびサブビット線を電気的に浮遊（フローティング）にさせておく。
【００３１】
次に、▲３▼工程で、ワード線を能動にすると、第１トランジスタがオンとなる。これにより第１ビット線、キャパシタおよびサブビット線に蓄積されていた電荷の一部が強誘電体キャパシタに移動する。また、強誘電体キャパシタからも、第１ビット線から強誘電体キャパシタに移動したのと同じ量の電荷が、第２ビット線に移動する。従って、この時点で、第１ビット線およびサブビット線の電位は下がり、逆に第２ビット線の電位は上昇する。この電荷の変化量は、強誘電体キャパシタの分極方向（分極状態）によって異なる。これは、強誘電体の持つヒステリシス特性によるものである。
【００３２】
次に、▲４▼工程で、センスアンプを活性化させる。センスアンプにはサブビット線と第２ビット線とが接続されている。第１ビット線から強誘電体キャパシタへ移動する電荷の量が大きい場合、サブビット線の電位は、電荷の移動により電位が上昇した第２ビット線の電位よりも低くなっている。第１ビット線の電位は電荷の移動により低くなっているが第２ビット線の電位よりは高い。一方、第１ビット線から強誘電体キャパシタへ移動する電荷の量が小さい場合、サブビット線の電位は第２ビット線の電位よりも高くなる。このとき第１ビット線の電位は第２ビット線の電位よりもずっと高い。よって、サブビット線の電位が第２ビット線の電位よりも高い場合と低い場合とでは強誘電体の分極方向が異なる。従って、センスアンプを活性化してサブビット線の電位と第２ビット線の電位とを比較すれば、強誘電体の分極方向を判別することができる。
【００３３】
また、センスアンプによる検出工程の後、強誘電体キャパシタの分極方向が反転している場合に、センスアンプからの出力電位を利用して分極方向をリストアする工程を含んでいるのがよい。
【００３４】
読み出し時に、第１ビット線から強誘電体キャパシタへ移動する電荷の量が大きい場合には、強誘電体を分極反転させてデータが読み出される。この場合には、センスアンプにより、第２ビット線の出力電位は例えばＶｃｃ、サブビット線の出力電位は例えば接地電位としてそれぞれ出力される。このままでは読み出しを行ったメモリセルの情報が破壊されたことになる。そこで、第２ビット線およびサブビット線間の電位差は書き込みが可能な電圧となることから、ラッチ型のセンスアンプを用いてセンスアンプから第２ビット線の出力電位（Ｖｃｃ）を第２ビット線に戻すことにより、強誘電体キャパシタの両電極間に電圧（Ｖｃｃ）が印加される。このため、分極方向を読み出し前の状態に戻すことができる。すなわちリストアすることができる。また、第１ビット線から強誘電体キャパシタへ移動する電荷の量が小さい場合には、強誘電体キャパシタからは分極反転を伴わない読み出しが行われる。このとき、第２ビット線の出力電位は接地電位で、サブビット線の出力電位はＶｃｃとなる。この場合、第２ビット線の出力を第２ビット線に戻しても、強誘電体には分極の方向と同一の方向の電圧が印加されるので、これによってデータが破壊されるおそれはない。
【００３５】
また、上述したデータ読み出し方法は、強誘電体キャパシタの他方の電極と第２ビット線とが第２トランジスタの主電流路を介して接続されている構造の強誘電体メモリ装置においても適用される。
【００３６】
また、１つの強誘電体キャパシタとこの強誘電体キャパシタの一方の電極に主電流路の一端が接続された第１トランジスタとを具えた少なくとも１つのメモリセルと、第１トランジスタの制御電極に接続されたワード線と、第１トランジスタの主電流路の他端に接続された第１ビット線と、強誘電体キャパシタの他方の電極に接続された第２ビット線と、第１ビット線に接続されたスイッチトランジスタと、スイッチトランジスタの第１ビット線に接続されていない側に接続されたサブビット線と、サブビット線および第２ビット線の電位のうち、いずれの電位が高いか若しくは低いかを検出するセンスアンプとを有する強誘電体メモリ装置から、書き込みが終了したメモリセルのデータを読み出すに当たり、以下の（１）〜（５）の工程を含んでいることを特徴とする。
【００３７】
（１）第１ビット線、第２ビット線およびサブビット線を同一電位にする工程
（２）第１ビット線を、第１ビット線と第２ビット線との間の電位差が測定用電圧となるようにプリチャージした後、第１ビット線、第２ビット線およびサブビット線を電気的に浮遊させる工程
（３）ワード線を能動にする工程
（４）ワード線を非能動にした後、スイッチトランジスタを能動にする工程
（５）センスアンプを活性化して、サブビット線および第２ビット線の電位のうちいずれの電位が高いか若しくは低いかを検出する工程
まず、（１）工程で、第１ビット線、第２ビット線およびサブビット線を同一電位、例えば接地電位とする。
【００３８】
次に、（２）工程で、第１ビット線を例えば電源電位であるＶｃｃ（ただし、ここではＶｃｃ＞０として説明する。）にプリチャージする。これにより、第１ビット線と第２ビット線との間の電位差がＶｃｃとなる。その後、第１ビット線、第２ビット線およびサブビット線を電気的に浮遊しておく。
【００３９】
次に、（３）工程で、ワード線を能動にすると、第１トランジスタがオンになる。すると、第１ビット線に蓄積されていた電荷の一部が強誘電体キャパシタに移動する。また、これに応じて強誘電体キャパシタから第２ビット線に電荷が移動する。これにより、この時点で、第１ビット線の電位が下がり、第２ビット線の電位は上昇する。この電荷の変化量は、強誘電体キャパシタの分極方向によって異なる。電荷の変化量が大きい場合、この電荷の移動により強誘電体は分極反転する。また、電荷の変化量が小さい場合には強誘電体は分極反転しない。
【００４０】
次に、（４）工程で、ワード線を非能動にした後、スイッチトランジスタを能動にすると、第１ビット線に残存している電荷の一部がサブビット線に移動する。そして、第１ビット線とサブビット線の電位は等電位となる。一方ワード線は非能動にしてあるので、第２ビット線の電位は浮遊したままである。
【００４１】
この後、（５）工程で、センスアンプを活性化する。センスアンプにはサブビット線および第２ビット線が接続されている。サブビット線の電位は、（４）工程の時点で第１ビット線と等電位であるため、センスアンプから出力されるサブビット線の電位は実質的に第１ビット線の電位を示している。（３）工程で、第１ビット線から強誘電体キャパシタへ移動する電荷の量が多い場合には、続く（４）工程で第１ビット線からさらに電荷がサブビット線へ移動するために出力される電位は第２ビット線よりも低くなる。一方、（３）工程で第１ビット線から強誘電体キャパシタへ移動する電荷の量が少ない場合には、続く（４）工程で第１ビット線からサブビット線に電荷が移動したとしても、センスアンプで検出されるサブビット線の電位（すなわち第１ビット線の電位）は第２ビット線の電位よりも高い値を示す。これにより、サブビット線の電位と第２ビット線の電位とを比較することにより、強誘電体キャパシタの分極方向を判別することができる。
【００４２】
また、好ましくは、センスアンプによる検出工程（（５）工程）の後、強誘電体キャパシタの分極方向が反転している場合に、ワード線を能動にすることにより、センスアンプからの出力電位を利用して分極方向をリストアする工程を含むのが良い。
【００４３】
データの読み出し時に、第１ビット線から強誘電体キャパシタへ移動する電荷の量が多い場合には、上述したように強誘電体が分極反転する。この後、センスアンプから出力される第２ビット線の出力電位は増幅によって電源電位Ｖｃｃである。また、サブビット線の出力電位は接地電位である。ここで、再びワード線を能動にすることによって、センスアンプから第２ビット線へ出力電位を戻す。この出力電位によって、強誘電体キャパシタの分極方向を再び反転させることができるので、分極方向を読み出し前の状態にリストアすることができる。一方、（３）工程で第１ビット線から強誘電体キャパシタへ移動する電荷の量が小さい場合には、強誘電体キャパシタは分極反転することなしに読み出しが行われる。センスアンプからの出力は、第２ビット線の出力電位が接地電位で、サブビット線の出力電位がＶｃｃとなる。この場合、第２ビット線の出力を第２ビット線に戻しても、強誘電体には分極の方向と同一の方向の電圧が印加されるので、これによってデータが破壊されるおそれはない。
【００４４】
また、上述したデータ読み出し方法は、強誘電体キャパシタの他方の電極と第２ビット線とが第２トランジスタの主電流路を介して接続されている構造の強誘電体メモリ装置においても適用される。
【００４５】
これにより、１Ｔ１Ｃ型あるいは２Ｔ１Ｃ型の強誘電体メモリ装置からデータを読み出すに当たり、参照電位を用いることなく、少ない工程で、誤読み出しのおそれもなく、容易に読み出しを行うことができる。また、読み出しが強誘電体の分極反転を伴って行われる場合は、センスアンプからの出力電位を用いて強誘電体をリストアすることができるためにデータを破壊するおそれもなくなる。
【００４６】
【発明の実施の形態】
以下、図を参照してこの発明の実施の形態につき説明する。なお、各図は発明を理解できる程度に各構成成分の形状、大きさおよび配置関係を概略的に示してあるに過ぎず、したがってこの発明を図示例に限定するものではない。
【００４７】
＜第１の実施の形態＞
図１〜図４を参照して、第１の実施の形態の強誘電体メモリ装置の構造およびデータ読み出し方法について説明する。図１および図２はこの実施の形態の強誘電体メモリ装置の構成を示す概略的な回路図である。また、図３は強誘電体キャパシタのヒステリシス特性図である。
【００４８】
図１によれば、１つのメモリセル１０は、１つの強誘電体キャパシタ１２とこの強誘電体キャパシタ１２の一方の電極１２ａに主電流路の一端、すなわち、第一主電極例えばドレイン電極１４ａが接続された第１トランジスタ１４とを具えている。そして、この強誘電体メモリ装置は、少なくとも１つの上記メモリセル１０と、第１トランジスタ１４の制御電極（ゲート）１４ｃに接続されたワード線ＷＬと、第１トランジスタ１４の主電流路の他端、すなわち第二主電極例えばソース電極１４ｂに接続された第１ビット線ＢＬ１と、強誘電体キャパシタ１２の他方の電極１２ｂに接続された第２ビット線ＢＬ２と、第１ビット線ＢＬ１に一方の電極１６ａが接続されたキャパシタ１６と、キャパシタ１６の第１ビット線ＢＬ１に接続されていない側の電極１６ｂに接続されたサブビット線ＢＬＳと、サブビット線ＢＬＳおよび第２ビット線ＢＬ２間に接続されていて、これら両ビット線ＢＬＳおよびＢＬ２の電位のうち、いずれの電位が高いか若しくは低いかを検出するセンスアンプ１８とを有している。
【００４９】
また、上記第１ビット線ＢＬ１の容量ＣB1、第２ビット線ＢＬ２の容量ＣB2、キャパシタ１６の容量Ｃx およびサブビット線ＢＬＳの容量ＣBSを以下のようにして決定しておく。
【００５０】
まず、予め第１ビット線ＢＬ１、第２ビット線ＢＬ２およびサブビット線ＢＬＳの電位を接地電位とする。次に、ＢＬ１を、ＢＬ１とＢＬ２との電位差が測定用電圧となるようにプリチャージする。この実施の形態では測定用電圧を例えば電源電圧Ｖｃｃ（Ｖｃｃ＞０）とする。なお、電源電圧Ｖｃｃを負にした場合においても以下に説明する動作と同様に動作するため、その説明を省略する。従って、ＢＬ１をＶｃｃにプリチャージする。その後、ＢＬ１、ＢＬ２およびＢＬＳを電気的に浮遊させておく。その後、ワード線ＷＬを能動にして第１トランジスタ１４をオンにする。これにより、ＢＬ１、キャパシタ１６およびＢＬＳに蓄積されていた電荷の一部が強誘電体キャパシタ１２に移動する。また、この移動した電荷と同じ量の電荷が強誘電体キャパシタ１２からＢＬ２に移動する。よって、ＢＬ１の電位ＶB1は下がり、かつＢＬ２の電位ＶB2は上昇する。この電位の変化をそれぞれ△ＶB1（ＢＬ１の電位の変化量）および△ＶB2（ＢＬ２の電位の変化量）とし、また、キャパシタ１２からＢＬ２への電荷の変化量（移動した電荷の量）を△Ｑとすると、電位の変化は、それぞれ次式（３）および（４）で表される。
【００５１】
△ＶB1＝△Ｑ／ＣBt・・・ （３）
ただし、ＣBtはＣB1、Ｃx およびＣBSの合成容量であり、
ＣBt＝ＣB1＋（１／Ｃx ＋１／ＣBS）-1である。
【００５２】
△ＶB2＝△Ｑ／ＣB2・・・ （４）
よって、電荷が移動した時点でのＢＬ１の電位ＶB1およびＢＬ２の電位ＶB2はそれぞれ、下記（５）および（６）式で示される。
【００５３】
ＶB1＝Ｖｃｃ−△Ｑ／ＣBt・・・ （５）
ＶB2＝△Ｑ／ＣB2・・・ （６）
また、同時点において、サブビット線ＢＬＳの電位ＶBSは、下記（７）式で示される。
【００５４】
ＶBS＝ＶB1・Ｃx ／（Ｃx ＋ＣB1）・・・ （７）
ここで、図１中の強誘電体キャパシタ１２は、図３で示されるようなヒステリシス特性を有する。図３では横軸に電圧をとり、縦軸に電荷量をとって示している。強誘電体キャパシタ１２はワード線ＷＬを能動にする前は点Ａもしくは点Ｄの状態に位置する。点Ａおよび点Ｄは強誘電体キャパシタ１２の分極方向に対応している。点Ａの状態は、強誘電体キャパシタ１２が第２方向すなわち（←）方向に分極していることを意味しており、点Ｄの状態は、強誘電体キャパシタ１２が第２方向とは反対方向の第１方向すなわち（→）方向に分極していることを意味している。例えば強誘電体キャパシタ１２が点Ａの状態にある場合に、ワード線ＷＬを能動にして第１トランジスタ１４をオンにすると、強誘電体キャパシタ１２の状態は、点Ａから点Ｂに変化する。また、強誘電体キャパシタ１２が点Ｄの状態にある場合には、点Ｄから点Ｃへ変化する。よって、電荷の変化量△Ｑは、強誘電体キャパシタ１２の分極方向によって異なっている。図３に示すように、強誘電体キャパシタ１２が第２方向（（←）方向）に分極しているときの電荷の変化量△Ｑ1 の方が第１方向（（→）方向）に分極しているときの電荷の変化量△Ｑ0 よりも大きい。読み出し動作時には、測定用電圧が強誘電体キャパシタに印加される電圧とＢＬ１に印加される電圧とに分圧されるため、この変化量△Ｑの大小は、強誘電体キャパシタ１２の電圧変化量（分極方向により異なる。）によって決まる。
【００５５】
センスアンプ１８ではＢＬＳの電位ＶBSとＢＬ２の電位ＶB2とを比較する。そのため、電荷の変化量△Ｑが大きい場合には上記ＶBSよりもＶB2が高くなるようにし、電荷の変化量△Ｑが小さい場合にはＶBSよりもＶB2が低くなるようにすれば、読み出しを行うことができる。よって、上記（５）〜（７）式より、次式（８）
Ｖｃｃ／△Ｑ1 ＜１／ＣBt＋１／ＣB2＋ＣBS／（ＣB2・Ｃx ）＜Ｖｃｃ／△Ｑ0 ・・・ （８）
を満たすように第１ビット線容量ＣB1、第２ビット線容量ＣB2、サブビット線容量ＣBSおよびキャパシタ容量Ｃx を決める。△Ｑ1 ＞△Ｑ0 であるため、上記（８）式を満たすＣB1、ＣB2、ＣBSおよびＣx は必ず存在する。
【００５６】
この実施の形態の強誘電体メモリ装置においては、図２に示すように、強誘電体キャパシタ１２の他方の電極１２ｂとＢＬ２とが第２トランジスタ２０の第一主電極２０ａおよび第二主電極２０ｂ間の主電流路を介して接続されていてもよい。すなわち、第２トランジスタの第一主電極例えばドレイン電極２０ａをＢＬ２に接続し、および第二主電極例えばソース電極２０ｂを強誘電体キャパシタ１２の他方の電極１２ｂと接続させる。図２に示す装置では、メモリセル１１が第１トランジスタ１４、第２トランジスタ２０および強誘電体キャパシタ１２を具えている。また、この第２トランジスタ２０の制御電極（ゲート）２０ｃはワード線ＷＬに接続されている。このような構成の強誘電体メモリ装置においては、ＢＬ２の容量ＣB2を小さくすることができる。よって、ＢＬ２の制御性を向上させることができ、この結果、ＢＬ２の動作速度を上げることができる。
【００５７】
次に、図４を参照して、この実施の形態の、図１または図２で示される強誘電体メモリ装置の読み出し動作について説明する。図４はこの強誘電体メモリ装置の読み出し動作の説明に供するタイミングチャートであり、第１ビット線ＢＬ１、第２ビット線ＢＬ２およびサブビット線ＢＬＳの各々の電位変化を時間軸上に示している。また、ＷＬを能動または非能動にするタイミングおよびセンスアンプを活性または不活性にするタイミングも上記時間軸に合わせて示してある。図４（Ａ）は強誘電体キャパシタ１２の分極方向が第２方向（（←））である場合の読み出し動作を示し、図４（Ｂ）は強誘電体キャパシタ１２の分極方向が第１方向（（→））である場合の読み出し動作を示している。
【００５８】
まず、図４（Ａ）を参照して、強誘電体キャパシタ１２が第２方向（←）の方向へ分極している場合の読み出し動作について説明する。
【００５９】
時間ｔ＝０では、ＢＬ１、ＢＬ２およびＢＬＳの電位を同一電位にしておく。同一電位として、ここでは接地電位（０Ｖ）とする。
【００６０】
次に、時間ｔ＝１で、ＢＬ１を、ＢＬ１とＢＬ２との間の電位差が測定用電圧となるようにプリチャージする。この実施の形態では、ＢＬ１を電源電圧Ｖｃｃにプリチャージする。
【００６１】
続いて、時間ｔ＝２で、ＢＬ１、ＢＬ２およびＢＬＳを電気的に浮遊（フローティング）にさせる。
【００６２】
次に、時間ｔ＝３で、ＷＬを能動（ハイレベル）にして第１トランジスタ１４をオンすなわち導通状態にする。これにより、ＢＬ１、キャパシタ１６およびＢＬＳに蓄積されていた電荷の一部が強誘電体キャパシタ１２に移動する。また、同時に強誘電体キャパシタ１２からＢＬ２へ電荷が移動する。このとき、ＢＬ１、キャパシタ１６およびＢＬＳから強誘電体キャパシタ１２へ移動した電荷の量と、強誘電体キャパシタ１２からＢＬ２へ移動した電荷の量とは等しい。この電荷の移動によって、ＢＬ１の電位ＶB1およびＢＬＳの電位ＶBSは下がり、ＢＬ２の電位ＶB2は上昇する。ここでは、強誘電体キャパシタ１２が第２方向（（←））へ分極しているので、電荷の変化量が大きく、強誘電体キャパシタ１２は分極反転を伴う。また、ＶB2はＶBSよりも高くなる。
【００６３】
なお、時間ｔ＝３で、図２の装置では、ＷＬを能動にすると、第１トランジスタ１４および第２トランジスタ２０がオンとなり、上述と同様に動作する。
【００６４】
次に、時間ｔ＝４で、センスアンプ１８を活性化してＢＬ２およびＢＬＳの電位を比較する。ＶB2はセンスアンプ１８により増幅されて電位Ｖｃｃ（すなわち電源電位）として検出される。一方ＶBSは接地電位（０Ｖ）として検出される。このように強誘電体キャパシタ１２の分極反転を伴う読み出しを『１読み出し』という。
【００６５】
その後、時間ｔ＝５で、センスアンプ１８からの出力をＢＬ２に戻す。センスアンプ１８はラッチ型のセンスアンプとする。ＢＬ２の電位ＶB2はＶｃｃまで上昇しているので、強誘電体キャパシタ１２の両電極には、ＢＬ２側の電極１２ｂが高電位でＢＬ１側の電極１２ａが低電位となる電圧Ｖｃｃが印加される。これにより、読み出しによって分極反転した強誘電体キャパシタ１２を書き込み時の分極状態（第２方向（←）に分極している状態）に戻すことができる。従ってデータをリストアすることができる。
【００６６】
その後、時間ｔ＝６でＷＬを非能動（ローレベル）にして、第１トランジスタ１４をオフにした後、時間ｔ＝７でセンスアンプ１８を不活性にする。これで読み出し動作が終了する。
【００６７】
また、強誘電体キャパシタ１２が第１方向（（→））へ分極している場合の読み出し動作について、図４（Ｂ）を参照して説明する。
【００６８】
時間ｔ＝０でＢＬ１、ＢＬ２およびＢＬＳを接地電位にしておく。
【００６９】
次に、時間ｔ＝１で、ＢＬ１をＶｃｃ（電源電位）にプリチャージする。
【００７０】
次に、時間ｔ＝２で、ＢＬ１、ＢＬ２およびＢＬＳをフローティングにする。
【００７１】
次に、時間ｔ＝３で、ＷＬを能動にして第１トランジスタ１４を導通状態にする。これにより、ＢＬ１、キャパシタ１６およびＢＬＳに蓄えられた電荷が強誘電体キャパシタ１２に移動し、同時に強誘電体キャパシタ１２からＢＬ２へ電荷が移動する。この電荷の移動によって、ＢＬ１の電位ＶB1およびＢＬＳの電位ＶBSが下がり、ＢＬ２の電位ＶB2が上昇する。ここで移動する電荷の量（電荷の変化量）は、強誘電体キャパシタ１２の分極方向によって異なる。ここでは強誘電体キャパシタ１２が第１方向（（→）方向）へ分極しているので、強誘電体キャパシタ１２が第２方向（（←）方向）へ分極しているときよりも電荷の変化量が小さい。電荷の変化量が小さいと電位の変化量も小さくなるため、強誘電体キャパシタ１２は分極反転しない。そして、ＶB2はＶBSよりも低いままである。
【００７２】
次に、時間ｔ＝４で、センスアンプ１８を活性化して、ＢＬ２およびＢＬＳの電位を比較すると、ＶB2は接地電位（０Ｖ）として検出され、ＶBSは電位Ｖｃｃとして検出される。このように強誘電体キャパシタ１２の分極反転を伴わない読み出しを『０読み出し』という。
【００７３】
その後、時間ｔ＝５で、センスアンプ１８からの出力をＢＬ２に戻す。ＢＬ２の電位ＶB2は０Ｖであるため、強誘電体キャパシタ１２の両電極には、ＢＬ２側の電極が低電位でＢＬ１側の電極が高電位となる電圧が印加される。これにより、強誘電体キャパシタ１２には、強誘電体キャパシタ１２の分極方向と同一方向すなわち第１方向（（→））の電圧が印加される。このとき、この電圧印加によって分極方向が変化することはない。強誘電体キャパシタ１２はデータ書き込み時の状態に維持することができる。
【００７４】
その後、時間ｔ＝６で、ＷＬを非能動（ローレベル）にして第１トランジスタ１４をオフにする。これにより強誘電体キャパシタ１２は非導通状態となる。
【００７５】
この後、時間ｔ＝７で、センスアンプ１８を不活性にして読み出し動作を終了させる。
【００７６】
したがって、この実施の形態の強誘電体メモリ装置において、データ読み出し時に、センスアンプ１８を用いて、ＢＬＳの電位ＶBSとＢＬ２の電位ＶB2とを比較することによって、強誘電体キャパシタ１２の分極方向を判別することができる。すなわち強誘電体キャパシタ１２に書き込まれた情報を読み出すことができる。具体的には、ＶBSよりもＶB2が高電位である場合には強誘電体キャパシタ１２の分極方向は第２方向（（←））であり、一方ＶBSよりもＶB2が低電位である場合には強誘電体キャパシタ１２の分極方向は第１方向（（→））である。
【００７７】
また、強誘電体キャパシタ１２の分極方向が第２方向（（←））の場合の読み出し動作は分極反転を伴うため、データ読み出し後は、強誘電体キャパシタ１２が書き込み時とは異なる第１方向（（→））に分極している。このためセンスアンプ１８からの出力をＢＬ２に戻すことによって強誘電体キャパシタ１２の分極方向を書き込み時と同じ方向すなわち第２方向（（←））にリストアすることができる。
【００７８】
＜第２の実施の形態＞
次に、図５〜図７を参照して、第２の実施の形態の強誘電体メモリ装置の構造およびデータ読み出し方法について説明する。図５および図６はこの実施の形態の強誘電体メモリ装置の構成を示す概略的な回路図である。
【００７９】
以下、第１の実施の形態と相違する点につき説明し、第１の実施の形態と同様の点についてはその詳細な説明を省略する。
【００８０】
図５によれば、１つのメモリセル１０は１つの強誘電体キャパシタ１２とこの強誘電体キャパシタ１２の一方の電極１２ａに主電流路の一端すなわち第一主電極例えばドレイン電極１４ａが接続された第１トランジスタ１４とを具えている。そして、この強誘電体メモリ装置は、少なくとも１つの上記メモリセル１０と、第１トランジスタ１４の制御電極であるゲート１４ｃに接続されたワード線ＷＬと、第１トランジスタ１４の主電流路の他端すなわち第二主電極例えばソース電極１４ｂに接続された第１ビット線ＢＬ１と、強誘電体キャパシタ１２の他方の電極１２ｂに接続された第２ビット線ＢＬ２と、ＢＬ１に接続されたスイッチトランジスタ３０と、スイッチトランジスタ３０のＢＬ１に接続されていない側に接続されたサブビット線ＢＬＳと、ＢＬＳおよびＢＬ２の電位のうち、いずれの電位が高いか若しくは低いかを検出するセンスアンプ１８とを有している。この例では、スイッチトランジスタ３０の第一主電極例えばドレイン電極３０ａを第１ビット線ＢＬ１に接続し、かつ第二主電極例えばソース電極３０ｂをサブビット線ＢＬＳに接続してある。
【００８１】
また、上記ＢＬ１の容量ＣB1、ＢＬ２の容量ＣB2およびＢＬＳの容量ＣBSを、以下のようにして決定しておく。
【００８２】
第１の実施の形態と同様に、まず、ＢＬ１、ＢＬ２およびＢＬＳの電位を接地電位とする。次に、ＢＬ１を電源電位Ｖｃｃ（Ｖｃｃ＞０）にプリチャージする。なお、電源電圧Ｖｃｃを負にした場合においても以下と同様に動作するため、ここではその説明を省略する。その後、ＢＬ１およびＢＬ２を電気的に浮遊させておく。その後、ＷＬを能動にして第１トランジスタ１４をオンにする。これにより、ＢＬ１に蓄積されていた電荷の一部が強誘電体キャパシタ１２に移動する。同時に、移動した電荷と同じ量の電荷が強誘電体キャパシタ１２からＢＬ２に移動する。この電荷の移動によりＢＬ１の電位ＶB1は下がり、ＢＬ２の電位ＶB2は上昇する。このＢＬ１およびＢＬ２の電位の変化を、それぞれ△ＶB1、△ＶB2とし、電荷の変化量を△ｑとすると、電位の変化はそれぞれ、次式（９）および（１０）で表される。
【００８３】
△ＶB1＝△ｑ／ＣB1・・・ （９）
△ＶB2＝△ｑ／ＣB2・・・ （１０）
よって、電荷が移動した時点でのＶB1およびＶB2はそれぞれ下記（１１）および（１２）式で示される。
【００８４】
ＶB1＝Ｖｃｃ−△ｑ／ＣB1・・・ （１１）
ＶB2＝△ｑ／ＣB2・・・ （１２）
ここで、強誘電体キャパシタ１２は第１の実施の形態と同様の特性を示すものを用いる。よって、強誘電体キャパシタ１２の分極方向によって第１トランジスタ１４をオンしたときに移動する電荷の変化量△ｑは異なる。ここでは、強誘電体キャパシタ１２が第２方向（（←）方向）に分極している方が、この第２方向とは反対方向の第１方向（（→）方向）に分極しているときよりも△ｑが大きい。
【００８５】
次に、この実施の形態では、第１トランジスタ１４をオフにした後スイッチトランジスタ３０の制御電極であるゲート３０ｃに電圧を印加して、このトランジスタ３０をオンにする。これにより、ＢＬ１に残存している電荷の一部がＢＬＳに移動する。従ってＢＬ１の電位ＶB1はさらに下がる。そして、この時点でのＢＬ１の電位ＶB1およびＢＬＳの電位ＶBSは等電位となる。そして、ＶB1は次式（１３）で示される。
【００８６】
ＶB1＝ＶBS＝（Ｖｃｃ−△ｑ／ＣB1）／Ｋ・・・ （１３）
ただし、Ｋ＝１＋ＣBS／ＣB1である。
【００８７】
また、このとき第１トランジスタ１４はオフになっているためＢＬ２の電位ＶB2には電荷の移動はない。
【００８８】
センスアンプ１８は第２ビット線ＢＬ２とサブビット線ＢＬＳとの間に接続されていて、ＶBSとＶB2とを比較する。ＶBSはＶB1と等電位となるので、実質的にＶB1とＶB2を比較することになる。ここで、読み出しを行うためには△ｑが大きい場合にはＶBSよりもＶB2が高くなるようにし、一方△ｑが小さい場合にはＶBSよりもＶB2が低くなるようにする必要がある。よって、強誘電体キャパシタ１２の分極方向が第２方向（（←））の場合の△ｑを△ｑ1 とし、分極方向が第１方向（（→））の場合の△ｑを△ｑ0 とすると、上記（１２）および（１３）式より、次式（１４）
Ｖｃｃ／△ｑ1 ＜（Ｋ／ＣB2＋１／ＣB1）＜Ｖｃｃ／△ｑ0・・・（１４）
を満たすようにＣB1、ＣB2およびＣBSを決める。△ｑ1 ＞△ｑ0 であるため上記（１４）式を満たすＣB1、ＣB2およびＣBSは必ず存在する。
【００８９】
また、この実施の形態の強誘電体メモリ装置においては、図６に示すように、強誘電体キャパシタ１２の他方の電極１２ｂとＢＬ２とが、図２で説明したと同様に、第２トランジスタ２０の主電流路を介して接続されていてもよい。これにより、この装置のメモリセル１１は第１トランジスタ１４、第２トランジスタ２０および強誘電体キャパシタ１２を具える。また、この第２トランジスタ２０の制御電極（ゲート）２０ｃはＷＬに接続させる。これにより、ＢＬ２の容量ＣB2を小さくすることができる。よって、ＢＬ２の制御性を向上させることができるのでＢＬ２の動作速度を上げることができる。
【００９０】
次に、図７を参照して、この実施の形態の図５または図６で示される強誘電体メモリ装置の読み出し動作について説明する。図７はこの強誘電体メモリ装置の読み出し動作の説明に供するタイミングチャート図であり、ＢＬ１、ＢＬ２およびＢＬＳの各々の電位変化を時間軸上に示している。また、ＷＬの能動または非能動のタイミング、スイッチトランジスタ３０のオンまたはオフのタイミングおよびセンスアンプ１８の活性または不活性のタイミングを上記時間軸に合わせて示してある。図７（Ａ）は強誘電体キャパシタ１２の分極方向が第２方向（（←））である場合の読み出し動作を示し、図７（Ｂ）は強誘電体キャパシタ１２の分極方向が第１方向（（→））である場合の読み出し動作を示している。
【００９１】
まず、図７（Ａ）を参照して、強誘電体キャパシタ１２が第２方向（（←））に分極しているデータの読み出し動作について説明する。
【００９２】
時間ｔ＝０では、ＢＬ１、ＢＬ２およびＢＬＳの電位を同一電位にしておく。ここでは接地電位（０Ｖ）とする。また、スイッチトランジスタ３０はオフにしておく。
【００９３】
次にｔ＝１で、ＢＬ１をＢＬ２との間の電位差が測定用電圧となるようにプリチャージする。ここではＢＬ１を電源電圧Ｖｃｃにプリチャージする。
【００９４】
次にｔ＝２で、ＢＬ１およびＢＬ２を電気的に浮遊にさせる。
【００９５】
次に、ｔ＝３で、ワード線ＷＬを能動にする。ここではＷＬをハイレベルにして第１トランジスタ１４をオン、すなわち導通状態にする。これによりＢＬ１に蓄積されていた電荷の一部が強誘電体キャパシタ１２に移動する。また、同時に強誘電体キャパシタ１２からＢＬ２へ電荷が移動する。ＢＬ１から強誘電体キャパシタ１２へ移動した電荷の量と、強誘電体キャパシタ１２からＢＬ２へ移動した電荷の量とは等しい。この電荷の移動によってＢＬ１の電位ＶB1の電位は下がり、ＢＬ２の電位ＶB2は上昇する。ここでは、強誘電体キャパシタ１２が第２方向（（←））へ分極しているので、電荷の変化量が大きく、このため強誘電体キャパシタ１２は分極反転する。この時点でＶB1とＶB2とは電位差が小さくなるが、まだＶB1の方がＶB2よりも高い。
【００９６】
なお、時間ｔ＝３で、図６の装置では、ワード線ＷＬを能動にすると、第１トランジスタ１４および第２トランジスタ２０がオンとなり、上述と同様に動作する。
【００９７】
次に、時間ｔ＝４で、ＷＬを非能動（ローレベル）にして、第１トランジスタ１４（図６の装置では第１トランジスタ１４および第２トランジスタ２０）をオフにする。
【００９８】
その後、時間ｔ＝５で、スイッチトランジスタ３０をオンにする。これにより、ＢＬ１とＢＬＳとの間が導通状態となるため、ＢＬ１に残存している電荷の一部がＢＬＳに移動する。これによりＢＬ１の電位ＶB1はさらに下がる。また、ＢＬＳの電位ＶBSはＶB1と等電位まで上昇する。このとき、第１トランジスタ１４（図６の装置の場合は第１および第２トランジスタ１４，２０）はオフとなっているため、ＢＬ２の電荷の移動はない。これにより、ＶB1はＶB2よりも低くなる。なお、ＶBSはＶB1と等電位であるためＶBSもまたＶB2よりも低い。
【００９９】
次に、時間ｔ＝６で、センスアンプ１８を活性化してＢＬ２およびＢＬＳの電位を比較する。ＶB2はセンスアンプ１８により増幅されて電位Ｖｃｃとして検出される。一方ＶBSは接地電位（０Ｖ）として検出される。これにより『１読み出し』がなされる。
【０１００】
その後、時間ｔ＝７で再びＷＬを能動、すなわちハイレベルとして第１トランジスタ１４（図６の装置の場合は第１および第２トランジスタ１４，２０）をオンにする。これによりセンスアンプ１８からの出力をＢＬ２に戻すことができる。よって、強誘電体キャパシタ１２の両電極１２ａおよび１２ｂには、ＢＬ２側の電極１２ｂが高電位でＢＬ１側の電極１２ａが低電位となる電圧Ｖｃｃが印加される。これにより、読み出しによって第１方向（（→））に分極反転した強誘電体キャパシタ１２を、書き込み時の分極状態（第２方向（（←））に分極している状態）に戻すことができる。よってデータのリストアを行うことができる。
【０１０１】
その後、時間ｔ＝８でＷＬを非能動にして、時間ｔ＝９でスイッチトランジスタ３０をオフにし、かつセンスアンプ１８を不活性にする。これにより一連の読み出し動作が終了する。
【０１０２】
また、強誘電体キャパシタ１２が第１方向（（→））に分極している場合の読み出し動作について、図７（Ｂ）を参照して説明する。
【０１０３】
時間ｔ＝０でＢＬ１、ＢＬ２およびＢＬＳを接地電位にしておく。
【０１０４】
次に、時間ｔ＝１で、ＢＬ１をＶｃｃにプリチャージする。
【０１０５】
次に、時間ｔ＝２で、ＢＬ１およびＢＬ２をフローティングにする。
【０１０６】
次に、時間ｔ＝３で、ＷＬを能動にして第１トランジスタ１４（図６の装置の場合は第１および第２トランジスタ１４，２０）を導通状態にする。これにより、ＢＬ１に蓄えられた電荷が強誘電体キャパシタ１２に移動し、同時に強誘電体キャパシタ１２からＢＬ２へ電荷が移動する。この電荷の移動によって、ＢＬ１の電位ＶB1が下がり、ＢＬ２の電位ＶB2が上昇する。ここで移動する電荷の量（電荷の変化量）は、強誘電体キャパシタ１２の分極方向によって異なる。ここでは強誘電体キャパシタ１２が第１方向（（→））へ分極しているので、強誘電体キャパシタ１２が第２方向（（←））に分極しているときよりも、電荷の変化量が小さい。電荷の変化量が小さいと電位の変化量も小さくなるため、強誘電体キャパシタ１２は分極反転しない。そして、ＶB2はＶBSよりも低い。
【０１０７】
次に、ｔ＝４で、ＷＬを非能動にする。よって第１トランジスタ１４（図６の装置の場合は第１および第２トランジスタ１４，２０）はオフとなる。
【０１０８】
その後、ｔ＝５で、スイッチトランジスタ３０のゲート３０ｃのゲートに電圧を印加してこのトランジスタ３０をオンにする。これにより、ＢＬ１からＢＬＳへ電荷が一部移動する。よってＢＬ１の電位ＶB1はさらに下がり、ＢＬＳの電位ＶBSが上昇する。そして、ＶB1とＶBSとは等電位となる。一方、ＢＬ２は第１トランジスタ１４（図６の装置の場合は第１および第２トランジスタ１４，２０）が非導通状態となっているので、電荷の移動は起こらない。この時点で、ＢＬ１の電位ＶB1は下がっているが、ＢＬ２の電位ＶB2よりは高い。
【０１０９】
その後、ｔ＝６で、センスアンプ１８を活性化して、ＢＬ２およびＢＬＳの電位を比較すると、ＶB2は接地電位（０Ｖ）として検出され、ＶBSはＶｃｃとして検出される。これにより『０読み出し』がなされる。
【０１１０】
その後、ｔ＝７で、再びＷＬをハイレベルにしてセンスアンプ１８からの出力をＢＬ２に戻す。出力されるＢＬ２の電位ＶB2は０Ｖであるため、強誘電体キャパシタ１２の両電極には、ＢＬ２側の電極１２ａが低電位でＢＬ１側の電極１２ｂが高電位となる電圧が印加される。従って強誘電体キャパシタ１２には分極方向と同一方向である第１方向（（→））の電圧が印加されるため、この電圧の印加によって分極方向が変化することはない。よって、強誘電体キャパシタ１２はデータ書き込み時の状態に維持することができる。
【０１１１】
その後、時間ｔ＝８で、ＷＬをローレベルにして第１トランジスタ１４（図６の装置の場合は第１および第２トランジスタ１４，２０）をオフにする。さらにｔ＝９で、スイッチトランジスタ３０をオフにし、かつセンスアンプ１８を不活性にすることによって読み出し動作を終了させる。
【０１１２】
したがって、この実施の形態の強誘電体メモリ装置において、データ読み出し時に、センスアンプ１８を用いて、ＢＬＳの電位ＶBSとＢＬ２の電位ＶB2とを比較することによって、強誘電体キャパシタ１２の分極方向を判別することができる。すなわち強誘電体キャパシタ１２に書き込まれた情報を読み出すことができる。具体的には、ＶBSよりもＶB2が高電位である場合には強誘電体キャパシタ１２の分極方向は第２方向（（←））であり、ＶBSよりもＶB2が低電位である場合には強誘電体キャパシタ１２の分極方向は第１方向（（→））である。
【０１１３】
また、強誘電体キャパシタ１２の分極方向が第２方向（（←））の場合の読み出し動作は分極反転を伴うため、データ読み出し後は、強誘電体キャパシタ１２が書き込み時とは異なる第１方向（（→））に分極している。このためセンスアンプ１８からの出力をＢＬ２に戻すことによって強誘電体キャパシタ１２の分極方向を書き込み時と同じ方向第２方向（（←））にリストアすることができる。
【０１１４】
【実施例】
以下、この発明の強誘電体メモリ装置のいくつかの実施例についてそれぞれ説明する。しかしながら、以下の説明中で挙げる使用材料、構成成分の大きさ、膜厚、電源電圧等の数値的条件はこれら発明の範囲内の一例にすぎないことを理解されたい。
【０１１５】
（第１の実施例）
第１の実施例として、図８を参照して、図１に示される構造の強誘電体メモリ装置からデータを読み出すための、各容量（第１ビット線、第２ビット線、サブビット線およびキャパシタ）の１つの設定例について説明する。
【０１１６】
図８はセンスアンプにより検出される電位の容量依存性を示す特性図である。図８では横軸に第２ビット線の容量ＣB2（Ｆ）をとり、縦軸にサブビット線ＢＬＳの電位ＶBSと第２ビット線ＢＬ２の電位ＶB2との電位差（Ｖ）をとって示してある。
【０１１７】
この実施例では、強誘電体キャパシタ１２の強誘電体膜をＳｒＢｉ2 Ｔａ2 Ｏ9 膜とし、この膜厚を０．２μｍとする。また、キャパシタ１６の極板面積を２．５×１０-5ｃｍ2 とする。また電源電圧Ｖｃｃ＝３Ｖとする。そして、この例では、第１ビット線ＢＬ１の容量ＣB1、第２ビット線ＢＬ２の容量ＣB2、サブビット線ＢＬＳの容量ＣBSおよびキャパシタ１６の容量Ｃx を次のように設定する。
【０１１８】
Ｃx ＝ＣB2／２０
ＣB1＝ＣBS＝ＣB2／１０
このように各容量を設定した場合に、上記強誘電体メモリ装置の読み出し動作を行うことができるＣB2の範囲を調べるために、ＣB2を０Ｆから１×１０-9Ｆまで変化させて、ＶBSとＶB2との電位差をシミュレーションする。また、このシミュレーションは、強誘電体キャパシタ１２が第２方向（（←））に分極している場合と、第１方向（（→））に分極している場合と両方の場合を想定して行う。
【０１１９】
図８はシミュレーションの結果を示している。曲線Ｌは強誘電体キャパシタ１２が第２方向に分極している場合のＶBSとＶB2との電位差（ＶBS−ＶB2）であり、曲線Ｒは強誘電体キャパシタ１２が第１方向に分極している場合のＶBSとＶB2との電位差（ＶBS−ＶB2）である。
【０１２０】
強誘電体キャパシタ１２が第２方向に分極している場合は、検出されるＶBSおよびＶB2は、ＶB2の方がＶBSよりも高くなる。よって、ＶBS−ＶB2の値は負となる。また、強誘電体キャパシタ１２が第１方向に分極している場合は、検出されるＶBSおよびＶB2は、ＶBSの方がＶB2よりも高い。従ってＶBS−ＶB2の値は正となる。図８を参照すると、曲線Ｌにおいて、電位差が負となるのはＣB2が０Ｆ以上の場合である。また、曲線Ｒにおいて、電位差が正となるのはＣB2が約５×１０-11 Ｆ以上の場合である。従って、上述したように各容量を設定した場合においては、ＣB2を５×１０-11 Ｆ以上１×１０-9Ｆ以下の容量とすれば、図１に示される構造の強誘電体メモリ装置から正確にデータを読み出すことができる。また、１×１０-9Ｆ以上のＣB2でも同様のことが言えると考えられる。
【０１２１】
なお、各容量の設定はこの例で用いたものに限られるものではない。また、この例ではＣB2を基準の容量と定めてこの容量の適用範囲を調べたが、他の容量を基準の容量として定めてもよい。
【０１２２】
（第２の実施例）
第２の実施例として、図９を参照して、図２に示される構造の強誘電体メモリ装置からデータを読み出すための、各容量の１つの設定例について説明する。
【０１２３】
図９はセンスアンプにより検出される電位の容量依存性を示す特性図である。図９では横軸に第２ビット線の容量ＣB2（Ｆ）をとり、縦軸にサブビット線ＢＬＳの電位ＶBSと第２ビット線ＢＬ２の電位ＶB2との電位差（Ｖ）をとって示してある。
【０１２４】
この実施例では、第１の実施例と同様に、強誘電体キャパシタ１２の強誘電体膜をＳｒＢｉ2 Ｔａ2 Ｏ9 膜とし、この膜厚を０．２μｍとする。また、キャパシタ１６の極板面積を２．５×１０-5ｃｍ2 とする。また電源電圧Ｖｃｃ＝３Ｖとする。
【０１２５】
そして、この例では、第１ビット線ＢＬ１の容量ＣB1、第２ビット線ＢＬ２の容量ＣB2、サブビット線ＢＬＳの容量ＣBSおよびキャパシタ１６の容量Ｃx を次のように設定する。
【０１２６】
ＣB1＝ＣB2／１０
ＣBS＝Ｃx ＝ＣB2／２
このように各容量を設定した場合に、上記強誘電体メモリ装置の読み出し動作を行うことができるＣB2の範囲を調べるために、ＣB2を０Ｆから１×１０-9Ｆまで変化させて、ＶBSとＶB2との電位差を第１の実施例と同様にしてシミュレーションする。
【０１２７】
図９はシミュレーションの結果を示している。曲線Ｌは強誘電体キャパシタ１２が第２方向に分極している場合のＶBSとＶB2との電位差（ＶBS−ＶB2）であり、曲線Ｒは強誘電体キャパシタ１２が第１方向に分極している場合のＶBSとＶB2との電位差（ＶBS−ＶB2）である。
【０１２８】
図９によれば、曲線Ｌにおいて、電位差が負となるのはＣB2が０〜約６×１０-10 Ｆの範囲内のときである。また、曲線Ｒにおいて、電位差が正となるのはＣB2が約３×１０-11 Ｆ以上の場合である。従って、上述したように各容量を設定した場合においては、ＣB2を３×１０-11 〜６×１０-10 Ｆの範囲内の容量とすれば、図２に示される構造の強誘電体メモリ装置から正確にデータを読み出すことができる。
【０１２９】
なお、各容量の設定はこの例で用いたものに限られるものではない。また、この例ではＣB2を基準の容量と定めてこの容量の適用範囲を調べたが、他の容量を基準の容量として定めてもよい。
【０１３０】
（第３の実施例）
第３の実施例として、図１０を参照して、図５に示される構造の強誘電体メモリ装置からデータを読み出すための、各容量（第１ビット線、第２ビット線およびサブビット線）の１つの設定例について説明する。
【０１３１】
図１０はセンスアンプにより検出される電位の容量依存性を示す特性図である。図１０では横軸に第１ビット線の容量ＣB1（Ｆ）をとり、縦軸に第１ビット線ＢＬ１の電位ＶB1と第２ビット線ＢＬ２の電位ＶB2との電位差（Ｖ）をとって示してある。実際にセンスアンプ１８から出力される電位は第２ビット線の電位ＶB2およびサブビット線の電位ＶBSであるが、出力時のＶBSと第１ビット線の電位ＶB1とは等電位であるため、この例では、縦軸をＶB1とＶB2との電位差とする。
【０１３２】
また、この実施例では、第１の実施例と同様に、強誘電体キャパシタ１２の強誘電体膜をＳｒＢｉ2 Ｔａ2 Ｏ9 膜とし、この膜厚を０．２μｍとする。また電源電圧Ｖｃｃ＝３Ｖとする。
【０１３３】
そして、この例では、第１ビット線ＢＬ１の容量ＣB1、第２ビット線ＢＬ２の容量ＣB2およびサブビット線ＢＬＳの容量ＣBSを次のように設定する。
【０１３４】
ＣBS＝ＣB1×９
ＣB2＝ＣB1×１０
このように各容量を設定した場合に、上記強誘電体メモリ装置の読み出し動作を行うことができるＣB1の範囲を調べるために、ＣB1を０Ｆから１×１０-9Ｆまで変化させて、ＶB1とＶB2との電位差をシミュレーションする。また、このシミュレーションは、強誘電体キャパシタ１２が第２方向に分極している場合と、第１方向に分極している場合と両方の場合を想定して行う。
【０１３５】
図１０はシミュレーションの結果を示している。曲線Ｌは強誘電体キャパシタ１２が第２方向に分極している場合のＶB1とＶB2との電位差（ＶB1−ＶB2）であり、曲線Ｒは強誘電体キャパシタ１２が第１方向に分極している場合のＶB1とＶB2との電位差（ＶB1−ＶB2）である。
【０１３６】
強誘電体キャパシタ１２が第２方向に分極している場合は、検出されるＶB1およびＶB2は、ＶB2の方がＶB1よりも高くなる。よって、ＶB1−ＶB2の値は負となる。また、強誘電体キャパシタ１２が第１方向に分極している場合は、検出されるＶB1およびＶB2は、ＶB1の方がＶB2よりも高い。従ってＶB1−ＶB2の値は正となる。図１０を参照すると、曲線Ｌにおいて、電位差が負となるのはＣB1が０〜約２．８×１０-10 Ｆの範囲内のときである。また、曲線Ｒにおいて、電位差が正となるのはＣB1が約３×１０-11 Ｆ以上の場合である。従って、上述したように各容量を設定した場合においては、ＣB2を３×１０-11 〜２．８×１０-10 Ｆの範囲内の容量とすれば、図５に示される構造の強誘電体メモリ装置から正確にデータを読み出すことができる。
【０１３７】
なお、各容量の設定はこの例で用いたものに限られるものではない。また、この例ではＣB1を基準の容量と定めてこの容量の適用範囲を調べたが、他の容量を基準の容量として定めてもよい。
【０１３８】
（第４の実施例）
第４の実施例として、図１１を参照して、図６に示される構造の強誘電体メモリ装置からデータを読み出すための、各容量の１つの設定例について説明する。
【０１３９】
図１１はセンスアンプにより検出される電位の容量依存性を示す特性図である。図１１では横軸に第１ビット線の容量ＣB1（Ｆ）をとり、縦軸に第１ビット線ＢＬ１の電位ＶB1と第２ビット線ＢＬ２の電位ＶB2との電位差（Ｖ）をとって示してある。
【０１４０】
実際にセンスアンプ１８から出力される電位は第２ビット線の電位ＶB2およびサブビット線の電位ＶBSであるが、出力時のＶBSと第１ビット線の電位ＶB1とは等電位であるため、この例では、縦軸をＶB1とＶB2との電位差とする。
【０１４１】
また、この実施例では、第１の実施例と同様に、強誘電体キャパシタ１２の強誘電体膜をＳｒＢｉ2 Ｔａ2 Ｏ9 膜とし、この膜厚を０．２μｍとする。また電源電圧Ｖｃｃ＝３Ｖとする。
【０１４２】
そして、この例では、第１ビット線ＢＬ１の容量ＣB1、第２ビット線ＢＬ２の容量ＣB2およびサブビット線ＢＬＳの容量ＣBSを次のように設定する。
【０１４３】
ＣB1＝ＣB2＝ＣBS
このように各容量を設定した場合に、上記強誘電体メモリ装置の読み出し動作を行うことができるＣB1の範囲を調べるために、ＣB1を０Ｆから１×１０-9Ｆまで変化させて、ＶB1とＶB2との電位差を第３の実施例と同様にしてシミュレーションする。
【０１４４】
図１１はシミュレーションの結果を示している。曲線Ｌは強誘電体キャパシタ１２が第２方向に分極している場合のＶB1とＶB2との電位差（ＶB1−ＶB2）であり、曲線Ｒは強誘電体キャパシタ１２が第１方向に分極している場合のＶB1とＶB2との電位差（ＶB1−ＶB2）である。
【０１４５】
図１１を参照すると、曲線Ｌにおいて、電位差が負となるのはＣB1が０〜約４×１０-10 Ｆの範囲内のときである。また、曲線Ｒにおいて、電位差が正となるのはＣB1が約３×１０-11 Ｆ以上の場合である。従って、上述したように各容量を設定した場合においては、ＣB2を３×１０-11 〜４×１０-10 Ｆの範囲内の容量とすれば、図６に示される構造の強誘電体メモリ装置から正確にデータを読み出すことができる。
【０１４６】
なお、各容量の設定はこの例で用いたものに限られるものではない。また、この例ではＣB1を基準の容量と定めてこの容量の適用範囲を調べたが、他の容量を基準の容量として定めてもよい。
【０１４７】
また、上述した第１〜第４の実施例の強誘電体メモリ装置のいずれの装置も、２Ｔ２Ｃ型の強誘電体メモリ装置よりもメモリセル１０のサイズが小さい。また、データの読み出し時に参照電位を発生させる必要がないため参照電位を発生させる手段を設けなくてよい。このため、ＤＲＡＭと同程度の高集積化された強誘電体メモリ装置となる。
【０１４８】
また、読み出し時に参照電位が必要ないため、例えば参照電位の発生のために用いられる強誘電体膜の疲労現象に起因する誤読み出しのおそれを回避することができる。そして、データの読み出し時に、第１ビット線ＢＬ１とキャパシタ１６あるいはスイッチトランジスタ３０を介して接続されているサブビット線ＢＬＳの電位と第２ビット線ＢＬ２の電位とを比較するという、全く新しい読み出し方法によって正確に強誘電体キャパシタ１２の分極方向を判別することができる。
【０１４９】
【発明の効果】
上述した説明から明らかなように、この発明の強誘電体メモリ装置によれば、１つの強誘電体キャパシタとこの強誘電体キャパシタの一方の電極に主電流路の一端が接続された第１トランジスタとを具えた少なくとも１つのメモリセルと、第１トランジスタの制御電極に接続されたワード線と、第１トランジスタの主電流路の他端に接続された第１ビット線と、強誘電体キャパシタの他方の電極に接続された第２ビット線と、第１ビット線に接続されたキャパシタと、キャパシタの第１ビット線に接続されていない側の電極に接続されたサブビット線と、サブビット線および第２ビット線の電位のうち、いずれの電位が高いか若しくは低いかを検出するセンスアンプとを有する。
【０１５０】
よって、この強誘電体メモリ装置は１Ｔ１Ｃ型の構成であるため１つのメモリセルのサイズを小さくすることができる。しかもこの強誘電体メモリ装置は、データの読み出し時に参照電位を発生させる必要がないので、参照電位を発生させる手段を設けなくてよい。このため、メモリ装置として一般的に高集積であると言われているＤＲＡＭと同程度の高集積化を図ることができる。
【０１５１】
また、このような強誘電体メモリ装置において、第１ビット線の容量を第１ビット線容量ＣB1と定義し、第２ビット線の容量を第２ビット線容量ＣB2と定義し、キャパシタの容量をキャパシタ容量Ｃx と定義し、サブビット線の容量をサブビット線容量ＣBSと定義する。そして、メモリセルからのデータの読み出し時に、第１ビット線、第２ビット線およびサブビット線を同一電位にした後、第１ビット線を、第１ビット線と第２ビット線との間の電位差が測定用電圧Ｖとなるようにプリチャージし、次に第１ビット線、第２ビット線およびサブビット線を電気的に浮遊させ、この後ワード線を能動にする。これらの一連の動作により、第１ビット線から前記強誘電体キャパシタを介して第２ビット線に電荷量△Ｑだけ電荷が移動する。このとき、強誘電体キャパシタの分極反転を伴う場合の前記電荷量を△Ｑ1 と定義し、強誘電体キャパシタの分極反転を伴わない場合の前記電荷量を△Ｑ0 と定義した場合に、次式（１）
Ｖ／△Ｑ1 ＜１／ＣBt＋１／ＣB2＋ＣBS／（ＣB2・Ｃx ）＜Ｖ／△Ｑ0・・・（１）
（ただし、（１）式中のＣBtは、ＣBt＝ＣB1＋（１／Ｃx ＋１／ＣBS）-1とする）を満たすように第１ビット線容量ＣB1、第２ビット線容量ＣB2、キャパシタ容量Ｃx およびサブビット線容量ＣBSを決定してあるのがよい。
【０１５２】
上記（１）式を満たすようにＣB1、ＣB2、Ｃx およびＣBSを決めて強誘電体メモリ装置を構成すれば、データの読み出し時に、センスアンプを用いてサブビット線の電位と第２ビット線の電位とを比較することによって、参照電位を用いることなく、容易にデータとしての強誘電体の分極の方向を判別することができる。
【０１５３】
また、このような強誘電体メモリ装置から書き込みが終了した前記メモリセルのデータを読み出すに当たり、以下の▲１▼〜▲４▼の工程を含んでいる。
【０１５４】
▲１▼第１ビット線、第２ビット線およびサブビット線を同一電位にする工程
▲２▼第１ビット線を、第１ビット線と第２ビット線との間の電位差が測定用電圧となるようにプリチャージした後、第１ビット線、第２ビット線およびサブビット線を電気的に浮遊にさせる工程
▲３▼ワード線を能動にする工程
▲４▼センスアンプを活性化して、サブビット線および第２ビット線の電位のうちいずれの電位が高いか若しくは低いかを検出する工程
まず、▲１▼工程で、第１ビット線、第２ビット線およびサブビット線を同一電位、例えば接地電位にする。次に、▲２▼工程で、第１ビット線を例えば電源電位であるＶｃｃにプリチャージする。これにより、第１ビット線と第２ビット線との電位差がＶｃｃとなる。このＶｃｃを例えば測定用電圧とする。また、第１ビット線をプリチャージすることにより、サブビット線およびキャパシタに電荷が蓄積される。その後、第１ビット線、第２ビット線およびサブビット線を電気的に浮遊（フローティング）にさせておく。次に、▲３▼工程で、ワード線を能動にすると、第１トランジスタがオンとなる。これにより第１ビット線、キャパシタおよびサブビット線に蓄積されていた電荷の一部が強誘電体キャパシタに移動する。また、強誘電体キャパシタからも第１ビット線から強誘電体キャパシタに移動したと同じ量の電荷が第２ビット線に移動する。従って、この時点で、第１ビット線およびサブビット線の電位は下がり、逆に第２ビット線の電位は上昇する。この電荷の変化量は、強誘電体キャパシタの分極方向（分極状態）によって異なる。これは、強誘電体の持つヒステリシス特性によるものである。次に、▲４▼工程で、センスアンプを活性化させる。センスアンプへはサブビット線と第２ビット線とが接続されている。第１ビット線から強誘電体キャパシタへ移動する電荷の量が大きい場合、サブビット線の電位は、電荷の移動により電位が上昇した第２ビット線の電位よりも低くなっている。第１ビット線の電位は電荷の移動により低くなっているが第２ビット線の電位よりは高い。一方、第１ビット線から強誘電体キャパシタへ移動する電荷の量が小さい場合、サブビット線の電位は第２ビット線の電位よりも高くなる。このとき第１ビット線の電位は第２ビット線の電位よりもずっと高い。よって、サブビット線の電位が第２ビット線の電位よりも高い場合と低い場合とでは強誘電体の分極方向が異なる。従って、センスアンプを活性化してサブビット線の電位と第２ビット線の電位とを比較すれば、強誘電体の分極方向を判別することができる。
【０１５５】
また、この発明の強誘電体メモリ装置の他の構成によれば、１つの強誘電体キャパシタとこの強誘電体キャパシタの一方の電極に主電流路の一端が接続された第１トランジスタとを具えた少なくとも１つのメモリセルと、第１トランジスタの制御電極に接続されたワード線と、第１トランジスタの主電流路の他端に接続された第１ビット線と、強誘電体キャパシタの他方の電極に接続された第２ビット線と、第１ビット線に主電流路の一端が接続されたスイッチトランジスタと、主電流路の他端に接続されたサブビット線と、サブビット線および第２ビット線の電位のうち、いずれの電位が高いか若しくは低いかを検出するセンスアンプとを有する。この強誘電体メモリ装置は１Ｔ１Ｃ型の構成であるため１つのメモリセルのサイズは小さい。しかもこの強誘電体メモリ装置は、データの読み出し時に参照電位を発生させる必要がないので、参照電位を発生させる手段を設けなくてよい。このため、メモリ装置として一般的に高集積であると言われているＤＲＡＭと同程度の高集積化を図ることができる。
【０１５６】
また、このような強誘電体メモリ装置において、第１ビット線の容量を第１ビット線容量ＣB1と定義し、第２ビット線の容量を第２ビット線容量ＣB2と定義し、サブビット線の容量をサブビット線容量ＣBSと定義する。そしてメモリセルからのデータの読み出し時に、まず第１ビット線、第２ビット線およびサブビット線を同一電位にした後、スイッチトランジスタを非能動の状態にしたまま、第１ビット線を、第１ビット線と第２ビット線との間の電位差が測定用電圧Ｖとなるようにプリチャージし、次に第１ビット線、第２ビット線およびサブビット線を電気的に浮遊させ、この後ワード線を能動にすることによって、第１ビット線から強誘電体キャパシタを介して第２ビット線に電荷量△ｑだけ電荷を移動させる。このときの強誘電体キャパシタの分極反転を伴う場合の電荷量を△ｑ1 と定義し、強誘電体キャパシタの分極反転を伴わない場合の電荷量を△ｑ0 と定義する場合に、次式（２）
Ｖ／△ｑ1 ＜（Ｋ／ＣB2＋１／ＣB1）＜Ｖ／△ｑ0・・・（２）
（ただし、（２）式中のＫは、Ｋ＝１＋ＣBS／ＣB1とする）を満たすように第１ビット線容量ＣB1、第２ビット線容量ＣB2およびサブビット線容量ＣBSを決定する。
【０１５７】
上記（２）式を満たすようにＣB1、ＣB2、およびＣBSを決めて強誘電体メモリ装置を構成すれば、データの読み出し時に、センスアンプを用いてサブビット線の電位と第２ビット線の電位とを比較することによって、参照電位を用いることなく、容易にデータとしての強誘電体の分極の方向を判別することができる。
【０１５８】
また、この強誘電体メモリ装置から、書き込みが終了した前記メモリセルのデータを読み出すに当たり、以下の（１）〜（５）の工程を含んでいる。
【０１５９】
（１）第１ビット線、第２ビット線およびサブビット線を同一電位にする工程
（２）第１ビット線を、第１ビット線と第２ビット線との間の電位差が測定用電圧となるようにプリチャージした後、第１ビット線、第２ビット線およびサブビット線を電気的に浮遊させる工程
（３）ワード線を能動にする工程
（４）ワード線を非能動にした後、スイッチトランジスタを能動にする工程
（５）センスアンプを活性化して、サブビット線および第２ビット線の電位のうちいずれの電位が高いか若しくは低いかを検出する工程
まず、（１）工程で、第１ビット線、第２ビット線およびサブビット線を同一電位、例えば接地電位とする。次に、（２）工程で、第１ビット線を例えば電源電位であるＶｃｃにプリチャージする。これにより、第１ビット線と第２ビット線との間の電位差がＶｃｃとなる。その後、第１ビット線、第２ビット線およびサブビット線を電気的に浮遊しておく。次に、（３）工程で、ワード線を能動にすると、第１トランジスタがオンになる。すると、第１ビット線に蓄積されていた電荷の一部が強誘電体キャパシタに移動する。また、これに応じて強誘電体キャパシタから第２ビット線に電荷が移動する。これにより、この時点で、第１ビット線の電位が下がり、第２ビット線の電位は上昇する。この電荷の変化量は、強誘電体キャパシタの分極方向によって異なる。電荷の変化量が大きい場合、この電荷の移動により強誘電体は分極反転する。また、電荷の変化量が小さい場合には強誘電体は分極反転しない。次に、（４）工程で、ワード線を非能動にした後、スイッチトランジスタを能動にすると、第１ビット線に残存している電荷の一部がサブビット線に移動する。そして、第１ビット線とサブビット線の電位は等電位となる。一方ワード線は非能動にしてあるので、第２ビット線の電位は浮遊したままである。この後、（５）工程で、センスアンプを活性化する。センスアンプにはサブビット線および第２ビット線が接続されている。サブビット線の電位は、（４）工程の時点で第１ビット線と等電位であるため、センスアンプから出力されるサブビット線の電位は実質的に第１ビット線の電位を示している。（３）工程で、第１ビット線から強誘電体キャパシタへ移動する電荷の量が多い場合には、続く（４）工程で第１ビット線からさらに電荷がサブビット線へ移動するために出力される電位は第２ビット線よりも低くなる。一方、（３）工程で第１ビット線から強誘電体キャパシタへ移動する電荷の量が少ない場合には、続く（４）工程で第１ビット線からサブビット線に電荷が移動したとしても、センスアンプで検出されるサブビット線の電位（すなわち第１ビット線の電位）は第２ビット線の電位よりも高い値を示す。これにより、サブビット線の電位と第２ビット線の電位とを比較することにより、強誘電体キャパシタの分極方向を判別することができる。
【０１６０】
また、上述したような強誘電体メモリ装置からのデータ読み出し方法において、センスアンプによる検出工程（（５）工程）の後、強誘電体キャパシタの分極方向が反転している場合に、ワード線を能動にすることにより、センスアンプからの出力電位を利用して分極方向をリストアする工程を含む。
【０１６１】
データの読み出し時に、第１ビット線から強誘電体キャパシタへ移動する電荷の量が多い場合には、上述したように強誘電体が分極反転する。この後、センスアンプから出力される第２ビット線の出力電位は増幅によって電源電位Ｖｃｃである。また、サブビット線の出力電位は接地電位である。ここで、再びワード線を能動にすることによって、センスアンプから第２ビット線へ出力電位を戻す。この出力電位によって、強誘電体キャパシタの分極方向を再び反転させることができるので、分極方向を読み出し前の状態にリストアすることができる。一方、（３）工程で第１ビット線から強誘電体キャパシタへ移動する電荷の量が小さい場合には、強誘電体キャパシタは分極反転することなしに読み出しが行われる。センスアンプからの出力は、第２ビット線の出力電位が接地電位で、サブビット線の出力電位がＶｃｃとなる。この場合、第２ビット線の出力を第２ビット線に戻しても、強誘電体には分極の方向と同一の方向の電圧が印加されるので、これによってデータが破壊されるおそれはない。
【図面の簡単な説明】
【図１】第１の実施の形態の説明に供する強誘電体メモリ装置の構成を示す概略的な回路図である。
【図２】第１の実施の形態の説明に供する強誘電体メモリ装置の構成を示す概略的な回路図である。
【図３】強誘電体キャパシタのヒステリシス特性を示す特性図である。
【図４】（Ａ）は、第１の実施の形態の読み出し動作の説明に供するタイミング図であり、強誘電体キャパシタの分極方向が第２方向（（←））の場合の図である。
（Ｂ）は、第１の実施の形態の読み出し動作の説明に供するタイミング図であり、強誘電体キャパシタの分極方向が第１方向（（→））の場合の図である。
【図５】第２の実施の形態の説明に供する強誘電体メモリ装置の構成を示す概略的な回路図である。
【図６】第２の実施の形態の説明に供する強誘電体メモリ装置の構成を示す概略的な回路図である。
【図７】（Ａ）は、第２の実施の形態の読み出し動作の説明に供するタイミング図であり、強誘電体キャパシタの分極方向が第２方向（（←））の場合の図である。
（Ｂ）は、第２の実施の形態の読み出し動作の説明に供するタイミング図であり、強誘電体キャパシタの分極方向が第１方向（（→））の場合の図である。
【図８】第１の実施例の説明に供する、電位差の容量依存性を示す特性図であり、シミュレーション結果を示す図である。
【図９】第２の実施例の説明に供する、電位差の容量依存性を示す特性図であり、シミュレーション結果を示す図である。
【図１０】第３の実施例の説明に供する、電位差の容量依存性を示す特性図であり、シミュレーション結果を示す図である。
【図１１】第４の実施例の説明に供する、電位差の容量依存性を示す特性図であり、シミュレーション結果を示す図である。
【図１２】従来の１Ｔ１Ｃ型の強誘電体メモリ装置の構成を示す概略的な回路図である。
【符号の説明】
１０，１１，１００：メモリセル
１２，１０４，１１２，：強誘電体キャパシタ
１２ａ：一方の電極（ＢＬ１側の電極）
１２ｂ：他方の電極（ＢＬ２側の電極）
１４：第１トランジスタ
１４ａ，２０ａ，３０ａ：第一主電極（ドレイン電極）
１４ｂ，２０ｂ，３０ｂ：第二主電極（ソース電極）
１４ｃ，２０ｃ，３０ｃ：制御電極（ゲート）
１６：キャパシタ
１６ａ：一方の電極
１６ｂ：電極
１８，１０６：センスアンプ
２０：第２トランジスタ
３０：スイッチトランジスタ
１０２，１１０：トランジスタ
１０８：ダミーセル（メモリセル）
【発明の属する技術分野】
この発明は、強誘電体メモリ装置、特に強誘電体薄膜を用いた不揮発性メモリの素子構造および、この強誘電体メモリ装置からのデータ読み出し方法に関する。
【０００２】
【従来の技術】
従来提案された強誘電体メモリ装置の１つの例として、トランジスタと蓄積容量要素（キャパシタ）とにより構成されたセル構造を有するものがある。この蓄積容量要素は、これに強誘電体膜が利用されているため、強誘電体キャパシタと称されている。このような強誘電体メモリセルとしては、１つのトランジスタと１つの強誘電体キャパシタとで１つのメモリセルを構成する１Ｔ１Ｃ型のものや、２つのトランジスタと２つの強誘電体キャパシタとで１つのメモリセルを構成する２Ｔ２Ｃ型のものが知られている。
【０００３】
【発明が解決しようとする課題】
ここで、図１２を参照して、１Ｔ１Ｃ型の強誘電体メモリ装置の動作原理を簡単に説明する。図１２は従来の１Ｔ１Ｃ型のメモリ装置の概略的な回路図である。
【０００４】
１つのメモリセル１００は、１つのトランジスタ１０２および１つの強誘電体キャパシタ１０４で構成されており、ワード線（ＷＬ）およびビット線（ＢＬ）の交点に位置する。強誘電体キャパシタ１０４の一方の電極は、ＢＬとの接続をオン・オフするトランジスタ１０２を介して、すなわちこのトランジスタ１０２の主電流路を介して、ＢＬに接続されている。また、強誘電体キャパシタの他方の電極はプレート線（ＰＬ）に接続されている。また、ＢＬはセンスアンプ１０６に接続されている。
【０００５】
記憶情報は、印加電圧０Ｖに対する強誘電体キャパシタ１０４の２つの状態のどちらかとなるように記憶される。例えば、上記のような強誘電体メモリ装置において、ＷＬで１つのメモリセル１００を選択した後、ＢＬを接地電位（０Ｖ）にし、然る後、ＰＬに正の電圧を印加すると、強誘電体キャパシタ１０４の分極の方向が第１方向となる。この状態が『０』の情報として記憶される。一方、メモリセル１００の選択後、ＢＬに正の電圧を印加し、然る後、ＰＬを０にすると、強誘電体キャパシタ１０４の分極の方向は第１方向とは逆方向の第２方向となる。そして、この状態が『１』の情報として記憶される。
【０００６】
次に、このような１Ｔ１Ｃメモリセルにおけるデータの読み出し方法について説明する。
【０００７】
データの読み出し動作は、まず、注目するメモリセル１００のＢＬを接地電位（０Ｖ）にプリチャージし、然る後、ＰＬに正の電圧を印加する。強誘電体キャパシタ１０４が第２方向すなわち（←）方向に分極していた場合には、この読み出し動作により、強誘電体キャパシタ１０４の分極方向が反転する。一方、強誘電体キャパシタ１０４が第１方向すなわち（→）方向に分極していた場合には、この読み出し動作により、分極反転は起こらない。これら読み出し動作のとき、ＢＬの電位は、データ書き込み時の強誘電体キャパシタ１０４の分極状態に応じて変化する。この電位は、センスアンプ１０６により異なる電位Ｖ1 またはＶ0 として出力される。例えばＶ1 の方がＶ0 より高い電位であるとする。
【０００８】
センスアンプ１０６でこれらの信号を判別するには参照電位（基準信号とも称する）Ｖref をセンスアンプ１０６に入力する必要がある。
【０００９】
参照電位Ｖref をＶ1 およびＶ0 の中間電位とすると、センスアンプ１０６において、ＢＬの電位がＶref よりも高ければＶ1 、すなわち強誘電体キャパシタ１０４の記憶情報は『１』であることを意味している。また、ＢＬの電位がＶre f よりも低ければＶ0 、すなわち記憶情報が『０』であることを示す。
【００１０】
このような参照電位Ｖref の発生には、通常、ダミーセル方式が用いられている。例えば、図１２に示す構成では、メモリセル１００と同様の構造のメモリセル１０８をダミーセルとして配置している。このダミーセル１０８は、１つのトランジスタ１１０および１つの強誘電体キャパシタ１１２を有している。また、センスアンプ１０６に接続されているビット相補線（／ＢＬ）を有し、ダミーセル１０８は／ＢＬおよびダミーセル用ワード線（Ｄ−ＷＬとする）の交点に配置されている。強誘電体キャパシタ１１２の一方の電極は／ＢＬとの接続をオン・オフするトランジスタ１１０を介して、すなわちこのトランジスタ１１０の主電流路を介して、／ＢＬに接続されている。また、強誘電体キャパシタ１１２の他方の電極はダミーセル用プレート線（Ｄ−ＰＬとする）に接続されている。但し、ダミーセル１０８の強誘電体キャパシタ１１２の蓄積容量を、本来のメモリセル１００の強誘電体キャパシタ１０２とは容量が異なるように設定して、／ＢＬに発生する参照電位（Ｖref ）がＶ1 とＶ0 の間の電圧値（設定値）となるようにする必要がある。
【００１１】
しかしながら、ダミーセル１０８は、強誘電体メモリ装置からデータを読み出すにあたり、どのメモリセルを選択した場合においても、常に使用される。そのため、ダミーセル１０８の強誘電体キャパシタ１１２を構成する強誘電体膜には、分極反転を繰り返すうちに分極量が変化してしまう現象（ファティーグ）や、単極パルスによりヒステリシス特性がシフトする現象（インプリント）といった疲労現象が起こりやすい。従って、このような疲労現象によってダミーセルからの参照電位が上述の設定値から変化するおそれがある。これにより、従来の強誘電体メモリ装置では、誤読み出しを生じる危険性が高くなるという問題があった。
【００１２】
また、メモリセルとして２Ｔ２Ｃ型のものを用いる場合、メモリセル構造は、本来のメモリセルと、本来のメモリセルからの信号とは相補的な信号がセンスアンプへ入力するようにデータを書き込む相補型のメモリセルとを有している。
【００１３】
データの読み出し時には、センスアンプへ、本来のメモリセルからの信号と、相補型メモリセルからの相補信号とが入力されるので、１Ｔ１Ｃ型のメモリセルよりも読み出しマージンが約２倍となる。従って、このタイプの強誘電体メモリ装置では、誤読み出しのおそれは低減する。また、１つのメモリセル内の２つのキャパシタ（本来のセルおよび相補型のセル）は、同じ回数の書き込みが行われるために強誘電体膜の劣化量は等しくなる。よって、２Ｔ２Ｃ型のメモリ装置では、ダミーセルの強誘電体膜の劣化が激しい１Ｔ１Ｃ型のものよりも、安定動作させることができる。
【００１４】
しかしながら、２Ｔ２Ｃ型のものは、メモリセルのサイズが１Ｔ１Ｃ型のものより大きくなるために、強誘電体メモリ装置の高集積化を図ることができない。よって、セルサイズの縮小の観点からすると、１Ｔ１Ｃ型の方が好ましい。
【００１５】
このため、２Ｔ２Ｃ型よりもセルサイズが小さく高集積化を図ることのできる強誘電体メモリ装置の出現およびこのような強誘電体メモリ装置からの誤読み出しのおそれのないデータ読み出し方法の出現が望まれていた。
【００１６】
【課題を解決するための手段】
このため、この発明の強誘電体メモリ装置によれば、１つの強誘電体キャパシタとこの強誘電体キャパシタの一方の電極に主電流路の一端が接続された第１トランジスタとを具えた少なくとも１つのメモリセルと、第１トランジスタの制御電極に接続されたワード線と、第１トランジスタの主電流路の他端に接続された第１ビット線と、強誘電体キャパシタの他方の電極に接続された第２ビット線と、第１ビット線に接続されたキャパシタと、キャパシタの第１ビット線に接続されていない側の電極に接続されたサブビット線と、サブビット線および第２ビット線の電位のうち、いずれの電位が高いか若しくは低いかを検出するセンスアンプとを有することを特徴とする。
【００１７】
このように、この強誘電体メモリ装置は１Ｔ１Ｃ型の構成であるため、１つのメモリセルのサイズを２Ｔ２Ｃ型の装置のメモリセルのサイズよりも小さくすることができる。しかもこの強誘電体メモリ装置は、データの読み出し時に参照電位を発生させる必要がないので、参照電位を発生させる手段を設けなくてよい。このため、メモリ装置として一般的に高集積であると言われているＤＲＡＭと同程度の高集積化を図ることができる。
【００１８】
また、この発明の強誘電体メモリ装置において、好ましくは、強誘電体キャパシタの他方の電極と第２ビット線とは第２トランジスタの主電流路を介して接続されており、この第２トランジスタの制御電極は、ワード線に接続されているのがよい。
【００１９】
強誘電体キャパシタと第２ビット線との間に第２トランジスタが接続されていることによりメモリセルの構成要素として１つトランジスタが増えるが、セルサイズは２Ｔ２Ｃ型の強誘電体メモリ装置よりも小さくすることができる。よって、２Ｔ２Ｃ型の強誘電体メモリ装置よりも高集積化を図ることができる。また、第２トランジスタを接続させることによって、第２ビット線の容量を小さくすることができる、よって、この第２ビット線の制御性が向上するため第２ビット線を速く動作させることができる。なお、ここでいうトランジスタは制御電極（例えばゲート電極）と２つの主電極（例えばソース電極およびドレイン電極）とを具えている。そして、主電流路とは、この２つの主電極間を流れる電流路のことを指す。
【００２０】
また、このような第１ビット線とサブビット線とがキャパシタを介して接続されているような強誘電体メモリ装置において、第１ビット線の容量を第１ビット線容量ＣB1と定義し、第２ビット線の容量を第２ビット線容量ＣB2と定義し、キャパシタの容量をキャパシタ容量Ｃxと定義し、サブビット線の容量をサブビット線容量ＣBSと定義する。そして、メモリセルからのデータの読み出し時に、第１ビット線、第２ビット線およびサブビット線を同一電位にした後、第１ビット線を、第１ビット線と第２ビット線との間の電位差が測定用電圧Ｖとなるようにプリチャージし、次に第１ビット線、第２ビット線およびサブビット線を電気的に浮遊させる。この後、ワード線を能動にすると、第１ビット線から強誘電体キャパシタを介して第２ビット線に電荷量△Ｑだけ電荷が移動する。この電荷の移動により、強誘電体キャパシタの分極反転を伴う場合の電荷量を△Ｑ1と定義し、強誘電体キャパシタの分極反転を伴わない場合の電荷量を△Ｑ0と定義した場合に、次式（１）
Ｖ／△Ｑ1 ＜１／ＣBt＋１／ＣB2＋ＣBS／（ＣB2・ＣX ）＜Ｖ／△Ｑ0・・・（１）
（ただし、（１）式中のＣBtは、ＣBt＝ＣB1＋（１／Ｃx ＋１／ＣBS）-1とする）を満たすように第１ビット線容量ＣB1、第２ビット線容量ＣB2、キャパシタ容量ＣXおよびサブビット線容量ＣBSを決定してあるのがよい。
【００２１】
上記（１）式を満たすようにＣB1、ＣB2、ＣX およびＣ BS を決めて強誘電体メモリ装置を構成すれば、データの読み出し時に、センスアンプを用いてサブビット線の電位と第２ビット線の電位とを比較することによって、参照電位を用いることなく、容易にデータとしての強誘電体の分極の方向を判別することができる。
【００２２】
また、この発明の強誘電体メモリ装置の他の構成によれば、１つの強誘電体キャパシタとこの強誘電体キャパシタの一方の電極に主電流路の一端が接続された第１トランジスタとを具えた少なくとも１つのメモリセルと、第１トランジスタの制御電極に接続されたワード線と、第１トランジスタの主電流路の他端に接続された第１ビット線と、強誘電体キャパシタの他方の電極に接続された第２ビット線と、第１ビット線に主電流路の一端が接続されたスイッチトランジスタと、主電流路の他端に接続されたサブビット線と、サブビット線および第２ビット線の電位のうち、いずれの電位が高いか若しくは低いかを検出するセンスアンプとを有することを特徴とする。
【００２３】
このように、この強誘電体メモリ装置は１Ｔ１Ｃ型の構成であるため、１つのメモリセルのサイズを２Ｔ２Ｃ型の装置のメモリセルのサイズよりも小さくすることができる。しかもこの強誘電体メモリ装置は、データの読み出し時に参照電位を発生させる必要がないので、参照電位を発生させる手段を設けなくてよい。このため、メモリ装置として一般的に高集積であると言われているＤＲＡＭと同程度の高集積化を図ることができる。
【００２４】
また、上記のような第１ビット線とサブビット線とがスイッチトランジスタの主電流路を介して接続されているような構成の強誘電体メモリ装置において、好ましくは、強誘電体キャパシタの他方の電極と第２ビット線とは、第２トランジスタの主電流路を介して接続されており、第２トランジスタの制御電極は、ワード線に接続されているのがよい。
【００２５】
強誘電体キャパシタと第２ビット線との間に第２トランジスタが接続されていることによりメモリセルの構成要素として１つトランジスタが増えるが、セルサイズは２Ｔ２Ｃ型の強誘電体メモリ装置よりも小さくすることができる。よって、２Ｔ２Ｃ型の強誘電体メモリ装置よりも高集積化を図ることができる。また、第２トランジスタを接続させることによって、第２ビット線の容量を小さくすることができる、よって、この第２ビット線の制御性が向上するため第２ビット線を速く動作させることができる。
【００２６】
また、このような第１ビット線とサブビット線との間にスイッチトランジスタを設けてあるような強誘電体メモリ装置において、第１ビット線の容量を第１ビット線容量ＣB1と定義し、第２ビット線の容量を第２ビット線容量ＣB2と定義し、サブビット線の容量をサブビット線容量ＣBSと定義する。そしてメモリセルからのデータの読み出し時に、まず第１ビット線、第２ビット線およびサブビット線を同一電位にした後、スイッチトランジスタを非能動の状態にして、この状態のまま、第１ビット線を、第１ビット線と第２ビット線との間の電位差が測定用電圧Ｖとなるようにプリチャージし、次に第１ビット線、第２ビット線およびサブビット線を電気的に浮遊させ、この後ワード線を能動にすることによって、第１ビット線から強誘電体キャパシタを介して第２ビット線に電荷量△ｑだけ電荷を移動させる。このときの強誘電体キャパシタの分極反転を伴う場合の電荷量を△ｑ1 と定義し、強誘電体キャパシタの分極反転を伴わない場合の電荷量を△ｑ0 と定義するとき、次式（２）
Ｖ／△ｑ1 ＜（Ｋ／ＣB2＋１／ＣB1）＜Ｖ／△ｑ0・・・（２）
（ただし、（２）式中のＫは、Ｋ＝１＋ＣBS／ＣB1とする）を満たすように第１ビット線容量ＣB1、第２ビット線容量ＣB2およびサブビット線容量ＣBSを決定する。
【００２７】
上記（２）式を満たすようにＣB1、ＣB2、およびＣBSを決めて、強誘電体メモリ装置を構成すれば、データの読み出し時に、センスアンプを用いてサブビット線の電位と第２ビット線の電位とを比較することによって、参照電位を用いることなく、容易にデータとしての強誘電体の分極の方向を判別することができる。
【００２８】
また、この発明のデータ読み出し方法によれば、１つの強誘電体キャパシタとこの強誘電体キャパシタの一方の電極に主電流路の一端が接続された第１トランジスタとを具えた少なくとも１つのメモリセルと、第１トランジスタの制御電極に接続されたワード線と、第１トランジスタの主電流路の他端に接続された第１ビット線と、強誘電体キャパシタの他方の電極に接続された第２ビット線と、第１ビット線に接続されたキャパシタと、このキャパシタの第１ビット線に接続されていない側に接続されたサブビット線と、サブビット線および第２ビット線の電位のうち、いずれの電位が高いか若しくは低いかを検出するセンスアンプとを有する強誘電体メモリ装置から、書き込みが終了した前記メモリセルのデータを読み出すに当たり、以下の▲１▼〜▲４▼の工程を含んでいることを特徴とする。
【００２９】
▲１▼第１ビット線、第２ビット線およびサブビット線を同一電位にする工程
▲２▼第１ビット線を、第１ビット線と第２ビット線との間の電位差が測定用電圧となるようにプリチャージした後、第１ビット線、第２ビット線およびサブビット線を電気的に浮遊にさせる工程
▲３▼ワード線を能動にする工程
▲４▼センスアンプを活性化して、サブビット線および第２ビット線の電位のうちいずれの電位が高いか若しくは低いかを検出する工程
まず、▲１▼工程で、第１ビット線、第２ビット線およびサブビット線を同一電位、例えば接地電位にする。
【００３０】
次に、▲２▼工程で、第１ビット線を例えば電源電位であるＶｃｃ（ただし、ここではＶｃｃ＞０として説明する。）にプリチャージする。これにより、第１ビット線と第２ビット線との電位差がＶｃｃとなる。このＶｃｃを例えば測定用電圧とする。また、第１ビット線をプリチャージすることにより、サブビット線およびキャパシタに電荷が蓄積される。その後、第１ビット線、第２ビット線およびサブビット線を電気的に浮遊（フローティング）にさせておく。
【００３１】
次に、▲３▼工程で、ワード線を能動にすると、第１トランジスタがオンとなる。これにより第１ビット線、キャパシタおよびサブビット線に蓄積されていた電荷の一部が強誘電体キャパシタに移動する。また、強誘電体キャパシタからも、第１ビット線から強誘電体キャパシタに移動したのと同じ量の電荷が、第２ビット線に移動する。従って、この時点で、第１ビット線およびサブビット線の電位は下がり、逆に第２ビット線の電位は上昇する。この電荷の変化量は、強誘電体キャパシタの分極方向（分極状態）によって異なる。これは、強誘電体の持つヒステリシス特性によるものである。
【００３２】
次に、▲４▼工程で、センスアンプを活性化させる。センスアンプにはサブビット線と第２ビット線とが接続されている。第１ビット線から強誘電体キャパシタへ移動する電荷の量が大きい場合、サブビット線の電位は、電荷の移動により電位が上昇した第２ビット線の電位よりも低くなっている。第１ビット線の電位は電荷の移動により低くなっているが第２ビット線の電位よりは高い。一方、第１ビット線から強誘電体キャパシタへ移動する電荷の量が小さい場合、サブビット線の電位は第２ビット線の電位よりも高くなる。このとき第１ビット線の電位は第２ビット線の電位よりもずっと高い。よって、サブビット線の電位が第２ビット線の電位よりも高い場合と低い場合とでは強誘電体の分極方向が異なる。従って、センスアンプを活性化してサブビット線の電位と第２ビット線の電位とを比較すれば、強誘電体の分極方向を判別することができる。
【００３３】
また、センスアンプによる検出工程の後、強誘電体キャパシタの分極方向が反転している場合に、センスアンプからの出力電位を利用して分極方向をリストアする工程を含んでいるのがよい。
【００３４】
読み出し時に、第１ビット線から強誘電体キャパシタへ移動する電荷の量が大きい場合には、強誘電体を分極反転させてデータが読み出される。この場合には、センスアンプにより、第２ビット線の出力電位は例えばＶｃｃ、サブビット線の出力電位は例えば接地電位としてそれぞれ出力される。このままでは読み出しを行ったメモリセルの情報が破壊されたことになる。そこで、第２ビット線およびサブビット線間の電位差は書き込みが可能な電圧となることから、ラッチ型のセンスアンプを用いてセンスアンプから第２ビット線の出力電位（Ｖｃｃ）を第２ビット線に戻すことにより、強誘電体キャパシタの両電極間に電圧（Ｖｃｃ）が印加される。このため、分極方向を読み出し前の状態に戻すことができる。すなわちリストアすることができる。また、第１ビット線から強誘電体キャパシタへ移動する電荷の量が小さい場合には、強誘電体キャパシタからは分極反転を伴わない読み出しが行われる。このとき、第２ビット線の出力電位は接地電位で、サブビット線の出力電位はＶｃｃとなる。この場合、第２ビット線の出力を第２ビット線に戻しても、強誘電体には分極の方向と同一の方向の電圧が印加されるので、これによってデータが破壊されるおそれはない。
【００３５】
また、上述したデータ読み出し方法は、強誘電体キャパシタの他方の電極と第２ビット線とが第２トランジスタの主電流路を介して接続されている構造の強誘電体メモリ装置においても適用される。
【００３６】
また、１つの強誘電体キャパシタとこの強誘電体キャパシタの一方の電極に主電流路の一端が接続された第１トランジスタとを具えた少なくとも１つのメモリセルと、第１トランジスタの制御電極に接続されたワード線と、第１トランジスタの主電流路の他端に接続された第１ビット線と、強誘電体キャパシタの他方の電極に接続された第２ビット線と、第１ビット線に接続されたスイッチトランジスタと、スイッチトランジスタの第１ビット線に接続されていない側に接続されたサブビット線と、サブビット線および第２ビット線の電位のうち、いずれの電位が高いか若しくは低いかを検出するセンスアンプとを有する強誘電体メモリ装置から、書き込みが終了したメモリセルのデータを読み出すに当たり、以下の（１）〜（５）の工程を含んでいることを特徴とする。
【００３７】
（１）第１ビット線、第２ビット線およびサブビット線を同一電位にする工程
（２）第１ビット線を、第１ビット線と第２ビット線との間の電位差が測定用電圧となるようにプリチャージした後、第１ビット線、第２ビット線およびサブビット線を電気的に浮遊させる工程
（３）ワード線を能動にする工程
（４）ワード線を非能動にした後、スイッチトランジスタを能動にする工程
（５）センスアンプを活性化して、サブビット線および第２ビット線の電位のうちいずれの電位が高いか若しくは低いかを検出する工程
まず、（１）工程で、第１ビット線、第２ビット線およびサブビット線を同一電位、例えば接地電位とする。
【００３８】
次に、（２）工程で、第１ビット線を例えば電源電位であるＶｃｃ（ただし、ここではＶｃｃ＞０として説明する。）にプリチャージする。これにより、第１ビット線と第２ビット線との間の電位差がＶｃｃとなる。その後、第１ビット線、第２ビット線およびサブビット線を電気的に浮遊しておく。
【００３９】
次に、（３）工程で、ワード線を能動にすると、第１トランジスタがオンになる。すると、第１ビット線に蓄積されていた電荷の一部が強誘電体キャパシタに移動する。また、これに応じて強誘電体キャパシタから第２ビット線に電荷が移動する。これにより、この時点で、第１ビット線の電位が下がり、第２ビット線の電位は上昇する。この電荷の変化量は、強誘電体キャパシタの分極方向によって異なる。電荷の変化量が大きい場合、この電荷の移動により強誘電体は分極反転する。また、電荷の変化量が小さい場合には強誘電体は分極反転しない。
【００４０】
次に、（４）工程で、ワード線を非能動にした後、スイッチトランジスタを能動にすると、第１ビット線に残存している電荷の一部がサブビット線に移動する。そして、第１ビット線とサブビット線の電位は等電位となる。一方ワード線は非能動にしてあるので、第２ビット線の電位は浮遊したままである。
【００４１】
この後、（５）工程で、センスアンプを活性化する。センスアンプにはサブビット線および第２ビット線が接続されている。サブビット線の電位は、（４）工程の時点で第１ビット線と等電位であるため、センスアンプから出力されるサブビット線の電位は実質的に第１ビット線の電位を示している。（３）工程で、第１ビット線から強誘電体キャパシタへ移動する電荷の量が多い場合には、続く（４）工程で第１ビット線からさらに電荷がサブビット線へ移動するために出力される電位は第２ビット線よりも低くなる。一方、（３）工程で第１ビット線から強誘電体キャパシタへ移動する電荷の量が少ない場合には、続く（４）工程で第１ビット線からサブビット線に電荷が移動したとしても、センスアンプで検出されるサブビット線の電位（すなわち第１ビット線の電位）は第２ビット線の電位よりも高い値を示す。これにより、サブビット線の電位と第２ビット線の電位とを比較することにより、強誘電体キャパシタの分極方向を判別することができる。
【００４２】
また、好ましくは、センスアンプによる検出工程（（５）工程）の後、強誘電体キャパシタの分極方向が反転している場合に、ワード線を能動にすることにより、センスアンプからの出力電位を利用して分極方向をリストアする工程を含むのが良い。
【００４３】
データの読み出し時に、第１ビット線から強誘電体キャパシタへ移動する電荷の量が多い場合には、上述したように強誘電体が分極反転する。この後、センスアンプから出力される第２ビット線の出力電位は増幅によって電源電位Ｖｃｃである。また、サブビット線の出力電位は接地電位である。ここで、再びワード線を能動にすることによって、センスアンプから第２ビット線へ出力電位を戻す。この出力電位によって、強誘電体キャパシタの分極方向を再び反転させることができるので、分極方向を読み出し前の状態にリストアすることができる。一方、（３）工程で第１ビット線から強誘電体キャパシタへ移動する電荷の量が小さい場合には、強誘電体キャパシタは分極反転することなしに読み出しが行われる。センスアンプからの出力は、第２ビット線の出力電位が接地電位で、サブビット線の出力電位がＶｃｃとなる。この場合、第２ビット線の出力を第２ビット線に戻しても、強誘電体には分極の方向と同一の方向の電圧が印加されるので、これによってデータが破壊されるおそれはない。
【００４４】
また、上述したデータ読み出し方法は、強誘電体キャパシタの他方の電極と第２ビット線とが第２トランジスタの主電流路を介して接続されている構造の強誘電体メモリ装置においても適用される。
【００４５】
これにより、１Ｔ１Ｃ型あるいは２Ｔ１Ｃ型の強誘電体メモリ装置からデータを読み出すに当たり、参照電位を用いることなく、少ない工程で、誤読み出しのおそれもなく、容易に読み出しを行うことができる。また、読み出しが強誘電体の分極反転を伴って行われる場合は、センスアンプからの出力電位を用いて強誘電体をリストアすることができるためにデータを破壊するおそれもなくなる。
【００４６】
【発明の実施の形態】
以下、図を参照してこの発明の実施の形態につき説明する。なお、各図は発明を理解できる程度に各構成成分の形状、大きさおよび配置関係を概略的に示してあるに過ぎず、したがってこの発明を図示例に限定するものではない。
【００４７】
＜第１の実施の形態＞
図１〜図４を参照して、第１の実施の形態の強誘電体メモリ装置の構造およびデータ読み出し方法について説明する。図１および図２はこの実施の形態の強誘電体メモリ装置の構成を示す概略的な回路図である。また、図３は強誘電体キャパシタのヒステリシス特性図である。
【００４８】
図１によれば、１つのメモリセル１０は、１つの強誘電体キャパシタ１２とこの強誘電体キャパシタ１２の一方の電極１２ａに主電流路の一端、すなわち、第一主電極例えばドレイン電極１４ａが接続された第１トランジスタ１４とを具えている。そして、この強誘電体メモリ装置は、少なくとも１つの上記メモリセル１０と、第１トランジスタ１４の制御電極（ゲート）１４ｃに接続されたワード線ＷＬと、第１トランジスタ１４の主電流路の他端、すなわち第二主電極例えばソース電極１４ｂに接続された第１ビット線ＢＬ１と、強誘電体キャパシタ１２の他方の電極１２ｂに接続された第２ビット線ＢＬ２と、第１ビット線ＢＬ１に一方の電極１６ａが接続されたキャパシタ１６と、キャパシタ１６の第１ビット線ＢＬ１に接続されていない側の電極１６ｂに接続されたサブビット線ＢＬＳと、サブビット線ＢＬＳおよび第２ビット線ＢＬ２間に接続されていて、これら両ビット線ＢＬＳおよびＢＬ２の電位のうち、いずれの電位が高いか若しくは低いかを検出するセンスアンプ１８とを有している。
【００４９】
また、上記第１ビット線ＢＬ１の容量ＣB1、第２ビット線ＢＬ２の容量ＣB2、キャパシタ１６の容量Ｃx およびサブビット線ＢＬＳの容量ＣBSを以下のようにして決定しておく。
【００５０】
まず、予め第１ビット線ＢＬ１、第２ビット線ＢＬ２およびサブビット線ＢＬＳの電位を接地電位とする。次に、ＢＬ１を、ＢＬ１とＢＬ２との電位差が測定用電圧となるようにプリチャージする。この実施の形態では測定用電圧を例えば電源電圧Ｖｃｃ（Ｖｃｃ＞０）とする。なお、電源電圧Ｖｃｃを負にした場合においても以下に説明する動作と同様に動作するため、その説明を省略する。従って、ＢＬ１をＶｃｃにプリチャージする。その後、ＢＬ１、ＢＬ２およびＢＬＳを電気的に浮遊させておく。その後、ワード線ＷＬを能動にして第１トランジスタ１４をオンにする。これにより、ＢＬ１、キャパシタ１６およびＢＬＳに蓄積されていた電荷の一部が強誘電体キャパシタ１２に移動する。また、この移動した電荷と同じ量の電荷が強誘電体キャパシタ１２からＢＬ２に移動する。よって、ＢＬ１の電位ＶB1は下がり、かつＢＬ２の電位ＶB2は上昇する。この電位の変化をそれぞれ△ＶB1（ＢＬ１の電位の変化量）および△ＶB2（ＢＬ２の電位の変化量）とし、また、キャパシタ１２からＢＬ２への電荷の変化量（移動した電荷の量）を△Ｑとすると、電位の変化は、それぞれ次式（３）および（４）で表される。
【００５１】
△ＶB1＝△Ｑ／ＣBt・・・ （３）
ただし、ＣBtはＣB1、Ｃx およびＣBSの合成容量であり、
ＣBt＝ＣB1＋（１／Ｃx ＋１／ＣBS）-1である。
【００５２】
△ＶB2＝△Ｑ／ＣB2・・・ （４）
よって、電荷が移動した時点でのＢＬ１の電位ＶB1およびＢＬ２の電位ＶB2はそれぞれ、下記（５）および（６）式で示される。
【００５３】
ＶB1＝Ｖｃｃ−△Ｑ／ＣBt・・・ （５）
ＶB2＝△Ｑ／ＣB2・・・ （６）
また、同時点において、サブビット線ＢＬＳの電位ＶBSは、下記（７）式で示される。
【００５４】
ＶBS＝ＶB1・Ｃx ／（Ｃx ＋ＣB1）・・・ （７）
ここで、図１中の強誘電体キャパシタ１２は、図３で示されるようなヒステリシス特性を有する。図３では横軸に電圧をとり、縦軸に電荷量をとって示している。強誘電体キャパシタ１２はワード線ＷＬを能動にする前は点Ａもしくは点Ｄの状態に位置する。点Ａおよび点Ｄは強誘電体キャパシタ１２の分極方向に対応している。点Ａの状態は、強誘電体キャパシタ１２が第２方向すなわち（←）方向に分極していることを意味しており、点Ｄの状態は、強誘電体キャパシタ１２が第２方向とは反対方向の第１方向すなわち（→）方向に分極していることを意味している。例えば強誘電体キャパシタ１２が点Ａの状態にある場合に、ワード線ＷＬを能動にして第１トランジスタ１４をオンにすると、強誘電体キャパシタ１２の状態は、点Ａから点Ｂに変化する。また、強誘電体キャパシタ１２が点Ｄの状態にある場合には、点Ｄから点Ｃへ変化する。よって、電荷の変化量△Ｑは、強誘電体キャパシタ１２の分極方向によって異なっている。図３に示すように、強誘電体キャパシタ１２が第２方向（（←）方向）に分極しているときの電荷の変化量△Ｑ1 の方が第１方向（（→）方向）に分極しているときの電荷の変化量△Ｑ0 よりも大きい。読み出し動作時には、測定用電圧が強誘電体キャパシタに印加される電圧とＢＬ１に印加される電圧とに分圧されるため、この変化量△Ｑの大小は、強誘電体キャパシタ１２の電圧変化量（分極方向により異なる。）によって決まる。
【００５５】
センスアンプ１８ではＢＬＳの電位ＶBSとＢＬ２の電位ＶB2とを比較する。そのため、電荷の変化量△Ｑが大きい場合には上記ＶBSよりもＶB2が高くなるようにし、電荷の変化量△Ｑが小さい場合にはＶBSよりもＶB2が低くなるようにすれば、読み出しを行うことができる。よって、上記（５）〜（７）式より、次式（８）
Ｖｃｃ／△Ｑ1 ＜１／ＣBt＋１／ＣB2＋ＣBS／（ＣB2・Ｃx ）＜Ｖｃｃ／△Ｑ0 ・・・ （８）
を満たすように第１ビット線容量ＣB1、第２ビット線容量ＣB2、サブビット線容量ＣBSおよびキャパシタ容量Ｃx を決める。△Ｑ1 ＞△Ｑ0 であるため、上記（８）式を満たすＣB1、ＣB2、ＣBSおよびＣx は必ず存在する。
【００５６】
この実施の形態の強誘電体メモリ装置においては、図２に示すように、強誘電体キャパシタ１２の他方の電極１２ｂとＢＬ２とが第２トランジスタ２０の第一主電極２０ａおよび第二主電極２０ｂ間の主電流路を介して接続されていてもよい。すなわち、第２トランジスタの第一主電極例えばドレイン電極２０ａをＢＬ２に接続し、および第二主電極例えばソース電極２０ｂを強誘電体キャパシタ１２の他方の電極１２ｂと接続させる。図２に示す装置では、メモリセル１１が第１トランジスタ１４、第２トランジスタ２０および強誘電体キャパシタ１２を具えている。また、この第２トランジスタ２０の制御電極（ゲート）２０ｃはワード線ＷＬに接続されている。このような構成の強誘電体メモリ装置においては、ＢＬ２の容量ＣB2を小さくすることができる。よって、ＢＬ２の制御性を向上させることができ、この結果、ＢＬ２の動作速度を上げることができる。
【００５７】
次に、図４を参照して、この実施の形態の、図１または図２で示される強誘電体メモリ装置の読み出し動作について説明する。図４はこの強誘電体メモリ装置の読み出し動作の説明に供するタイミングチャートであり、第１ビット線ＢＬ１、第２ビット線ＢＬ２およびサブビット線ＢＬＳの各々の電位変化を時間軸上に示している。また、ＷＬを能動または非能動にするタイミングおよびセンスアンプを活性または不活性にするタイミングも上記時間軸に合わせて示してある。図４（Ａ）は強誘電体キャパシタ１２の分極方向が第２方向（（←））である場合の読み出し動作を示し、図４（Ｂ）は強誘電体キャパシタ１２の分極方向が第１方向（（→））である場合の読み出し動作を示している。
【００５８】
まず、図４（Ａ）を参照して、強誘電体キャパシタ１２が第２方向（←）の方向へ分極している場合の読み出し動作について説明する。
【００５９】
時間ｔ＝０では、ＢＬ１、ＢＬ２およびＢＬＳの電位を同一電位にしておく。同一電位として、ここでは接地電位（０Ｖ）とする。
【００６０】
次に、時間ｔ＝１で、ＢＬ１を、ＢＬ１とＢＬ２との間の電位差が測定用電圧となるようにプリチャージする。この実施の形態では、ＢＬ１を電源電圧Ｖｃｃにプリチャージする。
【００６１】
続いて、時間ｔ＝２で、ＢＬ１、ＢＬ２およびＢＬＳを電気的に浮遊（フローティング）にさせる。
【００６２】
次に、時間ｔ＝３で、ＷＬを能動（ハイレベル）にして第１トランジスタ１４をオンすなわち導通状態にする。これにより、ＢＬ１、キャパシタ１６およびＢＬＳに蓄積されていた電荷の一部が強誘電体キャパシタ１２に移動する。また、同時に強誘電体キャパシタ１２からＢＬ２へ電荷が移動する。このとき、ＢＬ１、キャパシタ１６およびＢＬＳから強誘電体キャパシタ１２へ移動した電荷の量と、強誘電体キャパシタ１２からＢＬ２へ移動した電荷の量とは等しい。この電荷の移動によって、ＢＬ１の電位ＶB1およびＢＬＳの電位ＶBSは下がり、ＢＬ２の電位ＶB2は上昇する。ここでは、強誘電体キャパシタ１２が第２方向（（←））へ分極しているので、電荷の変化量が大きく、強誘電体キャパシタ１２は分極反転を伴う。また、ＶB2はＶBSよりも高くなる。
【００６３】
なお、時間ｔ＝３で、図２の装置では、ＷＬを能動にすると、第１トランジスタ１４および第２トランジスタ２０がオンとなり、上述と同様に動作する。
【００６４】
次に、時間ｔ＝４で、センスアンプ１８を活性化してＢＬ２およびＢＬＳの電位を比較する。ＶB2はセンスアンプ１８により増幅されて電位Ｖｃｃ（すなわち電源電位）として検出される。一方ＶBSは接地電位（０Ｖ）として検出される。このように強誘電体キャパシタ１２の分極反転を伴う読み出しを『１読み出し』という。
【００６５】
その後、時間ｔ＝５で、センスアンプ１８からの出力をＢＬ２に戻す。センスアンプ１８はラッチ型のセンスアンプとする。ＢＬ２の電位ＶB2はＶｃｃまで上昇しているので、強誘電体キャパシタ１２の両電極には、ＢＬ２側の電極１２ｂが高電位でＢＬ１側の電極１２ａが低電位となる電圧Ｖｃｃが印加される。これにより、読み出しによって分極反転した強誘電体キャパシタ１２を書き込み時の分極状態（第２方向（←）に分極している状態）に戻すことができる。従ってデータをリストアすることができる。
【００６６】
その後、時間ｔ＝６でＷＬを非能動（ローレベル）にして、第１トランジスタ１４をオフにした後、時間ｔ＝７でセンスアンプ１８を不活性にする。これで読み出し動作が終了する。
【００６７】
また、強誘電体キャパシタ１２が第１方向（（→））へ分極している場合の読み出し動作について、図４（Ｂ）を参照して説明する。
【００６８】
時間ｔ＝０でＢＬ１、ＢＬ２およびＢＬＳを接地電位にしておく。
【００６９】
次に、時間ｔ＝１で、ＢＬ１をＶｃｃ（電源電位）にプリチャージする。
【００７０】
次に、時間ｔ＝２で、ＢＬ１、ＢＬ２およびＢＬＳをフローティングにする。
【００７１】
次に、時間ｔ＝３で、ＷＬを能動にして第１トランジスタ１４を導通状態にする。これにより、ＢＬ１、キャパシタ１６およびＢＬＳに蓄えられた電荷が強誘電体キャパシタ１２に移動し、同時に強誘電体キャパシタ１２からＢＬ２へ電荷が移動する。この電荷の移動によって、ＢＬ１の電位ＶB1およびＢＬＳの電位ＶBSが下がり、ＢＬ２の電位ＶB2が上昇する。ここで移動する電荷の量（電荷の変化量）は、強誘電体キャパシタ１２の分極方向によって異なる。ここでは強誘電体キャパシタ１２が第１方向（（→）方向）へ分極しているので、強誘電体キャパシタ１２が第２方向（（←）方向）へ分極しているときよりも電荷の変化量が小さい。電荷の変化量が小さいと電位の変化量も小さくなるため、強誘電体キャパシタ１２は分極反転しない。そして、ＶB2はＶBSよりも低いままである。
【００７２】
次に、時間ｔ＝４で、センスアンプ１８を活性化して、ＢＬ２およびＢＬＳの電位を比較すると、ＶB2は接地電位（０Ｖ）として検出され、ＶBSは電位Ｖｃｃとして検出される。このように強誘電体キャパシタ１２の分極反転を伴わない読み出しを『０読み出し』という。
【００７３】
その後、時間ｔ＝５で、センスアンプ１８からの出力をＢＬ２に戻す。ＢＬ２の電位ＶB2は０Ｖであるため、強誘電体キャパシタ１２の両電極には、ＢＬ２側の電極が低電位でＢＬ１側の電極が高電位となる電圧が印加される。これにより、強誘電体キャパシタ１２には、強誘電体キャパシタ１２の分極方向と同一方向すなわち第１方向（（→））の電圧が印加される。このとき、この電圧印加によって分極方向が変化することはない。強誘電体キャパシタ１２はデータ書き込み時の状態に維持することができる。
【００７４】
その後、時間ｔ＝６で、ＷＬを非能動（ローレベル）にして第１トランジスタ１４をオフにする。これにより強誘電体キャパシタ１２は非導通状態となる。
【００７５】
この後、時間ｔ＝７で、センスアンプ１８を不活性にして読み出し動作を終了させる。
【００７６】
したがって、この実施の形態の強誘電体メモリ装置において、データ読み出し時に、センスアンプ１８を用いて、ＢＬＳの電位ＶBSとＢＬ２の電位ＶB2とを比較することによって、強誘電体キャパシタ１２の分極方向を判別することができる。すなわち強誘電体キャパシタ１２に書き込まれた情報を読み出すことができる。具体的には、ＶBSよりもＶB2が高電位である場合には強誘電体キャパシタ１２の分極方向は第２方向（（←））であり、一方ＶBSよりもＶB2が低電位である場合には強誘電体キャパシタ１２の分極方向は第１方向（（→））である。
【００７７】
また、強誘電体キャパシタ１２の分極方向が第２方向（（←））の場合の読み出し動作は分極反転を伴うため、データ読み出し後は、強誘電体キャパシタ１２が書き込み時とは異なる第１方向（（→））に分極している。このためセンスアンプ１８からの出力をＢＬ２に戻すことによって強誘電体キャパシタ１２の分極方向を書き込み時と同じ方向すなわち第２方向（（←））にリストアすることができる。
【００７８】
＜第２の実施の形態＞
次に、図５〜図７を参照して、第２の実施の形態の強誘電体メモリ装置の構造およびデータ読み出し方法について説明する。図５および図６はこの実施の形態の強誘電体メモリ装置の構成を示す概略的な回路図である。
【００７９】
以下、第１の実施の形態と相違する点につき説明し、第１の実施の形態と同様の点についてはその詳細な説明を省略する。
【００８０】
図５によれば、１つのメモリセル１０は１つの強誘電体キャパシタ１２とこの強誘電体キャパシタ１２の一方の電極１２ａに主電流路の一端すなわち第一主電極例えばドレイン電極１４ａが接続された第１トランジスタ１４とを具えている。そして、この強誘電体メモリ装置は、少なくとも１つの上記メモリセル１０と、第１トランジスタ１４の制御電極であるゲート１４ｃに接続されたワード線ＷＬと、第１トランジスタ１４の主電流路の他端すなわち第二主電極例えばソース電極１４ｂに接続された第１ビット線ＢＬ１と、強誘電体キャパシタ１２の他方の電極１２ｂに接続された第２ビット線ＢＬ２と、ＢＬ１に接続されたスイッチトランジスタ３０と、スイッチトランジスタ３０のＢＬ１に接続されていない側に接続されたサブビット線ＢＬＳと、ＢＬＳおよびＢＬ２の電位のうち、いずれの電位が高いか若しくは低いかを検出するセンスアンプ１８とを有している。この例では、スイッチトランジスタ３０の第一主電極例えばドレイン電極３０ａを第１ビット線ＢＬ１に接続し、かつ第二主電極例えばソース電極３０ｂをサブビット線ＢＬＳに接続してある。
【００８１】
また、上記ＢＬ１の容量ＣB1、ＢＬ２の容量ＣB2およびＢＬＳの容量ＣBSを、以下のようにして決定しておく。
【００８２】
第１の実施の形態と同様に、まず、ＢＬ１、ＢＬ２およびＢＬＳの電位を接地電位とする。次に、ＢＬ１を電源電位Ｖｃｃ（Ｖｃｃ＞０）にプリチャージする。なお、電源電圧Ｖｃｃを負にした場合においても以下と同様に動作するため、ここではその説明を省略する。その後、ＢＬ１およびＢＬ２を電気的に浮遊させておく。その後、ＷＬを能動にして第１トランジスタ１４をオンにする。これにより、ＢＬ１に蓄積されていた電荷の一部が強誘電体キャパシタ１２に移動する。同時に、移動した電荷と同じ量の電荷が強誘電体キャパシタ１２からＢＬ２に移動する。この電荷の移動によりＢＬ１の電位ＶB1は下がり、ＢＬ２の電位ＶB2は上昇する。このＢＬ１およびＢＬ２の電位の変化を、それぞれ△ＶB1、△ＶB2とし、電荷の変化量を△ｑとすると、電位の変化はそれぞれ、次式（９）および（１０）で表される。
【００８３】
△ＶB1＝△ｑ／ＣB1・・・ （９）
△ＶB2＝△ｑ／ＣB2・・・ （１０）
よって、電荷が移動した時点でのＶB1およびＶB2はそれぞれ下記（１１）および（１２）式で示される。
【００８４】
ＶB1＝Ｖｃｃ−△ｑ／ＣB1・・・ （１１）
ＶB2＝△ｑ／ＣB2・・・ （１２）
ここで、強誘電体キャパシタ１２は第１の実施の形態と同様の特性を示すものを用いる。よって、強誘電体キャパシタ１２の分極方向によって第１トランジスタ１４をオンしたときに移動する電荷の変化量△ｑは異なる。ここでは、強誘電体キャパシタ１２が第２方向（（←）方向）に分極している方が、この第２方向とは反対方向の第１方向（（→）方向）に分極しているときよりも△ｑが大きい。
【００８５】
次に、この実施の形態では、第１トランジスタ１４をオフにした後スイッチトランジスタ３０の制御電極であるゲート３０ｃに電圧を印加して、このトランジスタ３０をオンにする。これにより、ＢＬ１に残存している電荷の一部がＢＬＳに移動する。従ってＢＬ１の電位ＶB1はさらに下がる。そして、この時点でのＢＬ１の電位ＶB1およびＢＬＳの電位ＶBSは等電位となる。そして、ＶB1は次式（１３）で示される。
【００８６】
ＶB1＝ＶBS＝（Ｖｃｃ−△ｑ／ＣB1）／Ｋ・・・ （１３）
ただし、Ｋ＝１＋ＣBS／ＣB1である。
【００８７】
また、このとき第１トランジスタ１４はオフになっているためＢＬ２の電位ＶB2には電荷の移動はない。
【００８８】
センスアンプ１８は第２ビット線ＢＬ２とサブビット線ＢＬＳとの間に接続されていて、ＶBSとＶB2とを比較する。ＶBSはＶB1と等電位となるので、実質的にＶB1とＶB2を比較することになる。ここで、読み出しを行うためには△ｑが大きい場合にはＶBSよりもＶB2が高くなるようにし、一方△ｑが小さい場合にはＶBSよりもＶB2が低くなるようにする必要がある。よって、強誘電体キャパシタ１２の分極方向が第２方向（（←））の場合の△ｑを△ｑ1 とし、分極方向が第１方向（（→））の場合の△ｑを△ｑ0 とすると、上記（１２）および（１３）式より、次式（１４）
Ｖｃｃ／△ｑ1 ＜（Ｋ／ＣB2＋１／ＣB1）＜Ｖｃｃ／△ｑ0・・・（１４）
を満たすようにＣB1、ＣB2およびＣBSを決める。△ｑ1 ＞△ｑ0 であるため上記（１４）式を満たすＣB1、ＣB2およびＣBSは必ず存在する。
【００８９】
また、この実施の形態の強誘電体メモリ装置においては、図６に示すように、強誘電体キャパシタ１２の他方の電極１２ｂとＢＬ２とが、図２で説明したと同様に、第２トランジスタ２０の主電流路を介して接続されていてもよい。これにより、この装置のメモリセル１１は第１トランジスタ１４、第２トランジスタ２０および強誘電体キャパシタ１２を具える。また、この第２トランジスタ２０の制御電極（ゲート）２０ｃはＷＬに接続させる。これにより、ＢＬ２の容量ＣB2を小さくすることができる。よって、ＢＬ２の制御性を向上させることができるのでＢＬ２の動作速度を上げることができる。
【００９０】
次に、図７を参照して、この実施の形態の図５または図６で示される強誘電体メモリ装置の読み出し動作について説明する。図７はこの強誘電体メモリ装置の読み出し動作の説明に供するタイミングチャート図であり、ＢＬ１、ＢＬ２およびＢＬＳの各々の電位変化を時間軸上に示している。また、ＷＬの能動または非能動のタイミング、スイッチトランジスタ３０のオンまたはオフのタイミングおよびセンスアンプ１８の活性または不活性のタイミングを上記時間軸に合わせて示してある。図７（Ａ）は強誘電体キャパシタ１２の分極方向が第２方向（（←））である場合の読み出し動作を示し、図７（Ｂ）は強誘電体キャパシタ１２の分極方向が第１方向（（→））である場合の読み出し動作を示している。
【００９１】
まず、図７（Ａ）を参照して、強誘電体キャパシタ１２が第２方向（（←））に分極しているデータの読み出し動作について説明する。
【００９２】
時間ｔ＝０では、ＢＬ１、ＢＬ２およびＢＬＳの電位を同一電位にしておく。ここでは接地電位（０Ｖ）とする。また、スイッチトランジスタ３０はオフにしておく。
【００９３】
次にｔ＝１で、ＢＬ１をＢＬ２との間の電位差が測定用電圧となるようにプリチャージする。ここではＢＬ１を電源電圧Ｖｃｃにプリチャージする。
【００９４】
次にｔ＝２で、ＢＬ１およびＢＬ２を電気的に浮遊にさせる。
【００９５】
次に、ｔ＝３で、ワード線ＷＬを能動にする。ここではＷＬをハイレベルにして第１トランジスタ１４をオン、すなわち導通状態にする。これによりＢＬ１に蓄積されていた電荷の一部が強誘電体キャパシタ１２に移動する。また、同時に強誘電体キャパシタ１２からＢＬ２へ電荷が移動する。ＢＬ１から強誘電体キャパシタ１２へ移動した電荷の量と、強誘電体キャパシタ１２からＢＬ２へ移動した電荷の量とは等しい。この電荷の移動によってＢＬ１の電位ＶB1の電位は下がり、ＢＬ２の電位ＶB2は上昇する。ここでは、強誘電体キャパシタ１２が第２方向（（←））へ分極しているので、電荷の変化量が大きく、このため強誘電体キャパシタ１２は分極反転する。この時点でＶB1とＶB2とは電位差が小さくなるが、まだＶB1の方がＶB2よりも高い。
【００９６】
なお、時間ｔ＝３で、図６の装置では、ワード線ＷＬを能動にすると、第１トランジスタ１４および第２トランジスタ２０がオンとなり、上述と同様に動作する。
【００９７】
次に、時間ｔ＝４で、ＷＬを非能動（ローレベル）にして、第１トランジスタ１４（図６の装置では第１トランジスタ１４および第２トランジスタ２０）をオフにする。
【００９８】
その後、時間ｔ＝５で、スイッチトランジスタ３０をオンにする。これにより、ＢＬ１とＢＬＳとの間が導通状態となるため、ＢＬ１に残存している電荷の一部がＢＬＳに移動する。これによりＢＬ１の電位ＶB1はさらに下がる。また、ＢＬＳの電位ＶBSはＶB1と等電位まで上昇する。このとき、第１トランジスタ１４（図６の装置の場合は第１および第２トランジスタ１４，２０）はオフとなっているため、ＢＬ２の電荷の移動はない。これにより、ＶB1はＶB2よりも低くなる。なお、ＶBSはＶB1と等電位であるためＶBSもまたＶB2よりも低い。
【００９９】
次に、時間ｔ＝６で、センスアンプ１８を活性化してＢＬ２およびＢＬＳの電位を比較する。ＶB2はセンスアンプ１８により増幅されて電位Ｖｃｃとして検出される。一方ＶBSは接地電位（０Ｖ）として検出される。これにより『１読み出し』がなされる。
【０１００】
その後、時間ｔ＝７で再びＷＬを能動、すなわちハイレベルとして第１トランジスタ１４（図６の装置の場合は第１および第２トランジスタ１４，２０）をオンにする。これによりセンスアンプ１８からの出力をＢＬ２に戻すことができる。よって、強誘電体キャパシタ１２の両電極１２ａおよび１２ｂには、ＢＬ２側の電極１２ｂが高電位でＢＬ１側の電極１２ａが低電位となる電圧Ｖｃｃが印加される。これにより、読み出しによって第１方向（（→））に分極反転した強誘電体キャパシタ１２を、書き込み時の分極状態（第２方向（（←））に分極している状態）に戻すことができる。よってデータのリストアを行うことができる。
【０１０１】
その後、時間ｔ＝８でＷＬを非能動にして、時間ｔ＝９でスイッチトランジスタ３０をオフにし、かつセンスアンプ１８を不活性にする。これにより一連の読み出し動作が終了する。
【０１０２】
また、強誘電体キャパシタ１２が第１方向（（→））に分極している場合の読み出し動作について、図７（Ｂ）を参照して説明する。
【０１０３】
時間ｔ＝０でＢＬ１、ＢＬ２およびＢＬＳを接地電位にしておく。
【０１０４】
次に、時間ｔ＝１で、ＢＬ１をＶｃｃにプリチャージする。
【０１０５】
次に、時間ｔ＝２で、ＢＬ１およびＢＬ２をフローティングにする。
【０１０６】
次に、時間ｔ＝３で、ＷＬを能動にして第１トランジスタ１４（図６の装置の場合は第１および第２トランジスタ１４，２０）を導通状態にする。これにより、ＢＬ１に蓄えられた電荷が強誘電体キャパシタ１２に移動し、同時に強誘電体キャパシタ１２からＢＬ２へ電荷が移動する。この電荷の移動によって、ＢＬ１の電位ＶB1が下がり、ＢＬ２の電位ＶB2が上昇する。ここで移動する電荷の量（電荷の変化量）は、強誘電体キャパシタ１２の分極方向によって異なる。ここでは強誘電体キャパシタ１２が第１方向（（→））へ分極しているので、強誘電体キャパシタ１２が第２方向（（←））に分極しているときよりも、電荷の変化量が小さい。電荷の変化量が小さいと電位の変化量も小さくなるため、強誘電体キャパシタ１２は分極反転しない。そして、ＶB2はＶBSよりも低い。
【０１０７】
次に、ｔ＝４で、ＷＬを非能動にする。よって第１トランジスタ１４（図６の装置の場合は第１および第２トランジスタ１４，２０）はオフとなる。
【０１０８】
その後、ｔ＝５で、スイッチトランジスタ３０のゲート３０ｃのゲートに電圧を印加してこのトランジスタ３０をオンにする。これにより、ＢＬ１からＢＬＳへ電荷が一部移動する。よってＢＬ１の電位ＶB1はさらに下がり、ＢＬＳの電位ＶBSが上昇する。そして、ＶB1とＶBSとは等電位となる。一方、ＢＬ２は第１トランジスタ１４（図６の装置の場合は第１および第２トランジスタ１４，２０）が非導通状態となっているので、電荷の移動は起こらない。この時点で、ＢＬ１の電位ＶB1は下がっているが、ＢＬ２の電位ＶB2よりは高い。
【０１０９】
その後、ｔ＝６で、センスアンプ１８を活性化して、ＢＬ２およびＢＬＳの電位を比較すると、ＶB2は接地電位（０Ｖ）として検出され、ＶBSはＶｃｃとして検出される。これにより『０読み出し』がなされる。
【０１１０】
その後、ｔ＝７で、再びＷＬをハイレベルにしてセンスアンプ１８からの出力をＢＬ２に戻す。出力されるＢＬ２の電位ＶB2は０Ｖであるため、強誘電体キャパシタ１２の両電極には、ＢＬ２側の電極１２ａが低電位でＢＬ１側の電極１２ｂが高電位となる電圧が印加される。従って強誘電体キャパシタ１２には分極方向と同一方向である第１方向（（→））の電圧が印加されるため、この電圧の印加によって分極方向が変化することはない。よって、強誘電体キャパシタ１２はデータ書き込み時の状態に維持することができる。
【０１１１】
その後、時間ｔ＝８で、ＷＬをローレベルにして第１トランジスタ１４（図６の装置の場合は第１および第２トランジスタ１４，２０）をオフにする。さらにｔ＝９で、スイッチトランジスタ３０をオフにし、かつセンスアンプ１８を不活性にすることによって読み出し動作を終了させる。
【０１１２】
したがって、この実施の形態の強誘電体メモリ装置において、データ読み出し時に、センスアンプ１８を用いて、ＢＬＳの電位ＶBSとＢＬ２の電位ＶB2とを比較することによって、強誘電体キャパシタ１２の分極方向を判別することができる。すなわち強誘電体キャパシタ１２に書き込まれた情報を読み出すことができる。具体的には、ＶBSよりもＶB2が高電位である場合には強誘電体キャパシタ１２の分極方向は第２方向（（←））であり、ＶBSよりもＶB2が低電位である場合には強誘電体キャパシタ１２の分極方向は第１方向（（→））である。
【０１１３】
また、強誘電体キャパシタ１２の分極方向が第２方向（（←））の場合の読み出し動作は分極反転を伴うため、データ読み出し後は、強誘電体キャパシタ１２が書き込み時とは異なる第１方向（（→））に分極している。このためセンスアンプ１８からの出力をＢＬ２に戻すことによって強誘電体キャパシタ１２の分極方向を書き込み時と同じ方向第２方向（（←））にリストアすることができる。
【０１１４】
【実施例】
以下、この発明の強誘電体メモリ装置のいくつかの実施例についてそれぞれ説明する。しかしながら、以下の説明中で挙げる使用材料、構成成分の大きさ、膜厚、電源電圧等の数値的条件はこれら発明の範囲内の一例にすぎないことを理解されたい。
【０１１５】
（第１の実施例）
第１の実施例として、図８を参照して、図１に示される構造の強誘電体メモリ装置からデータを読み出すための、各容量（第１ビット線、第２ビット線、サブビット線およびキャパシタ）の１つの設定例について説明する。
【０１１６】
図８はセンスアンプにより検出される電位の容量依存性を示す特性図である。図８では横軸に第２ビット線の容量ＣB2（Ｆ）をとり、縦軸にサブビット線ＢＬＳの電位ＶBSと第２ビット線ＢＬ２の電位ＶB2との電位差（Ｖ）をとって示してある。
【０１１７】
この実施例では、強誘電体キャパシタ１２の強誘電体膜をＳｒＢｉ2 Ｔａ2 Ｏ9 膜とし、この膜厚を０．２μｍとする。また、キャパシタ１６の極板面積を２．５×１０-5ｃｍ2 とする。また電源電圧Ｖｃｃ＝３Ｖとする。そして、この例では、第１ビット線ＢＬ１の容量ＣB1、第２ビット線ＢＬ２の容量ＣB2、サブビット線ＢＬＳの容量ＣBSおよびキャパシタ１６の容量Ｃx を次のように設定する。
【０１１８】
Ｃx ＝ＣB2／２０
ＣB1＝ＣBS＝ＣB2／１０
このように各容量を設定した場合に、上記強誘電体メモリ装置の読み出し動作を行うことができるＣB2の範囲を調べるために、ＣB2を０Ｆから１×１０-9Ｆまで変化させて、ＶBSとＶB2との電位差をシミュレーションする。また、このシミュレーションは、強誘電体キャパシタ１２が第２方向（（←））に分極している場合と、第１方向（（→））に分極している場合と両方の場合を想定して行う。
【０１１９】
図８はシミュレーションの結果を示している。曲線Ｌは強誘電体キャパシタ１２が第２方向に分極している場合のＶBSとＶB2との電位差（ＶBS−ＶB2）であり、曲線Ｒは強誘電体キャパシタ１２が第１方向に分極している場合のＶBSとＶB2との電位差（ＶBS−ＶB2）である。
【０１２０】
強誘電体キャパシタ１２が第２方向に分極している場合は、検出されるＶBSおよびＶB2は、ＶB2の方がＶBSよりも高くなる。よって、ＶBS−ＶB2の値は負となる。また、強誘電体キャパシタ１２が第１方向に分極している場合は、検出されるＶBSおよびＶB2は、ＶBSの方がＶB2よりも高い。従ってＶBS−ＶB2の値は正となる。図８を参照すると、曲線Ｌにおいて、電位差が負となるのはＣB2が０Ｆ以上の場合である。また、曲線Ｒにおいて、電位差が正となるのはＣB2が約５×１０-11 Ｆ以上の場合である。従って、上述したように各容量を設定した場合においては、ＣB2を５×１０-11 Ｆ以上１×１０-9Ｆ以下の容量とすれば、図１に示される構造の強誘電体メモリ装置から正確にデータを読み出すことができる。また、１×１０-9Ｆ以上のＣB2でも同様のことが言えると考えられる。
【０１２１】
なお、各容量の設定はこの例で用いたものに限られるものではない。また、この例ではＣB2を基準の容量と定めてこの容量の適用範囲を調べたが、他の容量を基準の容量として定めてもよい。
【０１２２】
（第２の実施例）
第２の実施例として、図９を参照して、図２に示される構造の強誘電体メモリ装置からデータを読み出すための、各容量の１つの設定例について説明する。
【０１２３】
図９はセンスアンプにより検出される電位の容量依存性を示す特性図である。図９では横軸に第２ビット線の容量ＣB2（Ｆ）をとり、縦軸にサブビット線ＢＬＳの電位ＶBSと第２ビット線ＢＬ２の電位ＶB2との電位差（Ｖ）をとって示してある。
【０１２４】
この実施例では、第１の実施例と同様に、強誘電体キャパシタ１２の強誘電体膜をＳｒＢｉ2 Ｔａ2 Ｏ9 膜とし、この膜厚を０．２μｍとする。また、キャパシタ１６の極板面積を２．５×１０-5ｃｍ2 とする。また電源電圧Ｖｃｃ＝３Ｖとする。
【０１２５】
そして、この例では、第１ビット線ＢＬ１の容量ＣB1、第２ビット線ＢＬ２の容量ＣB2、サブビット線ＢＬＳの容量ＣBSおよびキャパシタ１６の容量Ｃx を次のように設定する。
【０１２６】
ＣB1＝ＣB2／１０
ＣBS＝Ｃx ＝ＣB2／２
このように各容量を設定した場合に、上記強誘電体メモリ装置の読み出し動作を行うことができるＣB2の範囲を調べるために、ＣB2を０Ｆから１×１０-9Ｆまで変化させて、ＶBSとＶB2との電位差を第１の実施例と同様にしてシミュレーションする。
【０１２７】
図９はシミュレーションの結果を示している。曲線Ｌは強誘電体キャパシタ１２が第２方向に分極している場合のＶBSとＶB2との電位差（ＶBS−ＶB2）であり、曲線Ｒは強誘電体キャパシタ１２が第１方向に分極している場合のＶBSとＶB2との電位差（ＶBS−ＶB2）である。
【０１２８】
図９によれば、曲線Ｌにおいて、電位差が負となるのはＣB2が０〜約６×１０-10 Ｆの範囲内のときである。また、曲線Ｒにおいて、電位差が正となるのはＣB2が約３×１０-11 Ｆ以上の場合である。従って、上述したように各容量を設定した場合においては、ＣB2を３×１０-11 〜６×１０-10 Ｆの範囲内の容量とすれば、図２に示される構造の強誘電体メモリ装置から正確にデータを読み出すことができる。
【０１２９】
なお、各容量の設定はこの例で用いたものに限られるものではない。また、この例ではＣB2を基準の容量と定めてこの容量の適用範囲を調べたが、他の容量を基準の容量として定めてもよい。
【０１３０】
（第３の実施例）
第３の実施例として、図１０を参照して、図５に示される構造の強誘電体メモリ装置からデータを読み出すための、各容量（第１ビット線、第２ビット線およびサブビット線）の１つの設定例について説明する。
【０１３１】
図１０はセンスアンプにより検出される電位の容量依存性を示す特性図である。図１０では横軸に第１ビット線の容量ＣB1（Ｆ）をとり、縦軸に第１ビット線ＢＬ１の電位ＶB1と第２ビット線ＢＬ２の電位ＶB2との電位差（Ｖ）をとって示してある。実際にセンスアンプ１８から出力される電位は第２ビット線の電位ＶB2およびサブビット線の電位ＶBSであるが、出力時のＶBSと第１ビット線の電位ＶB1とは等電位であるため、この例では、縦軸をＶB1とＶB2との電位差とする。
【０１３２】
また、この実施例では、第１の実施例と同様に、強誘電体キャパシタ１２の強誘電体膜をＳｒＢｉ2 Ｔａ2 Ｏ9 膜とし、この膜厚を０．２μｍとする。また電源電圧Ｖｃｃ＝３Ｖとする。
【０１３３】
そして、この例では、第１ビット線ＢＬ１の容量ＣB1、第２ビット線ＢＬ２の容量ＣB2およびサブビット線ＢＬＳの容量ＣBSを次のように設定する。
【０１３４】
ＣBS＝ＣB1×９
ＣB2＝ＣB1×１０
このように各容量を設定した場合に、上記強誘電体メモリ装置の読み出し動作を行うことができるＣB1の範囲を調べるために、ＣB1を０Ｆから１×１０-9Ｆまで変化させて、ＶB1とＶB2との電位差をシミュレーションする。また、このシミュレーションは、強誘電体キャパシタ１２が第２方向に分極している場合と、第１方向に分極している場合と両方の場合を想定して行う。
【０１３５】
図１０はシミュレーションの結果を示している。曲線Ｌは強誘電体キャパシタ１２が第２方向に分極している場合のＶB1とＶB2との電位差（ＶB1−ＶB2）であり、曲線Ｒは強誘電体キャパシタ１２が第１方向に分極している場合のＶB1とＶB2との電位差（ＶB1−ＶB2）である。
【０１３６】
強誘電体キャパシタ１２が第２方向に分極している場合は、検出されるＶB1およびＶB2は、ＶB2の方がＶB1よりも高くなる。よって、ＶB1−ＶB2の値は負となる。また、強誘電体キャパシタ１２が第１方向に分極している場合は、検出されるＶB1およびＶB2は、ＶB1の方がＶB2よりも高い。従ってＶB1−ＶB2の値は正となる。図１０を参照すると、曲線Ｌにおいて、電位差が負となるのはＣB1が０〜約２．８×１０-10 Ｆの範囲内のときである。また、曲線Ｒにおいて、電位差が正となるのはＣB1が約３×１０-11 Ｆ以上の場合である。従って、上述したように各容量を設定した場合においては、ＣB2を３×１０-11 〜２．８×１０-10 Ｆの範囲内の容量とすれば、図５に示される構造の強誘電体メモリ装置から正確にデータを読み出すことができる。
【０１３７】
なお、各容量の設定はこの例で用いたものに限られるものではない。また、この例ではＣB1を基準の容量と定めてこの容量の適用範囲を調べたが、他の容量を基準の容量として定めてもよい。
【０１３８】
（第４の実施例）
第４の実施例として、図１１を参照して、図６に示される構造の強誘電体メモリ装置からデータを読み出すための、各容量の１つの設定例について説明する。
【０１３９】
図１１はセンスアンプにより検出される電位の容量依存性を示す特性図である。図１１では横軸に第１ビット線の容量ＣB1（Ｆ）をとり、縦軸に第１ビット線ＢＬ１の電位ＶB1と第２ビット線ＢＬ２の電位ＶB2との電位差（Ｖ）をとって示してある。
【０１４０】
実際にセンスアンプ１８から出力される電位は第２ビット線の電位ＶB2およびサブビット線の電位ＶBSであるが、出力時のＶBSと第１ビット線の電位ＶB1とは等電位であるため、この例では、縦軸をＶB1とＶB2との電位差とする。
【０１４１】
また、この実施例では、第１の実施例と同様に、強誘電体キャパシタ１２の強誘電体膜をＳｒＢｉ2 Ｔａ2 Ｏ9 膜とし、この膜厚を０．２μｍとする。また電源電圧Ｖｃｃ＝３Ｖとする。
【０１４２】
そして、この例では、第１ビット線ＢＬ１の容量ＣB1、第２ビット線ＢＬ２の容量ＣB2およびサブビット線ＢＬＳの容量ＣBSを次のように設定する。
【０１４３】
ＣB1＝ＣB2＝ＣBS
このように各容量を設定した場合に、上記強誘電体メモリ装置の読み出し動作を行うことができるＣB1の範囲を調べるために、ＣB1を０Ｆから１×１０-9Ｆまで変化させて、ＶB1とＶB2との電位差を第３の実施例と同様にしてシミュレーションする。
【０１４４】
図１１はシミュレーションの結果を示している。曲線Ｌは強誘電体キャパシタ１２が第２方向に分極している場合のＶB1とＶB2との電位差（ＶB1−ＶB2）であり、曲線Ｒは強誘電体キャパシタ１２が第１方向に分極している場合のＶB1とＶB2との電位差（ＶB1−ＶB2）である。
【０１４５】
図１１を参照すると、曲線Ｌにおいて、電位差が負となるのはＣB1が０〜約４×１０-10 Ｆの範囲内のときである。また、曲線Ｒにおいて、電位差が正となるのはＣB1が約３×１０-11 Ｆ以上の場合である。従って、上述したように各容量を設定した場合においては、ＣB2を３×１０-11 〜４×１０-10 Ｆの範囲内の容量とすれば、図６に示される構造の強誘電体メモリ装置から正確にデータを読み出すことができる。
【０１４６】
なお、各容量の設定はこの例で用いたものに限られるものではない。また、この例ではＣB1を基準の容量と定めてこの容量の適用範囲を調べたが、他の容量を基準の容量として定めてもよい。
【０１４７】
また、上述した第１〜第４の実施例の強誘電体メモリ装置のいずれの装置も、２Ｔ２Ｃ型の強誘電体メモリ装置よりもメモリセル１０のサイズが小さい。また、データの読み出し時に参照電位を発生させる必要がないため参照電位を発生させる手段を設けなくてよい。このため、ＤＲＡＭと同程度の高集積化された強誘電体メモリ装置となる。
【０１４８】
また、読み出し時に参照電位が必要ないため、例えば参照電位の発生のために用いられる強誘電体膜の疲労現象に起因する誤読み出しのおそれを回避することができる。そして、データの読み出し時に、第１ビット線ＢＬ１とキャパシタ１６あるいはスイッチトランジスタ３０を介して接続されているサブビット線ＢＬＳの電位と第２ビット線ＢＬ２の電位とを比較するという、全く新しい読み出し方法によって正確に強誘電体キャパシタ１２の分極方向を判別することができる。
【０１４９】
【発明の効果】
上述した説明から明らかなように、この発明の強誘電体メモリ装置によれば、１つの強誘電体キャパシタとこの強誘電体キャパシタの一方の電極に主電流路の一端が接続された第１トランジスタとを具えた少なくとも１つのメモリセルと、第１トランジスタの制御電極に接続されたワード線と、第１トランジスタの主電流路の他端に接続された第１ビット線と、強誘電体キャパシタの他方の電極に接続された第２ビット線と、第１ビット線に接続されたキャパシタと、キャパシタの第１ビット線に接続されていない側の電極に接続されたサブビット線と、サブビット線および第２ビット線の電位のうち、いずれの電位が高いか若しくは低いかを検出するセンスアンプとを有する。
【０１５０】
よって、この強誘電体メモリ装置は１Ｔ１Ｃ型の構成であるため１つのメモリセルのサイズを小さくすることができる。しかもこの強誘電体メモリ装置は、データの読み出し時に参照電位を発生させる必要がないので、参照電位を発生させる手段を設けなくてよい。このため、メモリ装置として一般的に高集積であると言われているＤＲＡＭと同程度の高集積化を図ることができる。
【０１５１】
また、このような強誘電体メモリ装置において、第１ビット線の容量を第１ビット線容量ＣB1と定義し、第２ビット線の容量を第２ビット線容量ＣB2と定義し、キャパシタの容量をキャパシタ容量Ｃx と定義し、サブビット線の容量をサブビット線容量ＣBSと定義する。そして、メモリセルからのデータの読み出し時に、第１ビット線、第２ビット線およびサブビット線を同一電位にした後、第１ビット線を、第１ビット線と第２ビット線との間の電位差が測定用電圧Ｖとなるようにプリチャージし、次に第１ビット線、第２ビット線およびサブビット線を電気的に浮遊させ、この後ワード線を能動にする。これらの一連の動作により、第１ビット線から前記強誘電体キャパシタを介して第２ビット線に電荷量△Ｑだけ電荷が移動する。このとき、強誘電体キャパシタの分極反転を伴う場合の前記電荷量を△Ｑ1 と定義し、強誘電体キャパシタの分極反転を伴わない場合の前記電荷量を△Ｑ0 と定義した場合に、次式（１）
Ｖ／△Ｑ1 ＜１／ＣBt＋１／ＣB2＋ＣBS／（ＣB2・Ｃx ）＜Ｖ／△Ｑ0・・・（１）
（ただし、（１）式中のＣBtは、ＣBt＝ＣB1＋（１／Ｃx ＋１／ＣBS）-1とする）を満たすように第１ビット線容量ＣB1、第２ビット線容量ＣB2、キャパシタ容量Ｃx およびサブビット線容量ＣBSを決定してあるのがよい。
【０１５２】
上記（１）式を満たすようにＣB1、ＣB2、Ｃx およびＣBSを決めて強誘電体メモリ装置を構成すれば、データの読み出し時に、センスアンプを用いてサブビット線の電位と第２ビット線の電位とを比較することによって、参照電位を用いることなく、容易にデータとしての強誘電体の分極の方向を判別することができる。
【０１５３】
また、このような強誘電体メモリ装置から書き込みが終了した前記メモリセルのデータを読み出すに当たり、以下の▲１▼〜▲４▼の工程を含んでいる。
【０１５４】
▲１▼第１ビット線、第２ビット線およびサブビット線を同一電位にする工程
▲２▼第１ビット線を、第１ビット線と第２ビット線との間の電位差が測定用電圧となるようにプリチャージした後、第１ビット線、第２ビット線およびサブビット線を電気的に浮遊にさせる工程
▲３▼ワード線を能動にする工程
▲４▼センスアンプを活性化して、サブビット線および第２ビット線の電位のうちいずれの電位が高いか若しくは低いかを検出する工程
まず、▲１▼工程で、第１ビット線、第２ビット線およびサブビット線を同一電位、例えば接地電位にする。次に、▲２▼工程で、第１ビット線を例えば電源電位であるＶｃｃにプリチャージする。これにより、第１ビット線と第２ビット線との電位差がＶｃｃとなる。このＶｃｃを例えば測定用電圧とする。また、第１ビット線をプリチャージすることにより、サブビット線およびキャパシタに電荷が蓄積される。その後、第１ビット線、第２ビット線およびサブビット線を電気的に浮遊（フローティング）にさせておく。次に、▲３▼工程で、ワード線を能動にすると、第１トランジスタがオンとなる。これにより第１ビット線、キャパシタおよびサブビット線に蓄積されていた電荷の一部が強誘電体キャパシタに移動する。また、強誘電体キャパシタからも第１ビット線から強誘電体キャパシタに移動したと同じ量の電荷が第２ビット線に移動する。従って、この時点で、第１ビット線およびサブビット線の電位は下がり、逆に第２ビット線の電位は上昇する。この電荷の変化量は、強誘電体キャパシタの分極方向（分極状態）によって異なる。これは、強誘電体の持つヒステリシス特性によるものである。次に、▲４▼工程で、センスアンプを活性化させる。センスアンプへはサブビット線と第２ビット線とが接続されている。第１ビット線から強誘電体キャパシタへ移動する電荷の量が大きい場合、サブビット線の電位は、電荷の移動により電位が上昇した第２ビット線の電位よりも低くなっている。第１ビット線の電位は電荷の移動により低くなっているが第２ビット線の電位よりは高い。一方、第１ビット線から強誘電体キャパシタへ移動する電荷の量が小さい場合、サブビット線の電位は第２ビット線の電位よりも高くなる。このとき第１ビット線の電位は第２ビット線の電位よりもずっと高い。よって、サブビット線の電位が第２ビット線の電位よりも高い場合と低い場合とでは強誘電体の分極方向が異なる。従って、センスアンプを活性化してサブビット線の電位と第２ビット線の電位とを比較すれば、強誘電体の分極方向を判別することができる。
【０１５５】
また、この発明の強誘電体メモリ装置の他の構成によれば、１つの強誘電体キャパシタとこの強誘電体キャパシタの一方の電極に主電流路の一端が接続された第１トランジスタとを具えた少なくとも１つのメモリセルと、第１トランジスタの制御電極に接続されたワード線と、第１トランジスタの主電流路の他端に接続された第１ビット線と、強誘電体キャパシタの他方の電極に接続された第２ビット線と、第１ビット線に主電流路の一端が接続されたスイッチトランジスタと、主電流路の他端に接続されたサブビット線と、サブビット線および第２ビット線の電位のうち、いずれの電位が高いか若しくは低いかを検出するセンスアンプとを有する。この強誘電体メモリ装置は１Ｔ１Ｃ型の構成であるため１つのメモリセルのサイズは小さい。しかもこの強誘電体メモリ装置は、データの読み出し時に参照電位を発生させる必要がないので、参照電位を発生させる手段を設けなくてよい。このため、メモリ装置として一般的に高集積であると言われているＤＲＡＭと同程度の高集積化を図ることができる。
【０１５６】
また、このような強誘電体メモリ装置において、第１ビット線の容量を第１ビット線容量ＣB1と定義し、第２ビット線の容量を第２ビット線容量ＣB2と定義し、サブビット線の容量をサブビット線容量ＣBSと定義する。そしてメモリセルからのデータの読み出し時に、まず第１ビット線、第２ビット線およびサブビット線を同一電位にした後、スイッチトランジスタを非能動の状態にしたまま、第１ビット線を、第１ビット線と第２ビット線との間の電位差が測定用電圧Ｖとなるようにプリチャージし、次に第１ビット線、第２ビット線およびサブビット線を電気的に浮遊させ、この後ワード線を能動にすることによって、第１ビット線から強誘電体キャパシタを介して第２ビット線に電荷量△ｑだけ電荷を移動させる。このときの強誘電体キャパシタの分極反転を伴う場合の電荷量を△ｑ1 と定義し、強誘電体キャパシタの分極反転を伴わない場合の電荷量を△ｑ0 と定義する場合に、次式（２）
Ｖ／△ｑ1 ＜（Ｋ／ＣB2＋１／ＣB1）＜Ｖ／△ｑ0・・・（２）
（ただし、（２）式中のＫは、Ｋ＝１＋ＣBS／ＣB1とする）を満たすように第１ビット線容量ＣB1、第２ビット線容量ＣB2およびサブビット線容量ＣBSを決定する。
【０１５７】
上記（２）式を満たすようにＣB1、ＣB2、およびＣBSを決めて強誘電体メモリ装置を構成すれば、データの読み出し時に、センスアンプを用いてサブビット線の電位と第２ビット線の電位とを比較することによって、参照電位を用いることなく、容易にデータとしての強誘電体の分極の方向を判別することができる。
【０１５８】
また、この強誘電体メモリ装置から、書き込みが終了した前記メモリセルのデータを読み出すに当たり、以下の（１）〜（５）の工程を含んでいる。
【０１５９】
（１）第１ビット線、第２ビット線およびサブビット線を同一電位にする工程
（２）第１ビット線を、第１ビット線と第２ビット線との間の電位差が測定用電圧となるようにプリチャージした後、第１ビット線、第２ビット線およびサブビット線を電気的に浮遊させる工程
（３）ワード線を能動にする工程
（４）ワード線を非能動にした後、スイッチトランジスタを能動にする工程
（５）センスアンプを活性化して、サブビット線および第２ビット線の電位のうちいずれの電位が高いか若しくは低いかを検出する工程
まず、（１）工程で、第１ビット線、第２ビット線およびサブビット線を同一電位、例えば接地電位とする。次に、（２）工程で、第１ビット線を例えば電源電位であるＶｃｃにプリチャージする。これにより、第１ビット線と第２ビット線との間の電位差がＶｃｃとなる。その後、第１ビット線、第２ビット線およびサブビット線を電気的に浮遊しておく。次に、（３）工程で、ワード線を能動にすると、第１トランジスタがオンになる。すると、第１ビット線に蓄積されていた電荷の一部が強誘電体キャパシタに移動する。また、これに応じて強誘電体キャパシタから第２ビット線に電荷が移動する。これにより、この時点で、第１ビット線の電位が下がり、第２ビット線の電位は上昇する。この電荷の変化量は、強誘電体キャパシタの分極方向によって異なる。電荷の変化量が大きい場合、この電荷の移動により強誘電体は分極反転する。また、電荷の変化量が小さい場合には強誘電体は分極反転しない。次に、（４）工程で、ワード線を非能動にした後、スイッチトランジスタを能動にすると、第１ビット線に残存している電荷の一部がサブビット線に移動する。そして、第１ビット線とサブビット線の電位は等電位となる。一方ワード線は非能動にしてあるので、第２ビット線の電位は浮遊したままである。この後、（５）工程で、センスアンプを活性化する。センスアンプにはサブビット線および第２ビット線が接続されている。サブビット線の電位は、（４）工程の時点で第１ビット線と等電位であるため、センスアンプから出力されるサブビット線の電位は実質的に第１ビット線の電位を示している。（３）工程で、第１ビット線から強誘電体キャパシタへ移動する電荷の量が多い場合には、続く（４）工程で第１ビット線からさらに電荷がサブビット線へ移動するために出力される電位は第２ビット線よりも低くなる。一方、（３）工程で第１ビット線から強誘電体キャパシタへ移動する電荷の量が少ない場合には、続く（４）工程で第１ビット線からサブビット線に電荷が移動したとしても、センスアンプで検出されるサブビット線の電位（すなわち第１ビット線の電位）は第２ビット線の電位よりも高い値を示す。これにより、サブビット線の電位と第２ビット線の電位とを比較することにより、強誘電体キャパシタの分極方向を判別することができる。
【０１６０】
また、上述したような強誘電体メモリ装置からのデータ読み出し方法において、センスアンプによる検出工程（（５）工程）の後、強誘電体キャパシタの分極方向が反転している場合に、ワード線を能動にすることにより、センスアンプからの出力電位を利用して分極方向をリストアする工程を含む。
【０１６１】
データの読み出し時に、第１ビット線から強誘電体キャパシタへ移動する電荷の量が多い場合には、上述したように強誘電体が分極反転する。この後、センスアンプから出力される第２ビット線の出力電位は増幅によって電源電位Ｖｃｃである。また、サブビット線の出力電位は接地電位である。ここで、再びワード線を能動にすることによって、センスアンプから第２ビット線へ出力電位を戻す。この出力電位によって、強誘電体キャパシタの分極方向を再び反転させることができるので、分極方向を読み出し前の状態にリストアすることができる。一方、（３）工程で第１ビット線から強誘電体キャパシタへ移動する電荷の量が小さい場合には、強誘電体キャパシタは分極反転することなしに読み出しが行われる。センスアンプからの出力は、第２ビット線の出力電位が接地電位で、サブビット線の出力電位がＶｃｃとなる。この場合、第２ビット線の出力を第２ビット線に戻しても、強誘電体には分極の方向と同一の方向の電圧が印加されるので、これによってデータが破壊されるおそれはない。
【図面の簡単な説明】
【図１】第１の実施の形態の説明に供する強誘電体メモリ装置の構成を示す概略的な回路図である。
【図２】第１の実施の形態の説明に供する強誘電体メモリ装置の構成を示す概略的な回路図である。
【図３】強誘電体キャパシタのヒステリシス特性を示す特性図である。
【図４】（Ａ）は、第１の実施の形態の読み出し動作の説明に供するタイミング図であり、強誘電体キャパシタの分極方向が第２方向（（←））の場合の図である。
（Ｂ）は、第１の実施の形態の読み出し動作の説明に供するタイミング図であり、強誘電体キャパシタの分極方向が第１方向（（→））の場合の図である。
【図５】第２の実施の形態の説明に供する強誘電体メモリ装置の構成を示す概略的な回路図である。
【図６】第２の実施の形態の説明に供する強誘電体メモリ装置の構成を示す概略的な回路図である。
【図７】（Ａ）は、第２の実施の形態の読み出し動作の説明に供するタイミング図であり、強誘電体キャパシタの分極方向が第２方向（（←））の場合の図である。
（Ｂ）は、第２の実施の形態の読み出し動作の説明に供するタイミング図であり、強誘電体キャパシタの分極方向が第１方向（（→））の場合の図である。
【図８】第１の実施例の説明に供する、電位差の容量依存性を示す特性図であり、シミュレーション結果を示す図である。
【図９】第２の実施例の説明に供する、電位差の容量依存性を示す特性図であり、シミュレーション結果を示す図である。
【図１０】第３の実施例の説明に供する、電位差の容量依存性を示す特性図であり、シミュレーション結果を示す図である。
【図１１】第４の実施例の説明に供する、電位差の容量依存性を示す特性図であり、シミュレーション結果を示す図である。
【図１２】従来の１Ｔ１Ｃ型の強誘電体メモリ装置の構成を示す概略的な回路図である。
【符号の説明】
１０，１１，１００：メモリセル
１２，１０４，１１２，：強誘電体キャパシタ
１２ａ：一方の電極（ＢＬ１側の電極）
１２ｂ：他方の電極（ＢＬ２側の電極）
１４：第１トランジスタ
１４ａ，２０ａ，３０ａ：第一主電極（ドレイン電極）
１４ｂ，２０ｂ，３０ｂ：第二主電極（ソース電極）
１４ｃ，２０ｃ，３０ｃ：制御電極（ゲート）
１６：キャパシタ
１６ａ：一方の電極
１６ｂ：電極
１８，１０６：センスアンプ
２０：第２トランジスタ
３０：スイッチトランジスタ
１０２，１１０：トランジスタ
１０８：ダミーセル（メモリセル）
Claims (12)
- １つの強誘電体キャパシタと該強誘電体キャパシタの一方の電極に主電流路の一端が接続された第１トランジスタとを具えた少なくとも１つのメモリセルと、
前記第１トランジスタの制御電極に接続されたワード線と、
前記第１トランジスタの主電流路の他端に接続された第１ビット線と、
前記強誘電体キャパシタの他方の電極に接続された第２ビット線と、
前記第１ビット線に接続されたキャパシタと、
該キャパシタの前記第１ビット線に接続されていない側の電極に接続されたサブビット線と、
該サブビット線および前記第２ビット線の電位のうち、いずれの電位が高いか若しくは低いかを検出するセンスアンプと
を有する
ことを特徴とする強誘電体メモリ装置。 - 請求項１に記載の強誘電体メモリ装置において、
前記強誘電体キャパシタの他方の電極と前記第２ビット線とは、第２トランジスタの主電流路を介して接続されており、
該第２トランジスタの制御電極は、前記ワード線に接続されている
ことを特徴とする強誘電体メモリ装置。 - 請求項１または２に記載の強誘電体メモリ装置において、
前記第１ビット線の容量を第１ビット線容量ＣB1とし、
前記第２ビット線の容量を第２ビット線容量ＣB2とし、
前記キャパシタの容量をキャパシタ容量Ｃx とし、
前記サブビット線の容量をサブビット線容量ＣBSとし、
前記メモリセルからのデータの読み出し時に、まず前記第１ビット線、第２ビット線およびサブビット線を同一電位にした後、前記第１ビット線を、該第１ビット線と前記第２ビット線との間の電位差が測定用電圧Ｖとなるようにプリチャージし、次に前記第１ビット線、第２ビット線およびサブビット線を電気的に浮遊させ、この後前記ワード線を能動にすることによって、前記第１ビット線から前記強誘電体キャパシタを介して前記第２ビット線に電荷量△Ｑだけ電荷を移動させたときに、
前記強誘電体キャパシタの分極反転を伴う場合の前記電荷量を△Ｑ1 とし、および、前記強誘電体キャパシタの分極反転を伴わない場合の前記電荷量を△Ｑ0 とすると、次式（１）
Ｖ／△Ｑ1 ＜１／ＣBt＋１／ＣB2＋ＣBS／（ＣB2・Ｃx ）＜Ｖ／△Ｑ0・・・（１）
（ただし、（１）式中のＣBtは、ＣBt＝ＣB1＋（１／Ｃx ＋１／ＣBS）-1とする）
を満たすように前記第１ビット線容量ＣB1、第２ビット線容量ＣB2、キャパシタ容量Ｃx およびサブビット線容量ＣBSを決定してある
ことを特徴とする強誘電体メモリ装置。 - １つの強誘電体キャパシタと該強誘電体キャパシタの一方の電極に主電流路の一端が接続された第１トランジスタとを具えた少なくとも１つのメモリセルと、
前記第１トランジスタの制御電極に接続されたワード線と、
前記第１トランジスタの主電流路の他端に接続された第１ビット線と、
前記強誘電体キャパシタの他方の電極に接続された第２ビット線と、
前記第１ビット線に、主電流路の一端が接続されたスイッチトランジスタと、
該スイッチトランジスタの主電流路の他端に接続されたサブビット線と、
該サブビット線および前記第２ビット線の電位のうち、いずれの電位が高いか若しくは低いかを検出するセンスアンプと
を有する
ことを特徴とする強誘電体メモリ装置。 - 請求項４に記載の強誘電体メモリ装置において、
前記強誘電体キャパシタの他方の電極と前記第２ビット線とは、第２トランジスタの主電流路を介して接続されており、
該第２トランジスタの制御電極は、前記ワード線に接続されている
ことを特徴とする強誘電体メモリ装置。 - 請求項４または５に記載の強誘電体メモリ装置において、
前記第１ビット線の容量を第１ビット線容量ＣB1とし、
前記第２ビット線の容量を第２ビット線容量ＣB2とし、
前記サブビット線の容量をサブビット線容量ＣBSとし、
前記メモリセルからのデータの読み出し時に、まず前記第１ビット線、第２ビット線およびサブビット線を同一電位にした後、前記スイッチトランジスタは非能動の状態で、前記第１ビット線を、該第１ビット線と前記第２ビット線との間の電位差が測定用電圧Ｖとなるようにプリチャージし、次に前記第１ビット線、第２ビット線およびサブビット線を電気的に浮遊させ、然る後前記ワード線を能動にすることによって、前記第１ビット線から前記強誘電体キャパシタを介して前記第２ビット線に電荷量△ｑだけ電荷を移動させたときに、
前記強誘電体キャパシタの分極反転を伴う場合の前記電荷量を△ｑ1 とし、
前記強誘電体キャパシタの分極反転を伴わない場合の前記電荷量を△ｑ0 とすると、次式（２）
Ｖ／△ｑ1 ＜（Ｋ／ＣB2＋１／ＣB1）＜Ｖ／△ｑ0・・・（２）
（ただし、（２）式中のＫは、Ｋ＝１＋ＣBS／ＣB1とする）
を満たすように前記第１ビット線容量ＣB1、第２ビット線容量ＣB2およびサブビット線容量ＣBSを決定してある
ことを特徴とする強誘電体メモリ装置。 - １つの強誘電体キャパシタと該強誘電体キャパシタの一方の電極に主電流路の一端が接続された第１トランジスタとを具えた少なくとも１つのメモリセルと、前記第１トランジスタの制御電極に接続されたワード線と、前記第１トランジスタの主電流路の他端に接続された第１ビット線と、前記強誘電体キャパシタの他方の電極に接続された第２ビット線と、前記第１ビット線に接続されたキャパシタと、該キャパシタの前記第１ビット線に接続されていない側の電極に接続されたサブビット線と、該サブビット線および前記第２ビット線の電位のうち、いずれの電位が高いか若しくは低いかを検出するセンスアンプとを有する強誘電体メモリ装置から
書き込みが終了した前記メモリセルのデータを読み出すに当たり、
まず、第１ビット線、第２ビット線およびサブビット線を同一電位にする工程と、
次に、前記第１ビット線を、該第１ビット線と前記第２ビット線との間の電位差が測定用電圧となるようにプリチャージした後、前記第１ビット線、第２ビット線およびサブビット線を電気的に浮遊にさせる工程と、
次に、前記ワード線を能動にする工程と、
次に、前記センスアンプを活性化して、前記サブビット線および前記第２ビット線の電位のうちいずれの電位が高いか若しくは低いかを検出する工程と
を含む
ことを特徴とするデータ読み出し方法。 - 請求項７に記載のデータ読み出し方法において、
前記センスアンプによる検出工程の後、
前記強誘電体キャパシタの分極方向が反転している場合に、該センスアンプからの出力電位を利用して、前記分極方向をリストアする工程を含む
ことを特徴とするデータ読み出し方法。 - 請求項７または８に記載のデータ読み出し方法において、
前記強誘電体キャパシタの他方の電極と前記第２ビット線とは、第２トランジスタの主電流路を介して接続されており、
該第２トランジスタの制御電極は、前記ワード線に接続されている
ことを特徴とするデータ読み出し方法。 - １つの強誘電体キャパシタと該強誘電体キャパシタの一方の電極に主電流路の一端が接続された第１トランジスタとを具えた少なくとも１つのメモリセルと、前記第１トランジスタの制御電極に接続されたワード線と、前記第１トランジスタの主電流路の他端に接続された第１ビット線と、前記強誘電体キャパシタの他方の電極に接続された第２ビット線と、前記第１ビット線に主電流路の一端が接続されたスイッチトランジスタと、該スイッチトランジスタの主電流路の他端に接続されたサブビット線と、該サブビット線および前記第２ビット線の電位のうち、いずれの電位が高いか若しくは低いかを検出するセンスアンプとを有する強誘電体メモリ装置から
書き込みが終了した前記メモリセルのデータを読み出すに当たり、
まず、第１ビット線、第２ビット線およびサブビット線を同一電位にする工程と、
次に、前記第１ビット線を、該第１ビット線と前記第２ビット線との間の電位差が測定用電圧となるようにプリチャージした後、前記第１ビット線、第２ビット線およびサブビット線を電気的に浮遊させる工程と、
次に、前記ワード線を能動にする工程と、
次に、前記ワード線を非能動にした後、前記スイッチトランジスタを能動にする工程と、
次に、前記センスアンプを活性化して、前記サブビット線および前記第２ビット線の電位のうちいずれの電位が高いか若しくは低いかを検出する工程と
を含む
ことを特徴とするデータ読み出し方法。 - 請求項１０に記載のデータ読み出し方法において、
前記センスアンプによる検出工程の後、
前記強誘電体キャパシタの分極方向が反転している場合に、前記ワード線を能動にすることにより、前記センスアンプからの出力電位を利用して前記分極方向をリストアする工程を含む
ことを特徴とするデータ読み出し方法。 - 請求項１０または１１に記載のデータ読み出し方法において、
前記強誘電体キャパシタの他方の電極と前記第２ビット線とは、第２トランジスタの主電流路を介して接続されており、
前記第２トランジスタの制御電極は、前記ワード線に接続されている
ことを特徴とするデータ読み出し方法。
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